JP2010045235A - Method for manufacturing charge coupled device - Google Patents
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Abstract
Description
本発明は、電荷結合素子の製造方法に関する。詳しくは、シャント配線を有する電荷結合素子の製造方法に関する。 The present invention relates to a method for manufacturing a charge coupled device. Specifically, the present invention relates to a method of manufacturing a charge coupled device having a shunt wiring.
電荷結合素子(CCD)やこれを用いた固体撮像素子の分野では、光電変換によって生成された信号電荷を高速に転送するために、信号電荷の転送を行なう転送電極に対して、当該転送電極よりもシート抵抗の低いシャント配線を接続する構造が提案されている(特許文献1を参照)。例えば、現在開発が行われている1.55μmCCDや1.43μmCCDでは、シャント配線に金属配線を適用することで、配線の低抵抗化やデバイスの低層化を実現している。 In the field of charge-coupled devices (CCDs) and solid-state imaging devices using the same, in order to transfer signal charges generated by photoelectric conversion at high speed, transfer electrodes that transfer signal charges are transferred from the transfer electrodes. Also, a structure for connecting a shunt wiring having a low sheet resistance has been proposed (see Patent Document 1). For example, in the 1.55 μm CCD and 1.43 μm CCD currently being developed, the metal wiring is applied to the shunt wiring, thereby realizing a low resistance of the wiring and a low layer of the device.
シャント配線の材料としては製造の容易性などの点でタングステンが有望である。ただし、転送電極をポリシリコンで形成した場合は、シリコンをアニール処理によって結晶化させる場合に、タングステンがシリコン中に拡散しないように、タングステンからなるシャント配線の下に拡散防止のためのバリアメタル膜を形成する必要がある。 Tungsten is a promising material for shunt wiring in terms of ease of manufacture. However, when the transfer electrode is formed of polysilicon, a barrier metal film for preventing diffusion under the shunt wiring made of tungsten is used so that tungsten is not diffused into silicon when crystallizing by annealing. Need to form.
図4及び図5は従来の電荷結合素子の製造方法を説明する図である。まず、図4(A)に示すように、半導体基板51上にゲート絶縁膜52を形成した後、ゲート絶縁膜52の上にハードマスク53を用いて転送電極54を形成する。隣り合う2つの転送電極54の間で、半導体基板51のゲート絶縁膜52で覆われた部分は、電荷結合素子を備える固体撮像素子の構成において、光電変換を行なうセンサー領域Sとなる。次いで、転送電極54上のハードマスク53と転送電極54間のゲート絶縁膜52を覆う状態で、半導体基板51の全面(片面)に酸化膜55を形成する。
4 and 5 are diagrams for explaining a conventional method of manufacturing a charge coupled device. First, as shown in FIG. 4A, after forming a
次に、図4(B)に示すように、異方性のドライエッチングにより酸化膜55をエッチングした後、ゲート絶縁膜52を薄膜化する。
Next, as shown in FIG. 4B, after the
次に、図4(C)に示すように、半導体基板51の全面に絶縁膜56を形成する。絶縁膜56は、LP(Low Pressure)−SiN膜を下層膜とし、LP(Low Pressure)−TEOS膜を上層膜とした積層膜で形成する。TEOSは、Si(OC2H5)4の略称である。次いで、フォトリソグラフィー技術により、開口部57を有するレジストパターン58を形成した後、このレジストパターン58をマスクとしたドライエッチングにより接続孔59を形成する。接続孔59の形成部位では、転送電極54の表面(上面)が露出した状態となる。接続孔59を形成した後は、レジストパターン58を除去しておく。
Next, as illustrated in FIG. 4C, an
次に、図5(A)に示すように、絶縁膜56の上にそれぞれCVD法によってバリアメタル膜61と金属膜62を順に積層した状態で形成する。バリアメタル膜61としては、チタン(Ti)膜と窒化チタン(TiN)膜の積層膜を形成する。金属膜62としては、タングステン膜を形成する。
Next, as shown in FIG. 5A, a
次に、図5(B)に示すように、金属膜62の上にフォトリソグラフィー技術によりレジストパターン63を形成した後、そのレジストパターン63をマスクとして金属膜62をドライエッチングにより加工する。エッチングは、例えば、ECR(Electron Cyclotron Resonance)エッチング装置を用いて、以下の条件で行なう。
Next, as shown in FIG. 5B, a
[メインエッチング条件]
Cl2/SF6/N2/Ar=100/20/20/100sccm
マイクロ波パワー:400W
バイアスパワー:30W
処理圧力:0.7Pa
基板温度:20℃
[Main etching conditions]
Cl 2 / SF 6 / N 2 / Ar = 100/20/20/100 sccm
Microwave power: 400W
Bias power: 30W
Processing pressure: 0.7Pa
Substrate temperature: 20 ° C
[オーバーエッチング条件]
SF6=100sccm
マイクロ波パワー:1000W
バイアスパワー:0W
処理圧力:1.0Pa
基板温度:20℃
[Over-etching conditions]
SF 6 = 100 sccm
Microwave power: 1000W
Bias power: 0W
Processing pressure: 1.0 Pa
Substrate temperature: 20 ° C
この場合、ドライエッチングは、先にメインエッチングを行ない、その後でオーバーエッチングを行なう。メインエッチング条件ではバイアスパワーをかけているため、金属膜62が異方性をもってエッチング加工される。このため、半導体基板51の基板面と平行な部分や転送電極54による段差の肩部分に付着している金属膜62は、主にメインエッチングによって除去される。これに対して、オーバーエッチング条件ではバイアスパワーをかけていないため、金属膜62が等方性をもってエッチング加工される。このため、転送電極54による段差の側壁部分に付着している金属膜62は、主にオーバーエッチングによって除去される。
In this case, in dry etching, main etching is performed first, and then over etching is performed. Since the bias power is applied under the main etching conditions, the
次に、図5(C)に示すように、上記レジストパターン63をマスクとしてバリアメタル膜61を異方性のドライエッチングにより加工する。エッチングは、例えば、ECRエッチング装置を用いて、以下の条件で行なう。
Next, as shown in FIG. 5C, the
[バリアメタル(Ti/TiN)加工条件]
Cl2=100sccm
マイクロ波パワー:800W
バイアスパワー:40W
処理圧力:0.5Pa
基板温度:20℃
[Barrier metal (Ti / TiN) processing conditions]
Cl 2 = 100 sccm
Microwave power: 800W
Bias power: 40W
Processing pressure: 0.5Pa
Substrate temperature: 20 ° C
その後、レジストパターン63を除去する。これにより、転送電極54の上に、レジストパターン63のパターン形状に倣って、バリアメタル膜61と金属膜62の積層構造からなるシャント配線が形成される。
Thereafter, the
上述した電荷結合素子の製造方法においては、バリアメタル膜61をエッチング加工する場合に、転送電極54による段差の側壁部分に付着しているバリアメタル膜61を除去する必要がある。側壁部分に付着するバリアメタル膜61を、バイアスパワーをかけた異方性のドライエッチングで除去するには、上記段差相当の膜厚分のオーバーエッチングを行なう必要がある。例えば、転送電極54の厚さを200nmとした場合は、それよりも大きい寸法で段差が形成されるため、300nm程度のオーバーエッチングを行なう必要がある。そうした場合は、特に、半導体基板51の基板面に平行な部分で、オーバーエッチングにより、下地の絶縁膜56の上層膜となるLP−TEOS膜やその下層膜となるSiN膜の表面が削れてしまうという問題があった。SiN膜は、転送電極54間のセンサー領域Sの反射防止膜として機能する。このため、SiN膜が薄くなると、反射防止膜としての機能が低下する。また、反射防止膜としての機能を回復させるためにSiN膜を再度成膜すると、段差部分の側壁にもSiN膜が形成される。このため、センサー領域Sの実行的な開口寸法が縮小し(開口率が低下し)、センサー感度が悪化するという別の問題が発生する。
In the method for manufacturing the charge coupled device described above, when the
本発明は、転送電極による段差の側壁部分に付着しているバリアメタル膜をドライエッチングで除去した後に、絶縁膜を再度成膜しなくても、絶縁膜の膜厚を十分に残すことができる電荷結合素子の製造方法を提供することを目的とする。 In the present invention, after removing the barrier metal film adhering to the side wall portion of the step due to the transfer electrode by dry etching, a sufficient film thickness of the insulating film can be left without forming the insulating film again. An object of the present invention is to provide a method for manufacturing a charge coupled device.
本発明に係る電荷結合素子の製造方法は、半導体基板上に転送電極を形成する工程と、前記半導体基板上に前記転送電極を覆う状態で絶縁膜を形成する工程と、前記半導体基板上に前記絶縁膜を覆う状態で第1の金属膜を形成する工程と、前記転送電極上に前記第1の金属膜と前記絶縁膜を貫通する状態で接続孔を形成する工程と、前記接続孔を埋め込む状態で前記第1の金属膜の上にバリアメタル膜と第2の金属膜を順に積層して形成する工程と、前記第2の金属膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記第2の金属膜をドライエッチングにより加工する工程と、前記レジストパターンをマスクとし且つ前記第1の金属膜をエッチングストッパーとして前記バリアメタル膜をドライエッチングにより加工する工程と、前記レジストパターンをマスクとして前記第1の金属膜をドライエッチングにより加工する工程とを含むものである。 The method of manufacturing a charge coupled device according to the present invention includes a step of forming a transfer electrode on a semiconductor substrate, a step of forming an insulating film on the semiconductor substrate so as to cover the transfer electrode, Forming a first metal film in a state of covering the insulating film; forming a connection hole on the transfer electrode in a state of penetrating the first metal film and the insulating film; and embedding the connection hole. A step of sequentially stacking and forming a barrier metal film and a second metal film on the first metal film in a state; a step of forming a resist pattern on the second metal film; and the resist pattern A step of processing the second metal film by dry etching using the mask as a mask, and dry etching the barrier metal film using the resist pattern as a mask and the first metal film as an etching stopper A step of further processing, the first metal film using the resist pattern as a mask is intended to include a step of processing by dry etching.
本発明に係る電荷結合素子の製造方法においては、半導体基板上に絶縁膜を覆う状態で第1の金属膜を形成しておく。そして、第2の金属膜の上に形成したレジストパターンをマスクとしてバリアメタル膜をドライエッチングで加工する際に、第1の金属膜をエッチングストッパーとして機能させる。このため、転送電極による段差の側壁部分に付着しているバリアメタル膜を異方性のドライエッチングで加工する場合でも、絶縁膜を第1の金属膜で保護しつつ、バリアメタル膜を確実に除去することが可能となる。 In the method for manufacturing a charge coupled device according to the present invention, the first metal film is formed on the semiconductor substrate so as to cover the insulating film. Then, when the barrier metal film is processed by dry etching using the resist pattern formed on the second metal film as a mask, the first metal film functions as an etching stopper. Therefore, even when the barrier metal film adhering to the side wall portion of the step due to the transfer electrode is processed by anisotropic dry etching, the barrier metal film is securely protected while protecting the insulating film with the first metal film. It can be removed.
本発明に係る電荷結合素子の製造方法によれば、転送電極による段差の側壁部分に付着しているバリアメタル膜をドライエッチングで除去した後に、絶縁膜を再度成膜しなくても、絶縁膜の膜厚を十分に残すことができる。このため、センサー領域の反射防止膜として機能する膜を絶縁膜が含む場合でも、センサー領域を狭めることなく、反射防止膜の膜厚を所望の膜厚に維持することが可能となる。 According to the method of manufacturing a charge coupled device according to the present invention, the insulating film can be formed without removing the barrier metal film attached to the side wall portion of the step due to the transfer electrode by dry etching and then forming the insulating film again. A sufficient film thickness can be left. For this reason, even when the insulating film includes a film that functions as an antireflection film in the sensor region, the film thickness of the antireflection film can be maintained at a desired thickness without narrowing the sensor region.
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の技術的範囲は以下に記述する実施の形態に限定されるものではなく、発明の構成要件やその組み合わせによって得られる特定の効果を導き出せる範囲において、種々の変更や改良を加えた形態も含む。 Hereinafter, specific embodiments of the present invention will be described in detail with reference to the drawings. It should be noted that the technical scope of the present invention is not limited to the embodiments described below, and various modifications and improvements have been made within the scope of deriving specific effects obtained by the constituent requirements of the invention and combinations thereof. Including form.
図1〜図3は本発明の実施の形態に係る電荷結合素子の製造方法を説明する図である。まず、図1(A)に示すように、半導体基板1上にゲート絶縁膜2を形成した後、ゲート絶縁膜2の上にハードマスク3を用いて転送電極4を形成する。半導体基板1は、例えば、シリコン基板からなる。ゲート絶縁膜2は、例えば、膜厚40nmの熱酸化膜(Th−SiO2膜)からなる。ハードマスク3は、例えば、LP−TEOSからなる。転送電極3は、例えば、厚さ200nmのポリシリコンからなる。次いで、転送電極4上のハードマスク3と転送電極4間のゲート絶縁膜2を覆う状態で、半導体基板1の全面(片面)に酸化膜5を形成する。酸化膜5は、例えば、膜厚50nmのLP−TEOS膜からなる。
1 to 3 are diagrams for explaining a method of manufacturing a charge coupled device according to an embodiment of the present invention. First, as shown in FIG. 1A, after forming a
次に、図1(B)に示すように、異方性のドライエッチングにより、ゲート絶縁膜2を薄膜化する。この薄膜化処理では、ゲート絶縁膜2を例えば15nm程度まで薄くする。このとき、異方性のドライエッチングを適用することで、転送電極4の上面にはハードマスク3が完全にエッチングされずに残り、転送電極4の側面には酸化膜5がエッチングされずに残る。
Next, as shown in FIG. 1B, the
次に、図1(C)に示すように、転送電極4周りのハードマスク3や酸化膜5、さらには転送電極4間のゲート絶縁膜2を覆う状態で、半導体基板51の全面に絶縁膜6を形成する。絶縁膜6は、例えば膜厚60nmのLP−SiN膜を下層膜とし、膜厚50nmのLP−TEOS膜を上層膜とした積層膜で形成する。次いで、絶縁膜6を覆う状態で第1の金属膜7を例えばスパッタリング法により半導体基板1の全面に形成する。第1の金属膜7は、前述した絶縁膜6及び後述するバリアメタル膜11の双方に対して、エッチング選択比の高い金属材料(好ましくは、エッチング選択比が4以上の金属材料)を用いて形成する。ここでは一例として、膜厚50nmのタングステン膜を第1の金属膜7として形成する。
Next, as shown in FIG. 1C, an insulating film is formed on the entire surface of the
次に、図2(A)に示すように、フォトリソグラフィー技術により、開口部8を有するレジストパターン9を第1の金属膜7の上に形成した後、このレジストパターン9をマスクとしたドライエッチングにより接続孔10を形成する。接続孔10は、第1の金属膜7、絶縁膜6及びハードマスク3を貫通する状態で形成される。このため、接続孔10の形成部位では、転送電極4の表面(上面)が露出した状態となる。接続孔10を形成した後は、レジストパターン9を除去しておく。
Next, as shown in FIG. 2A, a resist pattern 9 having an
次に、図2(B)に示すように、第1の金属膜7の上にバリアメタル膜11と第2の金属膜12をそれぞれCVD法により順に積層した状態で形成する。バリアメタル膜11と第2の金属膜12は、それぞれ半導体基板1の全面に形成される。バリアメタル膜11としては、チタン膜、窒化チタン膜又はそれらの積層膜を形成する。ただし、バリアメタル膜11としては、ルテニウム(Ru)、酸化ルテニウム(RuO)、窒化ルテニウム(RuN)又はそれらの積層膜によって形成してもよい。また、第2の金属膜12としては、第1の金属膜7と同種の金属膜であるタングステン膜を形成する。転送電極4につながる接続孔10は、バリアメタル膜11と第2の金属膜12によって埋め込まれた状態となる。
Next, as shown in FIG. 2B, a
次に、図3(A)に示すように、第2の金属膜12の上にフォトリソグラフィー技術によりレジストパターン14を形成する。レジストパターン14は、所望するシャント配線の配線パターンに対応して形成されるものである。次いで、レジストパターン14をマスクとして第2の金属膜12をドライエッチングにより加工する。エッチングは、例えば、ECRエッチング装置を用いて、以下の条件で行なう。エッチングガスとしては、フッ素系のガスを用いる。
Next, as shown in FIG. 3A, a resist
[メインエッチング条件]
Cl2/SF6/N2/Ar=100/20/20/100sccm
マイクロ波パワー:400W
バイアスパワー:30W
処理圧力:0.7Pa
基板温度:20℃
[Main etching conditions]
Cl 2 / SF 6 / N 2 / Ar = 100/20/20/100 sccm
Microwave power: 400W
Bias power: 30W
Processing pressure: 0.7Pa
Substrate temperature: 20 ° C
[オーバーエッチング条件]
SF6=100sccm
マイクロ波パワー:1000W
バイアスパワー:0W
処理圧力:1.0Pa
基板温度:20℃
[Over-etching conditions]
SF 6 = 100 sccm
Microwave power: 1000W
Bias power: 0W
Processing pressure: 1.0 Pa
Substrate temperature: 20 ° C
この場合、ドライエッチングは、先にメインエッチングを行ない、その後でオーバーエッチングを行なう。メインエッチング条件ではバイアスパワーをかけているため、第2の金属膜12が異方性をもってエッチング加工される。このため、半導体基板1の基板面と平行な部分や転送電極4による段差の肩部分に付着している第2の金属膜12は、主にメインエッチングによって除去される。これに対して、オーバーエッチング条件ではバイアスパワーをかけていないため、第2の金属膜12が等方性をもってエッチング加工される。このため、転送電極4による段差の側壁部分に付着している第2の金属膜12は、主にオーバーエッチングによって除去される。
In this case, in dry etching, main etching is performed first, and then over etching is performed. Since the bias power is applied under the main etching conditions, the
次に、図3(B)に示すように、上記レジストパターン14をマスクとしてバリアメタル膜11を異方性のドライエッチングにより加工する。エッチングは、例えば、ECRエッチング装置を用いて、以下の条件で行なう。エッチングガスとしては、塩素系のガスを用いる。
Next, as shown in FIG. 3B, the
[バリアメタル(Ti/TiN)加工条件]
Cl2=100sccm
マイクロ波パワー:800W
バイアスパワー:40W
処理圧力:0.5Pa
基板温度:20℃
[Barrier metal (Ti / TiN) processing conditions]
Cl 2 = 100 sccm
Microwave power: 800W
Bias power: 40W
Processing pressure: 0.5Pa
Substrate temperature: 20 ° C
ここではエッチングガスとして塩素系のガスを用いる。このため、バリアメタル膜11のエッチングでは、下地の第1の金属膜7を構成しているタングステンが、エッチングガスとの化学反応によりWClxを生成するため、そこからエッチングが進行しない。したがって、第1の金属膜7の表面でエッチングの進行が停止する。つまり、バリアメタル膜11のエッチングに際して、第1の金属膜7がエッチングストッパーとして機能する。なお、バリアメタル膜11として、ルテニウム(Ru)、酸化ルテニウム(RuO)、窒化ルテニウム(RuN)又はそれらの積層膜を形成した場合は、エッチングガスとして塩素酸素系のガスを用いる。
Here, a chlorine-based gas is used as an etching gas. For this reason, in the etching of the
次に、図3(C)に示すように、上記レジストパターン14をマスクとして第1の金属膜7をドライエッチングにより加工する。エッチングは、例えば、ECRエッチング装置を用いて、以下の条件で行なう。エッチングガスとしては、フッ素系のガスを用いる。
Next, as shown in FIG. 3C, the
[メインエッチング条件]
Cl2/SF6/N2/Ar=100/20/20/100sccm
マイクロ波パワー:400W
バイアスパワー:30W
処理圧力:0.7Pa
基板温度:20℃
[Main etching conditions]
Cl 2 / SF 6 / N 2 / Ar = 100/20/20/100 sccm
Microwave power: 400W
Bias power: 30W
Processing pressure: 0.7Pa
Substrate temperature: 20 ° C
[オーバーエッチング条件]
SF6=100sccm
マイクロ波パワー:1000W
バイアスパワー:0W
処理圧力:1.0Pa
基板温度:20℃
[Over-etching conditions]
SF 6 = 100 sccm
Microwave power: 1000W
Bias power: 0W
Processing pressure: 1.0 Pa
Substrate temperature: 20 ° C
この場合、ドライエッチングは、先にメインエッチングを行ない、その後でオーバーエッチングを行なう。メインエッチング条件ではバイアスパワーをかけているため、第1の金属膜7が異方性をもってエッチング加工される。このため、半導体基板1の基板面と平行な部分や転送電極4による段差の肩部分に付着している第1の金属膜7は、主にメインエッチングによって除去される。これに対して、オーバーエッチング条件でバイアスパワーをかけていないため、第1の金属膜7が等方性をもってエッチング加工される。このため、転送電極4による段差の側壁部分に付着している第1の金属膜7は、主にオーバーエッチングによって除去される。また、下地の絶縁膜6は、オーバーエッチング条件でバイアスパワーをかけていないため、その表面(上層膜)が数nm程度しか削れない。したがって、絶縁膜6の下層膜を構成しているSiN膜の膜厚はそのまま維持される。
In this case, in dry etching, main etching is performed first, and then over etching is performed. Since the bias power is applied under the main etching conditions, the
その後、レジストパターン14を除去する。これにより、転送電極4の上に、レジストパターン14のパターン形状に倣って、バリアメタル膜11と第2の金属膜12の積層構造からなるシャント配線が形成される。このシャント配線には、レジストパターン14で保護される第1の金属膜7の一部も含まれる。
Thereafter, the resist
このような電荷結合素子の製造方法においては、半導体基板1上に絶縁膜6を覆う状態で第1の金属膜7を形成しておき、この第1の金属膜7をエッチングストッパーとしてバリアメタル膜11をドライエッチングにより加工する。このため、転送電極4による段差の側壁部分に付着しているバリアメタル膜11をオーバーエッチングによって除去する場合に、エッチングの進行が第1の金属膜7の成膜位置で停止し、絶縁膜6が削れることがない。したがって、センサー領域Sの反射防止膜として機能するSiN膜が絶縁膜6に含まれる場合でも、そのSiN膜がバリアメタル膜11のエッチングで削られることがなくなる。その結果、SiN膜を再度成膜しなくても、当該SiN膜の膜厚を十分に残した状態で、転送電極4の上にシャント配線を形成することができる。
In such a method of manufacturing a charge coupled device, a
なお、上記実施の形態においては、シャント配線をタングステンで形成する場合について説明したが、本発明はこれに限らず、シャント配線をタングステン以外の金属材料、例えばアルミニウムで形成する場合にも適用可能である。シャント配線をアルミニウムで形成する場合は、上記第1の金属膜7をW、WN等で形成し、上記バリアメタル膜11をTi、TiN、TiON、Ru、RuO等で形成し、上記第2の金属膜12をアルミニウムで形成すればよい。また、上記第2の金属膜12のドライエッチングでは、塩素系のエッチングガスを用い、上記バリアメタル膜11のドライエッチングでは、塩素系のエッチングガスを用い、上記第1の金属膜7のドライエッチングでは、フッ素系のエッチングガスを用いるとよい。
In the above embodiment, the case where the shunt wiring is formed of tungsten has been described. However, the present invention is not limited to this, and the present invention can also be applied to the case where the shunt wiring is formed of a metal material other than tungsten, for example, aluminum. is there. When the shunt wiring is formed of aluminum, the
1…半導体基板、4…転送電極、6…絶縁膜、7…第1の金属膜、10…接続孔、11…バリアメタル膜、12…第2の金属膜、14…レジストパターン
DESCRIPTION OF
Claims (5)
前記半導体基板上に前記転送電極を覆う状態で絶縁膜を形成する工程と、
前記半導体基板上に前記絶縁膜を覆う状態で第1の金属膜を形成する工程と、
前記転送電極上に前記第1の金属膜と前記絶縁膜を貫通する状態で接続孔を形成する工程と、
前記接続孔を埋め込む状態で前記第1の金属膜の上にバリアメタル膜と第2の金属膜を順に積層して形成する工程と、
前記第2の金属膜の上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第2の金属膜をドライエッチングにより加工する工程と、
前記レジストパターンをマスクとし且つ前記第1の金属膜をエッチングストッパーとして前記バリアメタル膜をドライエッチングにより加工する工程と、
前記レジストパターンをマスクとして前記第1の金属膜をドライエッチングにより加工する工程と
を含む電荷結合素子の製造方法。 Forming a transfer electrode on a semiconductor substrate;
Forming an insulating film on the semiconductor substrate so as to cover the transfer electrode;
Forming a first metal film on the semiconductor substrate so as to cover the insulating film;
Forming a connection hole on the transfer electrode in a state of penetrating the first metal film and the insulating film;
Forming a barrier metal film and a second metal film in order on the first metal film in a state of embedding the connection holes;
Forming a resist pattern on the second metal film;
Processing the second metal film by dry etching using the resist pattern as a mask;
Processing the barrier metal film by dry etching using the resist pattern as a mask and the first metal film as an etching stopper;
And a step of processing the first metal film by dry etching using the resist pattern as a mask.
前記バリアメタル膜は、チタン膜、窒化チタン膜又はそれらの積層膜からなる
請求項1記載の電荷結合素子の製造方法。 Each of the first metal film and the second metal film is made of a tungsten film,
The method for manufacturing a charge coupled device according to claim 1, wherein the barrier metal film is made of a titanium film, a titanium nitride film, or a laminated film thereof.
前記バリアメタル膜のドライエッチングでは、塩素系のエッチングガスを用いる
請求項2記載の電荷結合素子の製造方法。 In the dry etching of the first metal film and the second metal film, a fluorine-based etching gas is used,
The charge-coupled device manufacturing method according to claim 2, wherein a chlorine-based etching gas is used in the dry etching of the barrier metal film.
前記バリアメタル膜は、ルテニウム、酸化ルテニウム、窒化ルテニウム又はそれらの積層膜からなる
請求項1記載の電荷結合素子の製造方法。 Each of the first metal film and the second metal film is made of a tungsten film,
The method for manufacturing a charge coupled device according to claim 1, wherein the barrier metal film is made of ruthenium, ruthenium oxide, ruthenium nitride, or a laminated film thereof.
前記バリアメタル膜のドライエッチングでは、塩素酸素系のエッチングガスを用いる
請求項4記載の電荷結合素子の製造方法。 In the dry etching of the first metal film and the second metal film, a fluorine-based etching gas is used,
The method for manufacturing a charge coupled device according to claim 4, wherein a chlorine-oxygen-based etching gas is used in the dry etching of the barrier metal film.
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JP2008208826A JP2010045235A (en) | 2008-08-14 | 2008-08-14 | Method for manufacturing charge coupled device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008208826A JP2010045235A (en) | 2008-08-14 | 2008-08-14 | Method for manufacturing charge coupled device |
Publications (1)
Publication Number | Publication Date |
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JP2010045235A true JP2010045235A (en) | 2010-02-25 |
Family
ID=42016374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008208826A Pending JP2010045235A (en) | 2008-08-14 | 2008-08-14 | Method for manufacturing charge coupled device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010045235A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011101935A1 (en) * | 2010-02-19 | 2011-08-25 | パナソニック株式会社 | Solid-state image pickup element and method for manufacturing same |
JP2012156334A (en) * | 2011-01-26 | 2012-08-16 | Sony Corp | Solid state image pickup device, manufacturing method of the solid state image pickup device, and electronic apparatus |
WO2012121110A1 (en) | 2011-03-04 | 2012-09-13 | 住友大阪セメント株式会社 | Electrode active substance and method for producing same |
-
2008
- 2008-08-14 JP JP2008208826A patent/JP2010045235A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2011101935A1 (en) * | 2010-02-19 | 2011-08-25 | パナソニック株式会社 | Solid-state image pickup element and method for manufacturing same |
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