JP2010034286A - Semiconductor device - Google Patents

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芳明 有馬
Masahiro Ueda
昌弘 植田
Keiichi Sawada
圭一 沢田
Masabumi Imamura
正文 今村
Mikio Kadoma
幹夫 角間
Hirotsugu Matsushima
弘倫 松嶋
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of effectively preventing drop of a power voltage and rise of a ground voltage due to wiring resistance, in a semiconductor package of wire bonding connection. <P>SOLUTION: First bonding pads 22 connected to external connection terminals 17B to receive a power voltage VDDB are formed in a peripheral region of a substrate 10. Second and third bonding pads 27, 28 are formed on a power wiring pattern 14, and the second and third bonding pads 27 and 28 are connected to each other through auxiliary wires 29. In this case, the second and third bonding pads 27 and 28 and the auxiliary wires 29 are arranged in a region 42 where the arrangement of the power wiring pattern 14 is restricted. Accordingly, drop of the power voltage VDDB at the center part of a semiconductor chip 1 due to wiring resistance can be prevented. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、半導体チップ上の電極パッドにボンディングワイヤを介して外部電源からの電圧を供給する半導体装置に関する。   The present invention relates to a semiconductor device for supplying a voltage from an external power source to an electrode pad on a semiconductor chip via a bonding wire.

ＬＳＩ（Large-Scale Integrated circuit）の電源は、半導体チップの周縁部に設けられたボンディングパッドに供給され、電源配線を介してチップの周縁部から中心部へと供給される。このとき、電源配線の抵抗に起因する電圧降下によって中心部に供給される電圧が低くなり、ＬＳＩが誤動作する場合がある。ＩＲドロップと呼ばれるこの現象を緩和するために、これまでいくつかの技術が提案されている。   The power of an LSI (Large-Scale Integrated circuit) is supplied to a bonding pad provided at the peripheral portion of the semiconductor chip, and is supplied from the peripheral portion of the chip to the central portion through a power supply wiring. At this time, the voltage supplied to the central portion is lowered due to the voltage drop caused by the resistance of the power supply wiring, and the LSI may malfunction. In order to alleviate this phenomenon called IR drop, several techniques have been proposed so far.

たとえば、特開２００４−２２１２６０号公報（特許文献１）に開示される技術は、複数の機能領域が形成された半導体チップに関するものである。この従来技術では、周縁部に外部接続用端子に接続される第１のパッドが形成されるとともに、機能領域と接続された第２のパッドを、前記第１のパッドが形成された位置よりも内側に設ける。そして、第１のパッドと第２のパッドとをワイヤ接続する。第１のパッドと第２のパッドとは、ワイヤおよび配線パターンで並列接続することもできる。   For example, the technique disclosed in Japanese Patent Application Laid-Open No. 2004-221260 (Patent Document 1) relates to a semiconductor chip in which a plurality of functional regions are formed. In this prior art, the first pad connected to the external connection terminal is formed in the peripheral portion, and the second pad connected to the functional region is positioned more than the position where the first pad is formed. Provide inside. Then, the first pad and the second pad are wire-connected. The first pad and the second pad can be connected in parallel by a wire and a wiring pattern.

また、特開２００５−８５８２９号公報（特許文献２）に開示される技術では、半導体チップの周辺部に周縁部パッドが設けられ、半導体チップの周縁部パッド以外の部分に、電源を供給する中央部パッドが設けられる。中央部パッドは複数個格子状に配置され、これら中央部パッド相互間がワイヤボンディングにより接続される。   Further, in the technique disclosed in Japanese Patent Laying-Open No. 2005-85829 (Patent Document 2), a peripheral pad is provided in the peripheral part of the semiconductor chip, and a center for supplying power to a part other than the peripheral pad of the semiconductor chip. Part pads are provided. A plurality of center pads are arranged in a lattice pattern, and the center pads are connected to each other by wire bonding.

また、特開平１１−３０７４８３号公報（特許文献３）に開示される技術は、課題が異なるが、上述の従来技術と類似する。この技術の目的は、チップが配線変更されてもパッケージや配線基板等を変更しなくて済むような半導体装置を提供することである。具体的には、半導体ウェハにチップを形成する際に、スクライブ線領域にボンディングパッドと同じ導電性材料からなる、不連続線状パターンを形成し中継パッドとする。パッケージする際に、チップのセンタパッドと中継パッド、および中継パッドとリードとをそれぞれワイヤボンディングする。   Further, the technique disclosed in Japanese Patent Application Laid-Open No. 11-307383 (Patent Document 3) is similar to the above-described conventional technique, although the problem is different. An object of this technique is to provide a semiconductor device that does not require a package, a wiring board, or the like to be changed even if the wiring of a chip is changed. Specifically, when a chip is formed on a semiconductor wafer, a discontinuous linear pattern made of the same conductive material as the bonding pad is formed in the scribe line region to form a relay pad. When packaging, the center pad and the relay pad of the chip, and the relay pad and the lead are respectively wire-bonded.

なお、上記の電源配線の問題は、接地配線にも同様に生じる。すなわち、接地配線の抵抗によって接地電位が上昇するために、ＬＳＩが誤動作する場合がある。
特開２００４−２２１２６０号公報 特開２００５−８５８２９号公報 特開平１１−３０７４８３号公報 The above-described problem of the power supply wiring similarly occurs in the ground wiring. That is, since the ground potential is increased by the resistance of the ground wiring, the LSI may malfunction.
JP 2004-221260 A JP-A-2005-85829 JP-A-11-307383

ところで、近年、高速のシリアルデータ転送を行なう様々なインターフェース回路が規格化されている。システムの性能アップのため、これらのインターフェース回路を半導体チップへ搭載することが要求されるようになってきている。   In recent years, various interface circuits that perform high-speed serial data transfer have been standardized. In order to improve system performance, it has been required to mount these interface circuits on a semiconductor chip.

ところが、これらの高速のインターフェース回路は、従来のインターフェース回路に比べて回路面積が大きく、しかも、コア回路と異なる電源を必要とする。このため、高速インターフェース回路の周辺では、コア回路に接続される電源配線および接地配線の配置、ならびに、コア電源用のパッドの数が制限される。通常、ＩＲドロップを防止するためには、基板の周縁領域に多数のボンディングパッドを設けて、複数箇所から電源電圧および接地電圧をコア回路に供給するのであるが、そのような対策が困難になる。この結果、電源電圧や接地電圧が迂回してコア回路へ供給されることになり、コア回路の電圧に不均一が生じる。   However, these high-speed interface circuits have a larger circuit area than conventional interface circuits and require a power supply different from that of the core circuit. For this reason, in the periphery of the high-speed interface circuit, the arrangement of the power supply wiring and the ground wiring connected to the core circuit and the number of core power supply pads are limited. Usually, in order to prevent IR drop, a large number of bonding pads are provided in the peripheral region of the substrate and the power supply voltage and the ground voltage are supplied to the core circuit from a plurality of locations. However, such a countermeasure becomes difficult. . As a result, the power supply voltage and the ground voltage are bypassed and supplied to the core circuit, resulting in non-uniformity in the core circuit voltage.

この問題に対して、高速インターフェース回路の領域内にコア回路用の多数のパッドや電源配線などを追加することは、大幅な設計変更を伴なうのでコストや歩留まりの点で問題がある。しかも、チップサイズが増大することになるので好ましくない。また、ワイヤボンディング接続に代えてフリップチップ接続を採用すればＩＲドロップの問題は解消すると考えられるが、同時にパッケージの製造コストがかさむことになる。   In contrast to this problem, adding a large number of pads for the core circuit, power supply wirings, etc. in the area of the high-speed interface circuit involves a significant design change, and thus there is a problem in terms of cost and yield. In addition, the chip size increases, which is not preferable. Further, if flip chip connection is used instead of wire bonding connection, it is considered that the problem of IR drop is solved, but at the same time, the manufacturing cost of the package is increased.

また、上記の問題に対して前述の従来技術を用いたとしても、十分な効果は得られない。たとえば、前述の特開２００５−８５８２９号公報（特許文献２）に開示される技術は、多電源の場合には適していない。多電源で動作する半導体チップに対して格子状に配列したパッド間でワイヤボンディングを行なうと、異電源電圧間で短絡するおそれがあるからである。   Moreover, even if the above-described conventional technique is used for the above problem, a sufficient effect cannot be obtained. For example, the technique disclosed in the aforementioned Japanese Patent Application Laid-Open No. 2005-85829 (Patent Document 2) is not suitable in the case of multiple power supplies. This is because if wire bonding is performed between pads arranged in a lattice pattern on a semiconductor chip operating with multiple power supplies, there is a risk of short-circuiting between different power supply voltages.

したがって、この発明の目的は、ワイヤボンディング接続の半導体パッケージ（半導体装置）において、半導体チップの周縁領域に設けられるボンディングパッドの数や、電源配線および接地配線の配置に制約がある場合でも、配線抵抗に起因する電源電圧の低下および接地電圧の上昇を効果的に抑制することができる半導体装置を提供することである。   Accordingly, an object of the present invention is to provide wiring resistance even when there are restrictions on the number of bonding pads provided in the peripheral region of a semiconductor chip and the arrangement of power supply wiring and ground wiring in a semiconductor package (semiconductor device) connected by wire bonding. It is an object of the present invention to provide a semiconductor device capable of effectively suppressing a decrease in power supply voltage and an increase in ground voltage due to the above.

この発明は要約すれば半導体装置であって、装置外部から第１の電源電圧を受ける第１の外部接続端子と、半導体チップと、第１、第２のボンディングワイヤとを備える。ここで、半導体チップは、基板と、基板上に形成された第１の半導体回路と、表面保護膜と、半導体チップ内に設けられ、基板上に形成され、第１の半導体回路と接続された第１の配線パターンとを含む。第１の配線パターンは、互いに離間して設けられた第１〜第３のパッドを有する。第１〜第３のパッドの各々は、第１の配線パターンの一部が表面保護膜から露出した部分である。第１のパッドは、基板の周縁領域に設けられ、第２、第３のパッドは、第１のパッドよりも基板の内側に設けられる。第１のボンディングワイヤは、第２、第３のパッド間を接続する。第２のボンディングワイヤは、第１の外部接続端子と第１のパッドとの間を接続する。   In summary, the present invention is a semiconductor device, and includes a first external connection terminal that receives a first power supply voltage from the outside of the device, a semiconductor chip, and first and second bonding wires. Here, the semiconductor chip is provided on the substrate, the first semiconductor circuit formed on the substrate, the surface protective film, and the semiconductor chip, is formed on the substrate, and is connected to the first semiconductor circuit. A first wiring pattern. The first wiring pattern has first to third pads provided to be separated from each other. Each of the first to third pads is a portion where a part of the first wiring pattern is exposed from the surface protective film. The first pad is provided in the peripheral region of the substrate, and the second and third pads are provided on the inner side of the substrate than the first pad. The first bonding wire connects the second and third pads. The second bonding wire connects between the first external connection terminal and the first pad.

この発明によれば、第２、第３のパッド間では、第１の配線パターンと並列に第１のボンディングワイヤが接続されるので、配線抵抗を低減することができる。このとき、第２、第３のパッドを第１の電源電圧の供給が不十分な配線に配置することによって、効果的に電源電圧の低下または接地電圧の上昇を抑制することができる。   According to the present invention, since the first bonding wire is connected in parallel with the first wiring pattern between the second and third pads, the wiring resistance can be reduced. At this time, by disposing the second and third pads on the wiring in which the supply of the first power supply voltage is insufficient, it is possible to effectively suppress a decrease in the power supply voltage or an increase in the ground voltage.

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.

［実施の形態１］
図１は、この発明の実施の形態１による半導体パッケージ１０１の主要部の構成を模式的に示す平面図である。図１において、図面の左右方向をＸ方向とし、上下方向をＹ方向とする。基板１０の左辺１０Ｌおよび右辺１０ＲはＹ方向に沿い、上辺１０Ｕおよび下辺１０ＤはＸ方向に沿う。 [Embodiment 1]
FIG. 1 is a plan view schematically showing a configuration of a main part of a semiconductor package 101 according to Embodiment 1 of the present invention. In FIG. 1, the left-right direction of the drawing is the X direction, and the up-down direction is the Y direction. The left side 10L and the right side 10R of the substrate 10 are along the Y direction, and the upper side 10U and the lower side 10D are along the X direction.

図１を参照して、半導体パッケージ１０１（半導体装置）は、パッケージ基板１００と、パッケージ基板１００上に接着された矩形状の半導体チップ１と、半導体チップ１の周囲のパッケージ基板１００上に形成された複数の外部接続端子１７とを含む。なお、図１で、半導体チップ１の上辺１０Ｕ側および下辺１０Ｄ側の外部接続端子１７およびボンディングワイヤは、図示を省略している。   Referring to FIG. 1, a semiconductor package 101 (semiconductor device) is formed on a package substrate 100, a rectangular semiconductor chip 1 bonded on the package substrate 100, and a package substrate 100 around the semiconductor chip 1. A plurality of external connection terminals 17. In FIG. 1, the external connection terminals 17 and bonding wires on the upper side 10U side and the lower side 10D side of the semiconductor chip 1 are not shown.

図１に示す半導体パッケージ１０１の構造は、ワイヤボンディング接続によるＢＧＡ（Ball Grid Array）パッケージなどによく見られるものである。ＢＧＡパッケージでは、パッケージ基板１００の裏面に格子状に設けられたはんだボールによって実装用のプリント基板のパッドと接続される。パッケージ基板１００の表面には、はんだボールと電気的に接続された導体パターンが形成される。導体パターンは、外部接続端子１７として用いられ、半導体チップ１の周縁領域のパッドとワイヤボンディングによって接続される。これによって、半導体チップ１は、外部接続端子１７を介して外部との間でデータ信号の入出力を行なうとともに、半導体パッケージ１０１の外部の外部電源と電気的に接続される。図１の場合、外部接続端子１７を介して接続される外部電源には、電源電圧ＶＤＤＡ，ＶＤＤＢ，ＶＤＤＣを出力する正電源、および接地ＧＮＤなどがある。この明細書では、これらの複数の電源電圧および接地電圧を総称して単に電源電圧とも称する。   The structure of the semiconductor package 101 shown in FIG. 1 is often found in a BGA (Ball Grid Array) package by wire bonding connection. In the BGA package, solder balls provided in a grid pattern on the back surface of the package substrate 100 are connected to pads of a printed circuit board for mounting. A conductor pattern electrically connected to the solder balls is formed on the surface of the package substrate 100. The conductor pattern is used as the external connection terminal 17 and is connected to the pad in the peripheral region of the semiconductor chip 1 by wire bonding. As a result, the semiconductor chip 1 inputs / outputs data signals to / from the outside via the external connection terminals 17 and is electrically connected to an external power supply outside the semiconductor package 101. In the case of FIG. 1, the external power supply connected via the external connection terminal 17 includes a positive power supply that outputs power supply voltages VDDA, VDDB, and VDDC, and a ground GND. In this specification, the plurality of power supply voltages and ground voltages are also collectively referred to simply as power supply voltages.

半導体チップ１は、半導体基板１０と、半導体基板１０の上面１０Ａ上に形成された半導体回路および配線パターンと、半導体基板１０の表面を覆って半導体回路および配線パターンを保護する表面保護膜（図３の参照符号６９）とを含む。半導体回路は複数の機能ブロックによって構成される。ここでは、半導体回路としてマイクロプロセッサを例に挙げる。図１の場合、半導体回路は、演算装置やレジスタなどのコア回路１１と、周辺回路として高速インターフェース回路１２（高速Ｉ／Ｏ回路とも称する）および低速インターフェース回路１３（低速Ｉ／Ｏ回路とも称する）とを含む。   The semiconductor chip 1 includes a semiconductor substrate 10, a semiconductor circuit and wiring pattern formed on the upper surface 10A of the semiconductor substrate 10, and a surface protection film that covers the surface of the semiconductor substrate 10 and protects the semiconductor circuit and wiring pattern (FIG. 3). Reference numeral 69). The semiconductor circuit is composed of a plurality of functional blocks. Here, a microprocessor is taken as an example of the semiconductor circuit. In the case of FIG. 1, the semiconductor circuit includes a core circuit 11 such as an arithmetic unit or a register, and a high-speed interface circuit 12 (also referred to as a high-speed I / O circuit) and a low-speed interface circuit 13 (also referred to as a low-speed I / O circuit) as peripheral circuits. Including.

また、配線パターンには、コア回路１１に電源電圧ＶＤＤＢを供給するための電源配線パターン１４、コア回路１１を接地ＧＮＤと接続するための接地配線パターン１５、および高速Ｉ／Ｏ回路１２に電源電圧ＶＤＤＣを供給するための電源配線パターン１６などがある。これらの配線パターン１４，１５，１６は、たとえば、アルミニウムまたは銅などの薄膜を用いて形成される。   The wiring patterns include a power supply wiring pattern 14 for supplying the power supply voltage VDDB to the core circuit 11, a ground wiring pattern 15 for connecting the core circuit 11 to the ground GND, and a power supply voltage to the high-speed I / O circuit 12. There is a power supply wiring pattern 16 for supplying VDDC. These wiring patterns 14, 15, and 16 are formed using a thin film such as aluminum or copper, for example.

なお、この明細書において、配線パターンは、電気的につながっている配線全体を意味する。したがって、配線パターンは、コンタクトホールを介して相互に接続されることによって多層にわたって配置される場合もある。また、この明細書では、配線パターンの一部を示すときに配線と称し、さらに配線の一部を示すときに配線部と称することにする。したがって、配線には、複数の配線部がコンタクトホールを介して接続された場合も含まれる。   In this specification, the wiring pattern means the entire wiring that is electrically connected. Therefore, the wiring patterns may be arranged over multiple layers by being connected to each other through contact holes. Further, in this specification, when a part of the wiring pattern is shown, it is called a wiring, and when a part of the wiring is shown, it is called a wiring part. Therefore, the wiring includes a case where a plurality of wiring portions are connected through contact holes.

コア回路１１は、基板１０上の中央付近を含む領域４１に設けられるマイクロプロセッサの中核部分の回路である。   The core circuit 11 is a circuit at the core of the microprocessor provided in the region 41 including the vicinity of the center on the substrate 10.

高速Ｉ／Ｏ回路１２は、基板１０の左辺１０Ｌおよび領域４１に隣接する領域４２に設けられ、約１Ｇｂ／ｓ以上の高速のシリアル転送によってデータ信号の入出力行なう。高速Ｉ／Ｏ回路１２が設けられた領域４２に含まれる基板周縁領域には、信号入出力用の複数のボンディングパッド２６が設けられる。   The high-speed I / O circuit 12 is provided in the left side 10L of the substrate 10 and the region 42 adjacent to the region 41, and inputs and outputs data signals by high-speed serial transfer of about 1 Gb / s or more. A plurality of bonding pads 26 for signal input / output are provided in the peripheral region of the substrate included in the region 42 where the high-speed I / O circuit 12 is provided.

低速Ｉ／Ｏ回路１３は、高速Ｉ／Ｏ回路１２が設けられている領域４２を除く、基板１０の４辺１０Ｒ，１０Ｌ，１０Ｕ，１０Ｄの周縁領域に設けられ、１００Ｍｂ／ｓ程度の低速のパラレル転送によってデータ信号の入出力を行なう。低速Ｉ／Ｏ回路１３が設けられた基板１０の周縁領域には、データ入出力用の複数のボンディングパッド２５と、外部接続端子１７Ａから低速Ｉ／Ｏ回路１３用の電源電圧ＶＤＤＡの供給を受けるボンディングパッド２１が設けられる。ボンディングパッド２１は、外部接続端子１７Ａとボンディングワイヤ１８Ａによって接続される。   The low-speed I / O circuit 13 is provided in the peripheral regions of the four sides 10R, 10L, 10U, and 10D of the substrate 10 excluding the region 42 where the high-speed I / O circuit 12 is provided, and has a low speed of about 100 Mb / s. Data signals are input / output by parallel transfer. In the peripheral region of the substrate 10 provided with the low-speed I / O circuit 13, the supply of the power supply voltage VDDA for the low-speed I / O circuit 13 is received from the plurality of bonding pads 25 for data input / output and the external connection terminal 17A. A bonding pad 21 is provided. The bonding pad 21 is connected to the external connection terminal 17A and the bonding wire 18A.

電源配線パターン１４および接地配線パターン１５の幹線部分は、コア回路１１に均等に電源電圧ＶＤＤＢおよび接地電圧ＧＮＤを供給するために、基板１０上に格子状に配設されてコア回路１１に接続される。また、ノイズを抑制するために、電源配線パターン１４および接地配線パターン１５は互いに並行して配設される。基板１０の周縁領域には、コア回路１１用に電源電圧ＶＤＤＢを受ける複数のボンディングパッド２２と、接地電圧ＧＮＤを受ける複数のボンディングパッド２３とが設けられる。ボンディングパッド２２，２３は、それぞれ、電源配線パターン１４および接地配線パターン１５の表面の一部を表面保護膜から露出させた部分である。ボンディングパッド２２，２３は、それぞれ、ボンディングワイヤ１８Ｂ，１８Ｇを介して外部接続端子１７Ｂ，１７Ｇと接続される。通常、多数のボンディングパッド２２，２３を介して電源電圧ＶＤＤＢおよび接地電圧ＧＮＤをコア回路１１にそれぞれ供給することによって、電源配線パターン１４の抵抗に起因する電源電圧ＶＤＤＢの低下、ならびに接地配線パターン１５の抵抗に起因する接地電圧ＧＮＤの上昇を抑制する。   The main line portions of the power supply wiring pattern 14 and the ground wiring pattern 15 are arranged in a grid pattern on the substrate 10 and connected to the core circuit 11 in order to supply the power supply voltage VDDB and the ground voltage GND equally to the core circuit 11. The In order to suppress noise, the power supply wiring pattern 14 and the ground wiring pattern 15 are arranged in parallel to each other. In the peripheral region of the substrate 10, a plurality of bonding pads 22 that receive the power supply voltage VDDB for the core circuit 11 and a plurality of bonding pads 23 that receive the ground voltage GND are provided. The bonding pads 22 and 23 are portions where parts of the surfaces of the power supply wiring pattern 14 and the ground wiring pattern 15 are exposed from the surface protective film, respectively. Bonding pads 22 and 23 are connected to external connection terminals 17B and 17G via bonding wires 18B and 18G, respectively. Usually, the power supply voltage VDDB and the ground voltage GND are respectively supplied to the core circuit 11 via a large number of bonding pads 22 and 23, thereby reducing the power supply voltage VDDB due to the resistance of the power supply wiring pattern 14 and the ground wiring pattern 15. The rise of the ground voltage GND due to the resistance of is suppressed.

高速Ｉ／Ｏ回路１２用の電源配線パターン１６の幹線部分は、図１に示すように基板１０上の領域４２に格子状に配設されて高速Ｉ／Ｏ回路１２に接続される。また、電源配線パターン１６と並行して、高速Ｉ／Ｏ回路１２用の接地配線パターン（図示省略）も配設される。図１に示すように、領域４２の基板周縁領域には、データ入出力用の複数のボンディングパッド２６と、高速Ｉ／Ｏ回路１２用の電源電圧ＶＤＤＣを受ける複数のボンディングパッド２４とが設けられる。ボンディングパッド２４は、電源配線パターン１６の表面の一部を表面保護膜から露出させた部分であり、ボンディングワイヤ１８Ｃを介して外部接続端子１７Ｃと接続される。   The main line portion of the power supply wiring pattern 16 for the high-speed I / O circuit 12 is arranged in a grid pattern in the region 42 on the substrate 10 and connected to the high-speed I / O circuit 12 as shown in FIG. In parallel with the power supply wiring pattern 16, a ground wiring pattern (not shown) for the high-speed I / O circuit 12 is also provided. As shown in FIG. 1, a plurality of bonding pads 26 for data input / output and a plurality of bonding pads 24 for receiving the power supply voltage VDDC for the high-speed I / O circuit 12 are provided in the substrate peripheral region of the region 42. . The bonding pad 24 is a portion where a part of the surface of the power supply wiring pattern 16 is exposed from the surface protective film, and is connected to the external connection terminal 17C through the bonding wire 18C.

ここで、図１に示すように、高速Ｉ／Ｏ回路１２が設けられた領域４２では、コア回路１１用のボンディングパッド２２，２３の数、ならびに電源配線パターン１４および接地配線パターン１５の配線数がその他の領域に比べて制限される。この理由は、半導体チップ１は設計資産（ＩＰ：Intellectual Property）を活用して設計されるので、既に設計された高速Ｉ／Ｏ回路１２に、コア回路１１用の電源配線、接地配線、およびボンディングパッドを新たに追加することが困難だからである。この結果、高速Ｉ／Ｏ回路１２の周辺では、電源電圧ＶＤＤＢおよび接地電圧ＧＮＤのコア回路１１へ供給が制限されることになり、コア回路１１の電圧に不均一が生じる。そして、電圧の不均一が生じれば、電圧動作マージンの低下や半導体回路の誤動作などが生じる。特に、コア回路１１が、高速Ｉ／Ｏ回路１２などよりも低電圧で動作する場合には、電圧動作マージンの低下はより問題になる。   Here, as shown in FIG. 1, in the region 42 where the high-speed I / O circuit 12 is provided, the number of bonding pads 22 and 23 for the core circuit 11, and the number of power supply wiring patterns 14 and ground wiring patterns 15. Is limited compared to other areas. This is because the semiconductor chip 1 is designed by utilizing design assets (IP: Intellectual Property), so that the power wiring, the ground wiring, and the bonding for the core circuit 11 are added to the designed high-speed I / O circuit 12. This is because it is difficult to add a new pad. As a result, the supply of the power supply voltage VDDB and the ground voltage GND to the core circuit 11 is restricted around the high-speed I / O circuit 12, and the voltage of the core circuit 11 becomes uneven. If voltage non-uniformity occurs, the voltage operation margin decreases and the semiconductor circuit malfunctions. In particular, when the core circuit 11 operates at a lower voltage than the high-speed I / O circuit 12 or the like, the reduction in the voltage operation margin becomes more problematic.

そこで、このような電圧の不均一を抑制するために、実施の形態１の半導体チップ１では、電源配線パターン１４のうち領域４２を通過する配線にボンディングパッド２７，２８が設けられ、これらのパッド２７，２８間がボンディングワイヤ２９によって接続される。さらに、接地配線パターン１５のうち領域４２を通過する配線にもボンディングパッド３１，３２が設けられ、これらのパッド３１，３２間がボンディングワイヤ３３によって接続される。半導体チップ１内に設けられたパッド間を接続するためのこれらのボンディングワイヤ２９，３３を補助ワイヤとも称する。以下、図２、図３を参照して詳しく説明する。   Therefore, in order to suppress such voltage non-uniformity, in the semiconductor chip 1 of the first embodiment, bonding pads 27 and 28 are provided in the wiring that passes through the region 42 in the power supply wiring pattern 14, and these pads are provided. 27 and 28 are connected by a bonding wire 29. Further, bonding pads 31 and 32 are also provided in the wiring that passes through the region 42 in the ground wiring pattern 15, and the pads 31 and 32 are connected by the bonding wire 33. These bonding wires 29 and 33 for connecting the pads provided in the semiconductor chip 1 are also referred to as auxiliary wires. Hereinafter, a detailed description will be given with reference to FIGS.

図２は、半導体チップ１の一部の領域を拡大して模式的に示す平面図である。図２において、図面の左右方向をＸ方向とし、上下方向をＹ方向とし、紙面に垂直な方向をＺ方向とする。基板１０の左辺１０ＬはＹ方向に沿う。   FIG. 2 is a plan view schematically showing an enlarged partial region of the semiconductor chip 1. In FIG. 2, the left-right direction of the drawing is the X direction, the up-down direction is the Y direction, and the direction perpendicular to the paper surface is the Z direction. The left side 10L of the substrate 10 is along the Y direction.

図２に示すように、基板１０の左辺１０Ｌに隣接する領域４２に高速Ｉ／Ｏ回路１２が設けられ、領域４２とＸ方向に隣接する領域４１にコア回路１１が設けられる。電源配線パターン１６のうち図２の領域４２には、Ｘ方向に直線状に延びる配線部１６Ａと、Ｙ方向に直線状に延びる配線部１６Ｂ，１６Ｃとが含まれる。配線部１６Ａは、最上層の金属層に形成され、その１層下の金属層に形成された配線部１６Ｂ，１６Ｃとコンタクトホール５３，５４をそれぞれ介して接続される。配線部１６Ａのうち基板１０の周縁領域には、電源電圧ＶＤＤＣを受けるボンディングパッド２４が形成される。   As shown in FIG. 2, the high-speed I / O circuit 12 is provided in a region 42 adjacent to the left side 10L of the substrate 10, and the core circuit 11 is provided in a region 41 adjacent to the region 42 in the X direction. 2 of the power supply wiring pattern 16 includes a wiring portion 16A extending linearly in the X direction and wiring portions 16B and 16C extending linearly in the Y direction. The wiring portion 16A is formed in the uppermost metal layer, and is connected to the wiring portions 16B and 16C formed in the metal layer one layer below via the contact holes 53 and 54, respectively. A bonding pad 24 that receives the power supply voltage VDDC is formed in the peripheral area of the substrate 10 in the wiring portion 16A.

電源配線パターン１４のうち図２に示す領域には、基板１０の左辺１０Ｌ側の周縁領域内を起点として基板内側のＸ方向に略直線状に延び、領域４２内を通過して領域４１に至る配線部１４Ａと、領域４１に設けられＹ方向に延びる配線部１４Ｂとが含まれる。図２の場合、配線部１４Ａは最上層の金属層に形成され、その１層下の金属層に形成された配線部１４Ｂとコンタクトホール５１を介して接続される。図２の領域４１の配線部１４Ｂが、図１で格子状に設けられた電源配線パターン１４の幹線うち最外周の配線に対応する。配線部１４Ｂ上には、次図３に示すように、ボンディングパッド２２，２７，２８が設けられる。   In the region shown in FIG. 2 of the power supply wiring pattern 14, it extends substantially linearly in the X direction inside the substrate starting from the peripheral region on the left side 10 </ b> L side of the substrate 10, passes through the region 42, and reaches the region 41. A wiring portion 14A and a wiring portion 14B provided in the region 41 and extending in the Y direction are included. In the case of FIG. 2, the wiring portion 14 </ b> A is formed in the uppermost metal layer, and is connected to the wiring portion 14 </ b> B formed in the metal layer one layer below through the contact hole 51. The wiring part 14B in the region 41 of FIG. 2 corresponds to the outermost wiring of the trunk lines of the power supply wiring pattern 14 provided in a grid pattern in FIG. As shown in FIG. 3, bonding pads 22, 27, and 28 are provided on the wiring portion 14B.

図３は、図２の切断面線ＩＩＩ−ＩＩＩから見た断面図である。図３に示すように、最上層の金属層に配線部１４Ａが形成され、層間絶縁膜６８Ａを挟んで１層下の金属層に配線部１４Ｂ，１５Ｂ，１６Ｂ，１６Ｃが形成されている。配線部１４Ｂ，１５Ｂ，１６Ｂ，１６Ｃの下層側には層間絶縁膜６８Ｂが設けられる。このように半導体チップ１は、層間絶縁膜を間に挟んで複数の金属層が積層された構造を有する。   FIG. 3 is a cross-sectional view taken along section line III-III in FIG. As shown in FIG. 3, the wiring portion 14A is formed in the uppermost metal layer, and the wiring portions 14B, 15B, 16B, and 16C are formed in the metal layer one layer below the interlayer insulating film 68A. An interlayer insulating film 68B is provided on the lower layer side of the wiring portions 14B, 15B, 16B, and 16C. Thus, the semiconductor chip 1 has a structure in which a plurality of metal layers are stacked with an interlayer insulating film interposed therebetween.

配線部１４Ａの表面の一部は表面保護膜６９から露出され、ボンディングパッド２２，２７，２８として用いられる。ボンディングパッド２２は、基板１０の周縁領域に設けられ、ボンディングワイヤ１８Ｂによって外部接続端子（図１の参照符号１７Ｂ）と接続される。これにより、ボンディングパッド２２は電源電圧ＶＤＤＢを受ける。ボンディングパッド２８は、基板厚み方向から見て配線部１５Ｂと配線部１６Ｃとの間に設けられる。ボンディングパッド２７は、基板厚み方向から見て配線部１６Ｂと重ならない位置で、ボンディングパッド２２に近接して設けられる。ボンディングパッド２７と２８とは、補助ワイヤ２９によって互いに接続される。ボンディングパッド２７，２８間の配線部１４Ａと並列に補助ワイヤ２９を設けることによって、配線部１４Ａの抵抗に起因する電圧降下を抑制することができる。これによって、コア回路１１に供給される電源電圧ＶＤＤＢの不均一を緩和する。   A part of the surface of the wiring part 14A is exposed from the surface protective film 69 and used as the bonding pads 22, 27, 28. The bonding pad 22 is provided in the peripheral region of the substrate 10 and is connected to an external connection terminal (reference numeral 17B in FIG. 1) by a bonding wire 18B. Thereby, bonding pad 22 receives power supply voltage VDDB. The bonding pad 28 is provided between the wiring portion 15B and the wiring portion 16C when viewed from the substrate thickness direction. The bonding pad 27 is provided close to the bonding pad 22 at a position that does not overlap with the wiring portion 16B when viewed from the substrate thickness direction. Bonding pads 27 and 28 are connected to each other by an auxiliary wire 29. By providing the auxiliary wire 29 in parallel with the wiring part 14A between the bonding pads 27 and 28, a voltage drop due to the resistance of the wiring part 14A can be suppressed. As a result, nonuniformity of the power supply voltage VDDB supplied to the core circuit 11 is reduced.

再び図２を参照して、接地配線パターン１５は、電源配線パターン１４と同様に、基板１０の周縁領域内を起点として基板１０の内側のＸ方向に略直線状に延び、領域４２内を通過して領域４１に至る配線部１５Ａと、領域４１に設けられＹ方向に延びる配線部１５Ｂとを含む。図２の場合、配線部１５Ａは最上層の金属層に形成され、その１層下の金属層に形成された配線部１５Ｂとコンタクトホール５２を介して接続される。配線部１５Ａ，１５Ｂは、配線部１４Ａ，１４Ｂとそれぞれ並行して設けられる。配線部１５Ａの表面の一部は、表面保護膜６９から露出され、ボンディングパッド２３，３１，３２として用いられる。ボンディングパッド２３，３１，３２は、ボンディングパッド２２，２７，２８にそれぞれ近接して設けられる。基板周縁領域のボンディングパッド２３は、ボンディングワイヤ１８Ｇによって外部接続端子（図１の参照符号１７Ｇ）と接続され、接地電圧ＧＮＤを受ける。基板周縁領域と領域４１との間に設けられるボンディングパッド３１，３２は、補助ワイヤ３３によって接続される。ボンディングパッド３１，３２間の配線部１５Ａと並列に補助ワイヤ３３を設けることによって、配線部１５Ａの抵抗に起因する接地電圧ＧＮＤの上昇を抑制することができる。これによって、コア回路１１に供給される接地電圧ＧＮＤの不均一を緩和する。   Referring to FIG. 2 again, similarly to the power supply wiring pattern 14, the ground wiring pattern 15 extends substantially linearly in the X direction inside the substrate 10 starting from the peripheral region of the substrate 10 and passes through the region 42. Thus, a wiring portion 15A reaching the region 41 and a wiring portion 15B provided in the region 41 and extending in the Y direction are included. In the case of FIG. 2, the wiring portion 15 </ b> A is formed in the uppermost metal layer, and is connected to the wiring portion 15 </ b> B formed in the metal layer one layer below through the contact hole 52. The wiring portions 15A and 15B are provided in parallel with the wiring portions 14A and 14B, respectively. A part of the surface of the wiring part 15A is exposed from the surface protective film 69 and used as the bonding pads 23, 31, 32. The bonding pads 23, 31, and 32 are provided close to the bonding pads 22, 27, and 28, respectively. The bonding pad 23 in the peripheral area of the substrate is connected to an external connection terminal (reference numeral 17G in FIG. 1) by a bonding wire 18G and receives a ground voltage GND. Bonding pads 31 and 32 provided between the substrate peripheral region and the region 41 are connected by an auxiliary wire 33. By providing the auxiliary wire 33 in parallel with the wiring portion 15A between the bonding pads 31 and 32, an increase in the ground voltage GND due to the resistance of the wiring portion 15A can be suppressed. As a result, unevenness in the ground voltage GND supplied to the core circuit 11 is alleviated.

ここで、実施の形態１の半導体パッケージ１０１では、基板周縁領域に設けられたボンディングパッド２２，２３と、補助ワイヤ２９，３３が接続されるボンディングパッド２７，３１とを離間させて設けている点に特徴がある。さらに、基板周縁領域に設けられたボンディングパッド２２，２３には、それぞれ、ボンディングワイヤ１８Ｂ，１８Ｇのみがボンディングされている点にも特徴がある。この理由を次に説明する。   Here, in the semiconductor package 101 of the first embodiment, the bonding pads 22 and 23 provided in the peripheral region of the substrate and the bonding pads 27 and 31 to which the auxiliary wires 29 and 33 are connected are provided apart from each other. There is a feature. Further, the bonding pads 22 and 23 provided in the peripheral area of the substrate are also characterized in that only bonding wires 18B and 18G are bonded, respectively. The reason for this will be described next.

超音波や熱圧着などを用いるボンディング工程では、ボンディングパッドの下層側にダメージが及ぶ。このため、ボンディングパッドよりも下層側には、通常、トランジスタを配置することができない。また、ボンディングパッドの下層側に設けられる金属配線の幅にも制限がある。したがって、もし仮に、ボンディングパッド２２，２３とボンディングパッド２７，３１とを近接して配置すると、その部分には、高速Ｉ／Ｏ回路１２の部品や電源配線パターン１６の幹線部分などが配置できないことになる。ところが、通常、基板１０の周縁領域に設けられたボンディングパッド２２，２３に隣接する領域には、高速Ｉ／Ｏ回路１２用の最外周の配線部１６Ｂや、次図４に示すような静電気放電（ＥＳＤ：Electro Static Discharge）保護回路６１などを設ける必要がある。したがって、これらの回路部品や配線の配置が制約されることは好ましくない。   In a bonding process using ultrasonic waves, thermocompression bonding, or the like, damage is applied to the lower layer side of the bonding pad. For this reason, a transistor cannot usually be disposed on the lower layer side than the bonding pad. In addition, the width of the metal wiring provided on the lower layer side of the bonding pad is also limited. Therefore, if the bonding pads 22 and 23 and the bonding pads 27 and 31 are arranged close to each other, the parts of the high-speed I / O circuit 12 and the trunk portion of the power supply wiring pattern 16 cannot be arranged there. become. However, normally, in the region adjacent to the bonding pads 22 and 23 provided in the peripheral region of the substrate 10, the outermost wiring portion 16B for the high-speed I / O circuit 12 and electrostatic discharge as shown in FIG. It is necessary to provide an (ESD: Electro Static Discharge) protection circuit 61 or the like. Therefore, it is not preferable that the arrangement of these circuit components and wiring is restricted.

さらに、１つのボンディングパッド２２に対して、ボンディングワイヤ１８Ｂ，２９の両方のボンディングを行なうと、下層側へのダメージが大きくなるのでクラックなどが生じる問題もある。   Furthermore, if both the bonding wires 18B and 29 are bonded to one bonding pad 22, there is a problem that cracks and the like occur because damage to the lower layer side increases.

図４は、ＥＳＤ保護回路６１の一例を示す回路図である。ＥＳＤ保護回路６１は、データ信号用のボンディングパッド２６に印加された静電気を電源配線パターン１６や接地配線に逃して内部回路を保護するための回路である。したがって、ＥＳＤ保護回路６１は、基板１０の周縁領域の電源配線パターン１６に近接して設ける必要がある。図４に示すように、ＥＳＤ保護回路６１は、接続ノード６６および電源ノードＶＤＤＣ間に逆バイアス方向に接続されるダイオード６２と、接続ノード６６および接地ノードＧＮＤ間に逆バイアス方向に接続されるダイオード６３とを含む。接続ノード６６は、ボンディングパッド２６と入出力用のバッファ回路６４，６５との間のノードである。ここで、ダイオード６２，６３は、たとえば、ダイオード接続されたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）によって構成される。図４のＥＳＤ保護回路では、ボンディングパッド２６に印加された静電気による電圧が電源電圧ＶＤＤＣを超える場合は、ダイオード６２が導通するので静電気が電源配線に流れる。逆にボンディングパッド２６に印加された静電気による電圧が接地電圧ＧＮＤより小さくなる場合は、ダイオード６３が導通するので静電気が接地配線に流れる。これによって、内部回路を保護することができる。   FIG. 4 is a circuit diagram showing an example of the ESD protection circuit 61. The ESD protection circuit 61 is a circuit for protecting the internal circuit by discharging static electricity applied to the data signal bonding pad 26 to the power supply wiring pattern 16 and the ground wiring. Therefore, the ESD protection circuit 61 needs to be provided close to the power supply wiring pattern 16 in the peripheral region of the substrate 10. As shown in FIG. 4, the ESD protection circuit 61 includes a diode 62 connected in the reverse bias direction between the connection node 66 and the power supply node VDDC, and a diode connected in the reverse bias direction between the connection node 66 and the ground node GND. 63. The connection node 66 is a node between the bonding pad 26 and the input / output buffer circuits 64 and 65. Here, the diodes 62 and 63 are configured by, for example, a diode-connected MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor). In the ESD protection circuit of FIG. 4, when the voltage due to static electricity applied to the bonding pad 26 exceeds the power supply voltage VDDC, the diode 62 becomes conductive, so that static electricity flows through the power supply wiring. On the other hand, when the voltage due to static electricity applied to the bonding pad 26 is smaller than the ground voltage GND, the diode 63 becomes conductive, so that static electricity flows through the ground wiring. As a result, the internal circuit can be protected.

このように、図２の基板周縁領域に設けられたボンディングパッド２２，２３に隣接する領域には、最外周の電源配線および接地配線や、ＥＳＤ保護回路用のトランジスタなどを設ける必要がある。そこで、図２のボンディングパッド２２，２３とボンディングパッド２７，３１とを離間させることによって、こららの配線やトランジスタを設置するスペースを確保する。   As described above, in the region adjacent to the bonding pads 22 and 23 provided in the peripheral region of the substrate in FIG. 2, it is necessary to provide the outermost power supply wiring and ground wiring, the transistor for the ESD protection circuit, and the like. Therefore, by separating the bonding pads 22 and 23 and the bonding pads 27 and 31 in FIG. 2, a space for installing these wirings and transistors is secured.

特に、実施の形態１の場合、ボンディングパッド２２，２３とボンディングパッド２７，３１との間隔は、自由に調整することができる。たとえば、補助ワイヤ２９，３３が長くなりすぎて、補助ワイヤ２９，３３が互いにショートするのを防止するために、ボンディングパッド２７，３１をさらにボンディングパッド２８，３２寄りに配置することもできる。   In particular, in the case of the first embodiment, the distance between the bonding pads 22 and 23 and the bonding pads 27 and 31 can be freely adjusted. For example, in order to prevent the auxiliary wires 29 and 33 from becoming too long and the auxiliary wires 29 and 33 short-circuit each other, the bonding pads 27 and 31 can be further arranged closer to the bonding pads 28 and 32.

図５は、実施の形態１の変形例による半導体チップ１Ａの構成を模式的に示す平面図である。図５の半導体チップ１Ａは、ボンディングパッド２８，３２の配置が領域４２から領域４１に変更されている点で、図２の半導体チップ１と異なる。その他の点は図２と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。   FIG. 5 is a plan view schematically showing a configuration of a semiconductor chip 1A according to a modification of the first embodiment. 5 differs from the semiconductor chip 1 of FIG. 2 in that the arrangement of the bonding pads 28 and 32 is changed from the region 42 to the region 41. The semiconductor chip 1A of FIG. Since the other points are the same as those in FIG. 2, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.

高速Ｉ／Ｏ回路１２の回路構成によっては、下層にダメージを与える可能性があるボンディングパッド２８，３２を配置するスペースを、領域４２内にとれない場合がある。この場合、コア回路１１が設けられる領域４１にボンディングパッド２８，３２を設けてもよい。このように、補助ワイヤ２９，３３の開始点および着地点となるボンディングパッドの位置は、回路構成に応じて自由に変更することができる。   Depending on the circuit configuration of the high-speed I / O circuit 12, there may be a case where a space for arranging the bonding pads 28 and 32 that may damage the lower layer cannot be provided in the region 42. In this case, the bonding pads 28 and 32 may be provided in the region 41 where the core circuit 11 is provided. As described above, the positions of the bonding pads serving as the starting points and landing points of the auxiliary wires 29 and 33 can be freely changed according to the circuit configuration.

図６は、実施の形態１の他の変形例による半導体チップ１Ｂの構成を模式的に示す平面図である。図６の半導体チップ１Ｂでは、電源配線パターン１４および接地配線パターン１５のうち基板１０の左辺１０Ｌの周縁領域から領域４２内を通過して領域４１内に至る部分が並列化された部分を含む。この点で、図６の半導体チップ１Ｂは、図２の半導体チップ１と異なる。以下では、図２の半導体チップ１と異なる点について主に説明し、図２と同一または相当する部分については同一の参照符号を付して説明を繰返さない。   FIG. 6 is a plan view schematically showing a configuration of a semiconductor chip 1B according to another modification of the first embodiment. In the semiconductor chip 1B of FIG. 6, the power supply wiring pattern 14 and the ground wiring pattern 15 include a portion in which a portion extending from the peripheral region of the left side 10L of the substrate 10 to the region 41 through the region 42 is arranged in parallel. In this respect, the semiconductor chip 1B of FIG. 6 is different from the semiconductor chip 1 of FIG. In the following, differences from the semiconductor chip 1 of FIG. 2 will be mainly described, and the same or corresponding parts as in FIG. 2 will be denoted by the same reference numerals and description thereof will not be repeated.

図６に示す電源配線パターン１４のうち、Ｘ方向に延びる配線部１４Ａ，１４Ｃ，１４Ｄは、領域４２内をＹ方向に延びる配線部１４Ｅとコンタクトホール５５Ａ，５５Ｂ，５５Ｃをそれぞれ介して接続される。また、配線部１４Ａ，１４Ｃ，１４Ｄは、領域４１内の最外周の配線である配線部１４Ｂとコンタクトホール５１Ａ，５１Ｂ，５１Ｃをそれぞれ介して接続される。したがって、図６では、基板１０の周縁領域内を起点として領域４２内を通過して領域４１内至る第１の配線（配線部１５Ａ）に、第１の配線の途中のコンタクトホール５５Ａを起点として領域４１内に至る第２の配線（配線部１４Ｅの一部と配線部１４Ｄ）が並列に接続されることになる。また、コンタクトホール５５Ａを起点として領域４１内に至る第３の配線（配線部１４Ｅの一部と配線部１４Ｃ）も、第１の配線に並列に接続されることになる。なお、図６では、Ｘ方向の配線部１４Ａ，１４Ｃ，１４Ｄが最上層の金属層に形成され、Ｙ方向の配線部１４Ｂ，１４Ｅがその１層下の金属層に形成される。   In the power supply wiring pattern 14 shown in FIG. 6, the wiring portions 14A, 14C, 14D extending in the X direction are connected to the wiring portion 14E extending in the Y direction in the region 42 through the contact holes 55A, 55B, 55C, respectively. . The wiring portions 14A, 14C, and 14D are connected to the wiring portion 14B that is the outermost peripheral wiring in the region 41 via the contact holes 51A, 51B, and 51C, respectively. Accordingly, in FIG. 6, the first wiring (wiring portion 15 </ b> A) that passes through the region 42 and reaches the region 41 starting from the peripheral region of the substrate 10 starts from the contact hole 55 </ b> A in the middle of the first wiring. The second wiring (part of the wiring part 14E and the wiring part 14D) reaching the region 41 is connected in parallel. Further, the third wiring (a part of the wiring portion 14E and the wiring portion 14C) starting from the contact hole 55A and reaching the region 41 is also connected in parallel to the first wiring. In FIG. 6, X-direction wiring portions 14A, 14C, and 14D are formed in the uppermost metal layer, and Y-direction wiring portions 14B and 14E are formed in the metal layer one layer below.

上記構成の電源配線パターン１４に対して、配線部１４Ａのうち基板１０の周縁領域にボンディングパッド２２が設けられ、外部から電源電圧ＶＤＤＢを受ける。さらに、配線部１４Ａには、補助ワイヤ２９Ａがボンディングパッド２７Ａ、２８Ａを介して接続される。また、配線部１４Ｃに補助ワイヤ２９Ｂがボンディングパッド２７Ｂ、２８Ｂを介して接続される。配線部１４Ｄに補助ワイヤ２９Ｃがボンディングパッド２７Ｃ、２８Ｃを介して接続される。ここで、ボンディングパッド２７Ａ，２７Ｂ，２７Ｃは、コンタクトホール５５Ａ，５５Ｂ，５５Ｃにそれぞれ近接して設けられる。ボンディングパッド２８Ａ，２８Ｂ，２８Ｃは、領域４１，４２の境界近傍で配線部１４Ｂと１６Ｃとの間に設けられる。   With respect to the power supply wiring pattern 14 having the above configuration, a bonding pad 22 is provided in the peripheral region of the substrate 10 in the wiring portion 14A, and receives the power supply voltage VDDB from the outside. Further, an auxiliary wire 29A is connected to the wiring portion 14A via bonding pads 27A and 28A. Further, the auxiliary wire 29B is connected to the wiring portion 14C via bonding pads 27B and 28B. An auxiliary wire 29C is connected to the wiring part 14D via bonding pads 27C and 28C. Here, the bonding pads 27A, 27B, and 27C are provided close to the contact holes 55A, 55B, and 55C, respectively. The bonding pads 28A, 28B, and 28C are provided between the wiring portions 14B and 16C in the vicinity of the boundary between the regions 41 and 42.

同様に、図６に示す接地配線パターン１５のうち、Ｘ方向に延びる配線部１５Ａ，１５Ｃ，１５Ｄは、領域４２内をＹ方向に延びる配線部１５Ｅとコンタクトホール５５Ａ，５５Ｂ，５５Ｃをそれぞれ介して接続される。また、配線部１５Ａ，１５Ｃ，１５Ｄは、領域４１内の最外周の配線である配線部１５Ｂとコンタクトホール５１Ａ，５１Ｂ，５１Ｃをそれぞれ介して接続される。したがって、図６では、第１の配線（配線部１５Ａ）に、第１の配線の途中のコンタクトホール５５Ａを起点として領域４１に至る第２の配線（配線部１５Ｅの一部と配線部１５Ｄ）が並列に接続されることになる。また、コンタクトホール５５Ａを起点として領域４１に至る第３の配線（配線部１５Ｅの一部と配線部１５Ｃ）も、第１の配線に並列に接続されることになる。なお、図６では、Ｘ方向の配線部１５Ａ，１５Ｃ，１５Ｄが最上層の金属層に形成され、Ｙ方向の配線部１５Ｂ，１５Ｅがその１層下の金属層に形成される。   Similarly, in the ground wiring pattern 15 shown in FIG. 6, the wiring portions 15A, 15C, and 15D extending in the X direction pass through the wiring portion 15E extending in the region 42 and the contact holes 55A, 55B, and 55C, respectively. Connected. Further, the wiring portions 15A, 15C, and 15D are connected to the wiring portion 15B that is the outermost peripheral wiring in the region 41 via the contact holes 51A, 51B, and 51C, respectively. Therefore, in FIG. 6, the second wiring (part of the wiring portion 15E and the wiring portion 15D) that reaches the region 41 starting from the contact hole 55A in the middle of the first wiring is used as the first wiring (wiring portion 15A). Are connected in parallel. Further, the third wiring (part of the wiring portion 15E and the wiring portion 15C) starting from the contact hole 55A and reaching the region 41 is also connected in parallel to the first wiring. In FIG. 6, X-direction wiring portions 15A, 15C, and 15D are formed in the uppermost metal layer, and Y-direction wiring portions 15B and 15E are formed in the metal layer one layer below.

上記構成の接地配線パターン１５に対して、配線部１５Ａのうち基板１０の周縁領域にボンディングパッド２３が設けられ、外部から接地電圧ＧＮＤを受ける。さらに、配線部１５Ａには、補助ワイヤ３３Ａがボンディングパッド３１Ａ、３２Ａを介して接続される。また、配線部１５Ｃに補助ワイヤ３３Ｂがボンディングパッド３１Ｂ、３２Ｂを介して接続される。配線部１５Ｄに補助ワイヤ３３Ｃがボンディングパッド３１Ｃ、３２Ｃを介して接続される。ここで、ボンディングパッド３１Ａ，３１Ｂ，３１Ｃは、コンタクトホール５６Ａ，５６Ｂ，５６Ｃにそれぞれ近接して設けられる。ボンディングパッド３２Ａ，３２Ｂ，３２Ｃは、領域４１，４２の境界近傍で配線部１５Ｂと１６Ｃの間に設けられる。   With respect to the ground wiring pattern 15 having the above configuration, a bonding pad 23 is provided in the peripheral region of the substrate 10 in the wiring portion 15A, and receives the ground voltage GND from the outside. Further, an auxiliary wire 33A is connected to the wiring portion 15A via bonding pads 31A and 32A. Further, the auxiliary wire 33B is connected to the wiring portion 15C via bonding pads 31B and 32B. An auxiliary wire 33C is connected to the wiring part 15D via bonding pads 31C and 32C. Here, the bonding pads 31A, 31B, and 31C are provided close to the contact holes 56A, 56B, and 56C, respectively. The bonding pads 32A, 32B, and 32C are provided between the wiring portions 15B and 16C near the boundary between the regions 41 and 42.

このように、上記変形例では、電源配線パターン１４および接地配線パターン１５のうち基板１０の左辺１０Ｌの周縁領域から領域４１，４２の境界に至る部分を並列化するとともに、並列化された各配線に補助ワイヤが設けられている。これによって、当該部分の配線の抵抗値をさらに低減することができる。この結果、配線抵抗に起因する電源電圧ＶＤＤＢの低下および接地電圧ＧＮＤの上昇を緩和することができる。   As described above, in the above-described modification, portions of the power supply wiring pattern 14 and the ground wiring pattern 15 that extend from the peripheral region of the left side 10L of the substrate 10 to the boundary between the regions 41 and 42 are parallelized, and the parallel wirings are arranged. An auxiliary wire is provided in Thereby, the resistance value of the wiring of the part can be further reduced. As a result, it is possible to mitigate the decrease in power supply voltage VDDB and the increase in ground voltage GND caused by the wiring resistance.

図７は、実施の形態１のさらに他の変形例による半導体チップ１Ｃの構成を模式的に示す平面図である。図７の半導体チップ１Ｃも、図６の半導体チップ１Ｂと同様に、電源配線パターン１４および接地配線パターン１５のうち基板１０の周縁領域から領域４１，４２の境界に至る部分が並列化された部分を含む点で、図２の半導体チップ１と異なる。以下、図２の半導体チップ１と異なる点について主として説明し、図２と同一または相当する部分については同一の参照符号を付して説明を繰返さない。   FIG. 7 is a plan view schematically showing a configuration of a semiconductor chip 1C according to still another modification of the first embodiment. Similarly to the semiconductor chip 1B of FIG. 6, the semiconductor chip 1C of FIG. 7 is a portion in which the portion from the peripheral region of the substrate 10 to the boundary of the regions 41 and 42 in the power supply wiring pattern 14 and the ground wiring pattern 15 is parallelized. Is different from the semiconductor chip 1 of FIG. Hereinafter, differences from the semiconductor chip 1 in FIG. 2 will be mainly described, and the same or corresponding parts as those in FIG. 2 are denoted by the same reference numerals and description thereof will not be repeated.

図７に示す電源配線パターン１４のうち、Ｘ方向に延びる配線部１４Ａ，１４Ｃは、領域４２内をＹ方向に延びる配線部１４Ｅと接続される。また、配線部１４Ａ，１４Ｃは、領域４１内の最外周の配線である配線部１４Ｂとコンタクトホール５１Ａ，５１Ｂをそれぞれ介して接続される。したがって、図７では、基板１０の周縁領域内を起点として領域４２内を通過して領域４１内至る第１の配線（配線部１４Ａ）に、配線部１４Ａと１４Ｅとの接続部を起点として領域４１に至る第２の配線（配線部１４Ｅ，１４Ｃ）が並列に接続されることになる。なお、図７では、Ｘ方向の配線部部１４Ａ，１４Ｃが最上層の金属層に形成され、Ｙ方向の配線部１４Ｂ，１４Ｅがその１層下の金属層に形成される。   Of the power supply wiring pattern 14 shown in FIG. 7, the wiring portions 14 </ b> A and 14 </ b> C extending in the X direction are connected to the wiring portion 14 </ b> E extending in the region 42 in the Y direction. The wiring portions 14A and 14C are connected to the wiring portion 14B which is the outermost peripheral wiring in the region 41 via the contact holes 51A and 51B, respectively. Therefore, in FIG. 7, the first wiring (wiring part 14A) that passes through the area 42 and reaches the area 41 starts from the peripheral area of the substrate 10 and starts from the connection part between the wiring parts 14A and 14E. The second wiring (wiring portions 14E and 14C) reaching 41 is connected in parallel. In FIG. 7, the X-direction wiring portions 14A and 14C are formed in the uppermost metal layer, and the Y-direction wiring portions 14B and 14E are formed in the metal layer one layer below.

上記構成の電源配線パターン１４に対して、配線部１４Ａのうち基板１０の周縁領域にボンディングパッド２２が設けられ、外部から電源電圧ＶＤＤＢを受ける。さらに、配線部１４Ａに補助ワイヤ２９Ａがボンディングパッド２７Ａ，２８Ａを介して接続される。また、配線部１４Ｃに補助ワイヤ２９Ｂがボンディングパッド２７Ｂ，２８Ｂを介して接続される。ボンディングパッド２７Ａ，２７Ｂは、配線部１４Ｅに近接して設けられる。ボンディングパッド２８Ａ，２８Ｂは、領域４１，４２の境界近傍で配線部１４Ｂと１６Ｃとの間に設けられる。さらにまた、配線部１４Ｅに補助ワイヤ３６がボンディングパッド３４，３５を介して接続される。ボンディングパッド３４，３５は、配線部１４Ｅの両端に設けられる。   With respect to the power supply wiring pattern 14 having the above configuration, a bonding pad 22 is provided in the peripheral region of the substrate 10 in the wiring portion 14A, and receives the power supply voltage VDDB from the outside. Further, the auxiliary wire 29A is connected to the wiring portion 14A via bonding pads 27A and 28A. Further, the auxiliary wire 29B is connected to the wiring portion 14C via bonding pads 27B and 28B. The bonding pads 27A and 27B are provided close to the wiring part 14E. The bonding pads 28A and 28B are provided between the wiring portions 14B and 16C in the vicinity of the boundary between the regions 41 and 42. Furthermore, an auxiliary wire 36 is connected to the wiring portion 14E via bonding pads 34 and 35. The bonding pads 34 and 35 are provided at both ends of the wiring part 14E.

同様に、図７に示す接地配線パターン１５のうち、Ｘ方向に延びる配線部１５Ａ，１５Ｃは、領域４２内をＹ方向に延びる配線部１５Ｅとコンタクトホールを介して接続される。また、配線部１５Ａ，１５Ｃは、領域４１内の最外周の配線である配線部１５Ｂとコンタクトホール５１Ａ，５１Ｂをそれぞれ介して接続される。したがって、図７では、基板１０の周縁領域内を起点として領域４２内を通過して領域４１内至る第１の配線（配線部１５Ａ）に、配線部１５Ａと配線部１５Ｅとの接続部を起点として領域４１に至る第２の配線（配線部１５Ｅ，１５Ｃ）が並列に接続されることになる。なお、図７では、Ｘ方向の配線部部１５Ａ，１５Ｃが最上層の金属層に形成され、Ｙ方向の配線部１５Ｂ，１５Ｅがその１層下の金属層に形成される。   Similarly, in the ground wiring pattern 15 shown in FIG. 7, the wiring portions 15A and 15C extending in the X direction are connected to the wiring portion 15E extending in the Y direction in the region 42 through contact holes. Further, the wiring portions 15A and 15C are connected to the wiring portion 15B which is the outermost peripheral wiring in the region 41 via the contact holes 51A and 51B, respectively. Therefore, in FIG. 7, the connection portion between the wiring portion 15A and the wiring portion 15E starts from the first wiring (wiring portion 15A) passing through the region 42 and starting from the peripheral region of the substrate 10 into the region 41. As a result, the second wirings (wiring portions 15E and 15C) reaching the region 41 are connected in parallel. In FIG. 7, the X-direction wiring portions 15A and 15C are formed in the uppermost metal layer, and the Y-direction wiring portions 15B and 15E are formed in the metal layer one layer below.

上記構成の接地配線パターン１５に対して、配線部１５Ａのうち基板１０の周縁領域にボンディングパッド２３が設けられ、外部から接地電圧ＧＮＤを受ける。さらに、配線部１５Ａに補助ワイヤ３３Ａがボンディングパッド３１Ａ，３２Ａを介して接続される。また、配線部１５Ｃに補助ワイヤ３３Ｂがボンディングパッド３１Ｂ，３２Ｂを介して接続される。ボンディングパッド３１Ａ，３１Ｂは、配線部１５Ｅに近接して設けられる。ボンディングパッド３２Ａ，３２Ｂは、領域４１，４２の境界近傍で配線部１５Ｂと１６Ｃとの間に設けられる。さらにまた、配線部１５Ｅに補助ワイヤ３９がボンディングパッド３７，３８を介して接続される。ボンディングパッド３７，３８は、配線部１５Ｅの両端に設けられる。   With respect to the ground wiring pattern 15 having the above configuration, a bonding pad 23 is provided in the peripheral region of the substrate 10 in the wiring portion 15A, and receives the ground voltage GND from the outside. Further, the auxiliary wire 33A is connected to the wiring portion 15A via bonding pads 31A and 32A. Further, the auxiliary wire 33B is connected to the wiring portion 15C via bonding pads 31B and 32B. The bonding pads 31A and 31B are provided close to the wiring portion 15E. The bonding pads 32A and 32B are provided between the wiring portions 15B and 16C in the vicinity of the boundary between the regions 41 and 42. Furthermore, the auxiliary wire 39 is connected to the wiring portion 15E via bonding pads 37 and 38. The bonding pads 37 and 38 are provided at both ends of the wiring portion 15E.

このように、この変形例では、電源配線パターン１４および接地配線パターン１５のうち基板１０の左辺１０Ｌの周縁領域から領域４１，４２の境界に至る部分が並列化されている。そして、並列化された各配線部ごとに複数の補助ワイヤが直列に接続されている。これによって、電源配線パターン１４および接地配線パターン１５の抵抗値をさらに低減することができるので、配線抵抗に起因する電源電圧ＶＤＤＢの低下および接地電圧ＧＮＤの上昇を抑制することができる。   As described above, in this modification, portions of the power supply wiring pattern 14 and the ground wiring pattern 15 extending from the peripheral region of the left side 10L of the substrate 10 to the boundary between the regions 41 and 42 are arranged in parallel. A plurality of auxiliary wires are connected in series for each of the parallel wiring portions. As a result, the resistance values of the power supply wiring pattern 14 and the ground wiring pattern 15 can be further reduced, so that a decrease in the power supply voltage VDDB and an increase in the ground voltage GND due to the wiring resistance can be suppressed.

［実施の形態２］
図８は、この発明の実施の形態２による半導体パッケージ１０２の構成を模式的に示す平面図である。図８の半導体パッケージ１０２の半導体チップ２は、領域４４に第２のコア回路４３をさらに含む点で、図１の半導体チップ１と異なる。ここで、領域４４は、右辺１０Ｒの低速Ｉ／Ｏ回路１３、下辺１０Ｄの低速Ｉ／Ｏ回路１３、および領域４１にそれぞれ隣接する。以下、図１と異なる点について主に説明する。図１と同一または相当する部分については同一の参照符号を付して説明を繰返さない。 [Embodiment 2]
FIG. 8 is a plan view schematically showing the configuration of the semiconductor package 102 according to the second embodiment of the present invention. The semiconductor chip 2 of the semiconductor package 102 of FIG. 8 differs from the semiconductor chip 1 of FIG. 1 in that the region 44 further includes a second core circuit 43. Here, the region 44 is adjacent to the low-speed I / O circuit 13 on the right side 10R, the low-speed I / O circuit 13 on the lower side 10D, and the region 41, respectively. Hereinafter, differences from FIG. 1 will be mainly described. Parts that are the same as or correspond to those in FIG. 1 are given the same reference numerals, and description thereof will not be repeated.

半導体パッケージ１０２（半導体装置）は、パッケージ基板１００と、パッケージ基板１００上に接着された半導体チップ２と、半導体チップ２の周囲のパッケージ基板１００上に形成された複数の外部接続端子１７とを含む。図８の外部接続端子１７には、電源電圧ＶＤＤＡ，ＶＤＤＢ，ＶＤＤＣ，ＶＤＤＤを半導体チップ２にそれぞれ供給するための外部接続端子１７Ａ，１７Ｂ，１７Ｃ、１７Ｄ、半導体チップ２を接地ＧＮＤに接続するための外部接続端子１７Ｇ、および入出力信号用の端子（図示省略）などがある。なお、半導体チップ２の上辺１０Ｕ側および下辺１０Ｄ側の外部接続端子１７およびボンディングワイヤは、図示を省略している。   The semiconductor package 102 (semiconductor device) includes a package substrate 100, a semiconductor chip 2 bonded onto the package substrate 100, and a plurality of external connection terminals 17 formed on the package substrate 100 around the semiconductor chip 2. . The external connection terminal 17 in FIG. 8 connects the external connection terminals 17A, 17B, 17C, and 17D for supplying the power supply voltages VDDA, VDDB, VDDC, and VDDD to the semiconductor chip 2, and the semiconductor chip 2 to the ground GND. The external connection terminal 17G and input / output signal terminals (not shown) are included. The external connection terminals 17 and bonding wires on the upper side 10U side and the lower side 10D side of the semiconductor chip 2 are not shown.

半導体チップ２は、基板１０と、基板１０上に形成された第１のコア回路１１、第２のコア回路４３、高速Ｉ／Ｏ回路１２、低速Ｉ／Ｏ回路１３、および配線パターンとを含む。配線パターンには、第１のコア回路１１用の電源配線パターン１４および接地配線パターン１５、高速Ｉ／Ｏ回路１２用の電源配線パターン１６、ならびに第２のコア回路４３用の電源配線パターン７１などがある。   The semiconductor chip 2 includes a substrate 10, a first core circuit 11, a second core circuit 43, a high-speed I / O circuit 12, a low-speed I / O circuit 13, and a wiring pattern formed on the substrate 10. . The wiring patterns include a power supply wiring pattern 14 and a ground wiring pattern 15 for the first core circuit 11, a power supply wiring pattern 16 for the high-speed I / O circuit 12, a power supply wiring pattern 71 for the second core circuit 43, and the like. There is.

第２のコア回路４３は、第１のコア回路１１と同様にマイクロプロセッサの中核部分の回路であるが、第１のコア回路１１およびＩ／Ｏ回路１２，１３とは別電源で動作する。   The second core circuit 43 is a core circuit of the microprocessor as with the first core circuit 11, but operates with a power source different from that of the first core circuit 11 and the I / O circuits 12 and 13.

コア回路４３用の電源配線パターン７１の幹線部分は、図８に示すように、領域４４内で格子状に配設されてコア回路４３に接続される。電源配線パターン７１と並行してコア回路４３用の接地配線パターン（図示省略）も配設される。電源配線パターン７１の幹線部分の一部は、基板１０の右辺１０Ｒおよび下辺１０Ｄの周縁領域まで延びる。電源配線パターン７１のうち基板１０の周縁領域には、コア回路４３用の電源電圧ＶＤＤＤを受ける複数のボンディングパッド７２が設けられる。ボンディングパッド７２は、電源配線パターン７１の表面の一部を表面保護膜から露出させた部分であり、ボンディングワイヤ１８Ｄを介して外部接続端子１７Ｄと接続される。   As shown in FIG. 8, the trunk portion of the power supply wiring pattern 71 for the core circuit 43 is arranged in a grid pattern in the region 44 and connected to the core circuit 43. In parallel with the power supply wiring pattern 71, a ground wiring pattern (not shown) for the core circuit 43 is also provided. A part of the main line portion of the power supply wiring pattern 71 extends to the peripheral region of the right side 10R and the lower side 10D of the substrate 10. A plurality of bonding pads 72 for receiving the power supply voltage VDDD for the core circuit 43 are provided in the peripheral region of the substrate 10 in the power supply wiring pattern 71. The bonding pad 72 is a portion where a part of the surface of the power supply wiring pattern 71 is exposed from the surface protective film, and is connected to the external connection terminal 17D via the bonding wire 18D.

ここで、高速Ｉ／Ｏ回路１２の場合と同様に、第２のコア回路４３が設けられた領域４４では、第１のコア回路１１用のボンディングパッド２２，２３の数、ならびに電源配線パターン１４および接地配線パターン１５の配線数がその他の領域に比べて制限される。このため、第２のコア回路４３の周辺では、電源電圧ＶＤＤＢおよび接地電圧ＧＮＤの不均一が生じる可能性がある。   Here, as in the case of the high-speed I / O circuit 12, in the region 44 where the second core circuit 43 is provided, the number of bonding pads 22 and 23 for the first core circuit 11 and the power supply wiring pattern 14. In addition, the number of wires of the ground wiring pattern 15 is limited as compared with other regions. For this reason, the power supply voltage VDDB and the ground voltage GND may be non-uniform around the second core circuit 43.

そこで、このような電圧の不均一を抑制するために、電源配線パターン１４のうち領域４４を通過する部分にボンディングパッド７３，７４が設けられ、これらのパッド間が補助ワイヤ７５によって接続される。さらに、接地配線パターン１５のうち領域４２を通過する部分にもボンディングパッド７６，７７が設けられ、これらのバッド７６，７７間が補助ワイヤ７８によって接続される。これによって、電源配線パターン１４および接地配線パターン１５のうち領域４４を通過する部分での電源電圧ＶＤＤＢの低下および接地電圧ＧＮＤの上昇を抑制することができるので、回路の誤動作を防止することができる。   Therefore, in order to suppress such voltage non-uniformity, bonding pads 73 and 74 are provided in a portion of the power supply wiring pattern 14 that passes through the region 44, and these pads are connected by an auxiliary wire 75. Further, bonding pads 76 and 77 are also provided in the portion of the ground wiring pattern 15 that passes through the region 42, and the pads 76 and 77 are connected by an auxiliary wire 78. As a result, a decrease in power supply voltage VDDB and a rise in ground voltage GND in a portion passing through region 44 in power supply wiring pattern 14 and ground wiring pattern 15 can be suppressed, and thus malfunction of the circuit can be prevented. .

このように、異電源によって動作する機能ブロックの数が増加するにつれて、各機能ブロックに割当てられるボンディングパッドの数が制限される。さらに、電源配線パターン１４および接地配線パターン１５の配置が制約される。このため、配線抵抗に起因する電源電圧ＶＤＤＢの低下や接地電圧ＧＮＤの上昇が生じやすい。そこで、実施の形態２のように、電源電圧ＶＤＤＢの低下または接地電圧ＧＮＤの上昇をもたらす配線の部分と並列に補助ワイヤを設けることによって、効果的に電源電圧の低下および接地電圧の上昇を抑制することができる。   As described above, as the number of functional blocks operated by different power sources increases, the number of bonding pads allocated to each functional block is limited. Furthermore, the arrangement of the power supply wiring pattern 14 and the ground wiring pattern 15 is restricted. For this reason, the power supply voltage VDDB and the ground voltage GND are likely to increase due to the wiring resistance. Therefore, as in the second embodiment, by providing an auxiliary wire in parallel with the portion of the wiring that causes the power supply voltage VDDB to decrease or the ground voltage GND to increase, the power supply voltage decrease and the ground voltage increase are effectively suppressed. can do.

図９は、実施の形態２の変形例による半導体パッケージ１０２Ａの構成を模式的に示す平面図である。図９の半導体パッケージ１０２Ａは、ボンディングパッド７９，８０間を接続する補助ワイヤ８１と、ボンディングパッド８２，８３を接続する補助ワイヤ８４とをさらに含む点で、図８の半導体パッケージ１０２と異なる。以下では、主として図８と異なる点について説明し、図８と同一または対応する部分については同一の参照符号を付して説明を繰返さない。   FIG. 9 is a plan view schematically showing a configuration of a semiconductor package 102A according to a modification of the second embodiment. The semiconductor package 102A of FIG. 9 differs from the semiconductor package 102 of FIG. 8 in that it further includes an auxiliary wire 81 that connects the bonding pads 79 and 80 and an auxiliary wire 84 that connects the bonding pads 82 and 83. In the following, differences from FIG. 8 will be mainly described, and the same or corresponding parts as those in FIG. 8 are denoted by the same reference numerals and description thereof will not be repeated.

図９を参照して、半導体チップ２Ａの電源配線パターン１４のうち、ボンディングパッド７３，７４が設けられたＸ方向の配線上には、さらに、ボンディングパッド７９，８０が設けられる。ボンディングパッド７９，８０は、ボンディングパッド７３，７４よりも基板１０の周縁領域のボンディングパッド２２から離反する箇所に設けられる。ボンディングパッド７９，８０は、補助ワイヤ８１によって接続される。   Referring to FIG. 9, bonding pads 79 and 80 are further provided on the X-direction wiring provided with bonding pads 73 and 74 in power supply wiring pattern 14 of semiconductor chip 2 </ b> A. The bonding pads 79 and 80 are provided at positions farther from the bonding pad 22 in the peripheral region of the substrate 10 than the bonding pads 73 and 74. Bonding pads 79 and 80 are connected by an auxiliary wire 81.

同様に、接地配線パターン１５のうち、ボンディングパッド７６，７７が設けられたＸ方向の配線上には、さらに、ボンディングパッド８２，８３が設けられる。ボンディングパッド８２，８３は、ボンディングパッド７６，７７よりも基板１０の周縁領域のボンディングパッド２３から離反する箇所に設けられる。ボンディングパッド８２，８３は、補助ワイヤ８４によって接続される。   Similarly, bonding pads 82 and 83 are further provided on the X-direction wiring in which the bonding pads 76 and 77 are provided in the ground wiring pattern 15. The bonding pads 82 and 83 are provided at positions farther from the bonding pad 23 in the peripheral region of the substrate 10 than the bonding pads 76 and 77. Bonding pads 82 and 83 are connected by an auxiliary wire 84.

このように、複数の補助ワイヤを直列に設けることによって、半導体チップ２Ａのより中央の領域まで、電源電圧ＶＤＤＢおよび接地電圧ＧＮＤを低抵抗で供給することができる。したがって、効果的に電源電圧の低下および接地電圧の上昇を抑制することができる。ここで、最も基板１０の右辺１０Ｒ寄りのボンディングパッド７３，７６と右辺１０Ｒから最も離反したボンディングパッド８０，８３とを直接ボンディングワイヤによってそれぞれ接続した場合には、ワイヤの湾曲によって短絡を引起こす可能性がある。そこで、図９のように複数の補助ワイヤを直列に配置することによって、補助ワイヤ間の短絡を防止している。   Thus, by providing a plurality of auxiliary wires in series, the power supply voltage VDDB and the ground voltage GND can be supplied to the central region of the semiconductor chip 2A with a low resistance. Therefore, it is possible to effectively suppress a decrease in power supply voltage and an increase in ground voltage. Here, when the bonding pads 73 and 76 closest to the right side 10R of the substrate 10 and the bonding pads 80 and 83 farthest away from the right side 10R are directly connected by bonding wires, a short circuit may be caused by the bending of the wires. There is sex. Therefore, short-circuiting between auxiliary wires is prevented by arranging a plurality of auxiliary wires in series as shown in FIG.

［実施の形態３］
図１０は、この発明の実施の形態３による半導体パッケージ１０３の構成を模式的に示す平面図である。図１０の半導体チップ３は、右辺１０Ｒおよび下辺１０Ｄに隣接する領域９５に第２の高速Ｉ／Ｏ回路９４をさらに含む点で、図１の半導体チップ１と異なる。半導体チップ３は、さらに、下辺１０Ｄの低速Ｉ／Ｏ回路１３と領域９５とに隣接した領域４６に第２のコア回路４５を含む点で、図１の半導体チップ１と異なる。以下、主として図１と異なる点について説明する。図１と同一または相当する部分については同一の参照符号を付して説明を繰返さない。 [Embodiment 3]
FIG. 10 is a plan view schematically showing the configuration of the semiconductor package 103 according to the third embodiment of the present invention. The semiconductor chip 3 of FIG. 10 differs from the semiconductor chip 1 of FIG. 1 in that it further includes a second high-speed I / O circuit 94 in a region 95 adjacent to the right side 10R and the lower side 10D. The semiconductor chip 3 further differs from the semiconductor chip 1 of FIG. 1 in that the second core circuit 45 is included in a region 46 adjacent to the low-speed I / O circuit 13 and the region 95 on the lower side 10D. Hereinafter, differences from FIG. 1 will be mainly described. Parts that are the same as or correspond to those in FIG. 1 are given the same reference numerals, and description thereof will not be repeated.

半導体パッケージ１０３（半導体装置）は、パッケージ基板１００と、パッケージ基板１００上に接着された半導体チップ３と、半導体チップ３の周囲のパッケージ基板１００上に形成された複数の外部接続端子１７とを含む。図８の外部接続端子１７には、電源電圧ＶＤＤＡ，ＶＤＤＢ，ＶＤＤＣ，ＶＤＤＥ，ＶＤＤＦを半導体チップ３にそれぞれ供給するための外部接続端子１７Ａ，１７Ｂ，１７Ｃ，１７Ｅ，１７Ｆ、半導体チップ３を接地ＧＮＤと接続するための外部接続端子１７Ｇ、および入出力信号用の端子（図示省略）などがある。なお、半導体チップ３の上辺１０Ｕ側および下辺１０Ｄ側の外部接続端子１７およびボンディングワイヤは、図示を省略している。   The semiconductor package 103 (semiconductor device) includes a package substrate 100, a semiconductor chip 3 bonded onto the package substrate 100, and a plurality of external connection terminals 17 formed on the package substrate 100 around the semiconductor chip 3. . 8, external connection terminals 17A, 17B, 17C, 17E, and 17F for supplying power supply voltages VDDA, VDDB, VDDC, VDDE, and VDDF to the semiconductor chip 3 and the semiconductor chip 3 are connected to the ground GND. And an external connection terminal 17G for connection to the I / O and terminals for input / output signals (not shown). The external connection terminals 17 and bonding wires on the upper side 10U side and the lower side 10D side of the semiconductor chip 3 are not shown.

半導体チップ３は、基板１０と、基板１０上に形成された第１のコア回路１１、第２のコア回路４５、第１の高速Ｉ／Ｏ回路１２、第２の高速Ｉ／Ｏ回路９４、低速Ｉ／Ｏ回路１３、および配線パターンとを含む。半導体基板１０上のこれらの半導体回路１１，４５，１２，９４，１３は互いに異なる電源で動作する。異電源で動作する各回路に対応して、第１のコア回路１１用の電源配線パターン１４および接地配線パターン１５、第１の高速Ｉ／Ｏ回路１２用の電源配線パターン１６、第２の高速Ｉ／Ｏ回路９４用の電源配線パターン９７、ならびに第２のコア回路４５用の電源配線パターン８５が設けられる。   The semiconductor chip 3 includes a substrate 10, a first core circuit 11, a second core circuit 45, a first high-speed I / O circuit 12, a second high-speed I / O circuit 94 formed on the substrate 10, A low-speed I / O circuit 13 and a wiring pattern. These semiconductor circuits 11, 45, 12, 94, and 13 on the semiconductor substrate 10 operate with different power sources. Corresponding to each circuit operating with a different power source, the power wiring pattern 14 and ground wiring pattern 15 for the first core circuit 11, the power wiring pattern 16 for the first high-speed I / O circuit 12, and the second high-speed circuit. A power supply wiring pattern 97 for the I / O circuit 94 and a power supply wiring pattern 85 for the second core circuit 45 are provided.

第２のコア回路４５は、第１のコア回路１１と同様にマイクロプロセッサの中核部分の回路である。   Similar to the first core circuit 11, the second core circuit 45 is a core circuit of the microprocessor.

第２の高速Ｉ／Ｏ回路９４は、第１の高速Ｉ／Ｏ回路１２と同様に、約１Ｇｂ／ｓ以上の高速のシリアル転送によってデータ信号の入出力行なうインターフェース回路である。高速Ｉ／Ｏ回路９４が設けられた領域９５のうちの基板周縁領域には、データ信号の入出力用の複数のボンディングパッド９８が設けられる。   Similar to the first high-speed I / O circuit 12, the second high-speed I / O circuit 94 is an interface circuit that inputs and outputs data signals by high-speed serial transfer of about 1 Gb / s or higher. A plurality of bonding pads 98 for inputting / outputting data signals are provided in the substrate peripheral area in the area 95 where the high-speed I / O circuit 94 is provided.

高速Ｉ／Ｏ回路９４用の電源配線パターン９７の幹線部分は、図１０に示すように、領域９５内に格子状に配設されて高速Ｉ／Ｏ回路９４と接続される。電源配線パターン９７と並行して高速Ｉ／Ｏ回路９４用の接地配線パターン（図示省略）も配設される。領域９５のうちの基板周縁領域には、高速Ｉ／Ｏ回路９４用の電源電圧ＶＤＤＦを受ける複数のボンディングパッド９６が設けれる。ボンディングパッド９６は、電源配線パターン９７の表面の一部を表面保護膜から露出させた部分であり、ボンディングワイヤ１８Ｆを介して外部接続端子１７Ｆと接続される。   As shown in FIG. 10, the main line portion of the power supply wiring pattern 97 for the high-speed I / O circuit 94 is arranged in a grid pattern in the region 95 and connected to the high-speed I / O circuit 94. In parallel with the power supply wiring pattern 97, a ground wiring pattern (not shown) for the high-speed I / O circuit 94 is also provided. A plurality of bonding pads 96 that receive the power supply voltage VDDF for the high-speed I / O circuit 94 are provided in the peripheral region of the substrate in the region 95. The bonding pad 96 is a portion where a part of the surface of the power supply wiring pattern 97 is exposed from the surface protective film, and is connected to the external connection terminal 17F via the bonding wire 18F.

コア回路４５用の電源配線パターン８５の幹線部分は、図１０に示すように領域４６内に格子状に配設されてコア回路４５に接続される。電源配線パターン８５の一部は、隣接する領域９５を通過して基板１０の右辺１０Ｒの周縁領域まで延びる。電源配線パターン８５のうち基板１０の周縁領域の配線上には、ボンディングパッド８６が設けられる。ボンディングパッド８６は、電源配線パターン８５の表面の一部を表面保護膜から露出させた部分であり、ボンディングワイヤ１８Ｅを介して外部接続端子１７Ｅと接続される。また、コア回路４５には、コア回路１１と共通の接地ＧＮＤに接続される。したがって、領域４６には、領域４１と共通の接地配線パターン１５が格子状に配設される。   The trunk portion of the power supply wiring pattern 85 for the core circuit 45 is arranged in a grid pattern in the region 46 and connected to the core circuit 45 as shown in FIG. A part of the power supply wiring pattern 85 passes through the adjacent region 95 and extends to the peripheral region of the right side 10 </ b> R of the substrate 10. A bonding pad 86 is provided on the wiring in the peripheral region of the substrate 10 in the power supply wiring pattern 85. The bonding pad 86 is a portion where a part of the surface of the power supply wiring pattern 85 is exposed from the surface protective film, and is connected to the external connection terminal 17E via the bonding wire 18E. The core circuit 45 is connected to the ground GND common to the core circuit 11. Therefore, the ground wiring pattern 15 common to the region 41 is arranged in a grid pattern in the region 46.

ここで、第１の高速Ｉ／Ｏ回路１２の場合と同様に、第２の高速Ｉ／Ｏ回路９４が設けられた領域９５では、第１のコア回路１１用のボンディングパッド２２，２３の数、ならびに電源配線パターン１４および接地配線パターン１５の配線数がその他の領域に比べて制限される。さらに、領域９５では、第２のコア回路４５用のボンディングパッド８６の数、ならびに電源配線パターン８５の配線数が制限される。このため、第２の高速Ｉ／Ｏ回路９４の周辺の領域では、電源電圧ＶＤＤＢ，ＶＤＤＥおよび接地電圧ＧＮＤの不均一が生じる。   Here, as in the case of the first high-speed I / O circuit 12, in the region 95 where the second high-speed I / O circuit 94 is provided, the number of bonding pads 22 and 23 for the first core circuit 11. In addition, the number of power supply wiring patterns 14 and ground wiring patterns 15 is limited as compared with other regions. Further, in the region 95, the number of bonding pads 86 for the second core circuit 45 and the number of wirings of the power supply wiring pattern 85 are limited. For this reason, in the region around the second high-speed I / O circuit 94, the power supply voltages VDDB and VDDE and the ground voltage GND are uneven.

そこで、このような電圧の不均一を抑制するために、電源配線パターン１４のうち領域９５を通過する部分にボンディングパッド７３，７４が設けられ、これらのパッド間が補助ワイヤ７５によって接続される。さらに、接地配線パターン１５のうち領域９５を通過する部分にボンディングパッド７６，７７が設けられ、これらのバッド７６，７７間が補助ワイヤ７８によって接続される。さらに、電源配線パターン８５のうち領域９５を通過する部分にボンディングパッド７６，７７が設けられ、これらのパッド７６，７７が補助ワイヤ８９によって接続される。   Therefore, in order to suppress such voltage non-uniformity, bonding pads 73 and 74 are provided in a portion of the power supply wiring pattern 14 that passes through the region 95, and these pads are connected by an auxiliary wire 75. Further, bonding pads 76 and 77 are provided in a portion of the ground wiring pattern 15 that passes through the region 95, and the pads 76 and 77 are connected by an auxiliary wire 78. Further, bonding pads 76 and 77 are provided in a portion of the power supply wiring pattern 85 that passes through the region 95, and these pads 76 and 77 are connected by an auxiliary wire 89.

このように、異電源によって動作する機能ブロックの数が増加するにつれて、各機能ブロックに割当てられるボンディングパッドの数が制限される。また、電源配線および接地配線の配置が制約される。このため、配線抵抗に起因する電源電圧の低下や接地電圧の上昇が生じやすい。そこで、実施の形態２のように、電源電圧の低下または接地電圧の上昇をもたらす配線の部分と並列に補助ワイヤを設けることによって、効果的に電源電圧の低下および接地電圧の上昇を抑制することができる。   As described above, as the number of functional blocks operated by different power sources increases, the number of bonding pads allocated to each functional block is limited. Further, the arrangement of the power supply wiring and the ground wiring is restricted. For this reason, a drop in power supply voltage and a rise in ground voltage are likely to occur due to wiring resistance. Therefore, as in the second embodiment, by providing an auxiliary wire in parallel with the portion of the wiring that causes the power supply voltage to drop or the ground voltage to rise, the power supply voltage drop and the ground voltage rise can be effectively suppressed. Can do.

図１１は、実施の形態３の変形例による半導体パッケージ１０３Ａの構成を模式的に示す平面図である。図１１の半導体パッケージ１０３Ａは、ボンディングパッド９０，９１間を接続する補助ワイヤ９２と、ボンディングパッド８２，８３を接続する補助ワイヤ８４とをさらに含む点で、図１０の半導体パッケージ１０３と異なる。以下では、主として図１０と異なる点について説明し、図１０と同一または対応する部分については同一の参照符号を付して説明を繰返さない。   FIG. 11 is a plan view schematically showing a configuration of a semiconductor package 103A according to a modification of the third embodiment. The semiconductor package 103A of FIG. 11 is different from the semiconductor package 103 of FIG. 10 in that it further includes an auxiliary wire 92 that connects the bonding pads 90 and 91 and an auxiliary wire 84 that connects the bonding pads 82 and 83. Hereinafter, differences from FIG. 10 will be mainly described, and the same or corresponding parts as those in FIG. 10 are denoted by the same reference numerals and description thereof will not be repeated.

図１１を参照して、半導体チップ３Ａの電源配線パターン８５のうち、ボンディングパッド８７，８８が設けられたＸ方向の配線上には、さらに、ボンディングパッド９０，９１が設けられる。ボンディングパッド９０，９１は、ボンディングパッド８７，８８よりも基板１０の周縁領域のボンディングパッド８６から離反する箇所に設けられる。ボンディングパッド９０，９１は、補助ワイヤ９２によって接続される。   Referring to FIG. 11, bonding pads 90 and 91 are further provided on the X-direction wiring provided with bonding pads 87 and 88 in power supply wiring pattern 85 of semiconductor chip 3 </ b> A. The bonding pads 90 and 91 are provided at positions farther from the bonding pad 86 in the peripheral region of the substrate 10 than the bonding pads 87 and 88. Bonding pads 90 and 91 are connected by an auxiliary wire 92.

同様に、接地配線パターン１５のうち、ボンディングパッド７６，７７が設けられたＸ方向の配線上には、ボンディングパッド８２，８３が設けられる。ボンディングパッド８２，８３は、ボンディングパッド７６，７７よりも基板１０の周縁領域のボンディングパッド２３から離反する箇所に設けられる。ボンディングパッド８２，８３は、補助ワイヤ８４によって接続される。   Similarly, bonding pads 82 and 83 are provided on the X-direction wiring in which the bonding pads 76 and 77 are provided in the ground wiring pattern 15. The bonding pads 82 and 83 are provided at positions farther from the bonding pad 23 in the peripheral region of the substrate 10 than the bonding pads 76 and 77. Bonding pads 82 and 83 are connected by an auxiliary wire 84.

このように、複数の補助ワイヤを直列に設けることによって、半導体チップ３Ａのより中央の領域まで、電源電圧ＶＤＤＥおよび接地電圧ＧＮＤを低抵抗で供給することができる。したがって、効果的に電源電圧ＶＤＤＥの低下および接地電圧ＧＮＤの上昇を抑制することができる。ここで、最も基板１０の右辺１０Ｒ寄りのボンディングパッド８７，７６と右辺１０Ｒから最も離反したボンディングパッド９１，８３とを直接ボンディングワイヤによってそれぞれ接続した場合には、ワイヤの湾曲によって短絡を引起こす可能性がある。そこで、図１１のように複数の補助ワイヤを直列に配置することによって、補助ワイヤ間の短絡を防止している。   Thus, by providing a plurality of auxiliary wires in series, the power supply voltage VDDE and the ground voltage GND can be supplied to the central region of the semiconductor chip 3A with a low resistance. Therefore, it is possible to effectively suppress a decrease in power supply voltage VDDE and an increase in ground voltage GND. Here, when the bonding pads 87 and 76 closest to the right side 10R of the substrate 10 and the bonding pads 91 and 83 farthest away from the right side 10R are directly connected by bonding wires, a short circuit may be caused by the bending of the wire. There is sex. Therefore, a short circuit between the auxiliary wires is prevented by arranging a plurality of auxiliary wires in series as shown in FIG.

［実施の形態４］
図１２は、この発明の実施の形態４による半導体モジュールのうち半導体チップ４の一部を拡大して模式的に示す平面図である。図１２において、図面の左右方向をＸ方向とし、上下方向をＹ方向とする。基板１０の左辺１０ＬはＹ方向に沿う。 [Embodiment 4]
FIG. 12 is a plan view schematically showing an enlarged part of a semiconductor chip 4 in a semiconductor module according to Embodiment 4 of the present invention. In FIG. 12, the left-right direction of the drawing is the X direction, and the up-down direction is the Y direction. The left side 10L of the substrate 10 is along the Y direction.

半導体チップ４は、基板１０の左辺１０Ｌに隣接する領域４２に設けられる高速Ｉ／Ｏ回路１２と、領域４２とＸ方向に隣接する領域４１，４６にそれぞれ設けられる第１のコア回路１１および第２のコア回路４５とを含む。ここで、領域４１と領域４６とはＹ方向に互いに隣接する。   The semiconductor chip 4 includes a high-speed I / O circuit 12 provided in a region 42 adjacent to the left side 10L of the substrate 10, a first core circuit 11 and a first core circuit 11 provided in regions 41 and 46 adjacent to the region 42 in the X direction. 2 core circuits 45. Here, the region 41 and the region 46 are adjacent to each other in the Y direction.

半導体チップ４は、さらに、高速Ｉ／Ｏ回路１２に電源電圧ＶＤＤＣを供給するための電源配線パターン１６（１６Ａ，１６Ｂ，１６Ｃ）と、第１のコア回路１１に電源電圧ＶＤＤＢを供給するための電源配線パターン１４（１４Ｂ，１４Ｃ，１４Ｅ，１４Ｆ）と、第２のコア回路４５に電源電圧ＶＤＤＥを供給するための電源配線パターン８５（８５Ａ，８５Ｂ）とを含む。また、半導体チップ４は、さらに、高速Ｉ／Ｏ回路１２に接地電圧を供給するための接地配線パターン（図示省略）と、第１、第２のコア回路１１，４５に共通の接地電圧ＧＮＤを供給するための接地配線パターン１５（１５Ａ，１５Ｂ，１５Ｃ，１５Ｅ，１５Ｆ）とを含む。また、領域４２の基板周縁部には、外部とデータ信号の入出力を行なうための複数のボンディングパッド２６が設けられる。   The semiconductor chip 4 further includes a power supply wiring pattern 16 (16A, 16B, 16C) for supplying the power supply voltage VDDC to the high-speed I / O circuit 12, and a power supply voltage VDDB for supplying the first core circuit 11 with the power supply voltage VDDB. The power supply wiring pattern 14 (14B, 14C, 14E, 14F) and the power supply wiring pattern 85 (85A, 85B) for supplying the power supply voltage VDDE to the second core circuit 45 are included. The semiconductor chip 4 further supplies a ground wiring pattern (not shown) for supplying a ground voltage to the high-speed I / O circuit 12 and a ground voltage GND common to the first and second core circuits 11 and 45. And ground wiring patterns 15 (15A, 15B, 15C, 15E, 15F) for supply. A plurality of bonding pads 26 for inputting / outputting data signals to / from the outside are provided on the peripheral edge of the substrate in the region 42.

既に説明したように、異電源で動作する複数の機能ブロックを含む場合、基板周縁領域の設けられるボンディングパッドの数や、電源配線および接地配線の配置などが制限される。特に、図１２の半導体チップ４の場合、基板１０の左辺１０Ｌの周縁領域に設けられるボンディングパッド２２，２３Ａ，２３Ｆ，８６の配置が制限される。このため、図１２に示すように、ボンディングパッド２２，２３Ｆと第１のコア回路１１とを接続するために、電源配線パターン１４および接地配線パターン１５のうち領域４２に設けられる部分を屈曲させる必要が生じる。以下、図１２の場合について具体的に説明する。なお、図１２の電源配線パターン１６（１６Ａ，１６Ｂ，１６Ｃ）の配置は、図２の場合と同一であるので説明を繰返さない。また、図１２の各配線部のうち、Ｘ方向に延びる配線部８５Ａ，１５Ａ，１４Ｆ，１５Ｆ，１４Ｃ，１５Ｃ，１６Ａは最上層の金属層に形成される。Ｙ方向に延びる配線部１６Ｂ，１６Ｃ，１４Ｅ，１５Ｅ，１４Ｂ，８５Ｂ，１５Ｂは、その１層下の金属層に形成される。   As described above, when a plurality of functional blocks that operate with different power sources are included, the number of bonding pads provided in the peripheral area of the substrate, the arrangement of power supply wiring and ground wiring, and the like are limited. In particular, in the case of the semiconductor chip 4 of FIG. 12, the arrangement of the bonding pads 22, 23A, 23F, 86 provided in the peripheral region of the left side 10L of the substrate 10 is limited. Therefore, as shown in FIG. 12, in order to connect the bonding pads 22 and 23F and the first core circuit 11, it is necessary to bend a portion provided in the region 42 in the power supply wiring pattern 14 and the ground wiring pattern 15. Occurs. Hereinafter, the case of FIG. 12 will be specifically described. Note that the arrangement of power supply wiring patterns 16 (16A, 16B, 16C) in FIG. 12 is the same as that in FIG. Also, among the wiring portions in FIG. 12, wiring portions 85A, 15A, 14F, 15F, 14C, 15C, and 16A extending in the X direction are formed in the uppermost metal layer. The wiring portions 16B, 16C, 14E, 15E, 14B, 85B, and 15B extending in the Y direction are formed in the metal layer one layer below.

まず、第２のコア回路４５への電圧供給について説明する。図１２に示すように、基板１０の周縁領域のボンディングパッド８６，２３ＡのＸ方向の延長線上に、第２のコア回路４５が配置されている。したがって、電源電圧ＶＤＤＥ供給用の配線部８５Ａは、屈曲することなく、基板１０の左辺１０Ｌの周縁領域からＸ方向に直線状に延び、領域４２内を通過して領域４６内に至る。また、接地電圧ＧＮＤ用の配線部１５Ａは、基板１０の左辺１０Ｌの周縁領域からＸ方向に延び、領域４２内を通過して領域４６内に至る。領域４６内で、配線部８５Ａは、領域４６に設けられた配線部８５Ｂとコンタクトホール９９を介して接続される。また、配線部１５Ａは、領域４１，４６に設けられた配線部１５Ｂとコンタクトホール５２Ａを介して接続される。   First, voltage supply to the second core circuit 45 will be described. As shown in FIG. 12, the second core circuit 45 is disposed on the extension line in the X direction of the bonding pads 86 and 23 </ b> A in the peripheral region of the substrate 10. Therefore, the wiring portion 85A for supplying the power supply voltage VDDE extends linearly in the X direction from the peripheral region of the left side 10L of the substrate 10 without bending, and passes through the region 42 and reaches the region 46. The ground voltage GND wiring portion 15 </ b> A extends in the X direction from the peripheral region of the left side 10 </ b> L of the substrate 10, passes through the region 42, and reaches the region 46. Within the region 46, the wiring portion 85 </ b> A is connected to the wiring portion 85 </ b> B provided in the region 46 through the contact hole 99. In addition, the wiring portion 15A is connected to the wiring portion 15B provided in the regions 41 and 46 through the contact hole 52A.

配線部８５Ａ上には、基板１０の周縁領域のボンディングパッド８６の他、ボンディングパッド８７，８８が設けられる。両パッド８７，８８は補助ワイヤ８９によって接続される。これによって、配線抵抗に起因する電源電圧ＶＤＤＥの低下を抑制できる。同様に、配線部１５Ａ上には、基板１０の周縁領域のボンディングパッド２３Ａの他、ボンディングパッド３１Ａ，３２Ａが設けられる。両パッド３１Ａ，３２Ａは補助ワイヤ３３Ａによって接続される。これによって、配線抵抗に起因する接地電圧ＧＮＤの上昇を抑制できる。   On the wiring portion 85A, bonding pads 87 and 88 are provided in addition to the bonding pads 86 in the peripheral region of the substrate 10. Both pads 87 and 88 are connected by an auxiliary wire 89. Thereby, it is possible to suppress a decrease in the power supply voltage VDDE due to the wiring resistance. Similarly, bonding pads 31A and 32A are provided on the wiring portion 15A in addition to the bonding pads 23A in the peripheral region of the substrate 10. Both pads 31A and 32A are connected by an auxiliary wire 33A. As a result, an increase in the ground voltage GND caused by the wiring resistance can be suppressed.

次に、第１のコア回路１１への電圧供給について説明する。図１２に示すように、基板１０の周縁領域のボンディングパッド２２，２３ＦのＸ方向の延長線上には、第１のコア回路が配置されていない。そこで、ボンディングパッド２２で受けた電源電圧ＶＤＤＢを第１のコア回路１１に供給するための配線を、領域４２内の第１、第２の屈曲部で屈曲させる必要がある。具体的には、基板１０の周縁領域からＸ方向に延びる配線部１４Ｆは、コンタクトホール５５Ｆを介してＹ方向に延びる配線部１４Ｅに接続される。さらに、配線部１４Ｅは、コンタクトホール５５Ｃを介してＸ方向に延びる配線部１４Ｃに接続される。配線部１４Ｃは、領域４１内に設けられた配線部１４Ｂとコンタクトホール５１Ｃを介して接続される。したがって、この場合、コンタクトホール５５Ｆの近傍が第１の屈曲部であり、コンタクトホール５５Ｃの近傍が第２の屈曲部である。第２の屈曲部と領域４１，４２の境界との間の配線部１４Ｃには、ボンディングパッド２７Ａ，２８Ａが設けられる。両パッド２７Ａ，２８Ａが補助ワイヤ２９Ａによって接続されることによって、配線抵抗に起因する電源電圧ＶＤＤＢの低下を抑制できる。   Next, voltage supply to the first core circuit 11 will be described. As shown in FIG. 12, the first core circuit is not disposed on the extension line in the X direction of the bonding pads 22 and 23F in the peripheral region of the substrate 10. Therefore, it is necessary to bend the wiring for supplying the power supply voltage VDDB received by the bonding pad 22 to the first core circuit 11 at the first and second bent portions in the region 42. Specifically, the wiring portion 14F extending in the X direction from the peripheral region of the substrate 10 is connected to the wiring portion 14E extending in the Y direction via the contact hole 55F. Furthermore, the wiring portion 14E is connected to the wiring portion 14C extending in the X direction via the contact hole 55C. The wiring portion 14C is connected to the wiring portion 14B provided in the region 41 through the contact hole 51C. Therefore, in this case, the vicinity of the contact hole 55F is the first bent portion, and the vicinity of the contact hole 55C is the second bent portion. Bonding pads 27 </ b> A and 28 </ b> A are provided on the wiring portion 14 </ b> C between the second bent portion and the boundary between the regions 41 and 42. By connecting both the pads 27A and 28A by the auxiliary wire 29A, it is possible to suppress a decrease in the power supply voltage VDDB due to the wiring resistance.

同様に、ボンディングパッド２３Ｆで受けた接地電圧ＧＮＤを第１のコア回路１１に供給するための配線は、領域４２内の第１、第２の屈曲部で屈曲させる必要がある。具体的には、基板１０の周縁領域からＸ方向に延びる配線部１５Ｆは、コンタクトホール５６Ｆを介してＹ方向に延びる配線部１５Ｅに接続される。さらに、配線部１５Ｅは、コンタクトホール５６Ｃを介してＸ方向に延びる配線部１５Ｃに接続される。配線部１５Ｃは、領域４１内で領域４１，４６に設けられた配線部１５Ｂとコンタクトホール５２Ｃを介して接続される。したがって、この場合、コンタクトホール５６Ｆの近傍が第１の屈曲部であり、コンタクトホール５６Ｃの近傍が第２の屈曲部である。第２の屈曲部と領域４１，４２の境界との間の配線部１５Ｃには、ボンディングパッド３１Ｂ，３２Ｂが設けられる。両パッド３１Ｂ，３２Ｂが補助ワイヤ３３Ｂによって接続されることによって、配線抵抗に起因する接地電圧ＧＮＤの上昇を抑制できる。   Similarly, the wiring for supplying the ground voltage GND received by the bonding pad 23F to the first core circuit 11 needs to be bent at the first and second bent portions in the region 42. Specifically, the wiring portion 15F extending in the X direction from the peripheral region of the substrate 10 is connected to the wiring portion 15E extending in the Y direction via the contact hole 56F. Furthermore, the wiring part 15E is connected to the wiring part 15C extending in the X direction via the contact hole 56C. The wiring portion 15C is connected to the wiring portion 15B provided in the regions 41 and 46 in the region 41 via the contact hole 52C. Therefore, in this case, the vicinity of the contact hole 56F is the first bent portion, and the vicinity of the contact hole 56C is the second bent portion. Bonding pads 31B and 32B are provided in the wiring portion 15C between the second bent portion and the boundary between the regions 41 and. By connecting both pads 31B and 32B by the auxiliary wire 33B, it is possible to suppress an increase in the ground voltage GND caused by the wiring resistance.

このように、異電源によって動作する領域４２を通過して電圧を供給するときに、直線状に配線を設けることができない場合、配線を屈曲させる必要が生じる。この場合、屈曲させた配線にボンディングパッドを設けて補助ワイヤ２９Ａ，３３Ｂを接続することによって配線抵抗を低減させることができる。この結果、配線抵抗に起因する電源電圧ＶＤＤＢの低下および接地電圧ＧＮＤの上昇を抑制でき、電圧動作マージンの低下や回路の誤動作を防止することができる。   As described above, when the voltage is supplied through the region 42 operated by the different power source and the wiring cannot be provided in a straight line, the wiring needs to be bent. In this case, the wiring resistance can be reduced by providing a bonding pad on the bent wiring and connecting the auxiliary wires 29A and 33B. As a result, a drop in power supply voltage VDDB and a rise in ground voltage GND due to wiring resistance can be suppressed, and a drop in voltage operation margin and circuit malfunction can be prevented.

図１３は、この発明の実施の形態４の変形例による半導体チップ４Ａの一部を拡大して模式的に示す平面図である。図１３の半導体チップ４Ａは、配線部１４Ｅ，１５Ｅと並列に補助ワイヤ３６，３９がそれぞれ接続されている点で、図１２の半導体チップ４と異なる。以下、図１２の半導体チップ４と異なる点について主に説明し、図１２と同一または相当する部分については同一の参照符号を付して説明を繰返さない。   FIG. 13 is an enlarged plan view schematically showing a part of a semiconductor chip 4A according to a modification of the fourth embodiment of the present invention. The semiconductor chip 4A in FIG. 13 is different from the semiconductor chip 4 in FIG. 12 in that auxiliary wires 36 and 39 are connected in parallel to the wiring portions 14E and 15E, respectively. Hereinafter, differences from the semiconductor chip 4 in FIG. 12 will be mainly described, and the same or corresponding parts as those in FIG. 12 are denoted by the same reference numerals and description thereof will not be repeated.

図１３の半導体チップでは、配線部１４Ｅにボンディングパッド３４，３５が形成され、両パッド３４，３５は補助ワイヤ３６によって接続される。また、配線部１５Ｅにボンディングパッド３７，３８が形成され、両パッド３７，３８は補助ワイヤ３９によって接続される。このように、この変形例では、電源配線パターン１４および接地配線パターン１５のうち基板１０の左辺１０Ｌの周縁領域から領域４１，４２の境界に至る部分に、それぞれ複数の補助ワイヤが直列に接続される。これによって、領域４２を通過する部分の配線抵抗をさらに低減することができるので、配線抵抗に起因する電源電圧ＶＤＤＢの低下および接地電圧ＧＮＤの上昇をさらに抑制することができる。   In the semiconductor chip of FIG. 13, bonding pads 34 and 35 are formed on the wiring portion 14 </ b> E, and both pads 34 and 35 are connected by an auxiliary wire 36. Bonding pads 37 and 38 are formed on the wiring portion 15E, and both pads 37 and 38 are connected by an auxiliary wire 39. Thus, in this modification, a plurality of auxiliary wires are connected in series to the portion of the power supply wiring pattern 14 and the ground wiring pattern 15 that extends from the peripheral region of the left side 10L of the substrate 10 to the boundary between the regions 41 and 42, respectively. The As a result, the wiring resistance of the portion that passes through the region 42 can be further reduced, so that the decrease in the power supply voltage VDDB and the increase in the ground voltage GND due to the wiring resistance can be further suppressed.

図１４は、この発明の実施の形態４の他の変形例による半導体チップ４Ｂの一部を拡大して模式的に示す平面図である。図１４の半導体チップ４Ｂは、図１２の場合と同様に、基板１０の左辺１０Ｌの周縁領域に設けられるボンディングパッド２２，２３Ａ，２３Ｆ，８６の配置が制限される。このため、図１４に示すように、領域４２内を通過する配線を屈曲させる必要が生じる。ただし、図１４の半導体チップ４Ｂは、領域４２に隣接して３つの領域４１Ａ，４６，４１ＢがＹ方向に並んで設けられている点で図１２の半導体チップ４と異なる。このため、図１２の場合には、ボンディングパッド２２，２３Ｆで受けた電源電圧ＶＤＤＢおよび接地電圧ＧＮＤを、第２のコア回路４５を挟む両側の第１のコア回路１１Ａ，１１Ｂに供給する必要がある。以下、図１２の半導体チップ４と異なる点について主に説明し、同一または相当する部分については同一の参照符号を付して説明を繰返さない。   FIG. 14 is a plan view schematically showing an enlarged part of a semiconductor chip 4B according to another modification of the fourth embodiment of the present invention. In the semiconductor chip 4B of FIG. 14, the arrangement of the bonding pads 22, 23A, 23F, 86 provided in the peripheral region of the left side 10L of the substrate 10 is limited as in the case of FIG. For this reason, as shown in FIG. 14, the wiring passing through the region 42 needs to be bent. However, the semiconductor chip 4B of FIG. 14 is different from the semiconductor chip 4 of FIG. 12 in that three regions 41A, 46, and 41B are provided adjacent to the region 42 in the Y direction. Therefore, in the case of FIG. 12, it is necessary to supply the power supply voltage VDDB and the ground voltage GND received by the bonding pads 22 and 23F to the first core circuits 11A and 11B on both sides of the second core circuit 45. is there. Hereinafter, differences from the semiconductor chip 4 of FIG. 12 will be mainly described, and the same or corresponding parts will be denoted by the same reference numerals and description thereof will not be repeated.

図１４の配線部１４Ｅは、図１２の場合と異なり、配線部１４Ｆとの接続点であるコンタクトホール５５Ｆを起点としてＹ方向の両側に延びる。Ｘ方向に延びる配線部１４Ｃ，１４Ｄは、コンタクトホール５５Ｃ，５５Ｂをそれぞれ介して配線部１４Ｅの各端と接続される。配線部１４Ｃ，１４Ｄは、領域４２内を通過して領域４１Ａ，４１Ｂにそれぞれ至る。領域４１Ａ内で、配線部１４Ｃは配線部１４Ｂとコンタクトホール５１Ｃを介して接続される。また、領域４１Ｂ内で、配線部１４Ｃは配線部１４Ｇとコンタクトホール５１Ｂを介して接続される。このように、領域４２内を通過する電源電圧ＶＤＤＢ供給用の配線は、コンタクトホール５５Ｆで屈曲した後、コンタクトホール５５Ｃ，５５Ｂで屈曲する。図１２の場合と同様に、配線部１４Ｃには、ボンディングパッド２７Ａ，２８Ａが設けられ、両パッド２７Ａ，２８Ａは、補助ワイヤ２９Ａによって接続される。また、配線部１４Ｄには、ボンディングパッド２７Ｂ，２８Ｂが設けられ、両パッド２７Ｂ，２８Ｂは、補助ワイヤ２９Ｂによって接続される。これによって、配線抵抗に起因する電源電圧ＶＤＤＢの低下を抑制できる。   Unlike the case of FIG. 12, the wiring portion 14E of FIG. 14 extends to both sides in the Y direction starting from a contact hole 55F that is a connection point with the wiring portion 14F. The wiring portions 14C and 14D extending in the X direction are connected to the ends of the wiring portion 14E through contact holes 55C and 55B, respectively. The wiring portions 14C and 14D pass through the region 42 and reach the regions 41A and 41B, respectively. Within the region 41A, the wiring part 14C is connected to the wiring part 14B via the contact hole 51C. Further, in the region 41B, the wiring part 14C is connected to the wiring part 14G via the contact hole 51B. Thus, the power supply voltage VDDB supply wiring passing through the region 42 is bent at the contact holes 55C and 55B after being bent at the contact holes 55F. As in the case of FIG. 12, the wiring portion 14C is provided with bonding pads 27A and 28A, and both pads 27A and 28A are connected by an auxiliary wire 29A. The wiring portion 14D is provided with bonding pads 27B and 28B, and both the pads 27B and 28B are connected by an auxiliary wire 29B. Thereby, it is possible to suppress a decrease in the power supply voltage VDDB due to the wiring resistance.

同様に、図１４の配線部１５Ｅは、図１２の場合と異なり、配線部１５Ｆとの接続点であるコンタクトホール５６Ｆを起点にＹ方向の両側に延びる。Ｘ方向に延びる配線部１５Ｃ，１５Ｄは、コンタクトホール５６Ｃ，５６Ｂをそれぞれ介して配線部１５Ｅの各端と接続される。配線部１５Ｃ，１５Ｄは、領域４２内を通過して領域４１Ａ，４１Ｂにそれぞれ至る。領域４１Ａ内で、配線部１５Ｃは、領域４１Ａ，４６，４１Ｂに共通に設けられた配線部１５Ｂとコンタクトホール５１Ｃを介して接続される。また、領域４１Ｂ内で、配線部１５Ｃは共通の配線部１５Ｂとコンタクトホール５１Ｂを介して接続される。このように、領域４２内を通過する接地電圧ＧＮＤ用の配線は、コンタクトホール５６Ｆで屈曲した後、コンタクトホール５６Ｃ，５６Ｂで屈曲する。図１２の場合と同様に、配線部１５Ｃには、ボンディングパッド３１Ｂ，３２Ｂが設けられ、両パッド３１Ｂ，３２Ｂは、補助ワイヤ３３Ｂによって接続される。また、配線部１５Ｄには、ボンディングパッド３１Ｃ，３２Ｃが設けられ、両パッド３１Ｃ，３２Ｃは、補助ワイヤ３３Ｃによって接続される。これによって、配線抵抗に起因する接地電圧ＧＮＤの上昇を抑制できる。   Similarly, unlike the case of FIG. 12, the wiring portion 15E of FIG. 14 extends to both sides in the Y direction starting from a contact hole 56F that is a connection point with the wiring portion 15F. The wiring portions 15C and 15D extending in the X direction are connected to the ends of the wiring portion 15E through contact holes 56C and 56B, respectively. The wiring portions 15C and 15D pass through the area 42 and reach the areas 41A and 41B, respectively. In the region 41A, the wiring portion 15C is connected to the wiring portion 15B provided in common to the regions 41A, 46, and 41B through the contact hole 51C. In the region 41B, the wiring part 15C is connected to the common wiring part 15B via the contact hole 51B. Thus, the ground voltage GND wiring passing through the region 42 is bent at the contact holes 56C and 56B after being bent at the contact holes 56F. As in the case of FIG. 12, the wiring portion 15C is provided with bonding pads 31B and 32B, and both pads 31B and 32B are connected by an auxiliary wire 33B. The wiring portion 15D is provided with bonding pads 31C and 32C, and both the pads 31C and 32C are connected by an auxiliary wire 33C. As a result, an increase in the ground voltage GND caused by the wiring resistance can be suppressed.

［実施の形態５]
図１５は、この発明の実施の形態５に従う半導体チップ５の一部の構成を模式的に示す断面図である。図１５の半導体チップ５は、図３に示す半導体チップ１を変形したものである。なお、図１５において、半導体チップ５の基板面内方向をＸＹ方向とし、基板厚み方向をＺ方向とする。図面の左右方向がＸ方向になり、図面の上下方向がＺ方向になる。また、紙面に垂直な方向がＹ方向である。 [Embodiment 5]
FIG. 15 is a cross sectional view schematically showing a partial configuration of semiconductor chip 5 according to the fifth embodiment of the present invention. A semiconductor chip 5 in FIG. 15 is a modification of the semiconductor chip 1 shown in FIG. In FIG. 15, the in-plane direction of the semiconductor chip 5 is defined as the XY direction, and the thickness direction of the substrate is defined as the Z direction. The horizontal direction of the drawing is the X direction, and the vertical direction of the drawing is the Z direction. The direction perpendicular to the paper surface is the Y direction.

図１５の場合、基板の周縁領域からＸ方向に延びる電源電圧供給用の配線は、基板の垂直方向（Ｚ方向）に積層された複数の配線部１１０Ａ，１１０Ｂ，１１０Ｃ（配線１１０と総称する）を含む。配線部１１０Ａ，１１０Ｂは最上層の金属層に形成され、その表面が表面保護膜６９によって覆われる。配線部１１０Ｃはその１層下の金属層に層間絶縁膜６８Ａを介在して形成される。配線部１１０Ａと配線部１１０Ｃとは、層間絶縁膜６８Ａに形成されたコンタクトホール１１２Ａを介して接続される。また、配線部１１０Ｂと配線部１１０Ｃとは、層間絶縁膜６８Ａに形成されたコンタクトホール１１２Ｂ，１１２Ｃを介して接続される。配線部１１０Ｂと同一の金属層には、配線１１０とは別個の電源電圧を装置外部から受ける配線１１４も形成される。配線部１１０Ｃおよび配線１１４の下層には、層間絶縁膜６８Ｂを介在してさらに金属層（図示省略）が設けられる。   In the case of FIG. 15, the power supply voltage supply wiring extending in the X direction from the peripheral region of the substrate has a plurality of wiring portions 110A, 110B, 110C (collectively referred to as wiring 110) stacked in the vertical direction (Z direction) of the substrate. including. The wiring portions 110 </ b> A and 110 </ b> B are formed on the uppermost metal layer, and the surface thereof is covered with the surface protective film 69. The wiring portion 110C is formed in the metal layer one layer below with an interlayer insulating film 68A interposed. The wiring part 110A and the wiring part 110C are connected via a contact hole 112A formed in the interlayer insulating film 68A. The wiring part 110B and the wiring part 110C are connected via contact holes 112B and 112C formed in the interlayer insulating film 68A. A wiring 114 that receives a power supply voltage different from that of the wiring 110 from the outside of the device is also formed in the same metal layer as the wiring portion 110B. A metal layer (not shown) is further provided below the wiring portion 110C and the wiring 114 with an interlayer insulating film 68B interposed therebetween.

配線部１１０Ａは、表面保護膜６９から露出した部分であるボンディングパッド１２０，１２２を含む。ボンディングパッド１２０は基板周縁領域に設けられ、ボンディングパッド１２２は、ボンディングパッド１２０よりも基板の内側に設けられる。ボンディングパッド１２０には、外部から電源電圧を受けるためのボンディングワイヤ１１６がボンディングされる。ボンディングワイヤ１１６を介して受けた外部電圧は、配線部１１０Ａ、コンタクトホール１１２Ａ、および配線部１１０Ｃを順に介して内部回路に供給される。   The wiring portion 110 </ b> A includes bonding pads 120 and 122 that are portions exposed from the surface protective film 69. The bonding pad 120 is provided in the peripheral region of the substrate, and the bonding pad 122 is provided inside the substrate with respect to the bonding pad 120. A bonding wire 116 for receiving a power supply voltage from the outside is bonded to the bonding pad 120. The external voltage received through the bonding wire 116 is supplied to the internal circuit through the wiring portion 110A, the contact hole 112A, and the wiring portion 110C in this order.

配線部１１０Ｂは、表面保護膜６９から露出した部分であるボンディングパッド１２４を含む。ボンディングパッド１２２，１２４間には、ボンディングワイヤ（補助ワイヤ）１１８が設けられる。補助ワイヤ１１８を配線１１０のうちボンディングパッド１２２，１２４間を接続する部分と並列に設けることによって、配線１１０の配線抵抗によって生じる内部回路用の電源電圧の低下（または接地電圧の上昇）を抑制することができる。   The wiring part 110 </ b> B includes a bonding pad 124 that is a part exposed from the surface protective film 69. A bonding wire (auxiliary wire) 118 is provided between the bonding pads 122 and 124. By providing the auxiliary wire 118 in parallel with the portion of the wiring 110 that connects the bonding pads 122 and 124, a decrease in the power supply voltage for the internal circuit (or an increase in the ground voltage) caused by the wiring resistance of the wiring 110 is suppressed. be able to.

図３の半導体チップ１の場合には、ボンディングパッド２２，２７，２８が共通の配線部１４Ａに設けられていた。これに対して、図１５のように、ボンディングパッド１２０，１２２，１２４を、コンタクトホールを介して相互に接続された多層配線１１０上に形成することもできる。この場合、実施の形態１で説明したように、基板周縁領域のボンディングパッド１２０には、外部電源電圧を受けるボンディングワイヤ１１６しかボンディングすることができない。したがって、基板周縁領域のボンディングパッド１２０とそれに隣接する１２２との間には補助ワイヤを設けることができない。このため、ボンディングパッド１２０とボンディングパッド１２２とは、多層配線で接続するのでなく、図１５のように共通の配線部１１０Ａを介して接続したほうが、配線抵抗が小さくなるので電源電圧の供給のためには好ましい。   In the case of the semiconductor chip 1 of FIG. 3, the bonding pads 22, 27, and 28 are provided on the common wiring portion 14A. On the other hand, as shown in FIG. 15, the bonding pads 120, 122, and 124 can be formed on the multilayer wiring 110 connected to each other through the contact holes. In this case, as described in the first embodiment, only the bonding wire 116 that receives the external power supply voltage can be bonded to the bonding pad 120 in the peripheral region of the substrate. Therefore, an auxiliary wire cannot be provided between the bonding pad 120 in the peripheral region of the substrate and 122 adjacent to the bonding pad 120. For this reason, the bonding pad 120 and the bonding pad 122 are not connected by a multilayer wiring, but are connected via the common wiring portion 110A as shown in FIG. Is preferred.

なお、図１５の最上層の配線部１１０Ｂは、ボンディングパッド１２４を形成するために設けたものである。もし、層間絶縁膜６８Ａの一部を除去して配線部１１０Ｃの表面の一部を露出させる製造プロセスが可能であるならば、ボンディングワイヤ１１８を配線部１１０Ｃに直接ボンディングすることも可能である。   The uppermost wiring portion 110B in FIG. 15 is provided for forming the bonding pad 124. If a manufacturing process in which a part of the interlayer insulating film 68A is removed and a part of the surface of the wiring part 110C is exposed is possible, the bonding wire 118 can be directly bonded to the wiring part 110C.

図１６は、この発明の実施の形態５の変形例に従う半導体チップ５Ａの一部の構成を模式的に示す断面図である。図１６の半導体チップ５Ａでは、配線部１１０Ｄ，１１０Ｅ，１１０Ｆの配置が図１５の半導体チップ５の配線部１１０Ａ，１１０Ｂ，１１０Ｃの配置と異なる。以下では、図１６と異なる点について主に説明し、同一または相当する部分については同一の参照符号を付して説明を繰返さない。   FIG. 16 is a cross sectional view schematically showing a partial configuration of semiconductor chip 5A according to the modification of the fifth embodiment of the present invention. In the semiconductor chip 5A in FIG. 16, the arrangement of the wiring portions 110D, 110E, and 110F is different from the arrangement of the wiring portions 110A, 110B, and 110C in the semiconductor chip 5 in FIG. Hereinafter, differences from FIG. 16 will be mainly described, and the same or corresponding parts will be denoted by the same reference numerals, and description thereof will not be repeated.

図１６の場合、基板の周縁領域からＸ方向に延びる電源電圧供給用の配線は、基板の垂直方向（Ｚ方向）に積層された複数の配線部１１０Ｄ，１１０Ｅ，１１０Ｆ（配線１１０と総称する）を含む。配線部１１０Ｄ，１１０Ｅは最上層の金属層に形成され、その表面が表面保護膜６９によって覆われる。配線部１１０Ｆはその１層下の金属層に層間絶縁膜６８Ａを介在して形成される。配線部１１０Ｄと配線部１１０Ｆとは、層間絶縁膜６８Ａに形成されたコンタクトホール１１２Ｄを介して接続される。また、配線部１１０Ｅと配線部１１０Ｆとは、層間絶縁膜６８Ａに形成されたコンタクトホール１１２Ｅを介して接続される。   In the case of FIG. 16, the power supply voltage supply wiring extending in the X direction from the peripheral region of the substrate has a plurality of wiring portions 110D, 110E, 110F (collectively referred to as wiring 110) stacked in the vertical direction (Z direction) of the substrate. including. The wiring portions 110 </ b> D and 110 </ b> E are formed on the uppermost metal layer, and the surface thereof is covered with the surface protective film 69. The wiring portion 110F is formed in the metal layer one layer below with an interlayer insulating film 68A interposed. The wiring part 110D and the wiring part 110F are connected via a contact hole 112D formed in the interlayer insulating film 68A. In addition, the wiring part 110E and the wiring part 110F are connected via a contact hole 112E formed in the interlayer insulating film 68A.

配線部１１０Ｄは、表面保護膜６９から露出した部分であるボンディングパッド１２０，１２２を含む。ボンディングパッド１２０は基板周縁領域に設けられ、ボンディングパッド１２２は、ボンディングパッド１２０よりも基板の内側に設けられる。ボンディングパッド１２０には、外部から電源電圧の供給するためのボンディングワイヤ１１６がボンディングされる。ボンディングワイヤ１１６を介して受けた外部電圧は、配線部１１０Ｄ、コンタクトホール１１２Ｄ、配線部１１０Ｆ、コンタクトホール１１２Ｅ、および配線部１１０Ｅを順に介して内部回路に供給される。   The wiring part 110 </ b> D includes bonding pads 120 and 122 that are exposed from the surface protective film 69. The bonding pad 120 is provided in the peripheral region of the substrate, and the bonding pad 122 is provided inside the substrate with respect to the bonding pad 120. A bonding wire 116 for supplying a power supply voltage from the outside is bonded to the bonding pad 120. The external voltage received through the bonding wire 116 is supplied to the internal circuit through the wiring portion 110D, the contact hole 112D, the wiring portion 110F, the contact hole 112E, and the wiring portion 110E in this order.

また、配線部１１０Ｅは、表面保護膜６９から露出した部分であるボンディングパッド１２４を含む。ボンディングパッド１２２，１２４間には、ボンディングワイヤ（補助ワイヤ）１１８が設けられる。補助ワイヤ１１８を配線１１０のうちボンディングパッド１２２，１２４間を接続する部分と並列に設けることによって、配線１１０の配線抵抗によって生じる内部回路用の電源電圧の低下（または接地電圧の上昇）を抑制することができる。   The wiring part 110E includes a bonding pad 124 that is a part exposed from the surface protective film 69. A bonding wire (auxiliary wire) 118 is provided between the bonding pads 122 and 124. By providing the auxiliary wire 118 in parallel with the portion of the wiring 110 that connects the bonding pads 122 and 124, a decrease in the power supply voltage for the internal circuit (or an increase in the ground voltage) caused by the wiring resistance of the wiring 110 is suppressed. be able to.

このように、図１６の半導体チップ５Ａでは、図１５の場合と同様に、ボンディングパッド１２０，１２２，１２４が、コンタクトホールを介して相互に接続された多層配線１１０上に形成される。   In this manner, in the semiconductor chip 5A of FIG. 16, the bonding pads 120, 122, and 124 are formed on the multilayer wiring 110 connected to each other through the contact holes, as in the case of FIG.

上記のとおり、この発明の実施の形態１〜５の半導体パッケージによれば、基板１０の周縁領域に設けられた第１のボンディングパッド２２とは別に、電源配線パターン１４に第２、第３のボンディングパッド２７，２８が設けられる。そして、第２、第３のボンディングパッド２７，２８間が補助ワイヤ２９によって接続される。したがって、第２、第３のボンディングパッド２７，２８間では、電源配線パターン１４の配線と補助ワイヤ２９とが並列接続されることになるので、これらのパッド２７，２８間の抵抗を減少させることができる。ここで、第２、第３のボンディングパッド２７，２８および補助ワイヤ２９は、電源配線パターン１４の配置が制限される領域に設けるようにする。このとき、ワイヤボンディング時に生じるボンディングパッド２７，２８の下層のダメージに配慮して、これらのパッド２７，２８を配置する。これによって、半導体チップ１の中央部での電源配線パターン１４の抵抗に起因する電源電圧ＶＤＤＢの低下を効果的に抑制することができる。この結果、電源電圧ＶＤＤＢの低下に伴なう電圧マージンの低下や回路の誤動作を防止することができる。   As described above, according to the semiconductor packages of the first to fifth embodiments of the present invention, the second and third power supply wiring patterns 14 are separated from the first and second bonding pads 22 provided in the peripheral region of the substrate 10. Bonding pads 27 and 28 are provided. The second and third bonding pads 27 and 28 are connected by an auxiliary wire 29. Therefore, since the wiring of the power supply wiring pattern 14 and the auxiliary wire 29 are connected in parallel between the second and third bonding pads 27 and 28, the resistance between these pads 27 and 28 is reduced. Can do. Here, the second and third bonding pads 27 and 28 and the auxiliary wire 29 are provided in a region where the arrangement of the power supply wiring pattern 14 is restricted. At this time, these pads 27 and 28 are arranged in consideration of damage in the lower layer of the bonding pads 27 and 28 generated during wire bonding. As a result, it is possible to effectively suppress a decrease in the power supply voltage VDDB due to the resistance of the power supply wiring pattern 14 at the center of the semiconductor chip 1. As a result, it is possible to prevent a decrease in voltage margin and a malfunction of the circuit accompanying a decrease in power supply voltage VDDB.

また、第２、第３のボンディングパッド２７，２８は、第１のボンディングパッド２２よりも基板１０の内側の電源配線上に設けられるので、基板１０の周縁領域のボンディングパッドの数が増加することはない。したがって、ボンディングパッドの増加によってチップサイズの増加は生じない。むしろ、補助ワイヤ２９を設けることによって、電源電圧ＶＤＤＢの低下を効果的に抑制することができるので、基板１０の周縁領域に設けられる第１のボンディングパッド２２の数を減らすことも可能になる。したがって、電流消費量が大きいために基板周縁領域にボンディングパッド２２が多数設けられている半導体チップの場合には、チップサイズを削減することも可能になる。   In addition, since the second and third bonding pads 27 and 28 are provided on the power supply wiring inside the substrate 10 than the first bonding pad 22, the number of bonding pads in the peripheral region of the substrate 10 increases. There is no. Therefore, the increase in the bonding pad does not increase the chip size. Rather, by providing the auxiliary wire 29, it is possible to effectively suppress a decrease in the power supply voltage VDDB, so that the number of the first bonding pads 22 provided in the peripheral region of the substrate 10 can be reduced. Therefore, in the case of a semiconductor chip in which a large number of bonding pads 22 are provided in the peripheral region of the substrate due to large current consumption, the chip size can be reduced.

また、上記と同様の補助ワイヤ３３を接地配線パターン１５に設けることもできる。これによって、接地配線パターン１５の抵抗に起因する接地電圧ＧＮＤの上昇を抑制することできる。この結果、接地電圧ＧＮＤの上昇に伴なう電圧マージンの低下や回路の誤動作を防止することができる。   Also, the auxiliary wire 33 similar to the above can be provided on the ground wiring pattern 15. As a result, an increase in the ground voltage GND due to the resistance of the ground wiring pattern 15 can be suppressed. As a result, it is possible to prevent a voltage margin from being lowered and a circuit malfunction due to an increase in the ground voltage GND.

また、ノイズ抑制の観点から電源配線パターン１４と接地配線パターン１５とは並行して配設されるので、電源配線パターン１４用の補助ワイヤ２９と接地配線パターン１５用の補助ワイヤ３３とは並行して設けられることが望ましい。このとき、補助ワイヤ２９，３３が湾曲することによって補助ワイヤ２９，３３間で短絡しないように、補助ワイヤ２９，３３の長さが長すぎないようにする。このため、基板１０の周辺から中央までを補助ワイヤ２９，３３によって接続する必要がある場合には、複数の補助ワイヤ２９，３３を直列に設けるのが望ましい。   Further, since the power supply wiring pattern 14 and the ground wiring pattern 15 are arranged in parallel from the viewpoint of noise suppression, the auxiliary wire 29 for the power supply wiring pattern 14 and the auxiliary wire 33 for the ground wiring pattern 15 are provided in parallel. It is desirable to be provided. At this time, the lengths of the auxiliary wires 29 and 33 are not too long so that the auxiliary wires 29 and 33 are not bent and short-circuited between the auxiliary wires 29 and 33. For this reason, when it is necessary to connect the periphery of the board | substrate 10 to the center with the auxiliary wires 29 and 33, it is desirable to provide the some auxiliary wires 29 and 33 in series.

また、このように補助ワイヤ２９，３３を用いてＩＲドロップを抑制する方法は、互いに異なる電源によって動作する複数の機能ブロックが組合された回路に好適に用いることができる。この種の回路の場合、各機能ブロックに電源を供給するためのボンディングパッドの数が制限される。さらに、基板１０の周縁領域に配置されるインターフェース回路１２などによって基板１０の中央付近に設けられたコア回路１１への電源電圧ＶＤＤＢの供給が阻害される。このとき、電源電圧の低下が生じる配線に補助ワイヤを設けることによって、効果的にＩＲドロップを抑制することができる。実際の半導体チップの作製では、予めＩＲドロップの生じる可能性がある複数の配線にボンディングパッドを設けておく。そして、試作品の電気特性に応じて補助ワイヤの接続場所を決定するようにすることもできる。   In addition, the method of suppressing IR drop using the auxiliary wires 29 and 33 in this way can be suitably used for a circuit in which a plurality of functional blocks that are operated by different power sources are combined. In the case of this type of circuit, the number of bonding pads for supplying power to each functional block is limited. Furthermore, the supply of the power supply voltage VDDB to the core circuit 11 provided near the center of the substrate 10 is hindered by the interface circuit 12 or the like arranged in the peripheral region of the substrate 10. At this time, an IR drop can be effectively suppressed by providing an auxiliary wire in the wiring in which the power supply voltage is lowered. In actual fabrication of a semiconductor chip, bonding pads are provided in advance on a plurality of wirings that may cause IR drops. And the connection place of an auxiliary wire can also be determined according to the electrical property of a prototype.

また、上記の各実施の形態では、ワイヤボンディング接続のパッケージ基板１００を含む半導体パッケージについて説明したけれども、ＱＦＰ（Quad Flat Package）などのリードフレームを用いた半導体パッケージにもこの発明を適用することができる。この場合、インナーリードが外部接続端子１７に対応する。   In each of the above embodiments, the semiconductor package including the package substrate 100 connected by wire bonding has been described. However, the present invention can also be applied to a semiconductor package using a lead frame such as a QFP (Quad Flat Package). it can. In this case, the inner lead corresponds to the external connection terminal 17.

また、補助ワイヤ２９，３３が接続されるボンディングパッドは、最上層の金属層に形成された配線に設けられるとは限らない。下層の金属層の形成された配線についても配線より上の絶縁膜を取り除くことによってボンディングパッドを形成することができる。さらに、補助ワイヤ２９，３３が接続されるボンディングパッドは、必ずしも単一の金属層に形成された配線上に設ける必要はなく、コンタクトホールを介して相互に接続された多層配線上に設けることもできる。   Further, the bonding pads to which the auxiliary wires 29 and 33 are connected are not necessarily provided on the wiring formed in the uppermost metal layer. A bonding pad can be formed by removing the insulating film above the wiring for the wiring in which the lower metal layer is formed. Further, the bonding pads to which the auxiliary wires 29 and 33 are connected are not necessarily provided on the wiring formed in the single metal layer, but may be provided on the multilayer wiring connected to each other through the contact hole. it can.

また、上記の各実施の形態では、電源配線パターン１４の配線および接地配線パターン１５の配線とそれぞれ並列に補助ワイヤ２９，３３を設けたけれども、補助ワイヤは必ずしも配線と並列に設ける必要はない。たとえば、電気的に分離された複数の電源配線パターンまたは接地配線パターンを補助ワイヤによって接続することによって、電源電圧または接地電圧を供給することも可能である。   In each of the above embodiments, the auxiliary wires 29 and 33 are provided in parallel with the wiring of the power supply wiring pattern 14 and the wiring of the ground wiring pattern 15, respectively. However, the auxiliary wires are not necessarily provided in parallel with the wiring. For example, it is also possible to supply a power supply voltage or a ground voltage by connecting a plurality of electrically separated power supply wiring patterns or ground wiring patterns with auxiliary wires.

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

この発明の実施の形態１による半導体パッケージ１０１の主要部の構成を模式的に示す平面図である。It is a top view which shows typically the structure of the principal part of the semiconductor package 101 by Embodiment 1 of this invention. 半導体チップ１の一部の領域を拡大して模式的に示す平面図である。2 is a plan view schematically showing an enlarged partial area of a semiconductor chip 1; FIG. 図２の切断面線ＩＩＩ−ＩＩＩから見た断面図である。It is sectional drawing seen from the cut surface line III-III of FIG. ＥＳＤ保護回路６１の一例を示す回路図である。3 is a circuit diagram showing an example of an ESD protection circuit 61. FIG. 実施の形態１の変形例による半導体チップ１Ａの構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor chip 1A according to a modification of the first embodiment. 実施の形態１の他の変形例による半導体チップ１Ｂの構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor chip 1B according to another modification of the first embodiment. 実施の形態１のさらに他の変形例による半導体チップ１Ｃの構成を模式的に示す平面図である。12 is a plan view schematically showing a configuration of a semiconductor chip 1C according to still another modification of the first embodiment. FIG. この発明の実施の形態２による半導体パッケージ１０２の構成を模式的に示す平面図である。It is a top view which shows typically the structure of the semiconductor package 102 by Embodiment 2 of this invention. 実施の形態２の変形例による半導体パッケージ１０２Ａの構成を模式的に示す平面図である。10 is a plan view schematically showing a configuration of a semiconductor package 102A according to a modification of the second embodiment. FIG. この発明の実施の形態３による半導体パッケージ１０３の構成を模式的に示す平面図である。It is a top view which shows typically the structure of the semiconductor package 103 by Embodiment 3 of this invention. 実施の形態３の変形例による半導体パッケージ１０３Ａの構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor package 103A according to a modification of the third embodiment. この発明の実施の形態４による半導体モジュールのうち半導体チップ４の一部を拡大して模式的に示す平面図である。It is a top view which expands and shows typically a part of semiconductor chip 4 among the semiconductor modules by Embodiment 4 of this invention. この発明の実施の形態４の変形例による半導体チップ４Ａの一部を拡大して模式的に示す平面図である。It is a top view which expands and schematically shows a part of semiconductor chip 4A by the modification of Embodiment 4 of this invention. この発明の実施の形態４の他の変形例による半導体チップ４Ｂの一部を拡大して模式的に示す平面図である。It is a top view which expands and schematically shows a part of semiconductor chip 4B by the other modification of Embodiment 4 of this invention. この発明の実施の形態５に従う半導体チップ５の一部の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of a part of semiconductor chip 5 according to Embodiment 5 of this invention. この発明の実施の形態５の変形例に従う半導体チップ５Ａの一部の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of a part of semiconductor chip 5A according to the modification of Embodiment 5 of this invention.

符号の説明Explanation of symbols

１〜５ 半導体チップ、１０Ａ 主面、１０ 半導体基板、１１，４３，４５ コア回路、１２，９４ 高速Ｉ／Ｏ回路、１３ 低速Ｉ／Ｏ回路、１４ 電源配線、１４Ａ〜１４Ｆ 配線部、１５ 接地配線、１５Ａ〜１５Ｆ 配線部、１６ 電源配線、１６Ａ〜１６Ｃ 配線部、７１，８５，９７ 電源配線、８５Ａ，８５Ｂ 配線部、１７ 外部接続端子、１７Ａ〜１７Ｆ 外部接続端子、１７Ｇ 外部接続端子、１８Ａ〜１８Ｆ，１８Ｇ ボンディングワイヤ、２１〜２５，７２，８６，９６，９８ ボンディングパッド、２７，２８，３１，３２，３４，３５，３７，３８ ボンディングパッド、２９，３３，３６，３９ ボンディングワイヤ（補助ワイヤ）、４１，４２，４６，９５ 領域、６１ ＥＳＤ保護回路、６９ 表面保護膜、７３，７４，７６，７７，７９，８０，８２，８３，８７，８８，９０，９１ ボンディングパッド、７５，７８，８１，８４，８９，９２ ボンディングワイヤ（補助ワイヤ）、１００ パッケージ基板、１０１〜１０３ 半導体パッケージ、１１０Ａ〜１１０Ｆ 配線部、１１６，１１８ ボンディングワイヤ、１２０，１２２，１２４ ボンディングパッド、ＶＤＤＡ〜ＶＤＤＦ 電源電圧、ＧＮＤ 接地電圧。   1-5 Semiconductor chip, 10A main surface, 10 Semiconductor substrate, 11, 43, 45 Core circuit, 12, 94 High-speed I / O circuit, 13 Low-speed I / O circuit, 14 Power supply wiring, 14A-14F wiring part, 15 Ground Wiring, 15A-15F wiring section, 16 power wiring, 16A-16C wiring section, 71, 85, 97 power wiring, 85A, 85B wiring section, 17 external connection terminal, 17A-17F external connection terminal, 17G external connection terminal, 18A -18F, 18G bonding wire, 21-25, 72, 86, 96, 98 bonding pad, 27, 28, 31, 32, 34, 35, 37, 38 bonding pad, 29, 33, 36, 39 bonding wire (auxiliary Wire), 41, 42, 46, 95 region, 61 ESD protection circuit, 69 surface protection film, 73, 74 76, 77, 79, 80, 82, 83, 87, 88, 90, 91 bonding pad, 75, 78, 81, 84, 89, 92 bonding wire (auxiliary wire), 100 package substrate, 101-103 semiconductor package, 110A-110F wiring part, 116,118 bonding wire, 120,122,124 bonding pad, VDDA-VDDF power supply voltage, GND ground voltage.

Claims (16)

装置外部から第１の電源電圧を受ける第１の外部接続端子と、
半導体チップとを備える半導体装置であって、
前記半導体チップは、
基板と、
前記基板上に形成された第１の半導体回路と、
表面保護膜と、
前記半導体チップ内に設けられ、基板上に形成され、前記第１の半導体回路と接続された第１の配線パターンとを含み、
前記第１の配線パターンは、互いに離間して設けられた第１〜第３のパッドを有し、
前記第１〜第３のパッドの各々は、前記第１の配線パターンの一部が前記表面保護膜から露出した部分であり、
前記第１のパッドは、前記基板の周縁領域に設けられ、
前記第２、第３のパッドは、前記第１のパッドよりも前記基板の内側に設けられ、
前記半導体装置は、
前記第２、第３のパッド間を接続する第１のボンディングワイヤと、
前記第１の外部接続端子と前記第１のパッドとの間を接続する第２のボンディングワイヤとをさらに備えた、半導体装置。 A first external connection terminal for receiving a first power supply voltage from outside the device;
A semiconductor device comprising a semiconductor chip,
The semiconductor chip is
A substrate,
A first semiconductor circuit formed on the substrate;
A surface protective film;
A first wiring pattern provided in the semiconductor chip, formed on a substrate, and connected to the first semiconductor circuit;
The first wiring pattern has first to third pads provided apart from each other,
Each of the first to third pads is a portion where a part of the first wiring pattern is exposed from the surface protective film,
The first pad is provided in a peripheral region of the substrate;
The second and third pads are provided on the inner side of the substrate than the first pad,
The semiconductor device includes:
A first bonding wire connecting between the second and third pads;
A semiconductor device further comprising: a second bonding wire that connects between the first external connection terminal and the first pad. 前記半導体チップは、前記第１の電源電圧とは別個に装置外部から供給される１または複数の第２の電源電圧を受ける第２の半導体回路をさらに備え、
前記第２の半導体回路は、前記基板の周縁領域の少なくとも一部を含み、前記第１の半導体回路が設けられた第１の領域と異なる前記基板上の第２の領域に形成され、
前記第１、第２のパッドは、前記第２の領域に設けられる、請求項１に記載の半導体装置。 The semiconductor chip further includes a second semiconductor circuit that receives one or a plurality of second power supply voltages supplied from outside the device separately from the first power supply voltage,
The second semiconductor circuit includes at least a part of a peripheral region of the substrate, and is formed in a second region on the substrate different from the first region in which the first semiconductor circuit is provided,
The semiconductor device according to claim 1, wherein the first and second pads are provided in the second region. 前記第１の電源電圧は、前記１または複数の第２の電源電圧よりも低い正の電圧である、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the first power supply voltage is a positive voltage lower than the one or the plurality of second power supply voltages. 前記第１の配線パターンは、前記第２の領域に含まれる前記基板の周縁領域内を起点として前記基板の内側へ延び、前記第２の領域内を通過して前記第１の領域内に至る第１の配線を含み、
前記第１〜第３のパッドは、前記第１〜第３のパッドの順で前記第１の配線に設けられる、請求項２に記載の半導体装置。 The first wiring pattern extends from the periphery of the substrate included in the second region to the inside of the substrate, passes through the second region, and reaches the first region. Including a first wiring;
The semiconductor device according to claim 2, wherein the first to third pads are provided on the first wiring in the order of the first to third pads. 前記第３のパッドは、前記第２の領域内に設けられる、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the third pad is provided in the second region. 前記第３のパッドは、前記第１の領域内に設けられる、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the third pad is provided in the first region. 前記第１の配線は、前記第３のパッドよりも前記第１のパッドから離反し、かつ、互いに離間して設けられる第４、第５のパッドをさらに有し、
前記第４、第５のパッドの各々は、前記第１の配線の一部が前記表面保護膜から露出した部分であり、
前記半導体装置は、前記第４、第５のパッド間を接続する第３のボンディングワイヤをさらに備える、請求項４に記載の半導体装置。 The first wiring further includes fourth and fifth pads provided farther from the first pad than the third pad and spaced apart from each other.
Each of the fourth and fifth pads is a portion where a part of the first wiring is exposed from the surface protective film,
The semiconductor device according to claim 4, further comprising a third bonding wire that connects the fourth and fifth pads. 前記第１の配線パターンのうち、前記第１、第２のパッドを除く前記第１のパッドと前記第２のパッドとの間の部分の下層には、少なくとも１つの半導体素子が設けられる、請求項２に記載の半導体装置。   At least one semiconductor element is provided in a lower layer of a portion between the first pad and the second pad excluding the first and second pads in the first wiring pattern. Item 3. The semiconductor device according to Item 2. 前記少なくとも１つの半導体素子は、静電気放電保護回路を構成する、請求項８に記載の半導体装置。   The semiconductor device according to claim 8, wherein the at least one semiconductor element constitutes an electrostatic discharge protection circuit. 前記第１、第２のパッドの下層には半導体素子が設けられていない、請求項８に記載の半導体装置。   The semiconductor device according to claim 8, wherein no semiconductor element is provided below the first and second pads. 前記第１の配線は、前記第２の領域内に第１、第２の屈曲部を有し、
前記第１の配線は、前記第１、第２の屈曲部の順で屈曲して前記第１の領域内に至り、
前記第２のパッドは、前記第１の配線のうち前記第２の屈曲部と前記第１、第２の領域の境界との間に設けられる、請求項４に記載の半導体装置。 The first wiring has first and second bent portions in the second region,
The first wiring is bent in the order of the first and second bent portions to reach the first region,
5. The semiconductor device according to claim 4, wherein the second pad is provided between the second bent portion of the first wiring and a boundary between the first and second regions. 前記第１の配線パターンは、前記第１の屈曲部と前記第２の屈曲部との間に互いに離間して設けられる第４、第５のパッドをさらに有し、
前記第４、第５のパッドの各々は、前記第１の配線の一部が前記表面保護膜から露出した部分であり、
前記半導体装置は、前記第４、第５のパッド間を接続する第３のボンディングワイヤをさらに備える、請求項１１に記載の半導体装置。 The first wiring pattern further includes fourth and fifth pads provided apart from each other between the first bent portion and the second bent portion,
Each of the fourth and fifth pads is a portion where a part of the first wiring is exposed from the surface protective film,
The semiconductor device according to claim 11, further comprising a third bonding wire for connecting the fourth and fifth pads. 前記第１の配線パターンは、前記第２の領域内で前記第１の配線と接続し、前記第２の領域内を通過して前記第１の領域内に至る第２の配線をさらに含み、
前記第２のパッドは、前記第１の配線のうち前記第１、第２の配線の接続部と前記第１、第２の領域の境界との間に設けられ、
前記第２の配線は、互いに離間して設けられる第４、第５のパッドをさらに有し、
前記第４、第５のパッドの各々は、前記第２の配線の一部が前記表面保護膜から露出した部分であり、
前記第４のパッドは、前記第２の領域内に設けられる、請求項４に記載の半導体装置。 The first wiring pattern further includes a second wiring connected to the first wiring in the second region, passing through the second region and reaching the first region,
The second pad is provided between a connection part of the first and second wirings of the first wiring and a boundary between the first and second regions,
The second wiring further includes fourth and fifth pads provided apart from each other.
Each of the fourth and fifth pads is a portion where a part of the second wiring is exposed from the surface protective film,
The semiconductor device according to claim 4, wherein the fourth pad is provided in the second region. 装置外部から第２の電源電圧を受ける第２の外部接続端子をさらに備え、
前記第１、第２の電源電圧の一方は正電圧であり、他方は接地電圧であり、
前記半導体チップは、前記半導体チップ内に設けられ、前記基板上で前記第１の配線パターンと並行して配設され、前記第１の半導体回路と接続された第２の配線パターンをさらに含み、
前記第２の配線パターンは、前記第１〜第３のパッドにそれぞれ近接し、かつ、互いに離間して設けられた第４〜第６のパッドを有し、
前記第４〜第６のパッドの各々は、前記第２の配線パターンの一部が前記表面保護膜から露出した部分であり、
前記半導体装置は、
前記第５、第６のパッド間を接続する第３のボンディングワイヤと、
前記第２の外部接続端子と前記第４のパッドとの間を接続する第４のボンディングワイヤとをさらに備えた、請求項１に記載の半導体装置。 A second external connection terminal for receiving a second power supply voltage from outside the device;
One of the first and second power supply voltages is a positive voltage, the other is a ground voltage,
The semiconductor chip further includes a second wiring pattern provided in the semiconductor chip, disposed in parallel with the first wiring pattern on the substrate, and connected to the first semiconductor circuit,
The second wiring pattern has fourth to sixth pads provided close to the first to third pads and spaced apart from each other,
Each of the fourth to sixth pads is a portion where a part of the second wiring pattern is exposed from the surface protective film,
The semiconductor device includes:
A third bonding wire for connecting the fifth and sixth pads;
The semiconductor device according to claim 1, further comprising a fourth bonding wire that connects between the second external connection terminal and the fourth pad. 前記半導体チップは、層間絶縁膜を間に挟んで前記基板の垂直な方向に積層されている複数の配線部を有し、
前記第１の配線パターンは、前記複数の配線部のうちの最も上の最上配線部を含み、
前記第１及び第２のパッドは、共通の前記最上配線部の表面が前記表面保護膜から露出した部分である、請求項１に記載の半導体装置。 The semiconductor chip has a plurality of wiring portions stacked in a direction perpendicular to the substrate with an interlayer insulating film interposed therebetween,
The first wiring pattern includes an uppermost uppermost wiring portion of the plurality of wiring portions,
2. The semiconductor device according to claim 1, wherein the first and second pads are portions where the surface of the common uppermost wiring portion is exposed from the surface protective film. 前記第３のパッドは、共通の前記最上配線部の表面が前記表面保護膜から露出した部分である、請求項１５に記載の半導体装置。   The semiconductor device according to claim 15, wherein the third pad is a portion where a surface of the common uppermost wiring portion is exposed from the surface protective film.
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