JP2010015471A - Regulator apparatus, and electronic apparatus provided with the same - Google Patents
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Abstract
Description
本発明は、電源起動時、電源変動時、または負荷変動時などで、出力される電圧のオーバーシュートが抑制されたレギュレータ装置およびそれを備える電子機器に関する。 The present invention relates to a regulator device in which overshooting of an output voltage is suppressed when a power source is started, when a power source fluctuates, or when a load fluctuates, and an electronic device including the same.
図１は、従来の技術のレギュレータ装置１を示す回路図である。レギュレータ装置１は、シリーズレギュレータであって、基準電圧生成部２と、出力トランジスタ３と、エラーアンプ４と、分圧用の抵抗素子Ｒ１，Ｒ２と、出力用のコンデンサＣとを備えている。
FIG. 1 is a circuit diagram showing a
基準電圧生成部２は、入力される電圧に基づいて予め定める基準電圧ＶＲＥＦを生成する。出力トランジスタ３は、バイポーラトランジスタによって形成され、レギュレータ装置１の入力部５と出力部６との間に設けられる。出力トランジスタ３のエミッタは入力部５に接続され、コレクタは出力部６に接続されている。また出力トランジスタ３のベースは、エラーアンプ４の出力端子に接続されている。
The
エラーアンプ４は、基準電圧が与えられる基準入力端子と、分圧用の抵抗素子Ｒ１，Ｒ２によって分圧された電圧が与えられるフィードバック端子とを備える。ここでは、基準入力端子は非反転入力端子であり、フィードバック端子は反転入力端子としている。
The
分圧用の抵抗素子Ｒ１，Ｒ２は、出力部６とグランドとの間で直列に接続されている。分圧用の抵抗素子Ｒ１，Ｒ２の接続部分が、前記フィードバック端子に接続されている。出力用のコンデンサＣは、出力部６とグランドとの間に接続されて、出力部６から出力される電圧の急激な変動を抑制する。 The resistive elements R1 and R2 for voltage division are connected in series between the output unit 6 and the ground. A connection portion between the voltage dividing resistance elements R1 and R2 is connected to the feedback terminal. The output capacitor C is connected between the output unit 6 and the ground, and suppresses a rapid fluctuation in the voltage output from the output unit 6.
レギュレータ装置１は、さらに、電源から所定の電圧が入力される電源起動時、電源の電圧が変動する電源変動時、または負荷の抵抗値が変動する負荷変動時などで、出力される電圧が所望の電圧よりも高くなってしまう、いわゆるオーバーシュートが発生してしまうことを抑制するために、オーバーシュート抑制用のＲＣフィルタ回路部７を備えている。ＲＣフィルタ回路部７は、遅延回路であって、抵抗素子Ｒｆと、コンデンサＣｆとを備えている。抵抗素子Ｒｆの一方の接続端子は、基準電圧生成部２に接続され、他方の接続端子は基準入力端子およびコンデンサＣｆの一方の接続端子に接続されている。コンデンサＣｆの他方の接続端子は、グランドに接続されている。
Further, the
図２は、レギュレータ装置１の入力部５に入力される電圧（ＶＩＮ）と、基準電圧生成部２が生成する基準電圧（ＶＲＥＦ）と、エラーアンプ４の基準入力端子に与えられる電圧（ＶＲ）と、出力部６から出力される電圧（ＶＯＵＴ）とのそれぞれの波形を示す図である。図２において、横軸は時間を示し、縦軸はそれぞれの電圧についての電圧値を示している。ＶＩＮが時刻ｔ１で０Ｖから予め定める電圧値に立ち上がると、ＶＲＥＦは、これに伴って速やかに立ち上がるが、ＶＲは、ＲＣフィルタ回路部７の時定数によって緩やかに立ち上がる。このためＶＯＵＴについても時刻ｔ１からの立ち上がりが緩やかになり、ＶＯＵＴが予め定める電圧値に上昇するまでに図２に参照符８で指し示すような急激な電圧が上昇しても、ＶＯＵＴが予め定める電圧値を超えてしまうことが抑制される。
2 shows a voltage (VIN) input to the input unit 5 of the
また従来の技術の電力制御装置では、複数の通電対象の一部がオン状態で、別の通電対象をオン状態にする場合、およびオン状態にある複数の通電対象の一部をオフ状態にする場合などで、電流の急激な増減を抑制するために、複数の通電対象に電力を供給する電力供給手段と通電対象との間が接続あるいは遮断に切り換えられる前に、電力供給手段の出力電圧を所定の立ち下がり定数で所定値以下に降下させる電圧降下手段を備えている（たとえば特許文献１参照）。 In the conventional power control apparatus, when a part of the plurality of energization targets is in the on state and another energization target is in the on state, and a part of the plurality of energization targets in the on state is in the off state. In some cases, the output voltage of the power supply means is changed before the connection between the power supply means for supplying power to a plurality of energization targets and the energization target is switched to connection or disconnection in order to suppress a sudden increase / decrease in current. Voltage drop means for dropping below a predetermined value with a predetermined falling constant is provided (for example, see Patent Document 1).
図１に示すレギュレータ装置１では、ＶＩＮが立ち上がるときのオーバーシュートの発生を抑制することができるが、レギュレータ装置１の出力が過電流状態であったり、出力部６が地絡した状態から予め定める電圧値の電圧を出力する正常な状態に復帰したりする場合には、オーバーシュートが発生して、ＶＯＵＴが予め定める電圧値を超えてしまうおそれがある。
In the
また特許文献１に記載される技術では、予め定められて通電対象への電力の供給の切換に応じて生じる電流の急激な増減を抑制することはできるが、通電対象への電力の供給の切換とは無関係に過電流状態となったり、通電対象が地絡した状態となったりする場合では、同様にオーバーシュートが発生してしまうおそれがある。
Moreover, in the technique described in
したがって本発明の目的は、入力電圧が立ち上がるときだけではなく、過電流または地絡によって出力電圧が低下した状態から、正常な状態に復帰するときにも、オーバーシュートの発生を抑制することができるレギュレータ装置およびそれを備える電子機器を提供することである。 Therefore, the object of the present invention is to suppress the occurrence of overshoot not only when the input voltage rises but also when the output voltage is reduced from a state where the output voltage is reduced due to overcurrent or ground fault. A regulator device and an electronic device including the regulator device are provided.
本発明（１）は、入力部と出力部とを有し、前記入力部から入力される電圧の電圧値を変換して、前記出力部から出力するレギュレータ装置であって、
前記入力部から入力される電圧に基づいて基準電圧を生成する基準電圧生成部と、
前記出力部の電圧を分圧した分圧電圧を生成する分圧電圧生成部と、
前記基準電圧生成部によって生成された基準電圧、および分圧電圧生成部によって生成された分圧電圧を比較する比較部を備え、該比較部の比較結果に応じて、前記入力部から入力される電圧を予め定める電圧値を有する電圧に変換して、出力部に与える電圧変換部と、
抵抗素子およびコンデンサを備え、前記基準電圧を前記比較部に遅延して与えるＲＣフィルタ回路部と、
前記出力部の電圧が低下したときに、前記ＲＣフィルタ回路部の前記コンデンサの電圧を低下させる電圧調整部とを備えていることを特徴とするレギュレータ装置である。
また本発明（９）は、前記レギュレータ装置を備える電子機器である。
The present invention (1) is a regulator device that includes an input unit and an output unit, converts a voltage value of a voltage input from the input unit, and outputs the voltage value from the output unit,
A reference voltage generation unit that generates a reference voltage based on a voltage input from the input unit;
A divided voltage generation unit that generates a divided voltage obtained by dividing the voltage of the output unit;
A comparison unit that compares the reference voltage generated by the reference voltage generation unit and the divided voltage generated by the divided voltage generation unit, and is input from the input unit according to a comparison result of the comparison unit; A voltage converter that converts the voltage into a voltage having a predetermined voltage value and gives the voltage to the output unit;
An RC filter circuit unit including a resistance element and a capacitor, and delaying and supplying the reference voltage to the comparison unit;
A regulator device comprising: a voltage adjusting unit that reduces a voltage of the capacitor of the RC filter circuit unit when a voltage of the output unit decreases.
Moreover, this invention (9) is an electronic device provided with the said regulator apparatus.
本発明（１）によれば、ＲＣフィルタ回路部は、基準電圧生成部によって生成された基準電圧を遅延して比較部に与えることができる。これによって、入力部から入力される電圧が急激に立ち上がったとしても、比較部で比較に用いられる基準電圧の急激な立ち上がりを抑制することができ、入力される電圧の立ち上がりに起因するオーバーシュートを抑制することができる。 According to the present invention (1), the RC filter circuit unit can delay and supply the reference voltage generated by the reference voltage generation unit to the comparison unit. As a result, even if the voltage input from the input unit suddenly rises, it is possible to suppress the sudden rise of the reference voltage used for comparison in the comparison unit, and overshoot caused by the rise of the input voltage is suppressed. Can be suppressed.
また出力部の電圧が予め定める電圧値となっている定常状態では、コンデンサの電圧は基準電圧生成部によって生成される基準電圧に等しく保たれているが、出力部の電圧が低下すると、電圧調整部が、ＲＣフィルタ回路部のコンデンサの電圧を低下させることによって、比較部で比較に用いられる電圧の電圧値を低下させることができる。出力部の電圧が低下すると、分圧電圧生成部によって生成された電圧が低下してしまうが、これとともにＲＣフィルタ回路部の前記コンデンサの電圧も低下し、定常状態に復帰すると、前記コンデンサの電圧が緩やかに上昇することによって、出力部からの出力が過電流となる状態、または地絡した状態から、定常状態に復帰するときであっても、オーバーシュートが発生してしまうことを抑制することができる。 In the steady state where the voltage of the output unit is a predetermined voltage value, the voltage of the capacitor is kept equal to the reference voltage generated by the reference voltage generation unit. The unit can reduce the voltage value of the voltage used for comparison in the comparison unit by reducing the voltage of the capacitor of the RC filter circuit unit. When the voltage of the output unit decreases, the voltage generated by the divided voltage generation unit decreases. At the same time, the voltage of the capacitor of the RC filter circuit unit also decreases and returns to the steady state. Slowly rises so that overshooting can be suppressed even when the output from the output section becomes an overcurrent or when a ground fault returns to a steady state. Can do.
また本発明（９）によれば、前述したレギュレータ装置を備えることによって、レギュレータ装置から出力される電圧のオーバーシュートが抑制されるので、レギュレータ装置から出力される電圧が供給される電子機器の各部において、安定した動作が確保され、信頼性の向上された電子機器を実現することができる。 According to the present invention (9), since the overshoot of the voltage output from the regulator device is suppressed by including the regulator device described above, each part of the electronic device to which the voltage output from the regulator device is supplied Therefore, it is possible to realize an electronic device with stable operation and improved reliability.
図３は、本発明の実施の一形態のレギュレータ装置１０の構成を示す回路図である。レギュレータ装置１０は、シリーズレギュレータであって、入力部１１および出力部１２と、基準電圧生成部１３と、分圧電圧生成部１４と、ＲＣフィルタ回路部１５と、電圧変換部１６と、電圧調整部１７と、出力用のコンデンサ１８とを備えている。
FIG. 3 is a circuit diagram showing a configuration of the
レギュレータ装置１０は、入力部１１から入力される電圧の電圧値を変換して、出力部１２から出力する。入力部１１は、バッテリなどの直流電源１９に接続される。本発明の各実施の形態における接続は、直接接続されてもよく、または導電性を有する配線部材を介して電気的に接続されてもよい。入力部１１には、直流電源１９が入力される。以後、入力部１１に入力される電圧を入力電圧という。出力部１２には、出力部１２から出力される電圧が印加されて動作する負荷回路が接続される。以後、出力部１２から出力される電圧を出力電圧という。
The
基準電圧生成部１３は、入力部１１とグランドとに接続され、入力電圧に基づいて予め定める基準電圧ＶＲＥＦを生成する。基準電圧生成部１３は、たとえば複数の抵抗素子を備え、入力される電圧を分圧することによって予め定める基準電圧ＶＲＥＦを生成する。
The reference
分圧電圧生成部１４は、出力部１２に接続され、出力部１２の電圧を分圧した分圧電圧を生成する。分圧電圧生成部１４は、２つの抵抗素子Ｒ１，Ｒ２を備えている。抵抗素子Ｒ１，Ｒ２は、出力部１２とグランドとの間で直列に接続されている。抵抗素子Ｒ１の一方の端子が出力部１２に接続され、他方の端子が抵抗素子Ｒ２の一方の端子に接続される。また抵抗素子Ｒ２の他方の端子がグランドに接続されている。抵抗素子Ｒ１，Ｒ２の抵抗値は、予め定める基準電圧ＶＲＥＦの電圧値と、レギュレータ装置１０が出力すべき出力電圧の電圧値に応じて設定されている。
The divided
ＲＣフィルタ回路部１５は、遅延回路であって、抵抗素子Ｒｆと、コンデンサＣｆとを備えている。抵抗素子Ｒｆの一方の接続端子は、基準電圧生成部１３に接続され、他方の接続端子はコンデンサＣｆの一方の接続端子に接続されている。コンデンサＣｆの他方の接続端子は、グランドに接続されている。
The RC
電圧変換部１６は、出力トランジスタであるＰＮＰ型のバイポーラトランジスタ２１と、誤差増幅器（以下、エラーアンプという）２２とを備えている。バイポーラトランジスタ２１のエミッタは入力部１１に接続され、コレクタは出力部１２に接続され、ベースはエラーアンプ２２に接続されている。
The
エラーアンプ２２は、２つの入力端子を有し、２つの入力端子のうちの一方は、予め定める基準電圧が与えられる基準入力端子２３であり、他方は、分圧電圧生成部１４からの分圧電圧が与えられるフィードバック端子２４である。ここでは基準入力端子２３は、反転入力端子であり、フィードバック端子２４は、非反転入力端子である。エラーアンプ２２の出力端子２５は、バイポーラトランジスタ２１のベースに接続されている。基準入力端子２３は、コンデンサＣｆの一方の端子および抵抗素子Ｒｆの一方の端子にそれぞれ接続されている。したがって基準入力端子２３には、コンデンサＣｆの両端子間に生じる電圧が印加される。
The error amplifier 22 has two input terminals, and one of the two input terminals is a
フィードバック端子２４は、抵抗素子Ｒ１，Ｒ２の接続部位に接続されている。出力電圧をＶＯＵＴとし、フィードバック端子２４に入力される分圧電圧をＦＢとすると、定常状態では、ＦＢは、式（１）を満たす。
ＦＢ＝ＶＯＵＴ×Ｒ２／（Ｒ１＋Ｒ２） …（１）
The
FB = VOUT × R2 / (R1 + R2) (1)
電圧調整部１７は、出力部１２の電圧が低下したときに、ＲＣフィルタ回路部１５のコンデンサＣｆの電圧を低下させる。具体的には電圧調整部１７は、ＰＮＰ型のバイポーラトランジスタＱ１によって形成されている。バイポーラトランジスタＱ１のエミッタは、エラーアンプ２２の基準入力端子２３に接続され、コレクタはグランドに接続され、ベースは、エラーアンプ２２のフィードバック端子２４に接続されている。
The
出力用のコンデンサ１８は、出力部１２とグランドとの間に接続されて、出力部１２から出力される電圧の急激な変動を抑制する。
The
図４は、レギュレータ装置１０の出力部１２の出力電圧（ＶＯＵＴ）と、エラーアンプ２２のフィードバック端子２４に与えられる電圧（ＶＲ）と、エラーアンプ２２の基準入力端子２３に与えられる電圧（ＶＲ）とのそれぞれの波形を示す図である。ここでは、定常状態で動作しているときに、出力部１２が所定の時間Ｔ１の間、地絡した状態となり、再び定常状態で動作する場合について示している。ここでレギュレータ装置１０の出力電圧の電圧値は、定常状態でＶａであるとする。
4 shows the output voltage (VOUT) of the
時刻ｔ０では、定常状態であって、ＶＯＵＴ＝Ｖａとなり、ＦＢ＝Ｖａ×Ｒ２／（Ｒ１＋Ｒ２）となり、ＶＲ＝ＶＲＥＦとなっている。時刻ｔ１において、出力部１２が地絡するとＶＯＵＴがグランド（ＧＮＤ）レベルに低下し、またＦＢについてもグランドレベルに低下する。またバイポーラトランジスタＱ１のベースの電圧がグランド（ＧＮＤ）レベルに低下するので、コンデンサＣｆに蓄積されている電荷が放出されて、ＶＲの電圧値は、グランドレベルからバイポーラトランジスタＱ１のベースエミッタ間の電圧の電圧値であるＶＢＥとなる。
At time t0, the state is steady, VOUT = Va, FB = Va × R2 / (R1 + R2), and VR = VREF. At time t1, when the
時刻ｔ０から時間Ｔ１が経過して、時刻ｔ２で地絡した状態が解消されると、コンデンサＣｆに電荷が蓄積され始め、コンデンサＣｆの両端子間の電圧が、抵抗素子Ｒｆの抵抗値とコンデンサＣｆの容量によって定められる時定数に応じて、緩やかに上昇する。このためにＦＢおよびＶＯＵＴについても、グランドレベルから緩やか上昇し、ＶＯＵＴ＝Ｖａに復帰するまでの間で、図４の参照符２６で示すように、ＶＯＵＴが瞬間的に上昇する。抵抗素子Ｒｆの抵抗値とコンデンサＣｆの容量とは、ＶＯＵＴの電圧値がグランドレベルからＶａに復帰する途中で、瞬間的に上昇したとしても、この瞬間的に上昇したＶＯＵＴの電圧値がＶａ以下となるように選ばれる。これによってＶＯＵＴが瞬間的に上昇しても、ＶＯＵＴ＜Ｖａとなるので、ＶＯＵＴがＶａを超えて大きくなってしまうことが抑制され、すなわちオーバーシュートを抑制することができる。
When time T1 elapses from time t0 and the ground fault state is resolved at time t2, charge starts to be accumulated in the capacitor Cf, and the voltage between both terminals of the capacitor Cf becomes the resistance value of the resistance element Rf and the capacitor It rises slowly according to the time constant determined by the capacity of Cf. For this reason, FB and VOUT also gradually rise from the ground level, and VOUT rises momentarily as indicated by
またレギュレータ装置１０では、入力電圧が立ち上がるときには、図１および２に示すレギュレータ装置１と同様に動作するので、入力電圧が立ち上がるときのオーバーシュートを抑制することができる。
Since the
図５は、本発明の実施のさらに他の形態のレギュレータ装置３０の構成を示す回路図である。レギュレータ装置３０は、スイッチングレギュレータであって、レギュレータ装置１０とは基本的に電圧変換部１６の構成のみが異なり、その他の構成は、レギュレータ装置１０と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。
FIG. 5 is a circuit diagram showing a configuration of a
レギュレータ装置３０は、入力部１１および出力部１２と、基準電圧生成部１３と、分圧電圧生成部１４と、ＲＣフィルタ回路部１５と、電圧変換部１６ａと、電圧調整部１７と、出力用のコンデンサ１８とを備えている。
The
電圧変換部１６ａは、出力トランジスタであるＰチャネルの電界効果型トランジスタ３１と、エラーアンプ２２と、スイッチング制御部３２と、ダイオードＤ１と、コイルＬ１とを備えている。電界効果型トランジスタ３１は、ＭＯＳ（Metal Oxide Semiconductor
）トランジスタによって実現されている。電界効果型トランジスタ３１のソースは、入力部１１に接続され、ドレインは、ダイオードＤ１のカソードと、コイルＬ１の一方の端子とに接続されている。ダイオードＤ１のアノードは、グランドに接続されている。コイルＬ１の他方の端子は、出力部１２に接続されている。
The
) Realized by a transistor. The source of the
エラーアンプ２２の出力端子２５は、スイッチング制御部３２に接続されている。スイッチング制御部３２は、エラーアンプ２２の出力端子２５から与えられる信号に応じて、電界効果型トランジスタ３１のゲートにスイッチング信号を与え、電界効果型トランジスタ３１をオンオフ制御する。これによって、入力電圧を、予め定める電圧値の出力電圧に変換することができる。
The
以上のようなレギュレータ装置３０は、レギュレータ装置１０とは電圧変換部１６の構成が異なるのみであって、前述した実施の形態と同様の効果を達成することができる。
The
図６は、本発明の実施のさらに他の形態のレギュレータ装置４０の構成を示す回路図である。レギュレータ装置４０は、シリーズレギュレータであって、図３に示すレギュレータ装置１０とは電圧調整部１７の構成のみが異なり、その他の構成はレギュレータ装置１０と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。レギュレータ装置４０の電圧調整部１７ａは、ＰチャネルのＭＯＳトランジスタＱ２によって形成されている。ＭＯＳトランジスタＱ２のソースは、基準入力端子２３に接続され、ドレインはグランドに接続され、ゲートは、フィードバック端子２４に接続されている。このような構成であっても、出力部１２が地絡した状態となって、ＶＯＵＴが低下したときには、コンデンサＣｆに蓄積された電荷が放出されて、前述したレギュレータ装置１０と同様に動作し、同様の効果を達成することができる。
FIG. 6 is a circuit diagram showing a configuration of a
本発明の実施のさらに他の形態のレギュレータ装置では、図５に示すレギュレータ装置３０において、このレギュレータ装置３０の電圧調整部１７に代えて、図６に示すレギュレータ装置４０の電圧調整部１７ａを備える構成としてもよい。このような構成であっても、出力部１２が地絡した状態となって、ＶＯＵＴが低下したときには、コンデンサＣｆに蓄積された電荷が放出されて、前述したレギュレータ装置３０と同様に動作し、同様の効果を達成することができる。
In the regulator device according to still another embodiment of the present invention, the
図７は、本発明の実施のさらに他の形態のレギュレータ装置５０の構成を示す回路図である。レギュレータ装置５０は、シリーズレギュレータであって、図３に示すレギュレータ装置１０とは電圧調整部１７の構成のみが異なり、その他の構成はレギュレータ装置１０と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。レギュレータ装置５０の電圧調整部１７ｂは、ダイオードＤ２によって形成されている。ダイオードＤ２のアノードは、基準入力端子２３に接続され、カソードは、フィードバック端子２４に接続されている。ただし、レギュレータ装置６０では、ＶＯＵＴがグランドレベルになった場合でも、ＶＲは以下の式（２）で定められる電圧までしか低下しない。
ＶＲ＝(ＶＲＥＦ・(Ｒ１//Ｒ２)＋Ｒｆ・ＶＦ)/(Ｒｆ＋Ｒ１//Ｒ２) …（２）
ただし、ＶＯＵＴ＝０のとき
FIG. 7 is a circuit diagram showing a configuration of a
VR = (VREF · (R1 // R2) + Rf · VF) / (Rf + R1 // R2) (2)
However, when VOUT = 0
式（２）において、ＶＲＥＦは、予め定める基準電圧であり、Ｒ１は抵抗素子Ｒ１の抵抗値であり、Ｒ２は抵抗素子Ｒ２の抵抗値であり、Ｒｆは抵抗素子Ｒｆの抵抗値であり、ＶＦはダイオードＤ２の立ち上がり電圧であり、Ｒ１//Ｒ２は、抵抗素子Ｒ１，Ｒ２によって形成される並列回路の合成抵抗を示す。ここで、抵抗素子Ｒ１，Ｒ２の抵抗値が抵抗素子Ｒｆの抵抗値と比較して大きいと、ＶＲが十分ににくくならず、オーバーシュートの抑制効果が低下するので、抵抗素子Ｒｆの抵抗値は、抵抗素子Ｒ１，Ｒ２の抵抗値よりも十分に大きな値とし、好ましくは１０倍以上大きな値とする。これによって、出力部１２が地絡した状態となってＶＯＵＴが低下したときには、レギュレータ装置６０においても、コンデンサＣｆに蓄積された電荷が放出されて、前述したレギュレータ装置１０と同様に動作し、同様の効果を達成することができる。ダイオードＤ２の順方向の降下電圧は、前述したバイポーラトランジスタＱ１のエミッタベース間の電圧ＶＢＥとほぼ等しいので、ＶＲは、図４に示す波形とほぼ等しくなる。
In Expression (2), VREF is a predetermined reference voltage, R1 is a resistance value of the resistance element R1, R2 is a resistance value of the resistance element R2, Rf is a resistance value of the resistance element Rf, and VF Is a rising voltage of the diode D2, and R1 // R2 indicates a combined resistance of the parallel circuit formed by the resistance elements R1 and R2. Here, if the resistance values of the resistance elements R1 and R2 are larger than the resistance value of the resistance element Rf, VR is not sufficiently difficult and the effect of suppressing overshooting is reduced, so that the resistance value of the resistance element Rf is The resistance value is sufficiently larger than the resistance values of the resistance elements R1 and R2, and preferably 10 times or more. As a result, when the
本発明の実施のさらに他の形態のレギュレータ装置では、図５に示すレギュレータ装置３０において、このレギュレータ装置３０の電圧調整部１７に代えて、図７に示すレギュレータ装置５０の電圧調整部１７ｂを備える構成としてもよい。このような構成であっても、出力部１２が地絡した状態となって、ＶＯＵＴが低下したときには、コンデンサＣｆに蓄積された電荷が放出されて、前述したレギュレータ装置３０と同様に動作し、同様の効果を達成することができる。
In a regulator device according to still another embodiment of the present invention, the
図８は、本発明の実施のさらに他の形態のレギュレータ装置６０の構成を示す回路図である。レギュレータ装置６０は、シリーズレギュレータであって、図３に示すレギュレータ装置１０とは分圧電圧生成部１４の構成のみが異なり、その他の構成はレギュレータ装置１０と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。レギュレータ装置６０の分圧電圧生成部１４ａは、第１の抵抗素子群である前述した抵抗素子Ｒ１，Ｒ２に加えて、第２の抵抗素子群である抵抗素子Ｒ３，Ｒ４を備えている。抵抗素子Ｒ３，Ｒ４は、出力部１２とグランドとの間で直列に接続されている。抵抗素子Ｒ３の一方の端子が出力部１２に接続され、他方の端子が抵抗素子Ｒ４の一方の端子に接続される。また抵抗素子Ｒ４の他方の端子がグランドに接続されている。抵抗素子Ｒ３，Ｒ４が出力電圧を分圧する分圧比は、分圧電圧生成部１４の抵抗素子Ｒ１，Ｒ２が出力電圧を分圧する分圧比とほぼ等しく、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値をそれぞれＲ１，Ｒ２，Ｒ３，Ｒ４とすると、Ｒ３／Ｒ４≒Ｒ１／Ｒ２に設定されている。より好ましくは、Ｒ３／Ｒ４＝Ｒ１／Ｒ２に設定する。
FIG. 8 is a circuit diagram showing a configuration of a
フィードバック端子２４は、抵抗素子Ｒ１，Ｒ２の接続部位に接続されているが、バイポーラトランジスタＱ１のベースは、フィードバック端子２４および抵抗素子Ｒ１，Ｒ２の接続部位には接続されず、抵抗素子Ｒ３，Ｒ４の接続部位に接続されている。このような構成であっても、出力部１２が地絡した状態となって、ＶＯＵＴが低下したときには、コンデンサＣｆに蓄積された電荷が放出されて、前述したレギュレータ装置１０と同様に動作し、同様の効果を達成することができる。
The
またレギュレータ装置１０では、抵抗素子Ｒ１，Ｒ２が、エラーアンプ２２に適切な帰還電流を流すための抵抗値に選ばれているので、これらの抵抗値を、バイポーラトランジスタＱ１を駆動するための電流を流すために適切な抵抗値に設定することができない場合があるが、レギュレータ装置６０では、抵抗素子Ｒ１，Ｒ２とは別に抵抗素子Ｒ３，Ｒ４を設けることによって、抵抗素子Ｒ３，Ｒ４の抵抗値を、バイポーラトランジスタＱ１を駆動するための電流を流すために適切な抵抗値に設定することができるようになり、より最適な設計を実現することができる。
In the
本発明の実施のさらに他の形態のレギュレータ装置では、図５に示すレギュレータ装置３０において、このレギュレータ装置３０の分圧電圧生成部１４に代えて、図８に示すレギュレータ装置５０の分圧電圧生成部１４ａを備える構成としてもよい。ここでフィードバック端子２４は、抵抗素子Ｒ１，Ｒ２の接続部位に接続されているが、バイポーラトランジスタＱ１のベースは、フィードバック端子２４および抵抗素子Ｒ１，Ｒ２の接続部位には接続されず、抵抗素子Ｒ３，Ｒ４の接続部位に接続されている。このような構成であっても、出力部１２が地絡した状態となって、ＶＯＵＴが低下したときには、コンデンサＣｆに蓄積された電荷が放出されて、前述したレギュレータ装置３０と同様に動作し、同様の効果を達成することができ、またレギュレータ装置６０のように、抵抗素子Ｒ３，Ｒ４の抵抗値を、バイポーラトランジスタＱ１を駆動するための電流を流すために適切な抵抗値に設定することができるようになり、より最適な設計を実現することができる。
In the regulator device according to still another embodiment of the present invention, in the
本発明の実施のさらに他の形態のレギュレータ装置では、前述した分圧電圧生成部１４ａを備えるレギュレータ装置において、バイポーラトランジスタＱ１を、ＰチャネルのＭＯＳトランジスタＱ２に代えて構成してもよく、ダイオードＤ２に代えて構成してもよい。バイポーラトランジスタＱ１を、ＰチャネルのＭＯＳトランジスタＱ２に代える場合には、ＭＯＳトランジスタＱ２のソースは、基準入力端子２３に接続され、ドレインはグランドに接続され、ゲートは、抵抗素子Ｒ３，Ｒ４の接続部位に接続される。また電圧調整部１７ｃのバイポーラトランジスタＱ１を、ダイオードＤ２に代える場合には、ダイオードＤ２のアノードは、基準入力端子２３に接続され、カソードは、抵抗素子Ｒ３，Ｒ４の接続部位に接続される。このような構成であっても、バイポーラトランジスタＱ１を用いる場合と同様の効果を達成することができる。
In a regulator device according to still another embodiment of the present invention, in the regulator device including the above-described divided
図９は、本発明の実施のさらに他の形態のレギュレータ装置７０の構成を示す回路図である。レギュレータ装置７０は、シリーズレギュレータであって、図８に示すレギュレータ装置６０とは電圧調整部１７の構成のみが異なり、その他の構成はレギュレータ装置６０と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。レギュレータ装置６０の電圧調整部１７ｃは、図８に示すレギュレータ装置６０の電圧調整部１７の構成に付加して、コンデンサＣ１を備えている。すなわち電圧調整部１７ｄは、バイポーラトランジスタＱ１と、コンデンサＣ１とを備えている。
FIG. 9 is a circuit diagram showing a configuration of a
コンデンサＣ１の一方の端子は出力部１２に接続され、他方の端子はバイポーラトランジスタＱ１のベースに接続されている。すなわちコンデンサＣ１は、抵抗素子Ｒ３に並列に接続されている。
One terminal of the capacitor C1 is connected to the
過電流またはハーフショートによって、出力電圧ＶＯＵＴが瞬時に低下するとバイポーラトランジスタＱ１のベースの電圧ＶＢは、コンデンサＣ１によって急激に引き下げられ、同時にエラーアンプの基準入力端子２３に与えられる電圧ＶＲも引き下げられる。
When the output voltage VOUT decreases instantaneously due to an overcurrent or a half short, the base voltage VB of the bipolar transistor Q1 is rapidly decreased by the capacitor C1, and at the same time, the voltage VR applied to the
図１０は、レギュレータ装置７０の出力部１２の出力電圧（ＶＯＵＴ）と、バイポーラトランジスタＱ１のベースに与えられる電圧（ＶＢ）と、エラーアンプ２２の基準入力端子２３に与えられる電圧（ＶＲ）とのそれぞれの波形を示す図である。ここでは、定常状態で動作しているときに、出力部１２が所定の時間Ｔ２の間、ハーフショートした状態となり、再び定常状態で動作する場合について示している。ここでレギュレータ装置７０の出力電圧の電圧値は、定常状態で５ボルト（Ｖ）であるとする。また定常状態におけるＶＢ（≒ＶＲＥＦ）が１．２５Ｖであり、バイポーラトランジスタＱ１のベースエミッタ電圧ＶＢＥを０．７Ｖとする。
10 shows the output voltage (VOUT) of the
時刻ｔ０では、定常状態であって、ＶＯＵＴ＝５Ｖとなり、ＶＢ＝ＶＲ＝１．２５Ｖとなっている。時刻ｔ１において、出力部１２がハーフショートするとＶＯＵＴが５Ｖとグランド（ＧＮＤ）レベルとの間の半分まで低下し、すなわちＶＯＵＴ＝２．５Ｖまで低下したとする。このときＶＢが−１．２５Ｖまで低下し、これに伴って、ＶＲが−１．２５＋０．７＝−０．５５Ｖまで低下して、ＶＢとＶＲとは、グランドレベル以下まで引き下げられる。
At time t0, the state is steady, VOUT = 5V, and VB = VR = 1.25V. It is assumed that when the
時刻ｔ０から時間Ｔ２が経過して、時刻ｔ２でハーフショートが解消されると、ＶＲはＲＣフィルタ回路部１５の時定数に応じて緩やかに上昇する。ＲＣフィルタ回路部１５の時定数は、抵抗素子Ｒｆの抵抗値をＲｆとし、コンデンサＣｆの容量をＣｆとするとＲｆ×Ｃｆである。またＶＢについても、抵抗素子Ｒ３，Ｒ４およびコンデンサＣ１から成る回路の時定数に応じて、時刻ｔ２から緩やかに上昇する。抵抗素子Ｒ３，Ｒ４およびコンデンサＣ１から成る回路の時定数は、抵抗素子Ｒ２の抵抗値をＲ２とし、抵抗素子Ｒ３の抵抗値をＲ３とし、コンデンサＣ１の容量をＣ１とすると、（Ｒ３//Ｒ４）×Ｃ１で表される。ここで、Ｒ３//Ｒ４は、抵抗素子Ｒ３，Ｒ４によって形成される並列回路の合成抵抗を示す。以上のような動作によって、時刻ｔ２からのＶＯＵＴの上昇も緩やかになり、これによってＶＯＵＴが定常状態の電圧に戻るまでに、図１０の参照符７１で示すように、ＶＯＵＴが瞬間的に上昇しても、ＶＯＵＴ＜５Ｖとなるので、ＶＯＵＴが５Ｖを超えて大きくなってしまうことが抑制され、すなわちオーバーシュートを抑制することができる。
When the time T2 elapses from the time t0 and the half short-circuit is eliminated at the time t2, VR gradually increases according to the time constant of the RC
前述した各実施の形態では、過電流または地絡の状態となることによって、出力電圧がグランドレベルまで低下した場合には、有効であるが、ハーフショートまたは瞬時の低下などによって、出力電圧がグランドレベルまで低下しない場合、たとえば定常状態における出力電圧の１／２程度しか低下しない場合には、有効であるとは言えないが、レギュレータ装置７０では、ハーフショートまたは瞬時の低下などによって、出力電圧がグランドレベルまで低下しない場合であっても、オーバーシュートを抑制することができる。
In each of the above-described embodiments, it is effective when the output voltage drops to the ground level due to an overcurrent or ground fault, but the output voltage is grounded due to a half short circuit or an instantaneous drop. If the voltage does not decrease to the level, for example, if it decreases only about ½ of the output voltage in the steady state, it cannot be said that it is effective. However, in the
本発明の実施のさらに他の形態のレギュレータ装置では、図５に示すレギュレータ装置３０において、このレギュレータ装置３０の電圧調整部１７に代えて、図１０に示すレギュレータ装置７０の電圧調整部１７ｃを備え、レギュレータ装置３０の分圧電圧生成部１４に代えて、図１０に示すレギュレータ装置７０の分圧電圧生成部１４ａを備える構成としてもよい。このような構成であっても、出力部１２が地絡した状態となって、ＶＯＵＴが低下したときには、コンデンサＣｆに蓄積された電荷が放出されて、前述したレギュレータ装置３０と同様に動作し、同様の効果を達成することができ、さらに図１０に示すレギュレータ装置１０と同様に、ハーフショートまたは瞬時の低下などによって、出力電圧がグランドレベルまで低下しない場合であっても、オーバーシュートを抑制することができる。
In the regulator device according to still another embodiment of the present invention, the
本発明の実施のさらに他の形態のレギュレータ装置では、前述の各実施の形態における電圧調整部１７ｄのバイポーラトランジスタＱ１を、ＰチャネルのＭＯＳトランジスタＱ２に代えて構成してもよく、ダイオードＤ２に代えて構成してもよい。電圧調整部１７ｃのバイポーラトランジスタＱ１を、ＰチャネルのＭＯＳトランジスタＱ２に代える場合には、ＭＯＳトランジスタＱ２のソースは、基準入力端子２３に接続され、ドレインはグランドに接続され、ゲートは、抵抗素子Ｒ３，Ｒ４の接続部位に接続される。また電圧調整部１７ｃのバイポーラトランジスタＱ１を、ダイオードＤ２に代える場合には、ダイオードＤ２のアノードは、基準入力端子２３に接続され、カソードは、抵抗素子Ｒ３，Ｒ４の接続部位に接続される。このような構成であっても、電圧調整部１７ｃと同様に動作して、同様の効果を達成することができる。
In the regulator device according to still another embodiment of the present invention, the bipolar transistor Q1 of the
図１１は、本発明の実施のさらに他の形態のレギュレータ装置８０の構成を示す回路図である。レギュレータ装置８０は、シリーズレギュレータであって、図３に示すレギュレータ装置１０とは電圧調整部１７の構成のみが異なり、その他の構成はレギュレータ装置１０と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。レギュレータ装置８０の電圧調整部１７ｄは、図３に示す電圧調整部１７の構成に加えて、位相補償用のコンデンサＣ２を備える構成である。
FIG. 11 is a circuit diagram showing a configuration of a
コンデンサＣ２の一方の端子は、出力部１２に接続され、他方の端子はフィードバック端子２４およびバイポーラトランジスタＱ１のベースに接続されている。またレギュレータ装置８０は、レギュレータ装置７０において、抵抗素子Ｒ３を抵抗素子Ｒ１と兼用し、抵抗素子Ｒ４を抵抗素子Ｒ２と兼用する構成である。したがって、基本的にレギュレータ装置８０は、抵抗素子Ｒ１，Ｒ２と、抵抗素子Ｒ３，Ｒ４とを別々に設けることによって生じる効果を除いて、レギュレータ装置７０と同様の効果を達成することができる。
One terminal of the capacitor C2 is connected to the
本発明の実施のさらに他の形態のレギュレータ装置では、図５に示すレギュレータ装置３０において、このレギュレータ装置３０の電圧調整部１７に代えて、図１１に示すレギュレータ装置８０の電圧調整部１７ｄを備える構成としてもよい。このような構成であっても、前述したレギュレータ装置７０と同様の効果を達成することができる。
In the regulator device according to still another embodiment of the present invention, the
本発明の実施のさらに他の形態のレギュレータ装置では、前述の各実施の形態における電圧調整部１７ｄのバイポーラトランジスタＱ１を、ＰチャネルのＭＯＳトランジスタＱ２に代えて構成してもよい。電圧調整部１７ｄのバイポーラトランジスタＱ１を、ＰチャネルのＭＯＳトランジスタＱ２に代える場合には、ＭＯＳトランジスタＱ２のソースは、基準入力端子２３に接続され、ドレインはグランドに接続され、ゲートは、抵抗素子Ｒ３，Ｒ４の接続部位に接続される。このような構成であっても、電圧調整部１７ｃと同様に動作して、同様の効果を達成することができる。
In a regulator device according to still another embodiment of the present invention, the bipolar transistor Q1 of the
図１２は、本発明の実施のさらに他の形態のレギュレータ装置９０の構成を示す回路図である。レギュレータ装置９０は、シリーズレギュレータであって、図９に示すレギュレータ装置７０とは電圧調整部１７ｃの構成のみが異なり、その他の構成はレギュレータ装置７０と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。レギュレータ装置９０の電圧調整部１７ｅは、図９に示すレギュレータ装置７０の電圧調整部１７ｃの構成に付加して、ダイオードＤ３を備えている。すなわち電圧調整部１７ｅは、抵抗素子Ｒ３，Ｒ４と、バイポーラトランジスタＱ１と、コンデンサＣ１と、ダイオードＤ３とを備えている。
FIG. 12 is a circuit diagram showing a configuration of a
ダイオードＤ３のアノードは、グランドに接続され、カソードは、バイポーラトランジスタＱ１のベースに接続されている。すなわちダイオードＤ３は、抵抗素子Ｒ４に並列に接続されている。前述した図９に示すレギュレータ装置７０では、コンデンサＣ１を備えているので、エラーアンプ２２の基準入力端子２３に与えられる電圧（ＶＲ）がグランドレベル以下に引き下げられる。基準入力端子２３に負電圧が入力されることが好ましくないエラーアンプ２２が用いられる場合には、電圧調整部１７ｅのようにダイオードＤ３を備える構成とする。これによって、過電流またはハーフショートによってＶＯＵＴが瞬時に低下し、バイポーラトランジスタＱ１のベースの電圧ＶＢが、コンデンサＣ１によって急激に引き下げられたときに、ダイオードＤ３によってバイポーラトランジスタＱ１のベースの電圧ＶＢが、ダイオードＤ３の立ち上がり電圧（−ＶＦ）にクランプされる。これによってエラーアンプ２２の基準入力端子２３は０Ｖ程度にクランプされ、エラーアンプ２２に負電圧が入力されてしまうことが抑制され、エラーアンプ２２の誤動作を抑制することができる。したがって、信頼性の向上されたレギュレータ装置が実現される。
The anode of the diode D3 is connected to the ground, and the cathode is connected to the base of the bipolar transistor Q1. That is, the diode D3 is connected in parallel to the resistance element R4. Since the
本発明の実施のさらに他の形態のレギュレータ装置では、図５に示すレギュレータ装置３０において、このレギュレータ装置３０の電圧調整部１７に代えて、図１２に示すレギュレータ装置９０の電圧調整部１７ｆを備え、レギュレータ装置３０の分圧電圧生成部１４に代えて、図１２に示すレギュレータ装置９０の分圧電圧生成部１４ａを備える構成としてもよい。このような構成であっても、前述したレギュレータ装置３０，９０と同様の効果を達成することができる。
In the regulator device according to still another embodiment of the present invention, the
本発明の実施のさらに他の形態のレギュレータ装置では、前述の各実施の形態における電圧調整部１７ｅのバイポーラトランジスタＱ１を、ＰチャネルのＭＯＳトランジスタＱ２に代えて構成してもよい。電圧調整部１７ｅのバイポーラトランジスタＱ１を、ＰチャネルのＭＯＳトランジスタＱ２に代える場合には、ＭＯＳトランジスタＱ２のソースは、基準入力端子２３に接続され、ドレインはグランドに接続され、ゲートは、抵抗素子Ｒ３，Ｒ４の接続部位に接続される。このような構成であっても、電圧調整部１７ｅと同様に動作して、同様の効果を達成することができる。
In a regulator device according to still another embodiment of the present invention, the bipolar transistor Q1 of the voltage adjustment unit 17e in each of the above embodiments may be configured in place of the P-channel MOS transistor Q2. When the bipolar transistor Q1 of the voltage adjusting unit 17e is replaced with a P-channel MOS transistor Q2, the source of the MOS transistor Q2 is connected to the
図１３は、本発明の実施のさらに他の形態のレギュレータ装置１００の構成を示す回路図である。レギュレータ装置１００は、シリーズレギュレータであって、図１１に示すレギュレータ装置８０とは電圧調整部１７ｆの構成のみが異なり、その他の構成はレギュレータ装置８０と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。レギュレータ装置１００の電圧調整部１７ｆは、図１１に示す電圧調整部１７ｄの構成に加えて、ダイオードＤ３を備える構成である。ダイオードＤ３のアノードは、グランドに接続され、カソードは、バイポーラトランジスタＱ１のベースに接続されている。すなわちダイオードＤ３は、抵抗素子Ｒ２に並列に接続されている。またレギュレータ装置１００は、レギュレータ装置９０において、抵抗素子Ｒ３を抵抗素子Ｒ１と兼用し、抵抗素子Ｒ４を抵抗素子Ｒ２と兼用する構成である。したがって、基本的にレギュレータ装置１００は、抵抗素子Ｒ１，Ｒ２と、抵抗素子Ｒ３，Ｒ４とを別々に設けることによって生じる効果を除いて、レギュレータ装置９０と同様の効果を達成することができる。
FIG. 13 is a circuit diagram showing a configuration of a
本発明の実施のさらに他の形態のレギュレータ装置では、図５に示すレギュレータ装置３０において、このレギュレータ装置３０の電圧調整部１７に代えて、図１３に示すレギュレータ装置１００の電圧調整部１７ｆを備える構成としてもよい。このような構成であっても、前述したレギュレータ装置１００と同様の効果を達成することができる。
In the regulator device according to still another embodiment of the present invention, the
本発明の実施のさらに他の形態のレギュレータ装置では、前述の各実施の形態における電圧調整部１７ｆのバイポーラトランジスタＱ１を、ＰチャネルのＭＯＳトランジスタＱ２に代えて構成してもよい。電圧調整部１７ｆのバイポーラトランジスタＱ１を、ＰチャネルのＭＯＳトランジスタＱ２に代える場合には、ＭＯＳトランジスタＱ２のソースは、基準入力端子２３に接続され、ドレインはグランドに接続され、ゲートは、抵抗素子Ｒ３，Ｒ４の接続部位に接続される。このような構成であっても、電圧調整部１７ｆと同様に動作して、同様の効果を達成することができる。
In the regulator device according to still another embodiment of the present invention, the bipolar transistor Q1 of the
図１４は、本発明の実施のさらに他の形態のレギュレータ装置１１０の構成を示す回路図である。レギュレータ装置１１０は、図３に示すレギュレータ装置１０と同様の回路構成であるが、基準電圧生成部１３と、分圧電圧生成部１４と、ＲＣフィルタ回路部１５の抵抗素子Ｒｆと、電圧変換部１６と、電圧調整部１７とが集積回路によって形成されている。このように集積化することによって、レギュレータ装置を小形化することができ、汎用性を向上させることができる。
FIG. 14 is a circuit diagram showing a configuration of a
図１５は、本発明の実施のさらに他の形態のレギュレータ装置１２０の構成を示す回路図である。レギュレータ装置１２０は、基本的には、図１３に示すレギュレータ装置１００に類似し、レギュレータ装置１００においてコンデンサＣ２の他方の端子と、エラーアンプ２２のフィードバック端子２４との間に抵抗素子Ｒ５が接続される構成である。抵抗素子Ｒ５によって、抵抗素子Ｒ１とは独立して、コンデンサＣ１の両端子間の電圧を調整することができ、またレギュレータ装置１００と同様の効果を達成することができる。
FIG. 15 is a circuit diagram showing a configuration of a
またレギュレータ装置１２０では、基準電圧生成部１３と、電圧変換部１６の電界効果型トランジスタ３１、スイッチング制御部３２およびエラーアンプ２２と、電圧調整部のバイポーラトランジスタＱ１およびダイオードＤ３とが集積回路によって形成されている。このように集積化することによって、レギュレータ装置を小形化することができ、汎用性を向上させることができる。
In the
また本発明の実施のさらに他の形態では、前述した各実施の形態のレギュレータ装置において、基準電圧生成部１３と、分圧電圧生成部１４と、ＲＣフィルタ回路部１５と、電圧変換部１６と、電圧調整部１７との少なくとも一部が集積回路によって形成される構成としてもよい。
In still another embodiment of the present invention, in the regulator device of each embodiment described above, the reference
図１６は、本発明に実施の一形態の電子機器１３０を示すブロック図である。電子機器１３０は、レギュレータ装置１３１と、レギュレータ装置１３１の出力電圧が印加されて動作する回路部１３２を含んで構成される。回路部１３２は、たとえばマイクロコンピュータなどである。レギュレータ装置３１１は、前述した各実施の形態のうちのいずれか１つによって構成されている。このような電子機器１３０では、レギュレータ装置１３１から出力される電圧のオーバーシュートが抑制されるので、レギュレータ装置１３１から出力される電圧が供給される回路部１３２において、安定した動作が確保され、信頼性が向上される。
FIG. 16 is a block diagram showing an
１０，３０，４０，５０，６０，７０，８０，９０，１００，１１０，１２０，１３１ レギュレータ装置
１１ 入力部
１２ 出力部
１３ 基準電圧生成部
１４ 分圧電圧生成部
１５ ＲＣフィルタ回路部
１６ 電圧変換部
１７ 電圧調整部
２１ バイポーラトランジスタ
２２ 誤差増幅器
２３ 基準入力端子
２４ フィードバック端子
３１ 電界効果型トランジスタ
３２ スイッチング制御部
１３０ 電子機器
Ｃ，Ｃ１，Ｃ２，Ｃｆ コンデンサ
Ｄ１，Ｄ２，Ｄ３，Ｄｆ コンデンサ
Ｑ１ バイポーラトランジスタ
Ｑ２ ＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒｆ 抵抗素子
10, 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 131
Claims (9)
前記入力部から入力される電圧に基づいて基準電圧を生成する基準電圧生成部と、
前記出力部の電圧を分圧した分圧電圧を生成する分圧電圧生成部と、
抵抗素子およびコンデンサを備え、前記基準電圧が前記コンデンサに与えられるＲＣフィルタ回路部と、
前記ＲＣフィルタ回路部の前記コンデンサの電圧、および分圧電圧生成部によって生成された分圧電圧が入力される誤差増幅器を備え、該誤差増幅器の出力に応じて、前記入力部から入力される電圧を予め定める電圧値を有する電圧に変換して、出力部に与える電圧変換部と、
前記出力部の電圧が低下したときに、前記ＲＣフィルタ回路部の前記コンデンサの電圧を低下させる電圧調整部とを備えていることを特徴とするレギュレータ装置。 A regulator device that includes an input unit and an output unit, converts a voltage value of a voltage input from the input unit, and outputs the voltage value from the output unit,
A reference voltage generation unit that generates a reference voltage based on a voltage input from the input unit;
A divided voltage generation unit that generates a divided voltage obtained by dividing the voltage of the output unit;
An RC filter circuit unit comprising a resistance element and a capacitor, wherein the reference voltage is applied to the capacitor;
An error amplifier to which the voltage of the capacitor of the RC filter circuit unit and the divided voltage generated by the divided voltage generation unit are input; and a voltage input from the input unit according to the output of the error amplifier Is converted into a voltage having a predetermined voltage value and given to the output unit, and
A regulator device comprising: a voltage adjusting unit that reduces the voltage of the capacitor of the RC filter circuit unit when the voltage of the output unit decreases.
前記電圧調整部は、前記出力部の電圧の低下に伴って前記分圧電圧が低下したときに、前記基準入力端子とグランドとを導通させるスイッチング素子によって形成されることを特徴とする請求項１に記載のレギュレータ装置。 The error amplifier includes a reference input terminal to which the predetermined reference voltage is applied, and a feedback terminal to which the divided voltage is applied,
2. The voltage adjusting unit is formed by a switching element that conducts the reference input terminal and a ground when the divided voltage decreases as the voltage of the output unit decreases. Regulator device according to 1.
前記誤差増幅器に与えられる分圧電圧と、前記スイッチング素子に与えられる分圧電圧とは、異なる抵抗素子群によって生成されることを特徴とする請求項２に記載のレギュレータ装置。 The divided voltage generation unit includes a first resistance element group in which a plurality of resistance elements are connected in series, and a second resistance element in which a plurality of resistance elements are connected in series and connected in parallel with the first resistance element group. A resistance element group,
3. The regulator device according to claim 2, wherein the divided voltage applied to the error amplifier and the divided voltage applied to the switching element are generated by different resistance element groups.
前記電圧調整部は、前記基準入力端子にアノードが接続され、カソードに前記分圧電圧が与えられるダイオードによって形成されていることを特徴とする請求項１に記載のレギュレータ装置。 The error amplifier includes a reference input terminal to which the predetermined reference voltage is applied, and a feedback terminal to which the divided voltage is applied,
The regulator device according to claim 1, wherein the voltage adjusting unit is formed by a diode having an anode connected to the reference input terminal and a divided voltage applied to a cathode.
前記誤差増幅器に与えられる分圧電圧と、前記ダイオードのカソードに与えられる分圧電圧とは、異なる抵抗素子群によって生成されることを特徴とする請求項４に記載のレギュレータ装置。 The divided voltage generation unit includes a first resistance element group in which a plurality of resistance elements are connected in series, and a second resistance element in which a plurality of resistance elements are connected in series and connected in parallel with the first resistance element group. A resistance element group,
5. The regulator device according to claim 4, wherein the divided voltage applied to the error amplifier and the divided voltage applied to the cathode of the diode are generated by different resistance element groups.
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