JP2010008954A

JP2010008954A - 液晶表示装置及び液晶表示方法

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Publication number: JP2010008954A
Application number: JP2008171443A
Authority: JP
Inventors: Mitsuo Okamoto; 光男岡本
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2008-06-30
Filing date: 2008-06-30
Publication date: 2010-01-14

Abstract

【課題】液晶表示パネルを表示駆動する液晶表示装置で、表示に備えた待機モード時の消費電力を極力低減させる。
【解決手段】液晶表示パネルのゲート電極群を駆動するゲートドライバ(11)と、液晶表示パネルのソース電極群を駆動するソースドライバ(12)と、表示クロックＣＬＫ及び同期信号を入力し、ゲートドライバ(11)及びソースドライバ(12)へそれぞれ基準駆動信号を生成して送信する液晶駆動信号生成部13Ａと、表示信号及び該表示信号に同期したクロックを入力し、表示信号に対応したゲート電極用及びソース電極用の各駆動信号を生成してゲートドライバ(11)及びソースドライバ(12)へ送信するシリアル通信制御部13Ｂと、液晶表示パネルでの表示を一時的に停止する待機状態で液晶駆動信号生成部13Ａへの表示クロックＣＬＫの入力を遮断するスイッチング回路13Ｃとを備える。
【選択図】図１

Description

本発明は、電源容量が制限される各種携帯電子機器等に好適な液晶表示装置及び液晶表示方法に関する。

待機電力の少ない液晶表示装置を提供する技術として、例えば液晶パネルのゲート（走査）線とソース（データ）線を駆動する各ドライバ回路に対し、タイミングコントローラが発振するタイミングパルス信号の供給を停止させるようにした技術が提案されている。（特許文献１）
この技術によれば、ゲートドライバ回路及びソースドライバ回路が、タイミングコントローラから動作の基準となるタイミングパルス信号が供給されないために一時的に停止し、これら各ドライバが内部で消費する電力を抑えることができるものである。
特開２００６−０１８１４９号公報

上記特許文献１に記載された技術では、タイミングコントローラが発振したタイミングパルス信号の各ドライバ回路への送達を停止することで、各ドライバ回路での電力消費を抑制するものとしている。その場合、タイミングパルス信号は一時的に不要となるものの、そのタイミングパルス信号を発振するタイミングコントローラ側の動作が停止することなく、タイミングコントローラでの電力消費は低減されない。

図５は、より一般的な液晶表示装置１０の回路構成を示す。この液晶表示装置１０は、ゲートドライバ１１、ソースドライバ１２、タイミングジェネレータ１３、及び電源制御部１４を主な構成要素とする。

ゲートドライバ１１は、駆動対象となる図示しない液晶表示パネルのゲート（走査）電極を駆動する。ソースドライバ１２は、同液晶表示パネルのソース（信号）電極を駆動する。タイミングジェネレータ１３は、外部から入力される表示クロックＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、シリアル通信用チップセレクト信号ＣＳ、シリアル通信用データ入力ＤＩ、シリアル通信用クロックＳＣＫに基づき、上記ゲートドライバ１１、ソースドライバ１２、及びタイミングジェネレータ１３にそれぞれ制御信号を送信する。

また、電源制御部１４は、内部に比較的低圧の電源を供給するロジック系電源部１４Ａと比較的高圧の電源を供給するアナログ系電源部１４Ｂとを備える。ロジック系電源部１４Ａは、外部化に入力される全回路の電源ＶＤＤを降圧して低電圧のロジック用の電源電圧ＶＣＣＩを生成し、タイミングジェネレータ１３に対して供給する。

一方のアナログ系電源部１４Ｂは、上記ゲートドライバ１１及びソースドライバ１２にそれぞれに電源電圧を供給して液晶表示パネルの表示駆動を行なわせる。しかして、液晶表示パネルの表示を停止しながら随時表示に備える待機（以下「スタンバイ」と称する）期間では、アナログ系電源部１４Ｂからゲートドライバ１１及びソースドライバ１２への電源電圧はＶＳＳ（ＧＮＤ）レベルで固定され、実質的に殆ど無視できる程度にまで消費電力が低下する。

ところで、タイミングジェネレータ１３では、スタンバイ期間が解除される際にシリアル通信でその制御信号を受付ける必要があるため、スタンバイ期間中も動作状態を維持しなくてはならず、上記電源制御部１４のロジック系電源部１４Ａ内のレギュレータで調圧された電源電圧ＶＣＣＩが供給され続ける。

上記タイミングジェネレータ１３内には、ゲートドライバ１１及びソースドライバ１２へ供給する液晶駆動信号を生成するために非常に多くのＦ／Ｆ（フリップフロップ）が作り込まれており、スタンバイ期間中はその出力が固定されている。しかしながら、スタンバイ期間であっても、タイミングジェネレータ１３には上記表示クロックＣＬＫが入力されており、当該表示クロックＣＬＫにより内部のＦ／Ｆは論理動作を行なうため、結果として多くのＦ／Ｆで電流を消費することとなる。

タイミングジェネレータ１３内のすべてのＦ／Ｆでスタンバイ期間に消費される電流値は数十［μＡ］にも達し、スタンバイ期間の電力消費の大きな一因となる。

加えて、スタンバイ期間には、上記ロジック系電源部１４Ａ内のレギュレータ自体が消費する電力を下げるべく、当該レギュレータの能力を落として駆動する。しかるにレギュレータの能力を落とし過ぎた場合には、上記Ｆ／Ｆで消費される電流によりレギュレータの出力電圧が降下してしまい、スタンバイ期間の解除ができなくなる事態を生じる可能性もある。

本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、後の表示に備えた待機モード時の消費電力を極力低減させることが可能な液晶表示装置及び液晶表示方法を提供することにある。

請求項１記載の発明は、液晶表示パネルを表示駆動する液晶表示装置であって、上記液晶表示パネルの走査電極群を駆動する走査駆動部と、上記液晶表示パネルの信号電極群を駆動する信号駆動部と、基準クロック及び同期信号を入力し、上記走査駆動部及び信号駆動部へそれぞれ基準駆動信号を生成して送信する第１の駆動信号生成部と、表示信号及び該表示信号に同期したクロックを入力し、表示信号に対応した走査電極用及び信号電極用の各駆動信号を生成して上記走査駆動部及び信号駆動部へ送信する第２の駆動信号生成部と、上記液晶表示パネルでの表示を一時的に停止する待機状態で上記第１の駆動信号生成部への基準クロックの入力を遮断するスイッチング部とを備えたことを特徴とする。

請求項２記載の発明は、上記請求項２記載の発明において、上記第２の駆動信号生成部は、上記待機状態に同期した制御信号を出力し、上記スイッチング部は、上記第２の駆動信号生成部が出力する、待機状態に同期した制御信号に基づいて上記第１の駆動信号生成部への基準クロックの入力を遮断することを特徴とする。

請求項３記載の発明は、上記液晶表示パネルの走査電極群を駆動する走査駆動部、上記液晶表示パネルの信号電極群を駆動する信号駆動部、基準クロック及び同期信号を入力し、上記走査駆動部及び信号駆動部へそれぞれ基準駆動信号を生成して送信する第１の駆動信号生成部、及び表示信号及び該表示信号に同期したクロックを入力し、表示信号に対応した走査電極用及び信号電極用の各駆動信号を生成して上記走査駆動部及び信号駆動部へ送信する第２の駆動信号生成部を備えた液晶表示回路による液晶表示方法であって、上記液晶表示パネルでの表示を一時的に停止する待機状態で上記第１の駆動信号生成部への基準クロックの入力を遮断するスイッチング工程を有したことを特徴とする。

本発明によれば、表示に備えた待機モード時の消費電力を極力低減させることが可能となる。

以下本発明の一実施形態に係る液晶表示装置について図面を参照して説明する。
なお、本実施形態に係る液晶表示装置全体の回路構成は、基本的には上記図５で説明した内容と同様であるため、同一部分には同一符号を用いるものとしてその図示と説明とを省略する。

図１は、タイミングジェネレータ１３内の構成を示すものである。同図に示す如く、タイミングジェネレータ１３は液晶駆動信号生成部１３Ａ、シリアル通信制御部１３Ｂ、及びスイッチング回路（ＳＷ）１３Ｃを有する。

液晶駆動信号生成部１３Ａは、スイッチング回路１３Ｃを介して表示クロックＣＬＫを入力する他、水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣとを直接入力し、上記低電圧のロジック用電源電圧ＶＣＣＩにより上記ゲートドライバ１１とソースドライバ１２へそれぞれ表示動作の基準となる駆動信号を生成して送信する。この液晶駆動信号生成部１３Ａ内は多数のＦ／Ｆを有し、後述するスタンバイ期間ではその出力が固定される。

シリアル通信制御部１３Ｂは、表示信号であるデータ入力ＤＩとチップセレクト信号ＣＳ、及びデータ入力ＤＩに同期したシリアル通信用クロックＳＣＫを入力し、上記低電圧のロジック用電源電圧ＶＣＣＩによりデータ入力ＤＩに対応したゲートドライバ１１、ソースドライバ１２、及び電源制御部１４への各駆動信号を生成して送信する。

また、電源制御部１４への駆動信号の一部、具体的にはスタンバイ（待機）状態で“Ｈ”レベルとなる駆動信号（後述する信号ＳＴＢＹＢＶＣＣ）が上記スイッチング回路１３Ｃに入力される。スイッチング回路１３Ｃは、この駆動信号に基づいて表示クロックＣＬＫの液晶駆動信号生成部１３Ａへの入力を断続する。

次に図２によりシリアル通信制御部１３Ｂの詳細な回路構成について説明する。
チップセレクト信号ＣＳ及びシリアル通信用クロックＳＣＫがクロック制御部２１に入力される。このクロック制御部２１は、チップセレクト信号ＣＳのレベルに応じてシリアル通信用クロックＳＣＫのシフトレジスタ２２への入力を制御する。

シフトレジスタ２２には直接表示信号である、例えば１２ビットのデータ入力ＤＩが入力され、クロック制御部２１を介して入力されるシリアル通信用クロックＳＣＫにより順次保持してシフトするもので、その保持内容はチップセレクト信号ＣＳの立ち上がりタイミングでファンクションレジスタ２３、タイミング作成レジスタ２４及びアドレスデコーダ２５に読出される。

ファンクションレジスタ２３及びタイミング作成レジスタ２４は共に２段構成を採っており、ファンクションレジスタ２３の保持内容はファンクションレジスタ２６に、タイミング作成レジスタ２４の保持内容はタイミング作成レジスタ２７にそれぞれ垂直同期信号ＶＳＹＮＣの立ち上がりタイミングに同期して読出される。

そして、ファンクションレジスタ２６及びタイミング作成レジスタ２７の保持する内容が上記ゲートドライバ１１、ソースドライバ１２、及び電源制御部１４に送出される。

上記ファンクションレジスタ２３及びタイミング作成レジスタ２４と、ファンクションレジスタ２６及びタイミング作成レジスタ２７とをそれぞれ、スタンバイ期間（モード）の制御信号を保持するレジスタとして機能する、モードレジスタ（ＭＯＤＥＲＥＧ）とも呼称するものとする。

次に上記実施形態の動作について説明する。
図３は、上記シリアル通信制御部１３Ｂ内のクロック制御部２１、シフトレジスタ２２におけるシリアル通信のタイミングを示すものである。上述した如くクロック制御部２１は図３（１）に示すチップセレクト信号ＣＳが“Ｌ”レベルとなっている間、図３（２）に示すシリアル通信用クロックＳＣＫを有効としてシフトレジスタ２２へ送出する。

シフトレジスタ２２では、図３（３）に示す１２ビット単位（Ｄ０〜Ｄ１１）のシリアルデータでなるデータ入力ＤＩを、クロックＳＣＫの立ち上がりタイミングで取込むもので、シフトレジスタ２２に取込んだシリアルデータは、チップセレクト信号ＣＳの立ち上がりタイミングｔ３１でファンクションレジスタ２３及びタイミング作成レジスタ２４に読出される。

なお、タイミングジェネレータ１３の液晶駆動信号生成部１３Ａ側はすべて表示クロックＣＬＫに同期して動作しており、フレーム単位で動作を制御するために、すべてのデータの実行はチップセレクト信号ＣＳの立ち上がりタイミング直後の垂直同期信号ＶＳＹＮＣに同期する。

図４は、チップセレクト信号ＣＳの立ち上がりタイミングｔ４１でスタンバイ期間が解除され、その後のタイミングｔ４２で再びスタンバイ期間が設定される間の動作を説明する。

図４（３）に示すモードレジスタ信号ＭＯＤＥＲＥＧは、第１段目のファンクションレジスタ２３及びタイミング作成レジスタ２４が保持する内容であり、図４（４）に示すスタンバイ信号ＳＴＢＹＢは、第２段のファンクションレジスタ２６及びタイミング作成レジスタ２７が保持する内容である。

スタンバイ信号ＳＴＢＹＢが“Ｈ”レベルである時にタイミングジェネレータ１３が動作し、液晶表示装置１０が表示対象である図示しない液晶表示パネルでの表示を行なわせるものとする。

シリアル通信によりスタンバイ期間の解除が転送され、チップセレクト信号ＣＳの立ち上がりタイミングｔ４１でモードレジスタ信号ＭＯＤＥＲＥＧが同期して“Ｈ”レベルとなる。直後の垂直同期信号ＶＳＹＮＣの立ち上がりでスタンバイ信号ＳＴＢＹＢが“Ｈ”レベルとなり、この時点でスタンバイ期間の解除が実行されたこととなり、以後データ入力ＤＩに応じて通常の液晶表示パネルでの表示動作が実行される。

その後、シリアル通信にて再度スタンバイ期間が設定されると、これもチップセレクト信号ＣＳの立ち上がりタイミングｔ４２でモードレジスタ信号ＭＯＤＥＲＥＧが同期して“Ｌ”レベルとなる。

モードレジスタ信号ＭＯＤＥＲＥＧとスタンバイ信号ＳＴＢＹＢとの論理オアをとった結果を図４（５）に示すように信号ＳＴＢＹＢＶＣＣとする。この信号ＳＴＢＹＢＶＣＣを上記図１のシリアル通信制御部１３Ｂから電源制御部１４へ送出する一方で、上記スイッチング回路１３Ｃにも供給することで、液晶駆動信号生成部１３Ａに入力する表示クロックＣＬＫの断続制御を実行する。

すなわち、上記図４でチップセレクト信号ＣＳのタイミング上がりタイミングｔ４１から、同チップセレクト信号ＣＳの立ち上がりタイミングｔ４２直後の垂直同期信号ＶＳＹＮＣが立ち上がるまでの間、換言すればスタンバイ期間が解除されてから再度スタンバイ期間が設定されるまでの間に、上記信号ＳＴＢＹＢＶＣＣが“Ｈ”レベルとなる。

そして、この信号ＳＴＢＹＢＶＣＣが“Ｈ”レベルである間のみ、これを入力するスイッチング回路１３Ｃでは液晶駆動信号生成部１３Ａへの表示クロックＣＬＫの入力を許可することで、スタンバイ期間での液晶駆動信号生成部１３Ａへの表示クロックＣＬＫの入力を確実に阻止することができる。

シリアル通信にてスタンバイ期間の解除が設定され、チップセレクト信号ＣＳの立ち上がりで上記モードレジスタ２３，２４に保持された時点で、タイミングジェネレータ１３に表示クロックＣＬＫが入力されると、この表示クロックＣＬＫにより次の垂直同期信号ＶＳＹＮＣの立ち上がりでスタンバイ期間の解除を実行することが可能となる。なお、上述したようにスタンバイ期間の解除には表示クロックＣＬＫと垂直同期信号ＶＳＹＮＣとが必要となる。

スタンバイ期間の解除設定後、再びシリアル通信にてスタンバイ期間を設定する場合には、垂直同期信号ＶＳＹＮＣの立ち上がりタイミングで該設定を実行した直後にスイッチング回路１３Ｃで表示クロックＣＬＫの液晶駆動信号生成部１３Ａへの入力を阻止することができ、液晶駆動信号生成部１３Ａ内に構成される多数のＦ／Ｆを無駄に動作させることがなく、無駄な電力消費を回避できる。

シリアル通信制御部１３Ｂから信号ＳＴＢＹＢＶＣＣを含む制御信号を受ける電源制御部１４のロジック系電源部１４Ａにおいても、信号ＳＴＢＹＢＶＣＣにより内部の図示しないレギュレータの動作を切換え、タイミングジェネレータ１３に供給する電源電圧ＶＣＣＩを通常の動作時より能力を低下させてスタンバイ期間に移行する。

以上に述べた如く本実施形態によれば、表示に備えたスタンバイ期間ではタイミングジェネレータ１３の液晶駆動信号生成部１３Ａへの表示クロックＣＬＫ入力を停止するため、液晶駆動信号生成部１３Ａ内部に設けられる多数のＦ／Ｆが、出力が固定されているにも拘わらず無駄に動作してしまうのを確実に回避することができるので、スタンバイ期間の液晶表示装置１０全体での消費電力を極力低減させることが可能となる。

また、上記実施形態では、タイミングジェネレータ１３内のシリアル通信制御部１３Ｂが電源制御部１４へ出力する制御信号中の一部、具体的にはスタンバイ期間の電源電圧ＶＣＣＩを制御するための信号ＳＴＢＹＢＶＣＣとし、これをスイッチング回路１３Ｃへも送出することにより、スイッチング回路１３Ｃで液晶駆動信号生成部１３Ａへの表示クロックＣＬＫの入力を断続制御させるものとした。

これにより、シリアル通信制御部１３Ｂへの制御信号とは別にスイッチング回路１３Ｃ専用の制御信号を生成する必要がなく、シリアル通信制御部１３Ｂでの制御動作をより簡略化することが可能となる。

なお、本発明は表示対象となる液晶表示パネルの構造、例えばＴＦＴ（薄膜トランジスタ）方式、ＳＴＮ（Ｓｕｐｅｒ−ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）方式等を限定するものではなく、各種液晶表示パネルに適用可能となる。

その他、本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上述した実施形態で実行される機能は可能な限り適宜組合わせて実施しても良い。上述した実施形態には種々の段階が含まれており、開示される複数の構成要件による適宜の組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、効果が得られるのであれば、この構成要件が削除された構成が発明として抽出され得る。

本発明の一実施形態に係る液晶表示装置のタイミングジェネレータ内の回路構成を示すブロック図。同実施形態に係る図１の特にシリアル通信制御部内の詳細な回路構成を示すブロック図。同実施形態に係る図２のクロック制御部及びシフトレジスタによるデータ入力の取込み動作を示すタイミングチャート。同実施形態に係る信号ＳＴＢＹＢＶＣＣの生成過程を示すタイミングチャート。一般的な液晶表示回路の構成を示すブロック図。

符号の説明

１０…液晶表示装置、１１…ゲートドライバ、１２…ソースドライバ、１３…タイミングジェネレータ（ＴＧ）、１３Ａ…液晶駆動信号生成部、１３Ｂ…シリアル通信制御部、１３Ｃ…スイッチング回路、１４…電源制御部、１４Ａ…ロジック系電源部、１４Ｂ…アナログ系電源部、２１…クロック制御部、２２…シフトレジスタ、２３…ファンクションレジスタ、２４…タイミング作成レジスタ、２５…アドレスデコーダ、２６…ファンクションレジスタ、２７…タイミング作成レジスタ。

Claims

液晶表示パネルを表示駆動する液晶表示装置であって、
上記液晶表示パネルの走査電極群を駆動する走査駆動部と、
上記液晶表示パネルの信号電極群を駆動する信号駆動部と、
基準クロック及び同期信号を入力し、上記走査駆動部及び信号駆動部へそれぞれ基準駆動信号を生成して送信する第１の駆動信号生成部と、
表示信号及び該表示信号に同期したクロックを入力し、表示信号に対応した走査電極用及び信号電極用の各駆動信号を生成して上記走査駆動部及び信号駆動部へ送信する第２の駆動信号生成部と、
上記液晶表示パネルでの表示を一時的に停止する待機状態で上記第１の駆動信号生成部への基準クロックの入力を遮断するスイッチング部と
を備えたことを特徴とする液晶表示装置。
上記第２の駆動信号生成部は、上記待機状態に同期した制御信号を出力し、
上記スイッチング部は、上記第２の駆動信号生成部が出力する、待機状態に同期した制御信号に基づいて上記第１の駆動信号生成部への基準クロックの入力を遮断する
ことを特徴とする請求項１記載の液晶表示装置。
上記液晶表示パネルの走査電極群を駆動する走査駆動部、上記液晶表示パネルの信号電極群を駆動する信号駆動部、基準クロック及び同期信号を入力し、上記走査駆動部及び信号駆動部へそれぞれ基準駆動信号を生成して送信する第１の駆動信号生成部、及び表示信号及び該表示信号に同期したクロックを入力し、表示信号に対応した走査電極用及び信号電極用の各駆動信号を生成して上記走査駆動部及び信号駆動部へ送信する第２の駆動信号生成部を備えた液晶表示回路による液晶表示方法であって、
上記液晶表示パネルでの表示を一時的に停止する待機状態で上記第１の駆動信号生成部への基準クロックの入力を遮断するスイッチング工程を有したことを特徴とする液晶表示方法。