JP2010000803A - 記録装置、半導体装置および記録ヘッド装置 - Google Patents

Abstract

【課題】プリンタ本体側制御部とインクカートリッジ側に設けられた不揮発性メモリとの間に、プリンタ本体側制御部から供給される命令に基づいて不揮発性メモリへのアクセスを制御するメモリアクセス制御部を設けることで、プリンタ本体側制御部側の処理を軽減する。
【解決手段】装置本体制御部２とメモリアクセス制御部３とはシリアルデータ通信によってデータの送受信を行なう。メモリアクセス制御部３は、各不揮発性メモリ４，５に格納されている各種の情報（インク残量，使用開始年月等）を読み出してメモリアクセス制御部３内のＲＡＭに格納する。装置本体制御部２は、ＲＡＭへのアクセス要求命令を発行することで、情報の読み出しならびに更新を行なう。プリンタの電源オフに際して、装置本体制御部２は情報の書き戻し命令を発行する。メモリアクセス制御部３は、ＲＡＭ内の情報を不揮発性メモリ４，５へ書き戻す。
【選択図】図１

Description

この発明は、記録材料収容カートリッジに不揮発性メモリを設け、この不揮発性メモリにカートリッジに関する各種データ（残量データ、使用開始日時データ、記録材料種別データ、製造管理データ等）を格納しておくことで、カートリッジ毎に使用状態等を管理できるようにした記録装置等に係り、詳しくは、記録装置本体側の制御部と不揮発性メモリとの間にインタフェース回路（メモリアクセス制御回路）を設けることで、不揮発性メモリへアクセスする際の制御部側の処理を軽減するようにした記録装置、ならびに、インタフェース用の半導体装置およびインタフェース用の半導体装置を備えた記録ヘッド装置に関するものである。

特許文献１には、インクカートリッジに不揮発性メモリを設け、この不揮発性メモリにインク残量に相当するデータを記憶しておくことで、インクカートリッジ毎にインク残量の管理を行なえるようにしたインクカートリッジおよび記録装置が記載されている。

特許文献２には、インクカートリッジに設けた不揮発性メモリに識別情報を記憶させておき、プリンタ本体側では不揮発性メモリから読み出したインクカートリッジの識別情報とインク残量とを対応付けて管理することで、同一の識別情報を有するインクカートリッジが再装着された際にインク残量の再検知を不要にしたインクジェットプリンタが記載されている。

特開昭６２−１８４８５６号公報（特許第２５９４９１２号公報） 特開平８−１９７７４８号公報

従来の記録装置等では、データの書き込みならびに読み出しをビットシリアルに行なういわゆるビットシーケンシャルアクセス型の不揮発性メモリを用いることで、プリンタ本体側の制御部と不揮発性メモリとの間の信号線数の削減を図っている。しかしながら、上記不揮発性メモリに対するアクセスはビットシリアルであるため、書き込み処理ならびに読み出し処理に時間がかかる。このため、プリンタ本体側の制御部（ＣＰＵ等）によって不揮発性メモリに対するアクセスを直接制御する構成とした場合、不揮発性メモリに対してアクセスを行なっている間は、制御部（ＣＰＵ等）は他の処理をすることができない。このため、印刷処理に遅れが生じたり、操作部からの操作入力に対する応答が遅れたりすることがある。

この発明はこのような課題を解決するためなされたもので、記録装置本体側の制御部と不揮発性メモリとの間にメモリアクセス制御部を設けることで、不揮発性メモリへアクセスする際の制御部側の処理を軽減できるようにした記録装置、ならびに、そのための半導体装置および記録ヘッド装置を提供することを目的とする。

前記課題を解決するためこの発明に係る記録装置は、記録装置本体側に設けられた装置本体制御部と記録材料収容カートリッジ側に設けられた不揮発性メモリとの間に、装置本体制御部から供給される命令に基づいて不揮発性メモリに対する書き込みならびに読み出しを制御するメモリアクセス制御部を設けたことを特徴とする。

この発明に係る記録装置は、メモリアクセス制御部を介して不揮発性メモリに対する書き込みならびに読み出しを行なう構成としたので、不揮発性メモリへアクセスする際の装置本体制御部側の処理を軽減できる。

なお、メモリアクセス制御部は、装置本体制御部とシリアルデータ通信を行なうシリアルデータ通信部と、このシリアルデータ通信部を介して装置本体制御部から供給された命令を解釈して実行する命令実行部と、不揮発性メモリの格納データを一時記憶するランダムアクセスメモリと、不揮発性メモリに対する書き込みならびに読み出しを行なう不揮発性メモリ書き込み読み出し制御部とを備える構成としてもよい。

シリアルデータ通信部を設け、装置本体制御部とメモリアクセス制御部との間のデータ通信をシリアルに行なう構成にすることで、装置本体制御部とメモリアクセス制御部との間の信号線数を少なくすることができる。

ランダムアクセスメモリを設け、このランダムアクセスメモリに不揮発性メモリから読み出したデータを全て格納しておき、装置本体制御部側からのデータ読み出し要求に対してランダムアクセスメモリに格納したデータを読み出して回答することで、データ読み出し要求に対して高速な応答ができる。

装置本体制御部は、データ書き込み要求を発生してランダムアクセスメモリ内のデータを更新した後に、不揮発性メモリに対する書き込み要求を発生して更新されたデータを不揮発性メモリに書き込ませることができる。よって、更新すべきデータが複数項目ある場合でも、１回の書き込み動作で不揮発性メモリに複数のデータを書き込ませることができる。

メモリアクセス制御部用の半導体装置（集積回路装置）を用いることで、記録装置の小型化を図ることができる。また、記録材料収容カートリッジの収納部を備えたキャリッジにメモリアクセス制御部を設けることが容易になる。

この発明に係る記録装置の全体構成を示すブロック構成図である。 不揮発性メモリの一具体例を示すブロック構成図である。 不揮発性メモリの格納情報を示す説明図である。 ブラック用インクカートリッジに設けられた不揮発性メモリに格納される情報の一例を示す説明図である。 カラー用インクカートリッジに設けられた不揮発性メモリに格納される情報の一例を示す説明図である。 メモリアクセス制御部の一具体例を示すブロック構成図である。 メモリアクセス制御部用集積回路の端子名（信号名）と機能を示す説明図である。 装置本体制御部から供給される各種の命令の説明図である。 受信制御部のブロック構成図である。 命令モード指定信号の切り替えタイミングを示す説明図である。 可変長命令の仕様ならびにそれに対する回答の仕様を示す説明図である。 制御レジスタ群の内容と機能を示す説明図である。 ＲＡＭの格納情報を示す説明図である。 送信制御部のブロック構成図である。 シリアル通信データの書式を示す説明図である。 この発明に係る記録装置を適用したインクジェットプリンタ装置の印刷機構部の構造を示す斜視図である。 キャリッジをホルダ部とヘッダ部に分解して示した斜視図である。 インクカートリッジの斜視図である。 不揮発性メモリ回路基板の構造を示す説明図である。 インクカートリッジの装着過程を示す説明図（その１）である。 インクカートリッジの装着過程を示す説明図（その２）である。 不揮発性メモリ基板と接点機構の接点構成部材との接触状態を示す説明図である。

以下、この発明の実施の形態を添付図面に基づいて説明する。

図１はこの発明に係る記録装置の全体構成を示すブロック構成図である。記録装置１は、記録装置本体側に設けられた装置本体制御部２と、インクカートリッジ装着部を備えたキャリッジに設けられたメモリアクセス制御部３と、ブラック用インクカートリッジに設けられた不揮発性メモリ４と、カラー用インクカートリッジに設けられた不揮発性メモリ５と、図示しない記録制御機構（用紙送り，キャリッジ移動，インク吐出等の制御機構）とからなる。各不揮発性メモリ４，５は、例えばＥＥＰＲＯＭ等の電気的に書き込み・読み出しが可能なものを用いている。図１では２個の不揮発性メモリ４，５を備えた構成を示したが、不揮発性メモリの個数は何個であっても構わない。

装置本体制御部２は、記録装置１の全体動作を制御するもので、マイクロコンピュータシステムを利用して構成している。装置本体制御部２とメモリアクセス制御部３との間は、シリアルデータ通信によって各種命令ならびにデータの送受を行なう構成としている。各不揮発性メモリ４，５は、データの書き込みならびに読み出しをビットシリアルに行なういわゆるビットシーケンシャルアクセス型のものを用いている。メモリアクセス制御部３は、各不揮発性メモリ４，５から読み出した各種データをメモリアクセス制御部３内のＲＡＭに格納している。

装置本体制御部２は、メモリアクセス制御部３内のＲＡＭに対する読み出し命令（コマンド）を発行することで各種データを読み出す。装置本体制御部２は、メモリアクセス制御部３内のＲＡＭに対する書き込み命令を発行することで各種データの書き込みを行なう。装置本体制御部２は、メモリアクセス制御部３に不揮発性メモリへの書き込み命令を発行することで、メモリアクセス制御部３内のＲＡＭに格納されているデータを各不揮発性メモリ４，５に記憶させる。

このようにこの発明に係る記録装置１は、装置本体制御部２と各不揮発性メモリ４，５との間にメモリアクセス制御部３を設け、メモリアクセス制御部３によって各不揮発性メモリ４，５に対する書き込みならびに読み出しを行なう構成としているので、装置本体制御部２が各不揮発性メモリ４，５を直接アクセスする必要がない。このため、装置本体制御部２の処理を軽減することができる。さらに、メモリアクセス制御部３は各不揮発性メモリ４，５に格納されているデータを読み出してＲＡＭに格納している。そして、装置本体制御部２側からの読み出し要求に対してＲＡＭに格納しているデータを読み出して回答するので、読み出し要求に対する回答を高速に行なうことができる。

図２は不揮発性メモリの一具体例を示すブロック構成図である。不揮発性メモリ４，５は、メモリセル４１と、リード／ライト制御部４２と、アドレスカウンタ４３とを備える。チップセレクト信号ＣＳがＬレベルである場合、アドレスカウンタ４３はリセット状態となり、アドレスカウンタ４３のカウント値は０となる。チップセレクト信号ＣＳがＨレベルである場合、アドレスカウンタ４３はクロック信号ＣＫに基づいてアップカウント動作を行なう。したがって、チップセレクト信号ＣＳをＨレベルに変化させた時点でアドレス０が設定され、クロック信号ＣＫを供給するたびにアドレスを歩進させることができる。リード／ライト制御部４２は、リード／ライト信号ＷＲがＬレベルである場合は、アドレスカウンタ４３によって指定されたアドレスのメモリセル４１に記憶されているデータ（１ビット）を読み出し、読み出したデータをデータ入出力端子ＩＯに出力する。リード／ライト制御部４２は、リード／ライト信号ＷＲがＨレベルである場合は、データ入出力端子ＩＯに供給されたデータ（１ビット）をアドレスカウンタ４３によって指定されたアドレスのメモリセル４１に書き込む。

図３は不揮発性メモリの格納情報を示す説明図である。本実施形態において、各不揮発性メモリ４，５は、２５６ビットの記憶容量を有するものを用いている。そして、各不揮発性メモリ４，５にそれぞれ３５項目の情報を格納している。各情報項目のビット長は可変長である。そして、不揮発性メモリ４，５には、可変長のデータがビットシリアルに格納される。これにより、限られた記憶容量内に多数の情報を格納できるようにしている。

図３に示す番号１〜９（情報番号０〜８，情報番号３５〜４３）の範囲に、インク残量に係るデータやインクカートリッジの使用開始年，月等のデータ、すなわちユーザ側でインクカートリッジを使用したことに伴った更新する必要のあるデータを格納するようにしている。これにより、インクカートリッジが実際に使用される状況では、不揮発性メモリ４，５の若番側アドレスに対してのみデータの書き込み（更新）を行なえばよいようにしている。したがって、記録装置１の使用が終了して記録装置１の電源をオフする際には、図３に示す番号１〜９（情報番号０〜８，情報番号３５〜４３）の範囲のデータを各不揮発性メモリ４，５に書き込むだけでよい。

ブラック用インクカートリッジに設けられた不揮発性メモリ４には、黒インク残量データ、使用開始年，月等のデータが格納されている。カラー用インクカートリッジに設けられた不揮発性メモリ５には、各インク色毎の残量データ、使用開始年，月等のデータが格納されている。

図３に示す番号１０〜３５（情報番号９〜３４，情報番号４４〜６９）の範囲には、ユーザ側でデータを更新する必要のない各種のデータが格納されている。具体的には、インクカートリッジのバージョンデータ、インクの種類データ、製造年データ、製造月データ、製造日データ、インクカートリッジのシリアルナンバーデータ、製造場所等に係るデータ、カートリッジのリサイクルに関するデータ等である。

図４はブラック用インクカートリッジに設けられた不揮発性メモリに格納される情報の一例を示す説明図である。図４において、符号４１０は書き換えデータが格納される第１の記憶領域、符号４２０は読み出し専用データが格納される第２の記憶領域である。第１の記憶領域４１０は、不揮発性メモリ４へのアクセス時に第２の記憶領域４２０よりも先にアクセスされるアドレスに配置している。

第１の記憶領域４１０に記憶される書き換えデータは、アクセスされる順からいえば、各記憶領域４１１，４１２に対してそれぞれ割り当てられた第１の黒インク残量データおよび第２の黒インク残量データである。黒インク残量データが２つの記憶領域４１１，４１２に割り当てられているのは、これらの領域に対して交互に書き換えを行なうためである。したがって、最後に書き換えられた黒インク残量データが記憶領域４１１に記憶されているデータであれば、記憶領域４１２に記憶されている黒インク残量データはその１回前のデータであり、次回の書き換えはこの記憶領域４１２に対して行なわれる。

第２の記憶領域４２０に記憶される読み出し専用データは、アクセスされる順からいえば、各記憶領域４２１〜４３０に対して割り当てられたインクカートリッジの開封時期データ（年）、インクカートリッジの開封時期データ（月）、インクカートリッジのバージョンデータ、顔料系または染料系などといったインクの種類データ、インクカートリッジの製造年データ、インクカートリッジの製造月データ、インクカートリッジの製造日データ、インクカートリッジの製造ラインデータ、インクカートリッジのシリアルナンバーデータ、インクカートリッジが新品であるかリサイクル品であるかを示すリサイクル有無データである。

図５はカラー用インクカートリッジに設けられた不揮発性メモリに格納される情報の一例を示す説明図である。図５において、符号５１０は書き換えデータが格納される第１の記憶領域、符号５５０は読み出し専用データが格納される第２の記憶領域である。第１の記憶領域５１０は、不揮発性メモリ５へのアクセス時に第２の記憶領域５５０よりも先にアクセスされるアドレスに配置している。

第１の記憶領域５１０に記憶される書き換えデータは、アクセスされる順からいえば、各記憶領域５１１〜５２０に対してそれぞれ割り当てられた第１のシアンインク残量データ、第２のシアンインク残量データ、第１のマゼンダインク残量データ、第２のマゼンダインク残量データ、第１のイエローインク残量データ、第２のイエローインク残量データ、第１のライトシアンインク残量データ、第２のライトシアンインク残量データ、第１のライトマゼンダインク残量データ、第２のライトマゼンダインク残量データである。各色のインク残量データが２つの記憶領域に割り当てられているのは、黒用のインクカートリッジと同様に、これらの領域に対して交互にデータの書き換えを行なうためである。

第２の記憶領域５５０に記憶される読み出し専用データは、アクセスされる順からいえば、各記憶領域５５１〜５６０に対して割り当てられたインクカートリッジの開封時期データ（年）、インクカートリッジの開封時期データ（月）、インクカートリッジのバージョンデータ、顔料系または染料系などといったインクの種類データ、インクカートリッジの製造年データ、インクカートリッジの製造月データ、インクカートリッジの製造日データ、インクカートリッジの製造ラインデータ、インクカートリッジのシリアルナンバーデータ、インクカートリッジが新品であるかリサイクル品であるかを示すリサイクル有無データである。これらのデータは、色にかかわらず共通であるため、各色間で共通のデータとして１種類のみ記憶される。

図６はメモリアクセス制御部の一具体例を示すブロック構成図である。メモリアクセス制御部３は、シリアルデータ通信部１１と、受信制御部１２と、送信制御部１３と、命令実行部１４と、モードレジスタ１５と、制御レジスタ群１６と、第１のＲＡＭ１７と、第２のＲＡＭ１８と、不揮発性メモリ書き込み読み出し制御部１９と、出力制御部２０と、有効ビット長データテーブル２１と、クロック生成部２２と、発振回路部２３と、リセット回路部２４と、テスト用制御部２５、情報−アドレス対応テーブル２６とからなる。

本実施の形態において、メモリアクセス制御部３はＣＭＯＳゲートアレーを用いて１チップの集積回路（半導体装置）として実現している。なお、メモリアクセス制御部３は、シリアル通信機能を内蔵した１チップマイクロコンピュータを利用して、プログラム制御によって構成するようにしてもよい。

図７はメモリアクセス制御部用集積回路の端子名（信号名）と機能を示す説明図である。ＲＸＤは装置本体制御部２から供給されるシリアルデータ信号の入力端子である。ＳＥＬは装置本体制御部２から供給される命令モード指定信号（コマンド選択信号）の入力端子である。ＴＸＤは装置本体制御部２へ供給するシリアルデータ信号の出力端子である。ＣＳ１は第１の不揮発性メモリの選択信号（チップイネーブル信号）の出力端子、ＣＳ２は第２の不揮発性メモリの選択信号（チップイネーブル信号）の出力端子である。ＩＯ１は第１の不揮発性メモリのデータ入出力端子、ＩＯ２は第２の不揮発性メモリのデータ入出力端子である。ＲＷ１は第１の不揮発性メモリの読み出し／書き込み信号の出力端子、ＲＷ２は第２の不揮発性メモリの読み出し／書き込み信号の出力端子である。ＣＫ１は第１の不揮発性メモリに対するクロック信号の出力端子、ＣＫ２は第２の不揮発性メモリに対するクロック信号の出力端子である。ＰＷ１は第１の不揮発性メモリに対する電源供給端子、ＰＷ２は第２の不揮発性メモリに対する電源供給端子である。ＯＳＣ１，ＯＳＣ２はセラミック発振子，水晶振動子等の接続端子である。ＲＳＴはイニシャルリセット信号の入力端子である。ＥＳは不揮発性メモリの書き込み時間を選択するための入力端子である。Ｍ１〜Ｍ４はモニタ出力を選択するためのテスト用信号の入力端子である。ＶＣＣ１は＋５ボルトの電源端子、ＶＣＣ２は＋３．３ボルトの電源端子、ＶＳＳはグランド（ＧＮＤ）端子である。

図７において、入出力の欄に示した記号の意味は次のとおりである。ＩＮは入力、ＯＵＴは出力、Ｔｒｉはトライステート側の出力である。初期値の欄は、このメモリアクセス制御部集積回路がイニシャルリセットされた状態おける論理レベルを示している。また、初期値欄の括弧内は、後述する不揮発性メモリアクセス許可設定レジスタにアクセス許可の設定がなされ、不揮発性メモリに対する各出力がアクティブ状態にされた直後の各出力端子のレベルを示している。なお、Ｈはハイレベル、Ｌはローレベル、ＨｉＺは高インピーダンス状態の略である。

図６に示すメモリアクセス制御部３と装置本体制御部２（図１参照）との間は３本の信号線で接続される。符号ＲＸＤは受信データ（装置本体制御部２側から送信されたデータ）、符号ＴＸＤは送信データ（装置本体制御部２側が受信するデータ）、符号ＳＥＬは装置本体制御部２側が送出した命令が固定長命令であるか可変長命令であるかを示す命令モード指定信号である。この命令モード指定信号ＳＥＬがＬレベルの場合は８ビット固定長命令を、Ｈレベルの場合は可変長命令を示している。

シリアルデータ通信の方式は、ＵＡＲＴ（ユニバーサル・アシンクロナス・レシーバ・トランスミッタ）方式を用いている。データ長は８ビット、スタートビット長は１ビット、ストップビット長は１ビット、パリティビットは無しである。データの転送順は、ＬＳＢ（最下位ビット）からＭＳＢ（最上位ビット）の順である。ボーレートは１２５ｋｂｐｓである。

シリアルデータ通信部１１内の受信部１１ａは、クロック生成部２２から供給される周波数２ＭＨｚのクロックＴＣＬＫに基づいて、０．５マイクロ秒の周期で受信データＲＸＤの論理レベルを監視している。これにより１ビットのデータに対して１６回のレベル検出を行なうようにしている。受信部１１ａは、受信データＲＸＤの論理レベルがＨレベルからＬレベルに変化したことに基づいてスタートビットを認識すると、そのスタートビット認識時点から８番目のクロックＴＣＬＫを起点にして以降１６クロック周期で受信データＲＸＤの論理レベルのサンプリングを繰り返す。これにより、各ビットのほぼ中央で受信データＲＸＤの論理レベルをサンプリングするようにしている。

受信部１１ａは、スタートビットを認識をした後に、次のクロックで受信データＲＸＤの論理レベルがＨレベルに戻っていた場合には、先に検出されたＬレベルをノイズとみなして、スタートビットの検出動作を再開する。また、受信部１１ａは、スタートビット認識時点から８番目のクロックＴＣＬＫでサンプリングされたスタートビットの論理レベルがＬレベルでなかった場合には、それ以降のデータサンプリングを中止して、スタートビットの検出動作を再開する。さらに、受信部１１ａは、ストップビットのサンプリングレベルがＨレベルでなかった場合には、それまでサンプリングしたデータを全て無効にする。これにより、送信側と受信側とでボーレートが相違している等の原因で正常でないデータを受信することがないようにしている。受信部１１ａはスタートビット、８ビットのデータ、ストップビットを全て正常に受信すると、受信したシリアル８ビットのデータをパラレルデータへ変換し、パラレル受信データＲＤとして受信制御部１２へ出力する。

シリアルデータ通信部１１内の送信部１１ｂは、送信制御部１３から供給されるパラレル送信データＴＤをシリアルデータに変換するとともに、スタートビット、ストップビットを付加して送信データＴＸＤを生成し、生成した送信データＴＸＤを所定のボーレートで送出する。

図８は装置本体制御部から供給される各種の命令の説明図である。図８（ａ）は命令モード指定信号ＳＥＬがＬレベルのときに装置本体制御部から供給される８ビット固定長の命令を示している。８ビット固定長の命令として、パワーオフ処理、初期化、モード設定の３種類の命令を用いている。パワーオフ処理命令は、記録装置１の電源オフに際して、各ＲＡＭ１７，１８に格納している各種データを各不揮発性メモリ４，５へ書き込むことと、書き込み終了後に不揮発性メモリ４，５に対する全出力を電源投入直後のリセット状態に初期化することを要求するものである。初期化命令は、メモリアクセス制御部３内の全回路を電源投入直後のリセット状態に初期化することを要求する命令である。モード設定命令は、命令モード指定信号ＳＥＬがＨレベルとなった際の動作モードを設定する命令である。モード設定命令は下位４ビットで動作モードが指定される。例えば、下位４ビットが００１０である場合には動作モード２の設定が要求されていることになる。

装置本体制御部２は、４ビットのモード情報を利用して、モード０からモード１５にわたる複数の動作モードを管理できるようにしている。例えば、モード０で記録装置の全体動作を共通に制御し、モード１で印刷データの制御を行なうようにしている。モード２でメモリアクセス制御部を介して各不揮発性メモリに対するアクセスを行なえるようにしている。モード３ではヘッドセンサ系の制御を行なうようにしている。そして、装置本体制御部２側から送信されたデータが複数の制御部（例えば、インク吐出制御部、キャリッジ移動制御部、用紙送り制御部等）に供給された場合であっても、動作モードを指定することで動作モードに合致する制御部のみが装置本体制御部２側から送信されたデータに基づいて動作を行なうようにしている。

本実施形態において、メモリアクセス制御部３は２個の不揮発性メモリ４，５へのアクセスを行なう構成としている。したがって、メモリアクセス制御部３を複数個設け、それぞれのメモリアクセス制御部３に異なる動作モードを割り当てることで、多数の不揮発性メモリに対してアクセスを行なうことが可能となる。例えば、シアン，ライトシアン，マゼンダ，ライトマゼンダ，イエロー，ブラック等の各インク色毎に独立したカートリッジとし、各カートリッジ毎に不揮発性メモリを備える構成とした場合でも、メモリアクセス制御部３を例えば３個用いることで、例えば６個の不揮発性メモリに対してアクセスを行なうことができる。このように動作モードを利用することで記録装置の構成を拡張することが容易となる。

図８（ｂ）は命令モード指定信号ＳＥＬがＨレベルのときに装置本体制御部から供給される可変長の命令を示してる。可変長の命令は、複数バイトで構成している。最初のバイトは、上位４ビットが動作モードを指定するデータ、下位４ビットがこの命令のバイト長を指定するデータである。メモリアクセス制御部３に対する命令では、動作モードとしてモード２（００１０）が原則として指定されることになる。下位４ビットのバイト長は、第２バイト目以降のバイト長を表すデータである（最初のバイトを除いて後続するバイト長を表すデータである）。

第２バイト目は、上位４ビットがコマンドを指定するデータ、下位４ビットがデータ長を指定するデータである。第２バイト目の上位４ビットが００００でデータの読み出しを要求するコマンドを、１０００でデータの書き込みを要求するコマンドを表す。第２バイト目の下位４ビットは、データの書き込みを要求するコマンドの際には、アドレスデータに後続して供給される書き込みデータのバイト長を指定するデータであり、データの読み出しを要求するコマンドの際には、読み出すデータのバイト長を指定するデータである。本実施の形態では、１回の書き込み要求命令で最大４バイトのデータを供給できるようにしている。

第３バイト目ならびに第４バイト目は、読み出しまたは書き込みを要求するアドレスを指定するデータである。ここでは、第３バイト目でアドレスの下位８ビットを、第４バイト目でアドレスの上位８ビットを指定する例を示している。これにより、最大１６ビットの広いアドレス範囲を指定できるようにしている。なお、本実施の形態ではデータの読み書きの対象となるアドレス範囲は８ビットのアドレスで指定可能であるため、アドレスデータの下位８ビットのみを使用するようにしている。ここで指定されるアドレスは、ＲＡＭならびに制御レジスタのアドレスである（不揮発性メモリのアドレスを指定するものではない）。

第５バイト目以降は書き込みデータを指定するためのものである。第５バイト目で指定されたデータはアドレスデータによって指定されたアドレスへ書き込まれることになり、第６バイト目以降の各データはアドレスデータによって指定されたアドレスを＋１ずつしたアドレスにそれぞれ書き込まれることになる。

図９は受信制御部のブロック構成図である。受信制御部１２は、シリアルデータ通信部１１から供給されるパラレル８ビットの受信データＲＤをラッチするデータラッチ回路１２ａ〜１２ｈを８組備えるとともに、命令モード指定信号ＳＥＬならびに受信データＲＤに基づいて受信データＲＤのデータラッチ回路への書き込みならびに命令実行部への転送を制御する転送制御部１２ｉを備える。

転送制御部１２ｉは、命令モード指定信号ＳＥＬがＬレベルである場合（８ビット固定長命令である場合）には、シリアルデータ通信部１１から供給された受信データＲＤを命令実行部１４へ供給する。

転送制御部１２ｉは、命令モード指定信号ＳＥＬがＨレベルである場合（可変長命令である場合）には、シリアルデータ通信部１１から供給された受信データＲＤを第１のデータラッチ回路１２ａに格納する。そして、転送制御部１２ｉは、第１のデータラッチ回路１２ａの格納したデータの下位４ビットに基づいて可変長命令の命令長を認識する。転送制御部１２ｉは、シリアルデータ通信部１１から順次供給される受信データを第２〜第８のデータラッチ回路１２ａ〜１２ｈへ順次格納する。転送制御部１２ｉは、命令長によって指定されたバイト分の受信データが各データラッチ回路に格納されたことを検出すると、各データラッチ回路に格納された一連のデータを命令実行部１４へ転送した後に、各データラッチ回路を初期化して、次の可変長命令の格納に備える。

転送制御部１２ｉは、命令長によって指定されるバイト数のデータが受信されるまで、次の受信データが供給されるのを待つ。転送制御部１２ｉは、命令長によって指定されるバイト数のデータが全て受信される前に、命令モード指定信号ＳＥＬがＬレベルになった場合には、各データラッチ回路に格納済のデータを全て初期化して、次の命令の受信に備える。これにより、装置本体制御部２は、可変長命令の送出途中であっても命令モード指定信号ＳＥＬをＬレベルに変化させることで、送出途中の可変長命令をキャンセルさせることができる。

図１０は命令モード指定信号の切り替えタイミングを示す説明図である。図１０（ａ）は受信データＲＸＤを、図１０（ｂ）は命令モード指定信号ＳＥＬを示している。装置本体制御部２は、ストップビットと次のスタートビットとの間で命令モード指定信号ＳＥＬの論理レベルを切り替える。

図９に示す転送制御部１２ｉは、命令長によって指定されるバイト数とデータ長によって指定されるバイト数とが整合していない場合には、命令長による指定を優先する。例えば、命令長によって５バイト分のデータが連続することが指定されているのに対して、データ長によってデータのバイト数が４バイトであると指定されている場合には、２バイト分のデータを第５，第６のデータラッチ回路１２ｅ，１２ｆへそれぞれ格納した時点で、一連の可変長命令の受信が完了したものと判断し、各データラッチ回路の格納したデータを命令実行部１４へ転送して、次の命令の格納に備える。

転送制御部１２ｉは、後述するモードレジスタが動作モード２に設定されている場合には、モードレジスタに設定されている動作モード２の指定を優先し、シリアルデータ通信部１１を介して供給された動作モード（第１のデータラッチ回路１２ａに格納された受信データの上位４ビットでの指定）が動作モード２以外の動作モードを指定している場合でも、動作モード２のコマンドとして（言い換えれば、メモリアクセス制御部に対するコマンドとして）受け付ける。

本実施形態では、データ長として１バイト，２バイト，４バイトの３種類を設定できるものとし、データ長を４ビットのデータで指定するようにしている。このため、上記３種類以外のデータ長を指定するデータを受信した場合には、データ長の指定は４バイトであるものとして処理するようにしている。具体的には、転送制御部１２ｉは、データ長として３バイトまたは５〜１５バイトが指定されたデータが供給された場合、データ長は４バイトであるものと判断する。

また、本実施形態において、各ＲＡＭ１７，１８ならびに制御レジスタ１６の各アドレスは８ビットで指定できる。このため、第３のデータラッチ回路１２ｃに格納された下位アドレスのみでアドレスの指定が可能である。したがって、第４のデータラッチ回路１２ｄに格納した上位アドレスのデータを命令実行部１４へ転送しない構成としてもよい。また、第４のデータラッチ回路１２ｄを設けない構成としてもよい。この場合、転送制御部１２ｉは、シリアルデータ通信部１１から供給される上位アドレスの受信データを破棄し、上位アドレスに続いて供給されるデータを第５のデータラッチ回路１２ｅへ格納する。

図６に示した命令実行部１４は、受信制御部１２から受信した命令が供給されると、その命令を解釈して実行する。命令実行部１４は、モードセット命令が供給された場合には、モードレジスタ１５にそのモードセット命令によって指定された動作モードのデータを書き込む。ここでは、モードレジスタ１５にメモリアクセス制御動作モードを示す４ビットのデータ００１０が書き込まれる。モードレジスタ１５に設定された動作モードＭＤは、受信制御部１２へ供給される。

命令実行部１４は、初期化命令が供給された場合には、リセット信号発生要求をリセット回路部２３へ供給して、リセット信号ＲＳを発生させる。これにより、メモリアクセス制御部３内の各回路部の初期化（リセット）がなされる。

命令実行部１４は、受信制御部１２から可変長命令が転送された場合には、その可変長命令の内容を解釈して、制御レジスタ群１６，第１のＲＡＭ１７，第２のＲＡＭ１８に対する書き込み・読み出し等の処理を行なう。

図１１は可変長命令の仕様ならびにそれに対する回答の仕様を示す説明図である。図１１において区分（ａ）に可変長命令（要求）の仕様を示している。可変長命令には、読み出し命令（ＲＥＡＤ）と書き込み命令（ＷＲＩＴＥ）とがある。モードには、動作モード２を指定する４ビット値（００１０）が設定される。命令長には、命令のバイト長が４ビットで指定される。コマンドの４ビット値が００００で読み出し命令を、１０００で書き込み命令を示す。データ長は、読み出しまたは書き込みを行なうデータのバイト数を指定する。このデータ長は、１バイト，２バイト，４バイトが設定できる。０，３，５〜１５バイトの設定は禁止している。アドレスは１６ビットであり、図８に示したように、下位８ビットと上位８ビットとに分けて指定される。本実施の形態では、下位８ビットのみを使用する。書き込み命令（ＷＲＩＴＥ）の場合、書き込むべきデータを８ビット（バイト）単位で設定する。

図１１中の区分（ｂ）に読み出し命令に対する回答の仕様を示している。モードには、動作モード２を指定する４ビット値（００１０）が設定される。データ長は、読み出し命令に基づいて回答するデータのバイト数を指定する。このデータ長は、１バイト，２バイト，４バイトが設定できる。０，３，５〜１５バイトの設定は禁止している。データには、回答するデータを８ビット（バイト）単位で設定する。

図１２は制御レジスタ群の内容と機能を示す説明図である。制御レジスタ群１６は複数のレジスタを備える。制御レジスタ群１６には、１６進表記で８０〜９２のアドレスを割り当てている。

アドレス８０（１６進表記）は不揮発性メモリアクセス許可設定レジスタであり、設定されるデータは２ビットである。各不揮発性メモリ毎（各カートリッジ毎）に１ビットを割り当てている。下位ビットで第１の不揮発性メモリに対してアクセスを許可するか否かを設定し、上位ビットで第２の不揮発性メモリに対してアクセスを許可するか否かを設定している。ビットの値が０の時は不揮発性メモリに対するアクセスが禁止される。この場合、出力制御部２０によって各端子は次にように設定される。電源供給端子ＰＷ１，ＰＷ２は不揮発性メモリに対して電源を供給しないオフ状態、チップセレクト信号出力端子ＣＳ１，ＣＳ２、クロック供給端子ＣＫ１，ＣＫ２、リード／ライト信号出力端子ＲＷ１，ＲＷ２、データ入出力端子ＩＯ１，ＩＯ２は全て高インピーダンス状態。ビットの値が１に設定された場合、出力制御部２０によって電源供給端子ＰＷ１，ＰＷ２は不揮発性メモリに対して電源を供給するオン状態に設定される。チップセレクト信号出力端子ＣＳ１，ＣＳ２、クロック供給端子ＣＫ１，ＣＫ２、リード／ライト信号出力端子ＲＷ１，ＲＷ２、データ入出力端子ＩＯ１，ＩＯ２は、不揮発性メモリ書き込み読み出し制御部１９によって制御可能な状態（アクティブ状態）となる。

アドレス８４（１６進表記）は不揮発性メモリ読み出し許可設定レジスタであり、設定されるデータは２ビットである。各不揮発性メモリ毎（各カートリッジ毎）に１ビットを割り当てている。下位ビットで第１の不揮発性メモリに対して読み出しを許可するか否かを設定し、上位ビットで第２の不揮発性メモリに対して読み出しを許可するか否かを設定する。ビットの値が０で読み出し不許可、ビットの値が１で読み出し許可としている。

アドレス８５（１６進表記）は不揮発性メモリ全エリア読み出し設定レジスタである。この不揮発性メモリ全エリア読み出し設定レジスタに対して任意のデータを書き込むことで（装置本体制御部２側から不揮発性メモリ全エリア読み出し設定レジスタのアドレスを指定した書き込み命令を発行することで）、不揮発性メモリ書き込み読み出し制御部１９を介して不揮発性メモリに格納されている全データを読み出すことができる。但し、事前に不揮発性メモリへのアクセスが許可される設定がされており、かつ、読み出しが許可される設定がされている必要がある。

アドレス８６（１６進表記）は、全エリア読み出し中であることを示す全エリア読み出しビジーフラグが格納される領域である。不揮発性メモリ書き込み読み出し制御部１９は、全エリア読み出し動作の開始に先立って全エリア読み出しビジーフラグを１にセットし、全エリア読み出し動作が終了した時点で全エリア読み出しビジーフラグを０にセットする。

アドレス８８（１６進表記）は、不揮発性メモリ全エリア書き込み許可設定レジスタであり、設定されるデータは２ビットである。各不揮発性メモリ毎（各カートリッジ毎）に１ビットを割り当てている。下位ビットで第１の不揮発性メモリに対して全エリア書き込みを許可するか否かを設定し、上位ビットで第２の不揮発性メモリに対して全エリア書き込みを許可するか否かを設定する。ビットの値が０で書き込み不許可、ビットの値が１で書き込み許可としている。

アドレス８９（１６進表記）は、不揮発性メモリ全エリア書き込み設定レジスタである。この不揮発性メモリ全エリア書き込み設定レジスタに任意のデータを書き込むことで、（不揮発性メモリ全エリア書き込み設定レジスタに対する書き込み動作がなされることで）、不揮発性メモリ書き込み読み出し制御部１９を介して不揮発性メモリの全エリアにデータを書き込むことができる。但し、事前に不揮発性メモリへのアクセスが許可される設定がされており、かつ、全エリア書き込みを許可する設定がなされている必要がある。

アドレス８Ａ（１６進表記）は、全エリア書き込み中であることを示す全エリア書き込みビジーフラグが格納される領域である。不揮発性メモリ書き込み読み出し制御部１９は、全エリア書き込み動作の開始に先立って全エリア書き込みビジーフラグを１にセットし、全エリア書き込み動作が終了した時点で全エリア書き込みビジーフラグを０にセットする。

アドレス８Ｃ（１６進表記）は、不揮発性メモリ限定書き込み許可設定レジスタであり、設定されるデータは２ビットである。各不揮発性メモリ毎（各カートリッジ毎）に１ビットを割り当てている。下位ビットで第１の不揮発性メモリに対して限定書き込みを許可するか否かを設定し、上位ビットで第２の不揮発性メモリに対して限定書き込みを許可するか否かを設定する。ビットの値が０で限定書き込み不許可、ビットの値が１で限定書き込み許可としている。

アドレス８Ｄ（１６進表記）は、不揮発性メモリ限定書き込み設定レジスタである。この不揮発性メモリ限定書き込み設定レジスタに任意のデータを書き込むことで、（不揮発性メモリ限定書き込み設定レジスタに対する書き込み動作がなされることで）、不揮発性メモリ書き込み読み出し制御部１９を介して不揮発性メモリの限定されたエリアにデータを書き込むことができる。但し、事前に不揮発性メモリへのアクセスが許可される設定がされており、かつ、限定書き込みを許可する設定がなされている必要がある。

アドレス８Ｅ（１６進表記）は、限定書き込み中であることを示す限定書き込みビジーフラグが格納される領域である。不揮発性メモリ書き込み読み出し制御部１９は、限定書き込み動作の開始に先立って限定書き込みビジーフラグを１にセットし、限定書き込み動作が終了した時点で限定書き込みビジーフラグを０にセットする。

アドレス９０（１６進表記）は、パワーオフ書き込み許可設定レジスタであり、設定されるデータは２ビットである。各不揮発性メモリ毎（各カートリッジ毎）に１ビットを割り当てている。下位ビットで第１の不揮発性メモリに対してパワーオフ書き込みを許可するか否かを設定し、上位ビットで第２の不揮発性メモリに対してパワーオフ書き込みを許可するか否かを設定する。ビットの値が０でパワーオフ書き込み不許可、ビットの値が１でパワーオフ書き込み許可としている。

アドレス９２（１６進表記）は、パワーオフ書き込み中であることを示すパワーオフ書き込みビジーフラグが格納される領域である。不揮発性メモリ書き込み読み出し制御部１９は、パワーオフ書き込み動作の開始に先立ってパワーオフ書き込みビジーフラグを１にセットし、パワーオフ書き込み動作が終了した時点でパワーオフ書き込みビジーフラグを０にセットする。また、不揮発性メモリ書き込み読み出し制御部１９は、パワーオフ書き込み動作が終了した時点で不揮発性メモリアクセス許可設定レジスタの内容を初期値（全ビット０）に設定する。

なお、パワーオフ書き込みは、図８（ａ）に示したパワーオフ処理命令に基づいて実行される。このパワーオフ書き込みでは、不揮発性メモリの先頭アドレスから予め設定した所定アドレスまでの限定されたアドレス範囲に亘ってデータの書き込みがなされる。

前述したように、不揮発性メモリの先頭アドレスから予め設定した所定アドレスまでの範囲に、例えばインク残量に係るデータ等の記録装置の使用状況に伴って更新する必要があるデータを格納するようにしている。また、所定アドレス以降にインクカートリッジの製造条件データ等のユーザ側で更新する必要がないデータを格納するようにしている。したがって、記録装置がユーザ側で使用されている場合には、不揮発性メモリの限定されたアドレス範囲に亘ってデータの更新がなされることになる。

図１３はＲＡＭの格納情報を示す説明図である。各ＲＡＭ１７，１８は８ビット×４０ワード構成のものを用いている。本実施の形態では、第１のＲＡＭ１７に１６進表記で００〜２７のアドレスを割り当て、第２のＲＡＭ１８に１６進表記で４０〜６７のアドレスを割り当てている。

第１のＲＡＭ１７は、ブラック用インクカートリッジに設けられた第１の不揮発性メモリ４に対応して設けられている。第１の不揮発性メモリ４に格納されている各種の情報（情報０〜情報３４）は、不揮発性メモリ書き込み読み出し部１９を介して読み出され、第１のＲＡＭ１７に格納される。

第２のＲＡＭ１８は、カラー用インクカートリッジに設けられた第２の不揮発性メモリ５に対応して設けられている。第２の不揮発性メモリ５に格納されている各種の情報（情報３５〜情報６９）は、不揮発性メモリ書き込み読み出し部１９に介して読み出され、第２のＲＡＭ１８に格納される。

図６に示した有効ビット長データテーブル２１には、不揮発性メモリに格納されている各情報の情報番号とデータビット数との関係が予め登録されている。また、この有効ビット長データテーブル２１には、制御レジスタ群１６内の各制御レジスタのアドレスと有効ビット長との対応データが予め登録されている。さらに、この有効ビット長データテーブル２１には、ＲＡＭ１７，１８のアドレスとそのアドレスに格納されるデータの有効ビット長との対応データが予め登録されている。

情報−アドレス対応テーブル２６には、各情報の情報番号とその情報が格納されるＲＡＭのアドレスとの対応関係が予め登録されている。

不揮発性メモリ書き込み読み出し制御部１９は、各不揮発性メモリ４，５から読み出したビット単位で可変長のデータを有効ビット長データテーブル２１を参照することで各情報番号毎に識別する。そして、不揮発性メモリ書き込み読み出し制御部１９は、情報番号毎に区分したデータのビット数が８ビットに満たない場合には、上位ビットに０を追加することで８ビットのデータとする。また、情報番号毎に区分したデータのビット数が９ビット以上である場合には、下位８ビットのデータと残りのデータとに区分し、残りのデータのビット数が８ビットに満たない場合には上位ビットに０を追加することで８ビットのデータとする。そして、不揮発性メモリ書き込み読み出し制御部１９は、情報−アドレス対応テーブルを参照して、８ビット単位に揃えた各情報を各ＲＡＭ１７，１８の所定のアドレスに書き込む。

不揮発性メモリ書き込み読み出し制御部１９は、各ＲＡＭ１７，１８に格納されている情報を各不揮発性メモリ４，５に書き戻す際には、読み出し時と逆の操作を行なうことでビット単位で可変長のシーケンシャルデータを生成する。

出力制御部２０は、各出力端子ＰＷ，ＣＳ，ＲＷ，ＣＫを駆動するトライステートバッファ回路と、ＩＯ端子に接続された双方向バッファ回路と、各トライステートバッファの出力状態を制御する回路と、不揮発性メモリ４，５に対するアクセス状態と後述するテストモードとで各バッファ回路の入力信号を切り替える出力信号切り替え回路等を備える。

電源供給端子ＰＷ１，ＰＷ２を駆動するトライステートバッファ回路は、電流駆動能力の大きいものを用いて構成している。そして、制御レジスタ群１６内のアクセス許可設定レジスタが不揮発性メモリへのアクセスを許可する状態に設定されると、電流駆動能力の大きいトライステートバッファ回路の出力をＨレベルに駆動することで、電源供給端子ＰＷ１，ＰＷ２から不揮発性メモリ４，５へ電源を供給するようにしている。

不揮発性メモリ書き込み読み出し制御部１９は、出力制御部２０を介して各端子ＣＳ，ＲＷ，ＣＫ，ＩＯを駆動することで、不揮発性メモリ４，５へアクセスする。不揮発性メモリ４，５から情報の読み出しを行なう場合、不揮発性メモリ書き込み読み出し制御部１９は、チップセレクト端子ＣＳをＬレベルからＨレベルに変化させることで不揮発性メモリ４，５を動作可能な状態にし、リード／ライト信号出力端子ＲＷをＬレベルに設定することで不揮発性メモリ４，５を読み出しモードに設定する。そして、不揮発性メモリ４，５のデータ出力が確定するのに要する時間が経過した後に、データ入出力端子ＩＯの論理レベルを取り込むことで不揮発性メモリ４，５の先頭アドレスのデータを読み取ると、クロック供給端子ＣＫへ不揮発性メモリのアドレスを歩進させるためのクロックを供給して、不揮発性メモリのアドレスを歩進させて次のアドレスのデータを読み取る。この動作を不揮発性メモリの最終アドレスに至るまで繰り返すことで、不揮発性メモリに格納されているデータを全て読み出す。

不揮発性メモリに対して情報の書き込みを行なう場合、不揮発性メモリ書き込み読み出し制御部１９は、チップセレクト端子ＣＳをＬレベルからＨレベルに変化させることで不揮発性メモリ４，５を動作可能な状態にし、リード／ライト信号出力端子ＲＷをＨレベルに設定することで不揮発性メモリ４，５を書き込みモードに設定する。そして、データ入出力端子ＩＯに書き込みデータ（ＨレベルまたはＬレベル）を出力させている状態で、クロック端子ＣＫをＬレベルからＨレベルに変化させる。不揮発性メモリ４，５は、クロック信号がＬレベルからＨレベルに変化した時点でデータを取り込んでメモリセルの先頭アドレスに格納する。次に不揮発性メモリ書き込み読み出し制御部１９は、クロック端子ＣＫをＨレベルからＬレベルに変化させることで、不揮発性メモリ４，５内のアドレスを歩進させる。そして、次のアドレスに格納すべきデータを出力させ、クロック端子ＣＫをＬレベルからＨレベルに変化させることで、次のアドレスへの書き込みを行なう。この動作を所定のアドレスに至るまで繰り返す。

なお、不揮発性メモリ書き込み読み出し制御部１９は、第１の不揮発性メモリに対して書き込み読み出しを行なう回路部と第２の不揮発性メモリに対して書き込み読み出しを行なう回路部とを備えており、２個の不揮発性メモリから情報を同時に読み出したり、情報を同時に書き戻すことができるようにしている。これにより、不揮発性メモリ４，５からの読み出し、ならびに、不揮発性メモリ４，５への書き込みを短時間で行なうことができる。

命令実行部１４は、受信制御部１２から可変長命令が供給されると、図８（ｂ）に示すコマンド（第２バイト目の上位４ビット）に基づいて書き込み要求であるか読み出し要求であるかを認識する。ここでは、４ビットからなるコマンドのデータが００００で読み出し要求、１０００で書き込み要求としている。命令実行部１４は、コマンドのデータが００００または１０００以外である場合には、一連の可変長命令を破棄し、次の命令が転送されるのを待つ。

命令実行部１４は、書き込み要求コマンドが供給された場合には、下位アドレスで指定されたアドレスに１番目のデータ（可変長命令の第５バイト目で指定されるデータ）を書き込む。２番目のデータが供給されている場合には、下位アドレスで指定されたアドレスに＋１したアドレスに２番目のデータ（可変長命令の第６バイト目で指定されるデータ）を書き込む。３番目ならびに４番目のデータが供給されている場合には、下位アドレスで指定されたアドレスに＋２，＋３したアドレスに３番目，４番目のデータ（可変長命令の第７バイト目，第８バイト目で指定されるデータ）をそれぞれ書き込む。

ここで命令実行部１４は、指定されたアドレスにデータを書き込む際に、有効ビット長データテーブル２１を参照してそのアドレスに格納するデータの有効ビット長を確認する。そして命令実行部１４は、装置本体制御部２側から供給されたデータの有効ビット長よりも上位ビットの値が１となっている場合には、有効ビット長よりも上位ビットの値を０に変更して、変更したデータを書き込む。例えば、アドレス８０（１６進表記）のアクセス許可設定レジスタに対して８ビットのデータ１１１１１１１１を書き込む命令が供給された場合、命令実行部１４は、有効ビット長データテーブル２１に基づいてアクセス許可設定レジスタの有効ビット長が２ビットであることを確認すると、有効ビット長を越えるビットの値を０に変更することで００００００１１にデータを生成し、生成したデータ００００００１１をアドレス８０（１６進表記）のアクセス許可設定レジスタに書き込む。

命令実行部１４は、読み出し要求コマンドが供給された場合には、図８（ｂ）に示すデータ長（第２バイト目の下位４ビット）に基づいて読み出し要求のバイト数を認識する。読み出し要求のバイト数が１バイトである場合、命令実行部１４は、下位アドレスで指定されたアドレスに基づいてそのアドレスに格納されているデータを読み出す。読み出し要求のバイト数が２バイトである場合、命令実行部１４は、下位アドレスで指定されたアドレスのデータとその次のアドレス（指定アドレス＋１）のデータを読み出す。読み出し要求のバイト数が４バイトである場合、命令実行部１４は、下位アドレスで指定されたアドレス、指定アドレス＋１，＋２，＋３の各アドレスからデータをそれぞれ読み出す。

命令実行部１４は、読み出したデータのバイト長のデータを送信制御部１３へ供給するとともに、実際に読み出したデータを送信制御部１３へ供給する。

図１４は送信制御部のブロック構成図である。送信制御部１３は、データラッチ回路１３ａ〜１３ｅを５組備えるとともに、転送制御部１３ｆを備える。転送制御部１３ｆは、第１のデータラッチ回路１３ａの上位４ビットに動作モード（００１０）、下位４ビットにデータ長（読み出したデータのバイト長）を格納させる。転送制御部１３ｆは、命令実行部１４から供給される第１〜第４の読み出しデータを第２〜第５のデータラッチ回路１３ａにそれぞれ格納させる。転送制御部１３ｆは、データ長のデータに基づいて所定数のデータが揃っていることを確認すると、各データラッチ回路１３ａ〜１３ｅに格納したデータをシリアルデータ通信部１１へ順次転送する。

図６に示したシリアルデータ通信部１１内の送信部１１ｂは、前述のように、送信制御部１３から順次転送されるパラレル送信データＴＤをシリアルデータへ変換して、装置本体制御部２側へ送出する。

図１５はシリアル通信データの書式を示す説明図である。図１５（ａ）は８ビット未満のデータを送信する場合のフォーマットを示している。図１５（イ）に示すように、不揮発性メモリに格納されている情報が５ビットである場合、シリアル通信されるデータは、図１５（ロ）に示すように、上位３ビットにダミーデータとして０が挿入されて、１バイト（８ビット）のデータとして送信される。このように、１バイトに満たないデータは下位に詰め、上位は０とされて送信される。

図１５（ｂ）は８ビットを越えるデータを送信する場合のフォーマットを示している。図１５（ハ）に示すように、不揮発性メモリに格納されている情報が１０ビットである場合、１０ビットのデータは図１５（ニ）に示すように２バイトのデータに分割されて送信される。具体的には、１０ビットのデータの下位８ビットが第１バイト目として先に送信される。次に、１０ビットのデータの上位２ビットを下位に詰め、さらに上位ビットにダミーデータとして０を挿入することで８ビット（１バイト）のデータへ変換し、変換して得たデータが第２バイト目として送信される。

図６に示すリセット回路部２４は、パワーオンリセット信号ＲＳＴの論理レベルがＬベルである場合に、リセット信号ＲＳを発生する。このリセット信号ＲＳに基づいてメモリアクセス制御部３内の各回路部の初期化（リセット）がなされる。また、このリセット回路部２４は、命令実行部１４からリセット信号発生要求が供給された場合にも、リセット信号ＲＳを発生する。したがって、装置本体制御部２は、図８（ａ）に示した初期化命令を送出することで、メモリアクセス制御部３内の各回路部を初期化することができる。

発振回路部２３は、水晶振動子，セラミック発振子Ｘ等を用いて周波数が例えば１６ＭＨｚの原クロック信号を発生する。クロック生成部２２は、原クロック信号を分周して周波数が例えば２ＭＨｚのクロック信号ＴＣＬＫを生成する。また、クロック生成部２２は、各不揮発性メモリ４，５のクロック信号ＣＫ１，ＣＫ２を生成する。なお、各不揮発性メモリ４，５のクロック信号ＣＫ１，ＣＫ２の周期は、クロック周期選択信号ＥＳの論理レベルに対応して２段階に切り替えできるようにしている。これにより、書き込み時間の異なる不揮発性メモリに対応できるようにしている。

出力制御部２０は、前述したように各不揮発性メモリ４，５に対する各信号入出力端子の状態を制御する。テスト用制御部２５は、このメモリアクセス制御部３の動作をテストするためのものである。４ビットのテスト用信号Ｍ１〜Ｍ４がすべてＬレベルに設定されると通常の動作状態となる。それ以外の条件が設定された場合はテストモードとなり、レジスタ，ＲＡＭ内のデータ等を含めて内部回路の動作状態を出力制御部２０を介して各端子ＰＷ，ＣＳ，ＲＷ，ＩＯ，ＣＫ等へ出力させることができる。これにより、内部回路の動作状態を容易に確認することができる。

次に、以上の構成における動作を説明する。装置本体制御部２は、命令モード指定信号ＳＥＬをＬレベルにした状態で、初期化命令を送出する。メモリアクセス制御部３は初期化命令を受信すると、全回路を電源投入時と同じ状態に初期化する。次に、装置本体制御部２はモード設定命令を送出して、メモリアクセス制御部３内のモードレジスタ１５に動作モード２を設定させる。その後、装置本体制御部２は、命令モード指定信号ＳＥＬをＨレベルにする。

メモリアクセス制御部３は、モードレジスタ１５に動作モード２が設定されたことによって、命令モード指定信号ＳＥＬがＨレベルになった以降は、装置本体制御部２側から供給される命令中の動作モードが２以外であっても、動作モード２の命令として受け付けることができる。

装置本体制御部２は、書き込み命令を順次発行することで、制御レジスタ群１６内の各制御レジスタの値を設定することで、メモリアクセス制御部３が各不揮発性メモリ４，５に対してアクセスできる状態とする。そして、装置本体制御部２は、全エリア読み出し制御レジスタのアドレスを指定した書き込み命令を発行する。これにより、不揮発性メモリ書き込み読み出し制御部１９は、各不揮発性メモリ４，５に格納されている各情報を読み出して、読み出した各情報を各ＲＡＭ１７，１８に格納する。

不揮発性メモリ４，５に格納されている各情報は情報毎にビット長が異なっている。不揮発性メモリ書き込み読み出し制御部１９は、図３に示した内容が登録されている有効ビットデータテーブル２１を参照することで各情報を区分する。不揮発性メモリ書き込み読み出し制御部１９は、８ビットの満たないデータは不足するビットに０を補足することで８ビットのデータに修正し、８ビットを越えるデータは２バイトのデータへ修正する。そして、不揮発性メモリ書き込み読み出し制御部１９は、８ビット単位に修正したデータを、図１３に示した内容が登録されている情報−アドレス対応テーブル２６を参照して、各ＲＡＭ１７，１８の所定のアドレスに格納する。これにより、第１の不揮発性メモリ４に格納されている全情報が第１のＲＡＭ１７に格納され、第２の不揮発性メモリ４に格納されている全情報が第２のＲＡＭ１８に格納される。

装置本体側制御部２は、各ＲＡＭ１７，１８のアドレスを指定して読み出し要求を発行することで、例えばインク残量に係るデータ，カートリッジの使用開始年月，インク種類に係るデータ等の各種の情報を得ることができる。また、装置本体側制御部２は、制御レジスタ群１６の内容を読み出すことで、現在の設定状態を確認することができる。

装置本体側制御部２は、印刷動作の実行に伴って使用したインク量を管理している。そして、装置本体側制御部２は、更新されたインク残量に係るデータを書き込む要求を発行することで、ＲＡＭ１７，１８内のインク残量に係るデータを更新させる。

装置本体側制御部２は、記録装置の電源をオフするのに先立って、命令モード指定信号ＳＥＬをＬレベルにした状態で、パワーオフ命令を送出する。メモリアクセス制御部３は、パワーオフ命令が供給されると、各ＲＡＭ１７，１８に格納されているデータを各不揮発性メモリ４，５に書き戻す。これにより、更新されたインク残量に係るデータが各不揮発性メモリ４，５に格納される。このパワーオフ命令に基づく各不揮発性メモリ４，５への書き戻し処理では、各不揮発性メモリ４，５の若番側アドレスに設定された情報（図３に示す番号１〜９、具体的にはインク残量データ等のユーザ側で更新する必要があるデータ）のみが対象となる。したがって、各不揮発性メモリ４，５への書き戻し処理を短時間で終了させることができるとともに、それ以外のデータを書き換えることがない。

なお、装置本体側制御部２側から図１２に示した限定書き込み許可レジスタに対して限定書き込みを許可する命令を書き込ませる命令を発行することで、各不揮発性メモリ４，５への書き戻し処理を行なわせることもできる。

図１６はこの発明に係る記録装置を適用したインクジェットプリンタ装置の印刷機構部の構造を示す斜視図である。図１６に示すインクジェットプリンタ装置の印刷機構部１００は、キャリッジ１０３がタイミングベルト１０１を介して駆動モータ１０２に接続され、キャリッジ１０３が記録用紙Ｐの紙幅方向へ往復動するように構成されている。キャリッジ１０３には、ブラック用インクカートリッジ格納部１０４ａとカラー用インクカートリッジ格納部１０４ｂとを備えたホルダ１０４が形成され、またキャリッジ１０３の下面には記録ヘッド１０５が設けられている。

図１７はキャリッジをホルダ部とヘッダ部に分解して示した斜視図である。記録ヘッド１０５に連通するインク供給針１０６，１０７は、装置の奥側（タイミングベルト１０１側）に位置するようにキャリッジ１０３の底面に垂直に植設されている。ホルダ１０４を形成する垂直壁のうち、インク供給針１０６，１０７の近傍側で対向する垂直壁１０８の上端には軸１０９，１１０により回動可能なレバー１１１，１１２が取付けられている。レバー１１１，１１２の自由端側に位置する壁１１３は、底辺部が垂直部１１３ａを有し、また上部領域が上方に拡開する斜面部１１３ｂとなるよう形成されている。

レバー１１１，１１２は、後述するインクカートリッジ１４０，１５０の上端の張出部１４６，１５６に係合する突起１１４，１１５が、それぞれのレバー１１１，１１２の本体に対してほぼ直角となるように軸１０９，１１０の近傍から延長して形成され、またホルダ１０４の斜面部１１３ｂに形成された釣部１１６，１１７に弾性的に係合するフック部１１８，１１９が形成されている。

そして各レバー１１１，１１２の裏面（インクカートリッジ１４０の蓋体１４３に対向する面）には、図２０および図２１に示すように、弾性部材１２０，１２１が設けられている。この弾性部材１２０，１２１は、各インクカートリッジ１４０，１５０が正規の位置にセットされた際に、各インクカートリッジ１４０，１５０の少なくともインク供給口１４４，１５４に対向する領域を弾圧する。

また、インク供給針１０６，１０７側に位置する垂直壁１０８には、上部が開放された窓１２２，１２３が形成されている。各窓１２２，１２３を形成する垂直壁１２２ａ，１２３ａおよび底面１２２ｂ，１２３ｂには、連続する溝１２２ｃ，１２３ｃが形成されている。そして、これらの溝１２２ｃ，１２３ｃに各接点機構１２４，１２５が挿入、固定されている。

記録ヘッド１０５は、略Ｌ字型に形成された基台１３２の水平部１３３を介してホルダ１０４の底面に固定されている。基台１３２の垂直壁１３４には、接点機構１２４，１２５と対向する領域に窓１３５，１３６が形成されていて、その前方側に回路基板１３０が保持されている。

回路基板１３０は、図１６に示すように、フレキシブルケーブル１３７を介して装置本体制御部２に接続されている。この回路基板１３０にメモリアクセス制御部３を構成するゲートアレイＩＣが実装されている。

図１８はインクカートリッジの斜視図である。図１８（ａ）はブラック用インクカートリッジ１４０を、図１８（ｂ）はカラー用インクカートリッジ１５０を示している。各インクカートリッジ１４０，１５０は、ほぼ直方体として形成された容器１４１，１５１内にインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体１４３，１５３で封止してなる。

容器１４１，１５１の底面であって、インクカートリッジ１４０，１５０が図１６に示したホルダ１０４の各インクカートリッジ収納部１４０ａ，１０４ｂに装着された際にインク供給針１０６，１０７に対向する位置に、インク供給口１４４，１４５が形成されている。また、インク供給口１４４，１４５側の垂直壁１４５，１５５の上端には、レバー１１１，１１２の突起１１４，１１５に係合する張出部１４６，１４５が一体的に形成されている。

ブラック用インクカートリッジ１４０の張出部１４６は、一端から他端まで連続体として形成されている。張出部１４６の下面と垂直壁１４５との間に三角形状のリブ１４７が形成されている。カラー用インクカートリッジ１５０の張出部１５６は、両側に位置するように個別に形成されている。張出部１５６の下面と垂直壁１５５との間に三角形状のリブ１５７が形成されている。符号１５９は、誤挿入防止用の凹部である。

垂直壁１４５，１５５には、インクカートリッジ１４０，１５０の幅方向の中心に位置するように凹部１４８，１５８が形成され、この凹部１４８，１５８が形成されに不揮発性メモリ回路基板１３１，１３１が装着されている。

図１９は不揮発性メモリ回路基板の構造を示す説明図である。図１９（ａ）は不揮発性メモリ回路基板１３１の表面側の構造を示す斜視図、図１９（ｂ）は不揮発性メモリ回路基板１３１の裏面側の構造を示す斜視図、図１９（ｃ）は電極のサイズを示す説明図、図１９（ｄ）は電極と接点との接触状態を示す平面図、図１９（ｅ）は電極と接点との接触状態を示す側面図である。

図１９（ａ）に示すように、不揮発性メモリ回路基板１３１の表面側には、接点機構２４の接点形成部材１２９ａ，１２９ｂと対向する位置に、インクカートリッジの挿入方向（図において上下方向）に２段に亘って複数の電極１６０（１６０−１，１６０−２）が配設されている。

図１９（ｂ）に示すように、不揮発性メモリ回路基板１３１の裏面側には、不揮発性メモリ４，５のＩＣチップ１６１が実装されている。ＩＣチップ１６１の各端子（図示しない）は、図示しない配線パターンならびにスルーホール等を介して各接点１６０にそれぞれ電気的に接続されている。不揮発性メモリ回路基板１３１上に実装された不揮発性メモリ４，５のＩＣチップ１６１を耐インク性材料によって被覆することで、ＩＣチップ１６１を保護するようにしてもよい。

図１９（ｃ）に示すように、サイズの小さな電極１６０−１は、高さＨ１が１．８ｍｍ、幅Ｗ１が１ｍｍである。サイズの大きな電極１６０−２は、高さＨ１が１．８ｍｍ、幅Ｗ１が３ｍｍである。ホルダ１０４に装着されたインクカートリッジ１４０，１５０に浮きが生じても、接点形成部材１２９ａ，１２９ｂとの接触が確実に行なえるように各電極１６０の高さを設定している。

インクカートリッジ１４０，１５０がホルダ１０４に装着された状態では、図１９（ｄ）および図１９（ｅ）に示すように、上段側の電極１６０−１に接点機構２４の上段側の接点形成部材１２９ａが接触し、下段側の電極１６０−１，１６０−２に接点機構２４の下段側の接点形成部材１２９ｂが接触する。

図１９（ｄ）に示すように、下段側の大きな電極１６０−２には、２本の接点構成部材１２９ｂ，１２９ｂが接触するようにしている。そして、これらの２本の接点構成部材１２９ｂ，１２９ｂ間の導通の有無を検出することによって、インクカートリッジの装着の有無を判定するようにしている。

なお、図１９中の符号１６０Ｔは、製造工程等でチェック用に使用する電極である。

不揮発性メモリ回路基板１３１には、少なくとも１つの貫通孔１３１ａや凹部（切り欠き部）１３１ｂを形成している。

図１８に示すように、インクカートリッジ１４０，１５０の垂直壁１４５，１５５には、不揮発性メモリ回路基板１３１の貫通孔１３１ａや凹部（切り欠き部）１３１ｂと協働して位置決めをなす突起１４５ａ，１４５ｂ，１５５ａ，１５５ｂを設けている。さらに、垂直壁１４５，１５５には、不揮発性メモリ回路基板１３１の側面に弾接するリブまたは爪などの張出部１４５ｃ，１４５ｄ，１５５ｃ，１５５ｄを設けている。

これにより、不揮発性メモリ回路基板１３１をインクカートリッジ１４０，１５０の垂直壁１４５，１５５に押し付けることで、位置決め用の突起１４５ａ，１４５ｂ，１５５ａ，１５５ｂによって不揮発性メモリ回路基板１３１の位置決めをするとともに、不揮発性メモリ回路基板１３１を各張出部１４５ｃ，１４５ｄ，１５５ｃ，１５５ｄに係合させて装着することができる。

図２０および図２１はインクカートリッジの装着過程を示す説明図である。図２０および図２１はブラック用インクカートリッジ１４０の装着過程を示している。図２０に示すように、レバー１１１をほぼ垂直な位置まで開いた状態で、インクカートリッジ１４０をホルダ１０４に挿入すると、インクカートリッジ１４０の一端側に設けられた張出部１４６がレバー１１１の突起１１４に受け止められ、インクカートリッジ１４０の他端側がホルダ１０４の斜面部１１３ｂに支持されて保持される。

この状態でレバー１１１を閉めると、図２１に示すように、突起１１４が下方に回動されて、インクカートリッジ１４０はほぼ挿入初期の姿勢を保ちながら下降し、インク供給口１４４がインク供給針１０６の先端に接触する。

レバー１１１をさらに回動させると、インクカートリッジ１４０は弾性部材１２０に介して押圧される。これによって、インク供給口１４４がインク供給針１０６に押し込まれる。そして、レバー１１１が最後まで押し込まれると、レバー１１１は弾性部材１２０を介してインクカートリッジ１４０をインク供給針１０６側へ常時弾圧した状態で、図１７に示した釣部１１６に固定される。

これにより、インクカートリッジ１４０は、そのインク供給口１４４をインク供給針１０６に係合した状態で一定圧で弾圧されることになる。よって、印刷中の振動，記録装置の移動などに伴う衝撃や振動に拘わりなく、インク供給口４４がインク供給針１０６に気密性を保持され、安定した係合状態を維持することができる。

図２２は不揮発性メモリ基板と接点機構の接点構成部材との接触状態を示す説明図である。図２２（ａ）はインクカートリッジ１４０のインク供給口１４４とホルダ１０４側のインク供給針１０６とが接触する前の状態、図２２（ｂ）はインク供給口１４４がインク供給針１０６に接触した状態、図２２（ｃ）はインク供給口１４４にインク供給針１０６が完全に入り込んだ状態（インクカートリッジ１４０が完全に装着された状態）を示している。

図２２（ｃ）に示すように、インクカートリッジ１４０が完全に装着された状態では、不揮発性メモリ基板１３１に設けられた各端子（図示しない）と接点機構１２４に設けられた各接点形成部材１２９ａ，１２９ｂとが全て接触した状態となる。各接点形成部材１２９ａ，１２９ｂのそれぞれ他方側の各接触部１２８ａ，１２８ｂは、メモリアクセス制御部３が実装された回路基板１３０に設けられた各端子（図示しない）に接触している。これにより、不揮発性メモリ基板１３１に設けられた各端子とメモリアクセス制御部３（図示しない）が実装された回路基板１３０の各端子とが、各接点形成部材１２９ａ，１２９ｂを介してそれぞれ電気的に接続される。

本実施の形態では、記録装置としてインクジェットプリンタ装置を例示したが、この発明に係る記録装置はトナーカートリッジを用いるレーザープリンタ装置にも適用することができる。また、この発明に係る記録装置は各種プリンタ装置だけでなく、カートリッジ交換型の記録機構を備えたファクシミリ装置や各種の端末装置にも適用することができる。さらに、本実施の形態では２個の不揮発性メモリを備えた構成について示したが、不揮発性メモリは１個であってもよい。また、メモリアクセス制御部は３個以上の不揮発性メモリに対して書き込み・読み出しを制御できる構成としてもよい。

（発明の効果）
以上説明したようにこの発明に係る記録装置は、メモリアクセス制御部を介して不揮発性メモリに対する書き込みならびに読み出しを行なう構成としたので、不揮発性メモリへアクセスする際の装置本体制御部側の処理を軽減できる。

なお、シリアルデータ通信部を設け、装置本体制御部とメモリアクセス制御部との間のデータ通信をシリアルに行なう構成にすることで、装置本体制御部とメモリアクセス制御部との間の信号線数を少なくすることができる。

また、ランダムアクセスメモリを設け、このランダムアクセスメモリに不揮発性メモリから読み出したデータを全て格納しておき、装置本体制御部側からのデータ読み出し要求に対してランダムアクセスメモリに格納したデータを読み出して回答する構成にすることで、データ読み出し要求に対して高速な応答ができる。

さらに、装置本体制御部は、データ書き込み要求を発生してランダムアクセスメモリ内のデータを更新した後に、不揮発性メモリに対する書き込み要求を発生して更新されたデータを不揮発性メモリに書き込ませることができる。よって、更新すべきデータが複数項目ある場合でも、１回の書き込み動作で不揮発性メモリに複数のデータを書き込ませることができる。

また、メモリアクセス制御部用の半導体装置（集積回路装置）を用いることで、記録装置の小型化を図ることができる。さらに、記録材料収容カートリッジの収納部を備えたキャリッジにメモリアクセス制御部を設けることが容易になる。

１ 記録装置、２ 装置本体制御部、３ メモリアクセス制御部、４，５不揮発性メモリ、１１ シリアルデータ通信部、１２ 受信制御部、１３ 送信制御部、１４ 命令実行部、１５ モードレジスタ、１６ 制御レジスタ群、１７，１８ ＲＡＭ、１９ 不揮発性メモリ書き込み読み出し制御部、２０ 出力制御部、２１ 有効ビット長データテーブル、２６ 情報−アドレス対応テーブル、１３０ メモリアクセス制御部が実装される回路基板、１３１ 不揮発性メモリ回路基板、１４０，１５０ インクカートリッジ。

Claims (4)

1. 記録装置本体側に設けられた装置本体制御部と記録材料収容カートリッジ側に設けられた不揮発性メモリとの間に、前記装置本体制御部から供給される命令に基づいて前記不揮発性メモリに対する書き込みならびに読み出しを制御するメモリアクセス制御部を設けたことを特徴とする記録装置。
2. 前記メモリアクセス制御部は、前記装置本体制御部とシリアルデータ通信を行なうシリアルデータ通信部と、このシリアルデータ通信部を介して前記装置本体制御部から供給された命令を解釈して実行する命令実行部と、前記不揮発性メモリに対する書き込みならびに読み出しを行なう不揮発性メモリ書き込み読み出し制御部と、前記不揮発性メモリから読み出されたデータを一時記憶するためのランダムアクセスメモリとを備え、
   前記装置本体制御部は、前記不揮発性メモリに格納されているデータを前記ランダムアクセスメモリに転送させ、ランダムアクセスメモリに格納されたデータを参照して各種の処理を行なって前記ランダムアクセスメモリに格納されているデータを更新させた後に、前記ランダムアクセスメモリに格納されているデータを前記不揮発性メモリに転送させることを特徴とする請求項１記載の記録装置。
3. 装置本体制御部から供給される命令に基づいて不揮発性メモリに対する書き込みならびに読み出しを制御するメモリアクセス制御部を半導体基板上に形成したことを特徴とする半導体装置。
4. 不揮発性メモリを備えた記録材料収容カートリッジの収納部を備えたキャリッジに、記録装置本体側の制御部から供給される命令に基づいて前記記録装置本体側の制御部と前記不揮発性メモリとの間のデータ送受を制御するメモリアクセス制御部を設けたことを特徴とする記録ヘッド装置。

Images