JP2009545862A - Two-surface cooling integrated transistor module and manufacturing method thereof - Google Patents

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フェアチャイルド・セミコンダクター・コーポレーション
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Abstract

間隔を空けて設けられた第１及び第２のパッド、当該第１パッドと当該第２パッドとの間に設けられた１以上の共通ソース−ドレインリード及び当該第２のパッドの外側に設けられた１以上のドレインリードを有するリードフレームを含む集積化トランジスタモジュールである。第１及び第２のトランジスタは、当該第１及び第２のパッドに各々フリップチップ取り付けされる。ここにおいて、当該第２のトランジスタのソースは、当該１以上の共通ソース−ドレインリードに電気的に接続されている。第１のクリップは、当該第１のトランジスタのドレインに取り付けられかつ当該１以上の共通ソース−ドレインリードに接続されている。第２のクリップは当該第２のトランジスタに取り付けられ、かつ当該第２のパッドの外側に配された当該１以上のドレインリードに電気的に接続されている。モールディング材は、当該リードフレーム、当該トランジスタ及び当該クリップをカプセル化してモジュールを形成する。当該リードフレームパッド群を隔離すること及び露出してモールディング材に覆われていないクリップがあることによって、モジュールの２面冷却が行われる。  First and second pads provided at intervals, one or more common source-drain leads provided between the first pad and the second pad, and provided outside the second pad. An integrated transistor module including a lead frame having one or more drain leads. The first and second transistors are flip-chip attached to the first and second pads, respectively. Here, the source of the second transistor is electrically connected to the one or more common source-drain leads. The first clip is attached to the drain of the first transistor and connected to the one or more common source-drain leads. The second clip is attached to the second transistor and is electrically connected to the one or more drain leads disposed outside the second pad. The molding material encapsulates the lead frame, the transistor, and the clip to form a module. Two-sided cooling of the module is performed by isolating the lead frame pad group and by having a clip that is exposed and not covered by the molding material.

Description

本願は、米国仮特許出願番号第60/802,181号（出願日２００６年５月１９日）の利益を主張し、当該仮特許出願の内容は参照することで本明細書に含まれている。米国仮特許出願番号60/916,994号（出願日２００７年５月９日）の利益も主張し、当該仮特許出願の内容は参照することで本明細書に含まれている。「Flip Chip MLP Folded Heat Sink」と題し、代理人整理番号第3021711号（17732.62860.00）である関連する出願についても参照される。   This application claims the benefit of US Provisional Patent Application No. 60 / 802,181 (filing date May 19, 2006), the contents of which are hereby incorporated by reference. It also claims the benefit of US Provisional Patent Application No. 60 / 916,994 (filing date May 9, 2007), the contents of which are hereby incorporated by reference. Reference is also made to the related application entitled "Flip Chip MLP Folded Heat Sink", which is attorney docket number 3021711 (17732.62860.00).

本発明は、全体として半導体デバイスに関し、特に、同期バックコンバータの様な他のデバイスのためのビルディングブロックとして使用するのに適した２面冷却集積化トランジスタモジュール及びその製造方法に関する。   The present invention relates generally to semiconductor devices, and more particularly to a two-side cooled integrated transistor module suitable for use as a building block for other devices such as synchronous buck converters and a method for manufacturing the same.

同期バックコンバータは、携帯電話、携帯コンピュータ、デジタルカメラ、ルータ及び他の携帯電子デバイスの電源として使用されている。同期バックコンバータは、直流電流電圧のレベルを変化させて、プログラム可能なグリッドアレイ集積回路、マイクロプロセッサ、デジタル信号処理集積回路及び他の集積回路の電力を、バッテリーの出力を安定させ、ノイズをフィルタリングしかつリップルを減少させつつ供給する。これらのデバイスは、広帯域データ通信、電気通信、ポイントオブロード（point-of-load）及びコンピュータ関連の用途において高電流多相電力を供給するためにも使用される。   Synchronous buck converters are used as a power source for cellular phones, portable computers, digital cameras, routers and other portable electronic devices. Synchronous buck converters vary the level of DC current voltage to stabilize the power of programmable grid array integrated circuits, microprocessors, digital signal processing integrated circuits and other integrated circuits, stabilize the battery output and filter noise In addition, supply while reducing the ripple. These devices are also used to provide high current multiphase power in broadband data communications, telecommunications, point-of-load and computer related applications.

図１は、従来の同期バックコンバータのブロック図を示している。コンバータは、ハイ側ＦＥＴＱ１及びロー側ＦＥＴＱ２を有していて、これらはＰＷＭＩＣ上のコントローラによって制御される。Ｑ１及びＱ２デバイスはディスクリートなデバイスとして構成される。このことは、ＰＣＢ基板上においてハイ側ＦＥＴドレインがロー側ＦＥＴソースに接続されていることによって発生する寄生インダクタンスを減少させるための最適なレイアウトを必要とする。米国特許出願公報第2005/0285238 A1号（公開日２００５年１２月２９日、発明者joshi他）は、ロー側ランド及びハイ側ランドを画定するリードフレームを含む集積化トランジスタモジュールを開示している。ロー側トランジスタは、自身のドレインがロー側ランドに電気的に接続されると共にロー側ランドに設けられる。ハイ側トランジスタは、自身のソースがハイ側ランドに電気的に接続されると共にハイ側ランドに設けられる。リードフレームの段付き部分はロー及びハイ側ランドに電気的に接続しており、従って、ロー側トランジスタのドレインとハイ側トランジスタのソースも電気的に接続している。   FIG. 1 shows a block diagram of a conventional synchronous buck converter. The converter has a high-side FET Q1 and a low-side FET Q2, which are controlled by a controller on the PWMIC. The Q1 and Q2 devices are configured as discrete devices. This requires an optimal layout to reduce the parasitic inductance generated by the high-side FET drain connected to the low-side FET source on the PCB substrate. US Patent Application Publication No. 2005/0285238 A1 (published December 29, 2005, inventor joshi et al.) Discloses an integrated transistor module including a lead frame defining a low side land and a high side land. . The low-side transistor has its drain electrically connected to the low-side land and is provided on the low-side land. The high-side transistor has its own source electrically connected to the high-side land and is provided on the high-side land. The stepped portion of the lead frame is electrically connected to the low and high side lands, and thus the drain of the low side transistor and the source of the high side transistor are also electrically connected.

上記した特許公報の集積化トランジスタモジュールは、意図されている用途に有用であるが、その中のいくつかの特徴は改良され得る。ピンアウト（pin-out）に関するパッケージアラインメントは開示されたデザインにおいて重要である。何故ならば、２つの異なったパッケージがリードフレームコネクタに組み合わせられるからである。２つの異なるパッケージが、当該２つのパッケージに対する異なった取り付けプロセスによって組み合わせられる必要がある故、更なるコスト投資が必要とされる。さらに、複数のリフロープロセス（熱サイクル）は、リード無パッケージングはんだ接合の信頼性に影響する。他の欠点は、過度のパッケージ厚さの問題、モジュールフットプリントの商業的アクセプタンスの問題及び一方のトランジスタがリードフレームに設けられたフリップチップであり他方がそうではない故にパッケージ上の一般的なドレインに接続できない問題を含む。   The integrated transistor module of the above-mentioned patent publication is useful for the intended application, but some features therein can be improved. Package alignment for pin-out is important in the disclosed design. This is because two different packages can be combined in a lead frame connector. Because two different packages need to be combined by different attachment processes for the two packages, additional cost investments are required. In addition, multiple reflow processes (thermal cycles) affect the reliability of leadless packaged solder joints. Other disadvantages are excessive package thickness issues, module footprint commercial acceptance issues and flip-chips where one transistor is in the lead frame and the other is not a common drain on the package Including problems that can not be connected.

従って、これらの問題を解決してくれるバックコンバータ回路の様な回路において使用可能な改良された集積化トランジスタモジュールが必要とされている。   Therefore, there is a need for an improved integrated transistor module that can be used in circuits such as buck converter circuits that solve these problems.

本発明によれば、これらの問題の解決法が提供される。   The present invention provides a solution to these problems.

本発明の特徴によれば、
集積化トランジスタモジュールであって、
間隔を空けて設けられた第１及び第２のパッド及び前記第１のパッドと前記第２のパッドとの間に設けられた１以上の共通ソース−ドレインリードを有するリードフレームと、
前記第１及び第２のパッドに各々フリップチップ取り付けされた（flip chip attached）第１及び第２トランジスタと、
前記第１のトランジスタのドレインに取り付け（attach）られかつ前記１以上の共通ソース−ドレインリードに電気的に接続された第１クリップと、を含み、
前記第２のトランジスタの前記ソースは、前記１以上の共通ソース−ドレインリードに電気的に接続されていることを特徴とする集積化トランジスタモジュールが提供される。 According to a feature of the invention,
An integrated transistor module comprising:
A lead frame having first and second pads spaced apart and one or more common source-drain leads provided between the first pad and the second pad;
First and second transistors flip chip attached to the first and second pads, respectively;
A first clip attached to the drain of the first transistor and electrically connected to the one or more common source-drain leads;
An integrated transistor module is provided wherein the source of the second transistor is electrically connected to the one or more common source-drain leads.

本発明の他の特徴によれば、
集積化トランジスタモジュールであって、
第１及び第２の間隔を空けて設けられたパッド、前記第１のパッドと第２のパッドとの間に設けられた１以上の共通ソース−ドレインリード及び前記第２のパッドの外側に設けられた１以上のドレインリードを有するリードフレームと、
前記第１及び第２のパッドに各々フリップチップ取り付けされた第１及び第２のトランジスタと、
前記第１のトランジスタのドレインに取り付けられかつ前記１以上の共通ソース−ドレインリードに電気的に接続された第１クリップと、
前記第２のドレインに取り付けられかつ前記第２のパッドの外側に設けられた１以上のドレインリードに電気的に接続された第２のクリップと、
前記リードフレーム、前記トランジスタ及び前記クリップをカプセル化して前記モジュールを形成するモールディング材と、を含み、
前記第２のトランジスタのソースは前記１以上の共通ソース−ドレインリードに電気的に接続されていることを特徴とするトランジスタモジュールが提供される。 According to another aspect of the invention,
An integrated transistor module comprising:
Pads provided with a first and second gap, one or more common source-drain leads provided between the first pad and the second pad, and outside the second pad A lead frame having one or more drain leads formed;
First and second transistors flip-chip attached to the first and second pads, respectively;
A first clip attached to a drain of the first transistor and electrically connected to the one or more common source-drain leads;
A second clip attached to the second drain and electrically connected to one or more drain leads provided outside the second pad;
A molding material that encapsulates the lead frame, the transistor and the clip to form the module;
A transistor module is provided wherein the source of the second transistor is electrically connected to the one or more common source-drain leads.

本発明のさらなる特徴によれば、
集積化トランジスタモジュールの製造方法であって、
第１及び第２の間隔を空けて設けられたパッド、前記パッド間に設けられる１以上の共通ソース−ドレインリード及び前記第２のパッドの外側に設けられる１以上のドレインリードを用意するステップと、
第１及び第２のトランジスタを前記第１及び第２のパッドに各々フリップチップ取り付けするステップと、
第１のクリップを前記第１のトランジスタのドレインに取り付けかつ前記１以上の共通ソース−ドレインリードに電気的に接続するステップと、
第２のクリップを前記第２のトランジスタのドレインに取り付けかつ前記第２のパッドの外側に設けられた前記１以上のドレインリードに電気的に接続するステップと、
前記リードフレーム、前記トランジスタ及び前記クリップをモールディング材でカプセル化して前記モジュールを形成するステップと、を含み、
前記第２トランジスタのソースは、前記１以上の共通ソース−ドレインリードに電気的に接続されていることを特徴とする方法が提供される。 According to a further feature of the present invention,
A method for manufacturing an integrated transistor module comprising:
Providing a pad provided with a first and second gap, one or more common source-drain leads provided between the pads, and one or more drain leads provided outside the second pad; ,
Flip-chip attaching the first and second transistors to the first and second pads, respectively;
Attaching a first clip to a drain of the first transistor and electrically connecting to the one or more common source-drain leads;
Attaching a second clip to the drain of the second transistor and electrically connecting to the one or more drain leads provided outside the second pad;
Encapsulating the lead frame, the transistor and the clip with a molding material to form the module, and
A method is provided wherein the source of the second transistor is electrically connected to the one or more common source-drain leads.

発明を実施するための形態BEST MODE FOR CARRYING OUT THE INVENTION

本発明は、バックコンバータのロー側及びハイ側パワーＭＯＳＦＥＴの単一のモールド化リードレスパッケージ（ＭＬＰ）内への集積化の様な、モジュール内のトランジスタの集積化に関する。パワーデバイスのマルチフリッピングを使用すること、ロー側ＭＯＳＦＥＴのドレインのハイ側ＭＯＳＦＥＴのソースとの電気的接続のために折り曲げられたクリップを使用すること及びＭＬＰ内で２つのＭＯＳＦＥＴをより近接して接続することによって、ソース抵抗は大幅に減少し、インダクタンスの寄生は最小化される。冷却は、特別なドレインクリップを使用して両方のデバイスのドレインを露出させることによって向上させられる。２つのデバイスのソースが、それらの取り付けられているリードフレームを介して露出していることによる２面冷却によって冷却はさらに向上させられる。クリップデザインは、はんだ接合の信頼性も向上させる。本発明の実施例は、２つのパワーデバイスの隔離を行い、取り付けられたヒートシンクを使用して２つのドレインを接続することで、それを共通ドレインの使用を伴ったパッケージに変換する。本発明の他の実施例において、用途特化モジュールが提供され、ドライバＩＣの様なＩＣ（集積回路）が２つのパワーＭＯＳＦＥＴと共に２面冷却の単一のＭＬＰ内で集積される。２側面冷却はＩＣを含むパッケージ全体の熱パフォーマンスを向上させる。なぜならば、後者は全体として隔離され、パワーデバイスは２面熱消散を有するからである。   The present invention relates to the integration of transistors in a module, such as the integration of buck converter low-side and high-side power MOSFETs into a single molded leadless package (MLP). Use multi-flipping of power devices, use a clip folded for electrical connection of the drain of the low-side MOSFET to the source of the high-side MOSFET, and connect the two MOSFETs closer together in the MLP By doing so, the source resistance is greatly reduced and inductance parasitics are minimized. Cooling is enhanced by using a special drain clip to expose the drains of both devices. Cooling is further enhanced by two-sided cooling by exposing the sources of the two devices through their attached lead frames. The clip design also improves the reliability of solder joints. Embodiments of the present invention isolate two power devices and connect them to a package with the use of a common drain by connecting two drains using an attached heat sink. In another embodiment of the invention, an application specific module is provided in which an IC (integrated circuit) such as a driver IC is integrated with two power MOSFETs in a single MLP with two-side cooling. Two side cooling improves the thermal performance of the entire package including the IC. This is because the latter is isolated as a whole and the power device has two-sided heat dissipation.

本発明は従来技術に対して以下の利点を有する。   The present invention has the following advantages over the prior art.

（１）単純化された集積化トランジスタモジュールは、現用のＭＬＰブロックモールディングと同じモールディングツールを使用することが可能であり、大きな投資を必要としない。   (1) The simplified integrated transistor module can use the same molding tool as the current MLP block molding, and does not require a large investment.

（２）トランジスタモジュールピンアウトが変動しない。   (2) The transistor module pinout does not fluctuate.

（３）複数のリフロー及び熱露出がない故プロセスは単純化される。２つのトランジスタは、互いにフリップ化され得かつはんだペーストで取り付けられ得、２つのドレインクリップはひとまとめにして設けられて同時にリフローされる。ドレインとソースとの接続は、組み立て工程に組み込まれてプロセスの減少をもたらす。   (3) The process is simplified because there is no multiple reflow and heat exposure. The two transistors can be flipped to each other and attached with solder paste, and the two drain clips are provided together and reflowed simultaneously. The drain and source connection is incorporated into the assembly process resulting in a reduction in the process.

（４）プロセス柔軟性は、トランジスタの各々を機能的な各々のパッケージに個片化（singulate）する選択によって維持される。   (4) Process flexibility is maintained by the choice of singulating each of the transistors into their respective functional package.

（５）公知の工業フットプリントは、新しいフットプリントの商用化を得る必要無しに使用され、容易な市場進出をもたらす。   (5) Known industrial footprints are used without the need to obtain commercialization of new footprints, resulting in easy market entry.

（６）向上された頂面のパッケージ冷却は２面冷却と同様に提供される。   (6) Improved top surface package cooling is provided as well as two side cooling.

（７）共通ドレインは、パッケージ自体上で接続され得る。   (7) The common drain can be connected on the package itself.

ここで、図２及び図３を参照すると、本発明の実施例が図示されている。図示されているように、集積化トランジスタモジュール１０は、エッチングされたリードフレーム１１、ロー側トランジスタ１２及びハイ側トランジスタ１４、クリップ１６並びに１８を含み、すべてはモールディング材２０によって単一のモールド内にカプセル化されている。図４に示されているように、リードフレーム１１はハーフエッチングされ、間隔を空けて設けられたソースパッド２２及び２４、ソースパッド２２の外側に配されたロー側ゲートリード２６及びロー側ソースリード群２８、パッド２２と２４との間に配されたハイ側ゲートリード３０及び共通ソース−ドレインリード群３２、並びにソースパッド２４の外側に配されたハイ側ドレインリード群３４を含む。１つの実施例において、トランジスタ１２及び１４は、トランジスタダイの対向する側部の各々にあるソース及びドレインを有するパワーＭＯＳＦＥＴである。本発明によれば、トランジスタ１２及び１４の両方は、はんだボール３６によってリードフレーム１１にフリップチップ取り付けされている。従って、トランジスタ１２のソースはソースパッド２２に取り付けられ、トランジスタ１４のゲートはロー側ゲートリード２６に取り付けられ、トランジスタ１４のソースはソースパッド２４に取り付けられ、かつ、トランジスタ１４のゲートはハイ側のゲートリード３０に取り付けられている。   2 and 3, an embodiment of the present invention is illustrated. As shown, the integrated transistor module 10 includes an etched leadframe 11, a low-side transistor 12 and a high-side transistor 14, clips 16 and 18, all in a single mold by a molding material 20. It is encapsulated. As shown in FIG. 4, the lead frame 11 is half-etched and spaced apart from source pads 22 and 24, a low-side gate lead 26 and a low-side source lead arranged outside the source pad 22. A group 28, a high side gate lead 30 and a common source-drain lead group 32 disposed between the pads 22 and 24, and a high side drain lead group 34 disposed outside the source pad 24. In one embodiment, transistors 12 and 14 are power MOSFETs having a source and a drain on each of the opposing sides of the transistor die. In accordance with the present invention, both transistors 12 and 14 are flip chip attached to lead frame 11 by solder balls 36. Thus, the source of transistor 12 is attached to source pad 22, the gate of transistor 14 is attached to low side gate lead 26, the source of transistor 14 is attached to source pad 24, and the gate of transistor 14 is high side. It is attached to the gate lead 30.

図３から図５に図示されているように、クリップ１６はプレーナメンバ４０及び下方に伸長しているリード群４２を有する。クリップ１８は、構造において類似しており、プレーナメンバ４４及び下方に伸長しているリード４６群を含む。クリップ１６及び１８は、銅、アルミニウムまたは導電性ポリマの様な導電性材料からなる。クリップ１６によるハイ側ゲートリード３０との接続がない故に、クリップ１６が有しているリードはクリップ１８よりも１つ少ない。クリップリード４２は、共通ソース−ドレインリード群３２と電気的に接続され、クリップリード群４６はハイ側ドレインリード群３４に電気的に接続している。   As shown in FIGS. 3-5, the clip 16 has a planar member 40 and a group of leads 42 extending downward. Clip 18 is similar in structure and includes a planar member 44 and a group of leads 46 extending downwardly. Clips 16 and 18 are made of a conductive material such as copper, aluminum or a conductive polymer. Since there is no connection with the high-side gate lead 30 by the clip 16, the clip 16 has one less lead than the clip 18. The clip lead 42 is electrically connected to the common source-drain lead group 32, and the clip lead group 46 is electrically connected to the high-side drain lead group 34.

図６は、モジュール１０の頂部側並びに露出したクリップ１６及び１８を図示している。図７は、モジュール１０の底部側並びに露出したソースパッド２２及び２４を図示している。２面露出は、向上した冷却を提供してモジュール１０のより良い熱管理を提供する。   FIG. 6 illustrates the top side of the module 10 and the exposed clips 16 and 18. FIG. 7 illustrates the bottom side of the module 10 and the exposed source pads 22 and 24. Two-sided exposure provides improved cooling and provides better thermal management of the module 10.

ここで、図８から図１０を参照すると、本発明の別の実施例が図示されている。このデザインは、上述の実施例と同様であるが、ロー側クリップ１６と共通ソース−ドレインリード３２との電気的接続をよぎってモジュールをライン６０で切断することでモジュールを２つの個別のトランジスタパッケージに分割する選択枝が提供される。図８に示されているように、共通ソース−ドレインリードは、ロー側ドレインリード６２とハイ側ソースリード６４とに分割されている。   Referring now to FIGS. 8-10, another embodiment of the present invention is illustrated. This design is similar to the previous embodiment, but the module is cut into two separate transistor packages by cutting the module at line 60 across the electrical connection between the low side clip 16 and the common source-drain lead 32. A selection branch is provided that splits into As shown in FIG. 8, the common source-drain lead is divided into a low-side drain lead 62 and a high-side source lead 64.

図１１及び１２は本発明の他の実施例を図示している。ここにおいて、集積化トランジスタモジュール１０’は、どちらか一方の側面から伸長しているリード７０を有するリード化されたフレーム１１’を有してリード化されたパッケージフットプリントを提供する。図１１のリード化パッケージは、モジュールのリード部分をライン７２及び７４において切断することでリード無パッケージに変換することができる。   11 and 12 illustrate another embodiment of the present invention. Here, the integrated transistor module 10 'provides a leaded package footprint with a leaded frame 11' having leads 70 extending from either side. The leaded package of FIG. 11 can be converted to a leadless package by cutting the lead portion of the module at lines 72 and 74.

図１３及び図１４に示された実施例は、集積化トランジスタモジュールを図示していて、それらは共通ドレインをモジュールの２つのトランジスタに接続し得る。示されているように、モジュール１１”は、領域８０において部分的にソーイングされて、一方のトランジスタのドレインを他方のトランジスタのソースから切り離す。ヒートシンク９０はモジュールの頂部側に取り付けられてドレインクリップと接続している。   The embodiments shown in FIGS. 13 and 14 illustrate integrated transistor modules, which can connect a common drain to the two transistors of the module. As shown, module 11 "is partially sawed in region 80 to disconnect the drain of one transistor from the source of the other transistor. A heat sink 90 is attached to the top side of the module and is connected to the drain clip. Connected.

図１５から図１７を参照すると、特定用途デザインの本発明の実施例が図示されている。ここにおいて、ＩＣはモジュールに２つのトランジスタと共に集積されている。図示されているように、モジュール１００は、ロー側ＦＥＴ１０４及びハイ側ＦＥＴ１０６と共に集積されたドライバＩＣ１０２を含む。当該ＦＥＴの構成は、ソース−ドレイン接続１０８と、ドレインクリップを介したＦＥＴ１０４、１０６の頂部側露出及びリードフレームを介した３つ全てのデバイスの底部側露出の両方によって提供される２面冷却とを有する図１及び図２の実施例と同一である。   Referring to FIGS. 15-17, an embodiment of the present invention with an application specific design is illustrated. Here, the IC is integrated with two transistors in the module. As shown, the module 100 includes a driver IC 102 integrated with a low-side FET 104 and a high-side FET 106. The FET configuration includes two-sided cooling provided by both the source-drain connection 108 and the top side exposure of the FETs 104, 106 via the drain clip and the bottom side exposure of all three devices via the lead frame. This is the same as the embodiment of FIGS.

図１８及び１９はパッケージクリップデザインを図示している。図示されているように、クリップ１６及び１８はタイバー群と共に並べられてクリップ群を共に保持する。当該クリップ群は、モジュールの他のコンポーネントと組み合わせるために一斉に切断され得る。図１９に図示されているように、クリップ１６及び１８は、はんだ取り付けを向上させるための溝を有している。   18 and 19 illustrate package clip designs. As shown, the clips 16 and 18 are aligned with the tie bars to hold the clips together. The clips can be cut together for combination with other components of the module. As shown in FIG. 19, the clips 16 and 18 have grooves to improve solder attachment.

図２０から図２４は、本発明の方法の実施例を示している。図２０は、プロセスの最初のステップとして、ハーフエッチングされたリードフレームを提供している。図２１は、次のステップとして、はんだペーストリフローでトランジスタ１２及び１４をリードフレーム１１にフリップチップ取り付けするステップを図示している。図２２は、クリップ１６及び１８を一組にしてトランジスタ１２及び１４に各々取り付けること並びにリフローを図示している。図２３は、ブロックモールディングを図示している。この場合、モジュールはリード化されずかつ個片化されたモールディングであり、ここでモジュールはリード化される。図２４は、個々のモジュール１０の個片化及びテストすることを図示している。   20 to 24 show an embodiment of the method of the present invention. FIG. 20 provides a half-etched lead frame as the first step in the process. FIG. 21 illustrates a step of flip-chip attaching the transistors 12 and 14 to the lead frame 11 by solder paste reflow as the next step. FIG. 22 illustrates reattachment and reflow of clips 16 and 18 attached to transistors 12 and 14, respectively. FIG. 23 illustrates block molding. In this case, the module is not a lead and is a molding that is singulated, where the module is lead. FIG. 24 illustrates singulation and testing of individual modules 10.

図２５は当該方法の変形例を図示していて、トランジスタ２００の各々はデュアルトランジスタモジュールから個片化されている。   FIG. 25 illustrates a variation of the method, where each transistor 200 is singulated from a dual transistor module.

本発明は、ある好ましい実施例を特に参照して詳細に説明されてきたが、変更及び変形は、本発明の趣旨及び範囲内において行われることが理解されるべきである。   Although the invention has been described in detail with particular reference to certain preferred embodiments, it is to be understood that modifications and variations can be made within the spirit and scope of the invention.

従来のバックコンバータ回路の回路図である。It is a circuit diagram of the conventional buck converter circuit. 本発明の実施例の平面図、断面図及び立面図である。It is the top view of the Example of this invention, sectional drawing, and an elevation view. 本発明の実施例の平面図、断面図及び立面図である。It is the top view of the Example of this invention, sectional drawing, and an elevation view. 図１及び図２の実施例の略図であって、本発明の実施例を表現するのに有用である。FIG. 3 is a schematic diagram of the embodiment of FIGS. 1 and 2 useful for expressing an embodiment of the present invention. 図１及び図２の実施例の略図であって、本発明の実施例を表現するのに有用である。FIG. 3 is a schematic diagram of the embodiment of FIGS. 1 and 2 useful for expressing an embodiment of the present invention. 図１及び図２の実施例の略図であって、本発明の実施例を表現するのに有用である。FIG. 3 is a schematic diagram of the embodiment of FIGS. 1 and 2 useful for expressing an embodiment of the present invention. 図１及び図２の実施例の略図であって、本発明の実施例を表現するのに有用である。FIG. 3 is a schematic diagram of the embodiment of FIGS. 1 and 2 useful for expressing an embodiment of the present invention. 本発明の他の実施例の平面図、立断面図及び立断面略図である。It is the top view of the other Example of this invention, an elevation sectional view, and an elevation sectional schematic diagram. 本発明の他の実施例の平面図、立断面図及び立断面略図である。It is the top view of the other Example of this invention, an elevation sectional view, and an elevation sectional schematic diagram. 本発明の他の実施例の平面図、立断面図及び立断面略図である。It is the top view of the other Example of this invention, an elevation sectional view, and an elevation sectional schematic diagram. 本発明のさらなる実施例の断面図、立面図及び略図である。Figure 3 is a cross-sectional, elevation and schematic illustration of a further embodiment of the present invention. 本発明のさらなる実施例の断面図、立面図及び略図である。Figure 3 is a cross-sectional, elevation and schematic illustration of a further embodiment of the present invention. 本発明のさらに他の実施例の断面図、立面略図である。It is sectional drawing of the other Example of this invention, and elevation drawing. 本発明のさらに他の実施例の断面図、立面略図である。It is sectional drawing of the other Example of this invention, and elevation drawing. 本発明のさらに他の実施例の平面図、略図である。It is the top view of the other Example of this invention, and a schematic diagram. 本発明のさらに他の実施例の平面図、略図である。It is the top view of the other Example of this invention, and a schematic diagram. 本発明のさらに他の実施例の平面図、略図である。It is the top view of the other Example of this invention, and a schematic diagram. 本発明で使用されているクリップの平面及び立面図である。FIG. 2 is a plan and elevation view of a clip used in the present invention. 本発明で使用されているクリップの平面及び立面図である。FIG. 2 is a plan and elevation view of a clip used in the present invention. 本発明の方法の実施例を示すのに有用な略図である。1 is a schematic diagram useful for illustrating an embodiment of the method of the present invention. 本発明の方法の実施例を示すのに有用な略図である。1 is a schematic diagram useful for illustrating an embodiment of the method of the present invention. 本発明の方法の実施例を示すのに有用な略図である。1 is a schematic diagram useful for illustrating an embodiment of the method of the present invention. 本発明の方法の実施例を示すのに有用な略図である。1 is a schematic diagram useful for illustrating an embodiment of the method of the present invention. 本発明の方法の実施例を示すのに有用な略図である。1 is a schematic diagram useful for illustrating an embodiment of the method of the present invention. 図２０から図２４の方法の変形例を示す略図である。FIG. 25 is a schematic diagram showing a modification of the method of FIGS.

Claims (21)

集積化トランジスタモジュールであって、
間隔を空けて設けられた第１及び第２のパッド並びに前記第１パッドと前記第２パッドとの間に設けられた１以上の共通ソース−ドレインリードを有するリードフレームと、
前記第１及び第２のパッドに各々フリップチップ取り付けされた（flip chip attached）第１及び第２のトランジスタと、
前記第１のトランジスタのドレインに取り付け（attach）られかつ前記１以上の共通ソース−ドレインリードに電気的に接続された第１のクリップと、を含み、
前記第２のトランジスタのソースは、前記１以上の共通ソース−ドレインリードに電気的に接続されていることを特徴とする集積化トランジスタモジュール。 An integrated transistor module comprising:
A lead frame having first and second pads spaced apart and one or more common source-drain leads provided between the first pad and the second pad;
First and second transistors flip chip attached to the first and second pads, respectively;
A first clip attached to the drain of the first transistor and electrically connected to the one or more common source-drain leads;
An integrated transistor module, wherein the source of the second transistor is electrically connected to the one or more common source-drain leads. 請求項１記載のモジュールであって、前記第１及び第２のトランジスタは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であることを特徴とするモジュール。   2. The module according to claim 1, wherein the first and second transistors are metal oxide semiconductor field effect transistors (MOSFETs). 請求項１記載のモジュールであって、前記第１及び第２のトランジスタは、各々がバックコンバータの構成部品であるハイ側及びロー側パワートランジスタであることを特徴とするモジュール。   2. The module according to claim 1, wherein the first and second transistors are high-side and low-side power transistors, each of which is a component of a buck converter. 請求項１記載のモジュールであって、前記リードフレームは前記第２のパッドの外側に設けられた１以上のドレインリードを含み、前記第２トランジスタの前記ドレインに取り付けられかつ前記第２のパッドの外側に配された前記１以上のドレインリードと電気的に接続されている第２のクリップを含むことを特徴とするモジュール。   2. The module according to claim 1, wherein the lead frame includes one or more drain leads provided outside the second pad, attached to the drain of the second transistor, and of the second pad. A module comprising a second clip electrically connected to the one or more drain leads disposed on the outside. 請求項１記載のモジュールであって、前記リードフレーム、前記トランジスタ及び前記クリップはモールディング材内にカプセル化され、前記リードフレームの前記パッド及び前記クリップは露出して前記モジュールの２面冷却を提供することを特徴とするモジュール。   2. The module of claim 1, wherein the lead frame, the transistor and the clip are encapsulated in a molding material, and the pad and the clip of the lead frame are exposed to provide two-side cooling of the module. A module characterized by that. 集積化トランジスタモジュールであって、
第１及び第２の間隔を空けて設けられたパッド、前記第１のパッドと第２のパッドとの間に設けられた１以上の共通ソース−ドレインリード及び前記第２のパッドの外側に設けられた１以上のドレインリードを有するリードフレームと、
前記第１及び第２のパッドに各々フリップチップ取り付けされた第１及び第２のトランジスタと、
前記第１のトランジスタのドレインに取り付けられかつ前記１以上の共通ソース−ドレインリードに電気的に接続された第１のクリップと、
前記第２のドレインに取り付けられかつ前記第２のパッドの外側に設けられた１以上のドレインリードに電気的に接続された第２のクリップと、
前記リードフレーム、前記トランジスタ及び前記クリップをカプセル化して前記モジュールを形成するモールディング材と、を含み、
前記第２のトランジスタのソースは前記１以上の共通ソース−ドレインリードに電気的に接続されていることを特徴とするトランジスタモジュール。 An integrated transistor module comprising:
Pads provided with a first and second gap, one or more common source-drain leads provided between the first pad and the second pad, and outside the second pad A lead frame having one or more drain leads formed;
First and second transistors flip-chip attached to the first and second pads, respectively;
A first clip attached to a drain of the first transistor and electrically connected to the one or more common source-drain leads;
A second clip attached to the second drain and electrically connected to one or more drain leads provided outside the second pad;
A molding material that encapsulates the lead frame, the transistor and the clip to form the module;
The transistor module, wherein the source of the second transistor is electrically connected to the one or more common source-drain leads. 請求項６記載のモジュールであって、前記リードフレームの前記パッド及び前記クリップは露出してモールディング材から覆われずに前記モジュールの２面冷却を提供することを特徴とするモジュール。   The module according to claim 6, wherein the pad and the clip of the lead frame are exposed and provide two-sided cooling of the module without being covered by a molding material. 請求項６記載のモジュールであって、前記第１及び第２のトランジスタは金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であることを特徴とするモジュール。   7. The module according to claim 6, wherein the first and second transistors are metal oxide semiconductor field effect transistors (MOSFETs). 請求項６記載のモジュールであって、前記第１及び第２のトランジスタは各々バックコンバータの構成部品であるハイ側トランジスタ及びロー側トランジスタであることを特徴とするモジュール。   7. The module according to claim 6, wherein each of the first and second transistors is a high-side transistor and a low-side transistor that are components of a buck converter. 請求項６記載のモジュールであって、前記１以上の共通ソース−ドレインリードは、切断されて２つの個別の単一トランジスタパッケージが形成され得る様に構成されていることを特徴とするモジュール。   The module of claim 6, wherein the one or more common source-drain leads are configured to be cut to form two separate single transistor packages. 請求項６記載のモジュールであって、前記リードフレームは前記第１のパッドと前記第２のパッドとの間にゲートリードを有し、前記第１のクリップは前記ゲートリードに電気的に取り付けられていないことを特徴とするモジュール。   7. The module according to claim 6, wherein the lead frame has a gate lead between the first pad and the second pad, and the first clip is electrically attached to the gate lead. A module characterized by not. 請求項６記載のモジュールであって、前記第１のクリップはプレーナメンバ及び前記リードフレームの前記共通ソース−ドレインリードに電気的に接続された下方に伸長するリードを有し、前記第２のクリップはプレーナメンバ及び前記第２のパッドの外側に設けられて前記リードフレームの前記１以上のドレインリードに電気的に接続された下方に伸長するリードを有することを特徴とするモジュール。   7. The module of claim 6, wherein the first clip has a planar member and a downwardly extending lead electrically connected to the common source-drain lead of the lead frame, the second clip. The module has a lead extending on the outside of the planar member and the second pad and extending downward and electrically connected to the one or more drain leads of the lead frame. 請求項１２記載のモジュールであって、前記リードフレームは前記第１のパッドと前記第２のパッドとの間にゲートリードを有し、前記第１のクリップは前記ゲートリードに電気的に接続されるための下方に伸長したリードを有していないことを特徴とするモジュール。   13. The module according to claim 12, wherein the lead frame has a gate lead between the first pad and the second pad, and the first clip is electrically connected to the gate lead. A module characterized by not having a downwardly extending lead for the purpose. 請求項６記載のモジュールであって、前記リードフレームはリード化フットプリントを有するように構成され、前記モジュールの前記リード部分を切断することでリード無モジュールに変換され得ることを特徴とするモジュール。   7. The module according to claim 6, wherein the lead frame is configured to have a leaded footprint, and can be converted to a leadless module by cutting the lead portion of the module. 請求項６記載のモジュールであって、前記共通ソースドレインリードは部分的に切断されて当該接続を切断され、共通ヒートシンクは前記第１及び第２のクリップに取り付けられかつ接続されていることを特徴とするモジュール。   7. The module according to claim 6, wherein the common source / drain lead is partially cut to disconnect the connection, and a common heat sink is attached and connected to the first and second clips. Module. 請求項６記載のモジュールであって、前記モジュールは、前記リードフレームに取り付けられて前記第１及び第２のトランジスタに電気的に接続されている集積回路を含み、前記集積回路は、前記モールディング材によってカプセル化されて単一のモジュールを形成することを特徴とするモジュール。   The module according to claim 6, wherein the module includes an integrated circuit attached to the lead frame and electrically connected to the first and second transistors, and the integrated circuit includes the molding material. A module encapsulated by to form a single module. 集積化トランジスタモジュールの製造方法であって、
間隔を空けて設けられた第１及び第２のパッド、前記パッド間に設けられる１以上の共通ソース−ドレインリード及び前記第２のパッドの外側に設けられる１以上のドレインリードを有するリードフレームを用意するステップと、
第１及び第２のトランジスタを前記第１及び第２のパッドに各々フリップチップ取り付けするステップと、
第１のクリップを前記第１のトランジスタのドレインに取り付けかつ前記１以上の共通ソース−ドレインリードに電気的に接続するステップと、
第２のクリップを前記第２のトランジスタのドレインに取り付けかつ前記第２のパッドの外側に設けられた前記１以上のドレインリードに電気的に接続するステップと、
前記リードフレーム、前記トランジスタ及び前記クリップをモールディング材でカプセル化して前記モジュールを形成するステップと、を含み、
前記第２トランジスタのソースは前記１以上の共通ソース−ドレインリードに電気的に接続されていることを特徴とする方法。 A method for manufacturing an integrated transistor module comprising:
A lead frame having first and second pads spaced apart, one or more common source-drain leads provided between the pads, and one or more drain leads provided outside the second pad. Steps to prepare,
Flip-chip attaching the first and second transistors to the first and second pads, respectively;
Attaching a first clip to a drain of the first transistor and electrically connecting to the one or more common source-drain leads;
Attaching a second clip to the drain of the second transistor and electrically connecting to the one or more drain leads provided outside the second pad;
Encapsulating the lead frame, the transistor and the clip with a molding material to form the module, and
The source of the second transistor is electrically connected to the one or more common source-drain leads. 請求項１７記載の方法であって、前記リードフレームの前記パッド及び前記クリップは露出されかつモールディング材に覆われずに前記モジュールの２面冷却を提供することを特徴とする方法。   18. The method of claim 17, wherein the pad and the clip of the lead frame are exposed and provide two-sided cooling of the module without being covered by a molding material. 請求項１７記載の方法であって、前記第１及び第２のトランジスタは金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であることを特徴とする方法。   18. The method of claim 17, wherein the first and second transistors are metal oxide semiconductor field effect transistors (MOSFETs). 請求項１７記載の方法であって、前記第１及び第２のトランジスタは、各々バックコンバータの構成部品であるハイ側及びロー側パワートランジスタであることを特徴とする方法。   18. The method of claim 17, wherein the first and second transistors are high-side and low-side power transistors that are components of a buck converter, respectively. 折れ曲がったスタッドを有する露出された頂部熱ドレインクリップ及び露出された熱ソースパッドを有することを特徴とするパワークワッドフラットリード無パッケージ。   A power quad flat lead free package having an exposed top thermal drain clip with a bent stud and an exposed thermal source pad.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012146765A (en) * 2011-01-11 2012-08-02 Rohm Co Ltd Semiconductor device and method of manufacturing semiconductor device
WO2013157172A1 (en) * 2012-04-20 2013-10-24 パナソニック株式会社 Semiconductor package and method for producing same, semiconductor module, and semiconductor device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832190B (en) * 2011-06-14 2015-02-04 万国半导体股份有限公司 Semiconductor device with flip chip and manufacturing method of semiconductor device
US9355942B2 (en) * 2014-05-15 2016-05-31 Texas Instruments Incorporated Gang clips having distributed-function tie bars
US10438900B1 (en) * 2018-03-29 2019-10-08 Alpha And Omega Semiconductor (Cayman) Ltd. HV converter with reduced EMI
US20210082790A1 (en) * 2019-09-18 2021-03-18 Alpha And Omega Semiconductor (Cayman) Ltd. Power semiconductor package having integrated inductor and method of making the same
US11309233B2 (en) * 2019-09-18 2022-04-19 Alpha And Omega Semiconductor (Cayman), Ltd. Power semiconductor package having integrated inductor, resistor and capacitor
CN113410185B (en) * 2021-06-04 2021-12-14 深圳真茂佳半导体有限公司 Power semiconductor device packaging structure and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004266096A (en) * 2003-02-28 2004-09-24 Renesas Technology Corp Semiconductor device and method for manufacturing it, and electronic device
JP2005217072A (en) * 2004-01-28 2005-08-11 Renesas Technology Corp Semiconductor device
WO2007067998A2 (en) * 2005-12-09 2007-06-14 Fairchild Semiconductor Corporation Device and method for assembling a top and bottom exposed packaged semiconductor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877555A (en) * 1996-12-20 1999-03-02 Ericsson, Inc. Direct contact die attach
TWI265611B (en) * 2003-03-11 2006-11-01 Siliconware Precision Industries Co Ltd Semiconductor package with heatsink
US7301235B2 (en) * 2004-06-03 2007-11-27 International Rectifier Corporation Semiconductor device module with flip chip devices on a common lead frame
JP2006073655A (en) * 2004-08-31 2006-03-16 Toshiba Corp Semiconductor module
US7476976B2 (en) * 2005-02-23 2009-01-13 Texas Instruments Incorporated Flip chip package with advanced electrical and thermal properties for high current designs
US7504733B2 (en) * 2005-08-17 2009-03-17 Ciclon Semiconductor Device Corp. Semiconductor die package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004266096A (en) * 2003-02-28 2004-09-24 Renesas Technology Corp Semiconductor device and method for manufacturing it, and electronic device
JP2005217072A (en) * 2004-01-28 2005-08-11 Renesas Technology Corp Semiconductor device
WO2007067998A2 (en) * 2005-12-09 2007-06-14 Fairchild Semiconductor Corporation Device and method for assembling a top and bottom exposed packaged semiconductor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012146765A (en) * 2011-01-11 2012-08-02 Rohm Co Ltd Semiconductor device and method of manufacturing semiconductor device
WO2013157172A1 (en) * 2012-04-20 2013-10-24 パナソニック株式会社 Semiconductor package and method for producing same, semiconductor module, and semiconductor device

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