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- 238000001494 step-and-flash imprint lithography Methods 0.000 claims description 78
- 239000000758 substrate Substances 0.000 claims description 76
- 229910052751 metal Inorganic materials 0.000 claims description 72
- 239000002184 metal Substances 0.000 claims description 72
- 238000004519 manufacturing process Methods 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 28
- 238000001459 lithography Methods 0.000 claims description 23
- 239000002250 absorbent Substances 0.000 claims description 20
- 230000002745 absorbent Effects 0.000 claims description 20
- 239000006096 absorbing agent Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 17
- RYGMFSIKBFXOCR-UHFFFAOYSA-N copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 16
- 229910052802 copper Inorganic materials 0.000 claims description 16
- 239000010949 copper Substances 0.000 claims description 16
- VYZAMTAEIAYCRO-UHFFFAOYSA-N chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 9
- 229910052804 chromium Inorganic materials 0.000 claims description 9
- 239000011651 chromium Substances 0.000 claims description 9
- 230000000875 corresponding Effects 0.000 claims description 5
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000010521 absorption reaction Methods 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminum Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- TWXTWZIUMCFMSG-UHFFFAOYSA-N nitride(3-) Chemical compound [N-3] TWXTWZIUMCFMSG-UHFFFAOYSA-N 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 229910052803 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- 229910052742 iron Inorganic materials 0.000 claims description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 claims description 2
- 229910052749 magnesium Inorganic materials 0.000 claims description 2
- 239000011777 magnesium Substances 0.000 claims description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 2
- 229910052758 niobium Inorganic materials 0.000 claims description 2
- 239000010955 niobium Substances 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910052725 zinc Inorganic materials 0.000 claims description 2
- 239000011701 zinc Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000005755 formation reaction Methods 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 160
- 229920002120 photoresistant polymer Polymers 0.000 description 29
- 239000010409 thin film Substances 0.000 description 21
- 239000012530 fluid Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- 150000001875 compounds Chemical class 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- KWYUFKZDYYNOTN-UHFFFAOYSA-M potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- WGTYBPLFGIVFAS-UHFFFAOYSA-M Tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- 229910052904 quartz Inorganic materials 0.000 description 4
- 238000000609 electron-beam lithography Methods 0.000 description 3
- 229910004261 CaF 2 Inorganic materials 0.000 description 2
- WUKWITHWXAAZEY-UHFFFAOYSA-L Calcium fluoride Chemical compound [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 2
- ORUIBWPALBXDOA-UHFFFAOYSA-L Magnesium fluoride Chemical compound [F-].[F-].[Mg+2] ORUIBWPALBXDOA-UHFFFAOYSA-L 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-M acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 2
- 229910001634 calcium fluoride Inorganic materials 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000005350 fused silica glass Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910001635 magnesium fluoride Inorganic materials 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- GALOTNBSUVEISR-UHFFFAOYSA-N molybdenum;silicon Chemical compound [Mo]#[Si] GALOTNBSUVEISR-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N Aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 239000004971 Cross linker Substances 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- IBDHMAYMLSYGAK-UHFFFAOYSA-N Lanthanum boride Chemical compound [La].B12B3[B-]41B1B4[B-]312 IBDHMAYMLSYGAK-UHFFFAOYSA-N 0.000 description 1
- 210000002381 Plasma Anatomy 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N Silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006011 modification reaction Methods 0.000 description 1
- 239000002365 multiple layer Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N oxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000003211 photoinitiator Substances 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- OZAIFHULBGXAKX-UHFFFAOYSA-N precursor Substances N#CC(C)(C)N=NC(C)(C)C#N OZAIFHULBGXAKX-UHFFFAOYSA-N 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000000742 single-metal deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Description
本開示は、一般にステップ・アンド・フラッシュ式インプリント・リソグラフィに関し、より具体的にはデュアル・ダマシン構造を製造するためのフォトマスクおよびその形成方法に関する。 The present disclosure relates generally to step-and-flash imprint lithography, and more specifically to a photomask and a method for forming the same for manufacturing a dual damascene structure.
デバイス・メーカーはより小型でより複雑なデバイスを絶えず製造しているので、これらのデバイスを製造するために使用されるフォトマスクはより広範囲の能力を絶えず必要としている。最新のマイクロプロセッサは、デバイス間で、かつ外部回路に電気信号および電力を伝送するために８レベル以上の配線を必要とすることがある。バイア層を介して各配線レベルをそのレベル以上、および以下のレベルに接続することができる。 As device manufacturers are constantly making smaller and more complex devices, the photomasks used to make these devices constantly require a wider range of capabilities. Modern microprocessors may require eight or more levels of wiring to transmit electrical signals and power between devices and to external circuitry. Each wiring level can be connected to the level above and below that via the via layer.
標準的なデュアル・ダマシン工程では、単一の金属堆積ステップだけを用いて金属層およびバイア層を同時に形成してもよい。２つのリソグラフィ・ステップと少なくとも１つのエッチング・ステップを用いてバイアおよびトレンチを画定することができる。バイアおよびトレンチの凹みがエッチングされた後、トレンチを充填して金属層を画定するために用いられるステップと同じステップで、バイアに金属材料を充填することができる。金属インレーを有する平坦構造を形成するべく、トレンチの外側に堆積された余剰金属を化学機械研磨（ＣＭＰ）工程によって除去することができる。平坦化された表面が達成された後は、誘電体層についてはＣＭＰを実施する必要はない。したがって、デュアル・ダマシン工程を用いることによってＣＭＰステップを省くことができる。 In a standard dual damascene process, the metal and via layers may be formed simultaneously using only a single metal deposition step. Vias and trenches can be defined using two lithography steps and at least one etching step. After the via and trench recesses are etched, the via can be filled with a metallic material in the same steps used to fill the trench and define the metal layer. Excess metal deposited outside the trench can be removed by a chemical mechanical polishing (CMP) process to form a planar structure with a metal inlay. Once the planarized surface is achieved, the dielectric layer need not be CMPed. Therefore, the CMP step can be omitted by using a dual damascene process.
ステップ・アンド・フラッシュ式インプリント・リソグラフィ（ＳＦＩＬ）工程は、基板上にパターンを形成するためのモールドと同様のテンプレートを使用する。基板表面上に重合化された流体を堆積することができ、この流体は、テンプレートがウェハ上の流体に当てられるとテンプレート内のレリーフ・パターンによって画定されるギャップを充填できる。重合化された流体は固化されて、デバイス上にパターンを形成するべくデバイス上にマスクを形成することができる。ＳＦＩＬ工程は高解像度をもたらしたり、パターンの忠実度に優れていること、ならびに室温および低圧で利用できることなど、他のリソグラフィ技術と比較して利点を有している。しかし、標準のＳＦＩＬテンプレートは単一のデバイス層を形成するためにしか使用できない。 A step-and-flash imprint lithography (SFIL) process uses a template similar to a mold for forming a pattern on a substrate. A polymerized fluid can be deposited on the substrate surface, and the fluid can fill a gap defined by the relief pattern in the template when the template is applied to the fluid on the wafer. The polymerized fluid can be solidified to form a mask on the device to form a pattern on the device. The SFIL process has advantages over other lithographic techniques, such as providing high resolution, excellent pattern fidelity, and being available at room temperature and low pressure. However, standard SFIL templates can only be used to form a single device layer.
本開示の教示によって、デュアル・ダマシン構造のフォトマスクの形成に関連する欠点および問題点を大幅に軽減または除去された。特定の実施形態では、基板のエッチング中のエッチ・ストップ層（ｅｔｃｈ ｓｔｅｐ ｌａｙｅｒ）としてクロムとレジストとの組合せを用いて多層テンプレートが形成される。 The teachings of the present disclosure have greatly reduced or eliminated the disadvantages and problems associated with forming a dual damascene photomask. In certain embodiments, a multilayer template is formed using a combination of chromium and resist as an etch step layer during substrate etching.
本開示の一実施形態によれば、ステップ・アンド・フラッシュ式インプリント・リソグラフィ（ＳＦＩＬ）テンプレートを形成するための方法が提供される。基板、吸収層、および第１のレジスト層を含むブランクが備えられる。リソグラフィ・システムを使用してデュアル・ダマシン構造の金属層パターンが第１の深さで基板内に形成される。第１のレジスト層がブランクから除去され、第２のレジスト層が施される。同時に金属層パターンが第２の深さでエッチングされている間に、リソグラフィ・システムを使用してデュアル・ダマシン構造のｃｉａ層パターンが第１の深さで形成される。 According to one embodiment of the present disclosure, a method for forming a step-and-flash imprint lithography (SFIL) template is provided. A blank is provided that includes a substrate, an absorbent layer, and a first resist layer. A dual damascene metal layer pattern is formed in the substrate at a first depth using a lithography system. The first resist layer is removed from the blank and a second resist layer is applied. At the same time, the dual damascene cia layer pattern is formed at the first depth using the lithography system while the metal layer pattern is being etched at the second depth.
本開示の別の実施形態によれば、ＳＦＩＬテンプレートを製造する方法は、基板と、吸収層と、該吸収層の第１の部分を露出させるべく第１のパターンが内部に形成された第１のレジスト層とを有するブランクを備えるステップを含んでいる。吸収層の露出された第１の部分は基板の第１の部分を露出させるべくエッチングされ、基板の露出された第１の部分は基板内に第１のパターンを形成するべくエッチングされる。吸収層は基板の第１の部分のエッチング中に第１のエッチ・ストップをもたらす機能を果たす。第２のレジスト層は基板のエッチングされた第１の部分および吸収層の露出された第１の部分の上に堆積される。第２のパターンは、吸収層の第２の部分を露出させるべく第２のレジスト層内で現像される。吸収層の露出された第２の部分は、基板の第２の部分を露出させるべくエッチングされて、基板の第２の部分が基板のエッチングされた第１の部分を含むようにされる。基板の露出された第２の部分は、基板内に第２のパターンを形成するべくエッチングされる。吸収層は基板の第２の部分のエッチング中に第２のエッチ・ストップをもたらす機能を果たす。吸収層および第２のレジスト層は、多層ＳＦＩＬテンプレートを形成するべく除去される。 According to another embodiment of the present disclosure, a method of manufacturing a SFIL template includes a first pattern having a substrate, an absorbent layer, and a first pattern formed therein to expose a first portion of the absorbent layer. And a blank having a resist layer. The exposed first portion of the absorber layer is etched to expose the first portion of the substrate, and the exposed first portion of the substrate is etched to form a first pattern in the substrate. The absorber layer serves to provide a first etch stop during the etching of the first portion of the substrate. A second resist layer is deposited over the etched first portion of the substrate and the exposed first portion of the absorber layer. The second pattern is developed in the second resist layer to expose the second portion of the absorbing layer. The exposed second portion of the absorbent layer is etched to expose the second portion of the substrate, such that the second portion of the substrate includes the etched first portion of the substrate. The exposed second portion of the substrate is etched to form a second pattern in the substrate. The absorber layer serves to provide a second etch stop during the etching of the second portion of the substrate. The absorbing layer and the second resist layer are removed to form a multilayer SFIL template.
本開示の別の実施形態によれば、多層ＳＦＩＬテンプレートは基板と、基板内に第１の深さで形成された第１のトレンチと、基板内に第２の深さで形成された第２のトレンチとを含んでいる。第１のトレンチはＳＦＩＬ工程を用いた半導体ウェハ上のデュアル・ダマシン構造の金属層に対応し、第２のトレンチはデュアル・ダマシン構造のバイア層に対応する。第１および第２のトレンチは基板をエッチングし、吸収層をエッチ・ストップとして使用することによって基板内に形成される。 According to another embodiment of the present disclosure, a multilayer SFIL template includes a substrate, a first trench formed at a first depth in the substrate, and a second formed at a second depth in the substrate. Including trenches. The first trench corresponds to a dual damascene metal layer on a semiconductor wafer using an SFIL process, and the second trench corresponds to a dual damascene via layer. First and second trenches are formed in the substrate by etching the substrate and using the absorbing layer as an etch stop.
この実施形態およびその利点のより完全で徹底した理解は、添付図面に関連した以下の説明を参照することによって得ることができ、図中、同様の参照番号は同様の特徴要素を示している。 A more complete and thorough understanding of this embodiment and its advantages can be obtained by reference to the following description taken in conjunction with the accompanying drawings, in which like reference numerals indicate like features, and in which:
本開示の好ましい実施形態およびその利点は図１から図５を参照することで最も良く理解され、図中、同様の番号は同様の、および対応する部品を示すために用いられている。 The preferred embodiment of the present disclosure and its advantages are best understood with reference to FIGS. 1-5, wherein like numerals are used to indicate like and corresponding parts.
図１Ａから１Ｊは、デュアル・ダマシン構造用の従来の製造工程の様々な段階での半導体ウェハの側断面図を図示している。デュアル・ダマシン構造の従来の製造工程には、単一の金属−バイア層を製造するために２０ステップ以上を必要とするものもある。図示した実施形態では、従来のデュアル・ダマシン工程は、単一の金属−バイア層を製造するために２３の工程ステップを含んでいる。集積回路が８層の金属層を含むものと仮定すると、８つの金属−バイア層のすべてを形成するために必要な全ステップ数は約１６１である。 1A through 1J illustrate cross-sectional side views of a semiconductor wafer at various stages of a conventional manufacturing process for a dual damascene structure. Some conventional manufacturing processes for dual damascene structures require more than 20 steps to produce a single metal-via layer. In the illustrated embodiment, a conventional dual damascene process includes 23 process steps to produce a single metal-via layer. Assuming that the integrated circuit includes eight metal layers, the total number of steps required to form all eight metal-via layers is about 161.
図１Ａは、デュアル・ダマシン構造の従来の製造工程の最初の８つのステップを示している。半導体ウェハ１２上のデバイス層（図示せず）の上に形成された絶縁材料１４内に金属層１６を形成することができる。金属層１６は銅、アルミニウム、または電気信号および電力を集積回路内のデバイス間で伝送するために使用できる他のいずれかの適当な金属でよい。誘電体層１４は二酸化シリコン（ＳｉＯ２）、低誘電率の層間誘電体（ＩＬＤ）〔ｌｏｗ−ｋ ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ〕、または集積回路の誘電体層を提供することができる他のいずれかの適当な材料でよい。半導体ウェハ１２はシリコン、ガリウムヒ素、または集積回路を形成するために使用できる他のいずれかの適当な材料でよい。 FIG. 1A shows the first eight steps of a conventional manufacturing process of a dual damascene structure. A metal layer 16 can be formed in an insulating material 14 formed on a device layer (not shown) on the semiconductor wafer 12. Metal layer 16 may be copper, aluminum, or any other suitable metal that can be used to transmit electrical signals and power between devices in an integrated circuit. The dielectric layer 14 may be silicon dioxide (SiO 2 ), a low dielectric constant interlayer dielectric (ILD), or any other suitable capable of providing a dielectric layer of an integrated circuit. Material can be used. The semiconductor wafer 12 may be silicon, gallium arsenide, or any other suitable material that can be used to form an integrated circuit.
製造工程の第１のステップで、銅のような金属エッチング障壁膜１８を金属層１６および誘電体層１４の上に堆積することができる。第２のステップで、バイアＩＬＤ層２０を金属エッチング障壁膜１８上に堆積することができる。第３のステップで、バイアＩＬＤ層２０の上にトレンチ・エッチ・ストップ層２２を塗布することができる。第４のステップで、金属ＩＬＤ層２４をトレンチ・エッチ・ストップ層２２の上に堆積することができる。第５のステップで、バイア・ハード・マスク２６を金属ＩＬＤ層２４の上に塗布し、その後、第６のステップでバイア・ハード・マスク２６上へのトレンチ・ハード・マスク２８の堆積がなされる。一実施形態では、バイアおよびトレンチ・ハード・マスクを形成するために使用される材料は、プラズマで成膜したシリコン窒化膜でよい。別の実施形態では、トレンチ・ハード・マスクはフォトレジスト剥離工程中にＩＬＤ層を保護し、かつ／または化学機械研磨（ＣＭＰ）工程中にエッチ・ストップをもたらすいずれかの適当な材料のものでよい。第７のステップで、トレンチ・ハード・マスク２８の上に底部反射防止コーティング（ＢＡＲＣ）層３０を堆積することができる。ＢＡＲＣ材料は有機材料でも無機材料でもよい。第８のステップで、フォトレジスト３２をＢＡＲＣ層３０の上に堆積することができる。フォトレジスト３２はいずれかの適宜の正または負のフォトレジストでよい。 In a first step of the manufacturing process, a metal etch barrier film 18 such as copper can be deposited over the metal layer 16 and the dielectric layer 14. In a second step, a via ILD layer 20 can be deposited on the metal etch barrier film 18. In a third step, a trench etch stop layer 22 may be applied over the via ILD layer 20. In a fourth step, a metal ILD layer 24 can be deposited over the trench etch stop layer 22. In a fifth step, a via hard mask 26 is applied over the metal ILD layer 24, after which a trench hard mask 28 is deposited on the via hard mask 26 in a sixth step. . In one embodiment, the material used to form the via and trench hard mask may be a silicon nitride film deposited with plasma. In another embodiment, the trench hard mask is of any suitable material that protects the ILD layer during the photoresist strip process and / or provides an etch stop during the chemical mechanical polishing (CMP) process. Good. In a seventh step, a bottom antireflective coating (BARC) layer 30 may be deposited over the trench hard mask 28. The BARC material may be an organic material or an inorganic material. In an eighth step, a photoresist 32 can be deposited on the BARC layer 30. Photoresist 32 may be any suitable positive or negative photoresist.
図１Ｂは、デュアル・ダマシン構造の従来の製造工程の第９および第１０のステップを示している。第９のステップで、フォトマスク（図示せず）およびリソグラフィ・システム（図示せず）を使用してフォトレジストを露出させることによって、誘電体層１４内に形成された金属層１６とほぼ同じサイズのトレンチをフォトレジスト３２内に形成することができる。第１０のステップで、ＢＡＲＣ層３０を露出し、誘電体層１４内に形成された金属１６とほぼ同じサイズのトレンチを形成するべく、フォトレジスト３２を現像することができる。正のフォトレジストが使用される場合は、レジストの露出部分が現像されればよく、負のフォトレジストが使用される場合は、レジストの非露出部分が現像されればよい。 FIG. 1B shows the ninth and tenth steps of the conventional manufacturing process of the dual damascene structure. In a ninth step, approximately the same size as the metal layer 16 formed in the dielectric layer 14 by exposing the photoresist using a photomask (not shown) and a lithography system (not shown). Trenches can be formed in the photoresist 32. In a tenth step, the photoresist 32 can be developed to expose the BARC layer 30 and form a trench of approximately the same size as the metal 16 formed in the dielectric layer 14. If a positive photoresist is used, the exposed portion of the resist may be developed, and if a negative photoresist is used, the unexposed portion of the resist may be developed.
図１Ｃはデュアル・ダマシン構造の従来の製造工程のステップ１１および１２を示している。ステップ１１では、ＢＡＲＣ層３０、およびフォトレジスト３２の除去によって形成されたトレンチ内のトレンチ・ハード・マスク層２８をエッチングするために適当ないずれかのエッチング工程を用いてもよい。エッチング工程は異方性ドライエッチング、またはトレンチ・ハード・マスク層を除去する他のいずれかの適当なエッチング工程を用いてもよい。ステップ１２では、残存のフォトレジスト３２があればそれを除去するためにアッシュ工程（ａｓｈ ｐｒｏｃｅｓｓ）を用いてもよい。一実施形態では、アッシュ工程は強度に酸化したガス雰囲気中で行ってもよい。 FIG. 1C shows steps 11 and 12 of a conventional manufacturing process with a dual damascene structure. In step 11, any suitable etching process may be used to etch the BARC layer 30 and the trench hard mask layer 28 in the trench formed by removal of the photoresist 32. The etching process may be anisotropic dry etching or any other suitable etching process that removes the trench hard mask layer. In step 12, an ash process may be used to remove any remaining photoresist 32. In one embodiment, the ash process may be performed in a strongly oxidized gas atmosphere.
図１Ｄはデュアル・ダマシン構造の従来の製造工程のステップ１３および１４を示している。ステップ１３では、バイア・ハード・マスク層２６の上、およびトレンチ・ハード・マスク２８の残存部の上に第２のＢＡＲＣ層３１をトレンチ内に堆積することができる。ステップ１４では、第２のＢＡＲＣ層３１の上に第２のフォトレジスト層３４を形成することができる。 FIG. 1D shows steps 13 and 14 of a conventional manufacturing process with a dual damascene structure. In step 13, a second BARC layer 31 can be deposited in the trench over the via hard mask layer 26 and over the remaining portion of the trench hard mask 28. In step 14, a second photoresist layer 34 can be formed on the second BARC layer 31.
図１Ｅは、デュアル・ダマシン構造の従来の製造工程のステップ１５から１７を示している。ステップ１５では、第２のフォトマスク（図示せず）およびリソグラフィ・システム（図示せず）を使用してバイア・パターンをフォトレジスト３４内に結像することができる。ステップ１６では、フォトレジスト３４内にバイア・パターンを形成し、バイア・ハード・マスク２６の部分を露出させるべく、フォトレジスト３４を現像することができる。ステップ１７では、金属ＩＬＤ層２４の表面を露出させるべく、バイア内のバイア・ハード・マスク層２６の露出部分をエッチングすることができる。 FIG. 1E shows steps 15 to 17 of a conventional manufacturing process with a dual damascene structure. In step 15, a via pattern can be imaged into the photoresist 34 using a second photomask (not shown) and a lithography system (not shown). In step 16, the photoresist 34 can be developed to form a via pattern in the photoresist 34 and expose portions of the via hard mask 26. In step 17, the exposed portion of the via hard mask layer 26 in the via can be etched to expose the surface of the metal ILD layer 24.
図１Ｆは、デュアル・ダマシン構造の従来の製造工程のステップ１８を示している。ステップ１８では、バイア内の金属ＩＬＤ層２４の露出部分、およびバイア内のトレンチ・エッチ・ストップ層２２をエッチングするためにいずれかの適当なエッチング工程を用いてもよい。 FIG. 1F shows step 18 of a conventional manufacturing process with a dual damascene structure. In step 18, any suitable etching process may be used to etch the exposed portion of the metal ILD layer 24 in the via and the trench etch stop layer 22 in the via.
図１Ｇは、デュアル・ダマシン構造の従来の製造工程のステップ１９を示している。ステップ１９では、残存のフォトレジスト３４があればそれを除去するためにアッシュ工程を用いてもよく、バイアを画定するトレンチ内のバイアＩＬＤ層２０をエッチング工程によって除去してもよい。 FIG. 1G shows step 19 of a conventional manufacturing process with a dual damascene structure. In step 19, an ash process may be used to remove any remaining photoresist 34 and the via ILD layer 20 in the trench defining the via may be removed by an etching process.
図１Ｈは、デュアル・ダマシン構造の従来の製造工程のステップ２０を示している。ステップ２０では、金属層１６の表面を露出させるべく、バイア内に障壁層１８をエッチングすることができる。一実施形態では、金属層１６は銅でよい。 FIG. 1H shows step 20 of a conventional manufacturing process with a dual damascene structure. In step 20, the barrier layer 18 can be etched into the via to expose the surface of the metal layer 16. In one embodiment, the metal layer 16 may be copper.
図１Ｉは、デュアル・ダマシン構造の従来の製造工程のステップ２１および２２を示している。ステップ２１および２２ではそれぞれ、露出面の上に銅シード層３６を堆積しもよく、バイア内に形成された銅シード層３６の上、およびトレンチ内のトレンチ・エッチ・ストップ層２２の露出部分の上に銅層３７をメッキしてもよい。 FIG. 1I shows steps 21 and 22 of a conventional manufacturing process of a dual damascene structure. In steps 21 and 22, respectively, a copper seed layer 36 may be deposited over the exposed surface, over the copper seed layer 36 formed in the via, and of the exposed portion of the trench etch stop layer 22 in the trench. A copper layer 37 may be plated thereon.
図１Ｊは、デュアル・ダマシン構造の従来の製造工程のステップ２３を示している。トレンチ内に形成された銅層３７がステップ２３で残存する金属ＩＬＤ２４と同じ高さになるように、ＣＭＰ工程を用いて金属・バイア層を仕上げることができる。工程が完了すると、バイア３８および金属層３９を作製し、これらを金属層１６と電気的に結合することができる。 FIG. 1J shows step 23 of a conventional manufacturing process with a dual damascene structure. The metal / via layer can be finished using a CMP process so that the copper layer 37 formed in the trench is level with the metal ILD 24 remaining in step 23. When the process is complete, vias 38 and metal layer 39 can be made and electrically coupled to metal layer 16.
図２Ａから２Ｅは、デュアル・ダマシン構造のＳＦＩＬ製造工程の様々な段階での半導体ウェハ５２、およびステップ・アンド・プリント式インプリント・リソグラフィ（ＳＦＩＬ）テンプレート６２の側断面図を示している。ＳＦＩＬ工程では、テンプレートを例えばウェハ上の薄膜６０のような薄膜と接触させることによって半導体ウェハ上のパターンを形成するために、例えばＳＦＩＬテンプレート６２のようなテンプレートをモールドまたはスタンプとして使用してもよい。一実施形態では、薄膜は、粘性が低く、光硬化性の重合化された流体でよい。テンプレートが薄膜と接触すると、薄膜はテンプレートと半導体ウェハの表面との間の空隙を埋める。次いで薄膜は、これを光または熱に曝すことによって固化される。テンプレートは薄膜がひとたび硬化されると、薄膜との接触から解放されて、ウェハ上に適切な構造を形成できる。 2A through 2E show cross-sectional side views of a semiconductor wafer 52 and step-and-print imprint lithography (SFIL) template 62 at various stages of a dual damascene SFIL manufacturing process. In the SFIL process, a template such as SFIL template 62 may be used as a mold or stamp to form a pattern on a semiconductor wafer by contacting the template with a thin film such as thin film 60 on the wafer. . In one embodiment, the thin film may be a low viscosity, photocurable polymerized fluid. When the template contacts the thin film, the thin film fills the gap between the template and the surface of the semiconductor wafer. The thin film is then solidified by exposing it to light or heat. The template can be released from contact with the thin film once the thin film has been cured to form a suitable structure on the wafer.
図２Ａは、本開示によるデュアル・ダマシン構造のＳＦＩＬ製造工程の最初の２つのステップを示している。半導体ウェハ５２上に形成される絶縁材料５４内に金属層５６を形成することができる。一実施形態では、金属層５６は銅でよい。金属層５６および誘電体層５４は、図１Ａから１Ｊを参照して記載した金属層１６および誘電体層１４と同様のものでよい。製造工程の第１のステップで、銅のような金属エッチング障壁膜５８を金属層５６および誘電体層５４上に堆積することができる。第２のステップで、薄膜６０をエッチング障壁膜５８の上に分与することができる。一実施形態では、薄膜６０は、集積回路の様々な層を分離する絶縁体として作用するレジスト材料でよい。例えば、薄膜６０は多面低重合体シルセスキオキサン（ＰＯＳＳ）タイプの材料〔ｐｏｌｙｈｅｄｒａｌ ｏｌｉｇｏｍｅｒｉｃ ｓｉｌｓｅｓｑｕｉｘａｎｅ (ＰＯＳＳ) ｔｙｐｅ ｍａｔｅｒｉａｌ〕のようなインプリント可能な絶縁材料でよい。別の実施形態では、薄膜６０は、有機アクリレート、有機架橋剤（ｏｒｇａｎｉｃ ｃｒｏｓｓｌｉｎｋｅｒ）、シリコン含有アクリレート、および／または光開始剤（ｐｈｏｔｏｉｎｉｔｉａｔｏｒ）を含む化合物、あるいはその他の適当な化合物を含むがこれらに限定されない重合可能な流体でよい。 FIG. 2A illustrates the first two steps of a dual damascene SFIL manufacturing process according to the present disclosure. A metal layer 56 can be formed in the insulating material 54 formed on the semiconductor wafer 52. In one embodiment, the metal layer 56 may be copper. The metal layer 56 and the dielectric layer 54 may be similar to the metal layer 16 and the dielectric layer 14 described with reference to FIGS. 1A to 1J. In a first step of the manufacturing process, a metal etch barrier film 58 such as copper can be deposited on the metal layer 56 and the dielectric layer 54. In the second step, the thin film 60 can be dispensed onto the etch barrier film 58. In one embodiment, the thin film 60 may be a resist material that acts as an insulator that separates the various layers of the integrated circuit. For example, the thin film 60 may be an imprintable insulating material, such as a polyhedral low molecular weight silsesquioxane (POSS) type material. In another embodiment, the thin film 60 includes, but is not limited to, a compound that includes an organic acrylate, an organic crosslinker, a silicon-containing acrylate, and / or a photoinitiator, or other suitable compound. It can be a polymerizable fluid that is not.
図２Ｂは、デュアル・ダマシン構造のＳＦＩＬ製造工程の第３のステップを示している。第３のステップでは、例えばＳＦＩＬテンプレート６２に圧力を加えることによって、半導体ウェハ上の薄膜６０上にＳＦＩＬテンプレート６２を当てることができる。一実施形態では、ＳＦＩＬテンプレート６２は、水晶、合成水晶、溶融石英、フッ化マグネシウム（ＭｇＦ２）、およびフッ化カルシウム（ＣａＦ２）のような透明材料、または約１０ナノメートル（ｎｍ）から約４５０ｎｍの波長を有する入射光の少なくとも７５パーセント（７５％）を透過する他のいずれかの適当な材料のものでよい。別の実施形態では、ＳＦＩＬテンプレート６２は、ＳＦＩＬテンプレート６２または半導体ウェハ５２に熱が加えられても形状を保持する不透明材料でもよい。図示した実施形態では、薄膜６０は、ＳＦＩＬテンプレート６２を紫外光（ＵＶ）または深紫外光（ＤＵＶ）のような放射源に露光させることによって硬化されてもよい。別の実施形態では、薄膜６０は、熱源をＳＦＩＬテンプレート６２か半導体ウェハ５２のいずれかに当てることによって、硬化することができる。薄膜６０が十分に硬化した後は、ＳＦＩＬテンプレート６２を剥がすことができる。図示のように、テンプレートによって形成されたバイア内に薄膜６０の薄層があってもよい。 FIG. 2B illustrates a third step in the manufacturing process of a dual damascene SFIL. In the third step, the SFIL template 62 can be applied onto the thin film 60 on the semiconductor wafer, for example, by applying pressure to the SFIL template 62. In one embodiment, the SFIL template 62 is a transparent material such as quartz, synthetic quartz, fused quartz, magnesium fluoride (MgF 2 ), and calcium fluoride (CaF 2 ), or from about 10 nanometers (nm) to about It may be of any other suitable material that transmits at least 75 percent (75%) of incident light having a wavelength of 450 nm. In another embodiment, SFIL template 62 may be an opaque material that retains its shape when heat is applied to SFIL template 62 or semiconductor wafer 52. In the illustrated embodiment, the thin film 60 may be cured by exposing the SFIL template 62 to a radiation source such as ultraviolet light (UV) or deep ultraviolet light (DUV). In another embodiment, the thin film 60 can be cured by applying a heat source to either the SFIL template 62 or the semiconductor wafer 52. After the thin film 60 is sufficiently cured, the SFIL template 62 can be peeled off. As shown, there may be a thin layer of thin film 60 in the via formed by the template.
図２Ｃは、デュアル・ダマシン構造のＳＦＩＬ製造工程の第４および第５のステップを示している。第４のステップでは、障壁層５８を露出させるべく、バイアの底部に残る薄膜６０の残存部分を除去するためにエッチングを行うことができる。エッチング工程は絶縁材料を除去するいずれかの適当な工程でよい。第５のステップでは、バイアによって露出された障壁層５８の部分を除去し、金属層５６の表面を露出させるべく、エッチング工程を行うことができる。エッチング工程は金属障壁層を除去するいずれかの適当な工程でよい。 FIG. 2C shows the fourth and fifth steps of a dual damascene structure SFIL manufacturing process. In the fourth step, etching can be performed to remove the remaining portion of the thin film 60 remaining at the bottom of the via to expose the barrier layer 58. The etching process may be any suitable process that removes the insulating material. In the fifth step, an etching process can be performed to remove the portion of the barrier layer 58 exposed by the via and expose the surface of the metal layer 56. The etching process may be any suitable process that removes the metal barrier layer.
図２Ｄは、デュアル・ダマシン構造のＳＦＩＬ製造工程の最後の３つのステップを示している。第６および第７のそれぞれのステップでは、露出面の上の銅シード層７６を堆積することができ、バイア内に形成された銅シード層７６の上、およびトレンチ内に薄膜６０の露出部分の上に銅層７７をメッキすることができる。トレンチ内に形成された銅層７７がステップ８で残存する薄膜６０と同じ高さになるように、ＣＭＰ工程を用いて金属・バイア層を仕上げることができる。工程が完了すると、バイア７８および金属層７９を作製し、これらを図２Ｅに示されるように金属層５６と電気的に結合することができる。 FIG. 2D shows the last three steps of the dual damascene structure SFIL manufacturing process. In each of the sixth and seventh steps, a copper seed layer 76 over the exposed surface can be deposited, over the copper seed layer 76 formed in the via, and in the trench at the exposed portion of the thin film 60. A copper layer 77 can be plated thereon. The metal / via layer can be finished using a CMP process so that the copper layer 77 formed in the trench is level with the thin film 60 remaining in step 8. When the process is complete, vias 78 and metal layer 79 can be made and electrically coupled to metal layer 56 as shown in FIG. 2E.
したがって、ＳＦＩＬ工程がデュアル・ダマシン構造を製造するために用いるステップは従来の製造工程よりも少ない。例えば、図１Ａから１Ｊに関して記載した従来の製造工程では１６１のステップが必要であるのに対して、ＳＦＩＬ工程を用いた場合、８つの金属層（例えば７つの金属・バイア層）を含む集積回路には５６のステップが必要である。必要なステップ数を低減することによって、集積回路を製造するために必要な時間、および製造工程に関連するコストを大幅に削減できる。 Thus, the SFIL process uses fewer steps to manufacture the dual damascene structure than the conventional manufacturing process. For example, the conventional manufacturing process described with respect to FIGS. 1A through 1J requires 161 steps, whereas the SFIL process uses an integrated circuit that includes eight metal layers (eg, seven metal via layers). Requires 56 steps. By reducing the number of steps required, the time required to manufacture the integrated circuit and the costs associated with the manufacturing process can be significantly reduced.
図３Ａは半導体ウェハ上にデュアル・ダマシン構造を製造するために使用される多層ＳＦＩＬテンプレート８２の上面図を示し、図３Ｂは図３Ａに示されたＳＦＩＬテンプレート８２の側断面図を示している。ＳＦＩＬテンプレート８２はフィーチャ８４、金属フィーチャ８６、およびバイア・フィーチャ８８を含むことができる。ＳＦＩＬテンプレート８２は、例えば図２Ａから２Ｅを参照して前述した重合可能な流体として作用する絶縁材料と共にＳＦＩＬ工程で使用することができる。半導体ウェハ上に堆積された薄膜に当てられる場合、バイア・フィーチャ８８を用いてバイア層、および金属フィーチャ８６を用いて金属層を半導体ウェハの露出面上にＳＦＩＬテンプレート８２を同時に形成するために、ＳＦＩＬテンプレート８２を使用することができる。ＳＦＩＬ工程でＳＦＩＬテンプレート８２を使用することによって、デバイス内に２つの層を形成するために必要なステップ数を大幅に低減できる。 FIG. 3A shows a top view of a multilayer SFIL template 82 used to fabricate a dual damascene structure on a semiconductor wafer, and FIG. 3B shows a cross-sectional side view of the SFIL template 82 shown in FIG. 3A. SFIL template 82 may include features 84, metal features 86, and via features 88. The SFIL template 82 can be used in an SFIL process, for example, with an insulating material that acts as a polymerizable fluid as described above with reference to FIGS. 2A-2E. In order to simultaneously form a SFIL template 82 on an exposed surface of a semiconductor wafer using via features 88 and a metal layer using metal features 86 when applied to a thin film deposited on a semiconductor wafer, An SFIL template 82 can be used. By using the SFIL template 82 in the SFIL process, the number of steps required to form the two layers in the device can be significantly reduced.
図４は、例えばＳＦＩＬテンプレート６２または８２のようなデュアル・ダマシンＳＦＩＬテンプレートの製造方法１００の流れ図を示している。図５Ａは、本開示の教示により、例えばＳＦＩＬテンプレート６２または８２のような多層ＳＦＩＬテンプレートを製造するために使用される、マスク・パターン・ファイルに含まれる設計データ１３０を示している。図５Ｂから５Ｅは、例えばＳＦＩＬテンプレート６２または８２のようなＳＦＩＬテンプレートの、本開示による様々な製造段階での側断面図を示している。一般に、基板１４２上に形成された吸収層１４４と、吸収層１４４上に形成されたフォトレジスト層１４６とを含むフォトマスク・ブランク１４０を備えることができる。マスク・パターン・ファイルおよびリソグラフィ・システムを使用して、金属パターン１３２をフォトレジスト層１４６に結像することができる。レジスト層１４６の露出部分の現像が終わると、吸収層１４４の露出部分をエッチングすることができる。次いで、基板１４２をエッチングし、エッチング障壁膜として吸収層１４４を使用して、基板１４２内に金属パターン１３２を形成することができる。フォトレジスト１４８の別の層を吸収層１４４の表面上に堆積することができ、別のマスク・パターン・ファイルおよびリソグラフィ・システムを使用してフォトレジスト１４８にバイア・パターン１３４を結像するために、追加のトレンチを基板１４２内に形成することができる。この場合も、吸収層１４４内にバイア・パターン１３４を形成するため、レジスト層１４８の露出部分が現像され終わると、吸収層１４４の露出部分をエッチングすることができる。吸収層１４４の残存部分は、基板１４２の露出部分をエッチングすることによって基板１４２内にバイア・パターン１３４を形成するためのエッチング障壁膜として使用される。 FIG. 4 shows a flow diagram of a method 100 of manufacturing a dual damascene SFIL template, such as SFIL template 62 or 82, for example. FIG. 5A illustrates design data 130 included in a mask pattern file that is used to manufacture a multilayer SFIL template, such as SFIL template 62 or 82, in accordance with the teachings of this disclosure. FIGS. 5B through 5E show cross-sectional side views of an SFIL template, such as SFIL template 62 or 82, at various stages of manufacturing according to the present disclosure. In general, a photomask blank 140 may be provided that includes an absorbent layer 144 formed on the substrate 142 and a photoresist layer 146 formed on the absorbent layer 144. A metal pattern 132 can be imaged onto the photoresist layer 146 using a mask pattern file and a lithography system. When the development of the exposed portion of the resist layer 146 is completed, the exposed portion of the absorption layer 144 can be etched. The substrate 142 can then be etched and a metal pattern 132 can be formed in the substrate 142 using the absorbing layer 144 as an etch barrier film. Another layer of photoresist 148 can be deposited on the surface of the absorber layer 144 to image the via pattern 134 in the photoresist 148 using another mask pattern file and lithography system. Additional trenches can be formed in the substrate 142. Also in this case, since the via pattern 134 is formed in the absorbing layer 144, the exposed portion of the absorbing layer 144 can be etched after the exposed portion of the resist layer 148 has been developed. The remaining portion of the absorber layer 144 is used as an etch barrier film to form a via pattern 134 in the substrate 142 by etching the exposed portion of the substrate 142.
方法１００のステップ１０１で、マスク・パターン・ファイル内に含まれる金属パターン１３２をリソグラフィ・システムによってフォトマスク・ブランク１４０のフォトレジスト層１４６へと結像することができる。マスク・パターン・ファイルに含まれるデュアル・ダマシン構造の金属層の例示的な金属パターン１３２が図５Ａに示されている。設計データ１３０を１つのマスク・パターン・ファイルに含めてもよく、または金属パターン１３２およびバイア・パターン１３４を別個のマスク・パターン・ファイルに含めてもよい。レーザ、電子ビーム、またはＸ線リソグラフィ・システムを使用して、所望のパターンをフォトマスク・ブランクのレジスト層へと写像することができる。一実施形態では、レーザ・リソグラフィ・システムは波長が約３６４ナノメートル（ｎｍ）の光線を発するアルゴン−イオン・レーザを使用する。代替実施形態では、レーザ・リソグラフィ・システムは約１５０ｎｍから約３００ｎｍの波長で光線を発するレーザを使用する。別の実施形態では、２５ＫｅＶまたは５０ＫｅＶの電子ビーム・リソグラフィ・システムは六ホウ化ランタン（ｌａｎｔｈａｎｕｍ ｈｅｘａｂｏｒｉｄｅ）または熱電子放出源を使用する。さらに別の実施形態では、異なる電子ビーム・リソグラフィ・システムを使用してもよい。 At step 101 of the method 100, the metal pattern 132 contained within the mask pattern file can be imaged by the lithography system onto the photoresist layer 146 of the photomask blank 140. An exemplary metal pattern 132 of a dual damascene metal layer included in a mask pattern file is shown in FIG. 5A. Design data 130 may be included in one mask pattern file, or metal pattern 132 and via pattern 134 may be included in separate mask pattern files. A laser, electron beam, or x-ray lithography system can be used to map the desired pattern onto the photomask blank resist layer. In one embodiment, the laser lithography system uses an argon-ion laser that emits light having a wavelength of about 364 nanometers (nm). In an alternative embodiment, the laser lithography system uses a laser that emits light at a wavelength of about 150 nm to about 300 nm. In another embodiment, a 25 KeV or 50 KeV electron beam lithography system uses a lanthanum hexaboride or a thermal electron emission source. In yet another embodiment, a different electron beam lithography system may be used.
それに加えて、方法１００のステップ１０１で、金属押パターン１３２を形成すべくレジスト層１４６を現像することができる。露出部分（正のフォトレジスト）または非露出部分（負のフォトレジスト）のいずれかを除去するアルカリ溶液でレジスト層１４６の露出部分を現像することによって、金属パターン１３２に対応する吸収層１４４の部分を露出することができる。現像液は水酸化テトラメチル・アンモニウム（ＴＭＡＨ）のような金属・イオンを含まない現像液でよい。別の実施形態では、適当などの現像液を使用してもよい。図５Ｂはステップ１０１の完了後のフォトマスク・ブランク１４０を示している。 In addition, the resist layer 146 can be developed to form the metal stamp pattern 132 at step 101 of the method 100. A portion of the absorbing layer 144 corresponding to the metal pattern 132 by developing the exposed portion of the resist layer 146 with an alkaline solution that removes either the exposed portion (positive photoresist) or the unexposed portion (negative photoresist). Can be exposed. The developer may be a developer containing no metal ions such as tetramethylammonium hydroxide (TMAH). In other embodiments, any suitable developer may be used. FIG. 5B shows the photomask blank 140 after step 101 is completed.
前述のように、フォトマスク・ブランク１４０は基板１４２、吸収層１４４の、およびフォトレジスト層１４６を含んでいてもよい。基板１４２は、水晶、合成水晶、溶融石英、フッ化マグネシウム（ＭｇＦ２）、およびフッ化カルシウム（ＣａＦ２）のような透明材料、または他のいずれかの適当な材料のものでよい。吸収層１４４は、クロム、窒化クロム、銅、金属酸炭窒化物（例えばＭＯＣＮ、ただしＭはクロム、コバルト、鉄、亜鉛、モリブデン、ニオビウム、タンタル、チタン、タングステン、アルミニウム、マグネシウムおよびシリコンからなる群から選択される）などの金属材料、または基板エッチング・ステップ中にエッチ・ストップが生ずる他のいずれかの適当な材料でよい。代替実施形態では、吸収層１４４をケイ化モリブデン（ＭｏＳｉ）から形成してもよい。レジスト層１４６はポリメチル・メタクリレート（ＰＭＭＰ）レジスト、ポリブタン−１−スルフォン（ＰＢＳ）レジスト、ポリクロロメチルスチレン（ＰＣＭＳ）レジスト、またはその他の適当な正または負のレジストでよい。 As described above, the photomask blank 140 may include the substrate 142, the absorber layer 144, and the photoresist layer 146. The substrate 142 may be of a transparent material such as quartz, synthetic quartz, fused quartz, magnesium fluoride (MgF 2 ), and calcium fluoride (CaF 2 ), or any other suitable material. The absorption layer 144 is made of chromium, chromium nitride, copper, metal oxycarbonitride (for example, MOCN, where M is a group consisting of chromium, cobalt, iron, zinc, molybdenum, niobium, tantalum, titanium, tungsten, aluminum, magnesium, and silicon). Or any other suitable material that causes an etch stop during the substrate etch step. In an alternative embodiment, the absorbing layer 144 may be formed from molybdenum silicide (MoSi). Resist layer 146 may be a polymethyl methacrylate (PMMP) resist, polybutane-1-sulfone (PBS) resist, polychloromethylstyrene (PCMS) resist, or other suitable positive or negative resist.
方法１００のステップ１０２で、吸収層１４４内に金属層パターン１３２を作製するため、吸収層１４４の露出部分をエッチングすることができる。一実施形態では、吸収層１４４は過塩化第２鉄（Ｆｅｃｌ３６Ｈ２Ｏ）エッチング、いずれかの塩化物（ｃｌ２）を含むガス・エッチング、アクア・レジア・エッチング、または吸収層１４４用に使用される材料に応じてその他のいずれかの適当なエッチングを使用してエッチングしてもよい。残存のレジスト層１４６は、吸収層１４４をエッチングするために使用されるエッチング工程のエッチ・ストップをもたらす。 In step 102 of method 100, the exposed portion of absorbent layer 144 can be etched to create metal layer pattern 132 in absorbent layer 144. In one embodiment, the absorber layer 144 is for a ferric perchloride (Fecl 3 6H 2 O) etch, a gas etch containing any chloride (cl 2 ), an aqua regia etch, or an absorber layer 144. Etching may be performed using any other suitable etch depending on the material used. The remaining resist layer 146 provides an etch stop for the etching process used to etch the absorber layer 144.
方法１００のステップ１０３で、基板１４２内に金属パターン１３２を作製するために基板１４２の露出部分をエッチングすることができる。一実施形態では、基板１４２は、緩衝酸素エッチング、水酸化カリウム（ＫＯＨ）エッチング、またはその他の適当なエッチングを用いてエッチングすることができる。ある実施形態では、基板１４２内へのエッチング深さは約５００ｎｍであってよい。他の実施形態では、半導体ウェハ上に適切な金属層をもたらすいずれかの適当な深さでよい。方法１００のステップ１０４で、フォトレジスト層１４６の残存部分をフォトマスク・ブランク１４０から除去することができる。別の実施形態では、レジストは基板をエッチングする前に除去されてよい。図５Ｃは、ステップ１０４の完了後のフォトマスク・ブランク１４０を示している。 At step 103 of method 100, the exposed portion of substrate 142 can be etched to create metal pattern 132 in substrate 142. In one embodiment, the substrate 142 can be etched using a buffered oxygen etch, a potassium hydroxide (KOH) etch, or other suitable etch. In some embodiments, the etch depth into the substrate 142 may be about 500 nm. In other embodiments, any suitable depth that provides a suitable metal layer on the semiconductor wafer may be used. At step 104 of method 100, the remaining portion of photoresist layer 146 can be removed from photomask blank 140. In another embodiment, the resist may be removed prior to etching the substrate. FIG. 5C shows the photomask blank 140 after step 104 is completed.
方法１００のステップ１０５で、吸収層１４４の残存部分、および基板１４２内のエッチングされたトレンチ（１つまたは複数）１４５を覆うために、フォトマスク・ブランク１４０上に第２のフォトレジスト層１４８を形成することができる。一実施形態では、第２のレジスト層１４８は基本的に抵抗層１４６と同じ化合物でよい。別の実施形態では、第２のレジスト層１４８は、第１のレジスト層１４６を形成するために使用されたものと異なる化合物でよい。次いで、マスク・パターン・ファイルに含まれるバイア・パターン１３４をリソグラフィ・システムで第２のレジスト層１４８上に結像することができる。マスク・パターン・ファイルに含まれるデュアル・ダマシン構造のバイア層の例示的パターン１３４が図５Ａに示されている。方法１００のステップ１０６で、露出部分（正のフォトレジスト）または非露出部分（負のフォトレジスト）のいずれかを除去する溶液でレジスト層１４８の露出部分を現像することによって、バイア・パターン１３４に対応する吸収層１４４の部分を露出することができる。 In step 105 of method 100, a second photoresist layer 148 is applied over the photomask blank 140 to cover the remaining portion of the absorber layer 144 and the etched trench (s) 145 in the substrate 142. Can be formed. In one embodiment, the second resist layer 148 may be essentially the same compound as the resistive layer 146. In another embodiment, the second resist layer 148 may be a different compound than that used to form the first resist layer 146. The via pattern 134 included in the mask pattern file can then be imaged onto the second resist layer 148 with a lithography system. An exemplary pattern 134 of a dual damascene via layer included in a mask pattern file is shown in FIG. 5A. In step 106 of method 100, via pattern 134 is developed by developing the exposed portion of resist layer 148 with a solution that removes either the exposed portion (positive photoresist) or the unexposed portion (negative photoresist). The corresponding part of the absorbing layer 144 can be exposed.
方法１００のステップ１０７で、バイア・パターン１３４に対応する基板１４２の部分を露出させるべく吸収層１４４の露出部分をエッチングすることができる。一実施形態では、バイア・パターン１３４を形成するために使用される吸収層エッチング工程は、金属パターン１３２を形成するために使用される吸収層エッチング工程と同様のものでよい。別の実施形態では、バイア・パターン１３４を形成するために使用される吸収層エッチング工程は、金属パターン１３４を形成するために使用される吸収層エッチング工程と異なるものでよい。図５Ｄは、ステップ１０７の完了後のフォトマスク・ブランク１４０を示している。 At step 107 of the method 100, the exposed portion of the absorber layer 144 can be etched to expose the portion of the substrate 142 that corresponds to the via pattern 134. In one embodiment, the absorber layer etch process used to form the via pattern 134 may be similar to the absorber layer etch process used to form the metal pattern 132. In another embodiment, the absorbent layer etch process used to form the via pattern 134 may be different from the absorbent layer etch process used to form the metal pattern 134. FIG. 5D shows the photomask blank 140 after step 107 is completed.
方法１００のステップ１０８で、基板１４２内にバイア・パターン１３４を形成すべく基板１４２の露出部分をエッチングすることができる。一実施形態では、エッチング深さは約５００ｎｍでよい。別の実施形態では、エッチング深さは、半導体ウェハ上に適切なバイア層をもたらすいずれかの適当な深さでよい。ある実施形態では、第１と第２の基板エッチングはほぼ同じでよい。例えば、図３Ｂに示されるように、フィーチャ８４によって形成されるトレンチは、金属フィーチャ８６によって形成されるトレンチの２倍の深さを有していてもよい。他の実施形態では、第１と第２の基板エッチングが異なっていて、第１のエッチングが第２のエッチングよりも深くなり、または第２のエッチングが第１のエッチングよりも深くなるようにしてもよい。方法１００のステップ１０９で、第２のレジスト１４８の残存部分を剥離することができ、かつ方法１００のステップ１１０で、吸収層１４４の残存部分を剥離することができる。その結果得られる図５Ｅに示された基板１４２は、バイア・フィーチャ（ｖｉａ ｆｅａｔｕｒｅ）１５４および金属フィーチャ（ｍｅｔａｌ ｆｅａｔｕｒｅ）１５２を含むＳＦＩＬテンプレート１５０を備えることができる。その結果得られるＳＦＩＬテンプレート１５０は、ＳＦＩＬテンプレート６２と同様の機能と特徴を有することができる。ＳＦＩＬテンプレートを製造するための上記の工程は、デュアル・ダマシン構造に必要な位置合わせされた金属層とバイア層とを提供する。 At step 108 of method 100, the exposed portion of substrate 142 can be etched to form via pattern 134 in substrate 142. In one embodiment, the etch depth may be about 500 nm. In other embodiments, the etch depth may be any suitable depth that provides a suitable via layer on the semiconductor wafer. In some embodiments, the first and second substrate etches may be substantially the same. For example, as shown in FIG. 3B, the trench formed by feature 84 may have a depth twice that of the trench formed by metal feature 86. In other embodiments, the first and second substrate etches are different such that the first etch is deeper than the second etch or the second etch is deeper than the first etch. Also good. In step 109 of method 100, the remaining portion of second resist 148 can be stripped, and in step 110 of method 100, the remaining portion of absorbent layer 144 can be stripped. The resulting substrate 142 shown in FIG. 5E can comprise a SFIL template 150 that includes a via feature 154 and a metal feature 152. The resulting SFIL template 150 can have the same functions and features as the SFIL template 62. The above process for manufacturing the SFIL template provides the aligned metal and via layers required for a dual damascene structure.
製造工程全体を通して他のＳＦＩＬステップを使用することもできる。例えば、重合可能な流体から確実に分離できるように、ＳＦＩＬテンプレート６２、８２、および／またはテンプレート１５０の表面に剥離層を形成してもよい。剥離層はフルオロアルキルトリクロルシレン先駆物質またはその他の適当な化合物を含んでよい。 Other SFIL steps can also be used throughout the manufacturing process. For example, a release layer may be formed on the surface of the SFIL templates 62, 82 and / or template 150 to ensure separation from the polymerizable fluid. The release layer may comprise a fluoroalkyltrichlorosilene precursor or other suitable compound.
デバイス内にデュアル・ダマシン・フィーチャを作製するために、例えばＳＦＩＬテンプレート６２、８２、および／または１５０のようなＳＦＩＬテンプレートを使用することは多くの利点をもたらすことができる。ある実施形態では、デバイス内に複数の層を同時に形成できるので、デバイスを形成するために必要なステップ数を大幅に減らすことができる。別の利点は、従来のデュアル・ダマシン方式の最も困難なステップのうちの幾つかを省くことができることである。加えて、ＳＦＩＬ工程の使用によって、第１の層と、接続される第２の層とが同時に形成されるので、デバイス内の位置合わせ誤差を低減できる。他の利点は、当業者には明らかであろう。 Using SFIL templates, such as SFIL templates 62, 82, and / or 150, to create dual damascene features in the device can provide many advantages. In some embodiments, multiple layers can be formed simultaneously in the device, greatly reducing the number of steps required to form the device. Another advantage is that some of the most difficult steps of the conventional dual damascene scheme can be omitted. In addition, by using the SFIL process, the first layer and the second layer to be connected are formed at the same time, so that the alignment error in the device can be reduced. Other advantages will be apparent to those skilled in the art.
上記の実施形態で示された本開示を詳細に説明したが、当業者には様々な変化形態が明らかであろう。例えば、様々な清浄および計測ステップを加えてもよい。加えて、あるステップを別の順序で実施してもよい。例えば、レジストを剥離した後に基板をエッチングしてもよい。特定のニーズに応じて材料、サイズおよび形状をも変更してもよい。添付の特許請求の範囲に示される本開示の趣旨および範囲から逸脱することなく、様々な変更、置き換え、および代替が可能であることを理解されたい。 Although the present disclosure shown in the above embodiments has been described in detail, various modifications will be apparent to those skilled in the art. For example, various cleaning and measuring steps may be added. In addition, certain steps may be performed in a different order. For example, the substrate may be etched after removing the resist. Materials, sizes and shapes may also be changed according to specific needs. It should be understood that various changes, substitutions, and alternatives can be made without departing from the spirit and scope of the disclosure as set forth in the appended claims.
Claims (25)
基板と吸収層と第１のレジスト層とを含むブランクを提供するステップと、
リソグラフィ・システムを使用して基板内に第１の深さでデュアル・ダマシン構造の金属層パターンを形成するステップと、
前記ブランクから前記第１のレジスト層を除去するステップと、
前記ブランク上に第２のレジスト層を加えるステップと、
リソグラフィ・システムを使用して、第２の深さで金属層パターンを形成すると同時に、第１の深さで前記デュアル・ダマシン構造のバイア層パターンを形成するステップとを含む方法。 A method of manufacturing a multi-layer step-and-flash imprint lithography (SFIL) template, comprising:
Providing a blank comprising a substrate, an absorbent layer, and a first resist layer;
Forming a dual damascene metal layer pattern at a first depth in a substrate using a lithography system;
Removing the first resist layer from the blank;
Adding a second resist layer on the blank;
Forming a metal layer pattern at a second depth using a lithography system and simultaneously forming a via layer pattern of the dual damascene structure at a first depth.
前記リソグラフィ・システムを使用して、前記吸収層の部分を露出させるべく前記第１のレジスト層内に前記金属層パターンを形成するステップと、
前記基板の部分を露出させるべく前記吸収層の前記露出部分をエッチングするステップと、
前記基板内に前記金属パターンを形成するべく前記基板の前記露出部分をエッチングするステップとを含む請求項１に記載の方法。 Using a lithography system to form the metal layer pattern comprises:
Using the lithography system to form the metal layer pattern in the first resist layer to expose portions of the absorbing layer;
Etching the exposed portion of the absorbent layer to expose a portion of the substrate;
Etching the exposed portion of the substrate to form the metal pattern in the substrate.
前記リソグラフィ・システムを使用して、前記吸収層の部分を露出させるべく前記第２レジスト層内の前記バイア層パターンを形成するステップと、
前記基板の部分を露出させるべく前記吸収層の前記露出部分をエッチングするステップと、
前記基板内に前記バイア・パターンを形成するべく前記基板の前記露出部分をエッチングするステップとを含む請求項１に記載の方法。 Using a lithography system to form the via layer pattern;
Using the lithography system to form the via layer pattern in the second resist layer to expose portions of the absorbing layer;
Etching the exposed portion of the absorbent layer to expose a portion of the substrate;
Etching the exposed portion of the substrate to form the via pattern in the substrate.
基板と、吸収層と、該吸収層の第１の部分を露出させるべく内部に形成された第１のパターンを含む第１のレジスト層とを含むブランクを提供するステップと、
前記基板の第１の部分を露出させるべく前記吸収層の前記露出された第１の部分をエッチングするステップと、
前記基板内に前記第１のパターンを形成するべく前記基板の前記露出された第１の部分をエッチングするステップとを含み、前記吸収層が、前記基板の前記第１の部分のエッチング中に第１のエッチ・ストップが生ずるように作用可能であり、
前記方法がさらに、前記第２のレジスト層を前記基板の前記エッチング部分、および前記吸収層の露出された第１の部分の上に堆積するステップと、
前記吸収層の第２の部分を露出させるべく前記第２のレジスト層内の第２のパターンを現像するステップと、
前記基板の第２の部分を露出させるべく前記吸収層の前記露出された第２の部分をエッチングするステップとを含み、前記基板の第２の部分が前記基板の前記第１の部分を含み、
前記方法がさらに、前記基板内に前記第２のパターンを形成するべく前記基板の前記露出された第２の部分をエッチングするステップを含み、前記吸収層が、前記基板の前記第２の部分のエッチング中に第２のエッチ・ストップが生ずるように作用可能であり、
前記方法がさらに多層ＳＦＩＬテンプレートを形成するべく前記吸収層および前記第２のレジスト層を除去するステップを含む方法。 A method of manufacturing a multi-layer step-and-flash imprint lithography (SFIL) template, comprising:
Providing a blank comprising a substrate, an absorbing layer, and a first resist layer including a first pattern formed therein to expose a first portion of the absorbing layer;
Etching the exposed first portion of the absorbent layer to expose the first portion of the substrate;
Etching the exposed first portion of the substrate to form the first pattern in the substrate, wherein the absorbing layer is formed during etching of the first portion of the substrate. 1 can act to produce an etch stop,
The method further comprising depositing the second resist layer on the etched portion of the substrate and the exposed first portion of the absorber layer;
Developing a second pattern in the second resist layer to expose a second portion of the absorbing layer;
Etching the exposed second portion of the absorbent layer to expose a second portion of the substrate, the second portion of the substrate including the first portion of the substrate;
The method further includes etching the exposed second portion of the substrate to form the second pattern in the substrate, wherein the absorbing layer is formed on the second portion of the substrate. Can act to cause a second etch stop during etching;
The method further comprising removing the absorbing layer and the second resist layer to form a multilayer SFIL template.
前記基板の前記第２の部分が第２の深さを有し、前記第１の深さが前記第２の深さの約２倍である請求項１４に記載の方法。 The first portion of the substrate has a first depth;
The method of claim 14, wherein the second portion of the substrate has a second depth, and the first depth is approximately twice the second depth.
前記第２のパターンが前記デュアル・ダマシン構造内のバイア層に対応する請求項１４に記載の方法。 The first pattern corresponds to a metal layer in a dual damascene structure;
The method of claim 14, wherein the second pattern corresponds to a via layer in the dual damascene structure.
基板と、
前記基板内に第１の深さで形成された第１のトレンチであり、ＳＦＩＬ工程を使用した半導体ウェハ上のデュアル・ダマシン構造の金属層に対応するトレンチと、
前記基板内に第２の深さで形成された第２のトレンチであり、前記デュアル・ダマシン構造のバイア層に対応するトレンチとを備え、
前記第１および第２のトレンチが前記基板をエッチングし、かつエッチ・ストップとして吸収層を使用して前記基板内に形成されるテンプレート。 A multilayer SFIL template,
A substrate,
A first trench formed at a first depth in the substrate, corresponding to a dual damascene metal layer on a semiconductor wafer using an SFIL process;
A second trench formed at a second depth in the substrate, the trench corresponding to a via layer of the dual damascene structure,
A template in which the first and second trenches are formed in the substrate by etching the substrate and using an absorbing layer as an etch stop.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71462705P | 2005-09-07 | 2005-09-07 | |
| PCT/US2006/034697 WO2007030527A2 (en) | 2005-09-07 | 2006-09-06 | Photomask for the fabrication of a dual damascene structure and method for forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009523312A JP2009523312A (en) | 2009-06-18 |
| JP2009523312A5 true JP2009523312A5 (en) | 2009-10-15 |
Family
ID=37836413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008530164A Pending JP2009523312A (en) | 2005-09-07 | 2006-09-06 | Photomask for manufacturing dual damascene structure and method of forming the same |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2009523312A (en) |
| CN (1) | CN101505974A (en) |
| WO (1) | WO2007030527A2 (en) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4684984B2 (en) * | 2005-12-07 | 2011-05-18 | キヤノン株式会社 | Semiconductor device manufacturing method and article manufacturing method |
| DE102006030267B4 (en) * | 2006-06-30 | 2009-04-16 | Advanced Micro Devices, Inc., Sunnyvale | Nano embossing technique with increased flexibility in terms of adjustment and shaping of structural elements |
| FR2942739B1 (en) | 2009-03-03 | 2011-05-13 | Commissariat Energie Atomique | METHOD FOR MANUFACTURING A MOLD FOR NANO-PRINTING LITHOGRAPHY |
| FR2942738B1 (en) | 2009-03-03 | 2016-04-15 | Commissariat A L'energie Atomique | METHOD FOR MANUFACTURING A MOLD FOR NANO-PRINTING LITHOGRAPHY |
| KR101711646B1 (en) | 2009-12-11 | 2017-03-03 | 엘지디스플레이 주식회사 | Mathod for forming mold for imprinting and method for forming pattern using mold for imprinting |
| JP5349404B2 (en) * | 2010-05-28 | 2013-11-20 | 株式会社東芝 | Pattern formation method |
| US9034233B2 (en) | 2010-11-30 | 2015-05-19 | Infineon Technologies Ag | Method of processing a substrate |
| CN102650822B (en) * | 2011-02-24 | 2015-03-11 | 中芯国际集成电路制造(上海)有限公司 | Double patterned nano-imprinting module and method for producing same |
| JP5681552B2 (en) * | 2011-04-15 | 2015-03-11 | 株式会社フジクラ | Imprint mold manufacturing method and imprint mold |
| JP6066793B2 (en) * | 2013-03-25 | 2017-01-25 | 京セラクリスタルデバイス株式会社 | Piezoelectric element wafer forming method |
| KR102614850B1 (en) * | 2016-10-05 | 2023-12-18 | 삼성전자주식회사 | Method of manufacuturing semiconductor device |
| KR20180045354A (en) * | 2016-10-25 | 2018-05-04 | 엘지디스플레이 주식회사 | Imprint mold and manufacturing method thereof |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3415335B2 (en) * | 1995-08-11 | 2003-06-09 | 大日本印刷株式会社 | Method for manufacturing multi-stage etching type substrate |
| US7037639B2 (en) * | 2002-05-01 | 2006-05-02 | Molecular Imprints, Inc. | Methods of manufacturing a lithography template |
| US6852454B2 (en) * | 2002-06-18 | 2005-02-08 | Freescale Semiconductor, Inc. | Multi-tiered lithographic template and method of formation and use |
| JP3821069B2 (en) * | 2002-08-01 | 2006-09-13 | 株式会社日立製作所 | Method for forming structure by transfer pattern |
| US7083880B2 (en) * | 2002-08-15 | 2006-08-01 | Freescale Semiconductor, Inc. | Lithographic template and method of formation and use |
| US20040224261A1 (en) * | 2003-05-08 | 2004-11-11 | Resnick Douglas J. | Unitary dual damascene process using imprint lithography |
| TW200507175A (en) * | 2003-06-20 | 2005-02-16 | Matsushita Electric Ind Co Ltd | Pattern forming method, and manufacturing method for semiconductor device |
| ATE451717T1 (en) * | 2003-09-29 | 2009-12-15 | Ibm | PRODUCTION METHOD |
-
2006
- 2006-09-06 CN CNA2006800416059A patent/CN101505974A/en active Pending
- 2006-09-06 JP JP2008530164A patent/JP2009523312A/en active Pending
- 2006-09-06 WO PCT/US2006/034697 patent/WO2007030527A2/en active Application Filing
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