JP2009512066A - 固定サイズ格納ブロックを有するメモリシステムにおける変換データ単位格納 - Google Patents
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Abstract
Description
現在のフラッシュメモリシステムと、ホストデバイスとの典型的な動作とを、図1〜図8との関係で説明する。そのようなシステムで本発明の様々な態様を実装できる。図1のホストシステム1は、フラッシュメモリ2の中にデータを格納し、このフラッシュメモリからデータを引き出す。フラッシュメモリはホストの中に埋め込むこともできるが、メモリ2はそれよりも一般的なカードの形状で図に示され、このカードは、機械的および電気的コネクタの嵌合部分3および4を通じて着脱可能な状態でホストへ接続される。例えばコンパクトフラッシュ(CF)、マルチメディアカード(MMC)、セキュアデジタル(SD)、ミニSD、メモリスティック、スマートメディア、トランスフラッシュカード等、様々なフラッシュメモリカードが現在市販されている。これらのカードの各々はそれぞれの規格化された仕様に従い独特の機械的および/または電気的インターフェイスを有するが、各々に内蔵されたフラッシュメモリはよく似ている。これらのカードはいずれも、本願の譲受人であるサンディスク コーポレイションから入手できる。サンディスクコーポレイションはまた、そのCruzerという商標のもとで一連のフラッシュドライブを提供し、このフラッシュドライブは、ホストのユニバーサル・シリアル・バス(USB)差込口に差し込まれることによってホストと接続するUSBプラグを有する小形の手持ち式メモリシステムである。これらのメモリカードとフラッシュドライブの各々は、ホストと連係して内蔵されたフラッシュメモリの動作を制御するコントローラを内蔵する。
大量データ格納のための改良されたホスト−メモリシステム間インターフェイスは、論理アドレス空間の使用を解消する。これは前述した直接データファイルアプリケーションの主題にあたる。ホストは代わりに、一意なファイルID(またはその他の一意な参照符)と、ファイル内でのデータ単位(バイト等)のオフセットアドレスとによって各ファイルを論理的にアドレスする。このファイルアドレスはメモリシステムコントローラへ直接提供され、メモリシステムコントローラは、各ホストファイルのデータが物理的に格納される位置について独自のテーブルを保管する。この新しいインターフェイスは、図2〜図6との関係で前述したのと同じメモリシステムで実装できる。前述したものとの主な違いは、そのメモリシステムがホストシステムと通信し、ファイルデータを格納する方法にある。
現在のフラッシュメモリ動作において、従来、論理アドレス空間の中の所与のデータブロックを、データブロック内のデータ量と同じデータ格納容量を有するメモリの物理ブロックまたはメタブロックにマッピングする。これによりメモリシステムの動作効率は上がる。しかし、格納に先立ち論理アドレス空間と物理メモリとの間で論理データブロックのサイズを変えるようなデータ変換があると、論理データブロックと物理データブロックのこの望ましい同等サイズは失われる。この場合、従来のマッピング方式は使えない。
これまで本発明の様々な態様をその代表的な実施形態との関係で説明してきたが、添付の特許請求の範囲の全範囲内でその権利が保護されるべきであることが理解できよう。
Claims (41)
- データが複数の個別データ格納素子ブロックに格納される、再プログラム可能な不揮発性メモリシステムを操作する方法であって、
論理アドレス範囲のデータを複数の個別アドレス単位に分割するステップと、
前記単位のデータを変換し、これにより変換済み単位の少なくともいくつかは前記変換の前とは異なる量のデータを個別に収容するステップと、
前記単位の変換済みデータを1つ以上の前記格納素子ブロックに格納するステップと、
前記個別単位の変換済みデータの格納位置を、前記変換済み単位の境界に一致する境界を有する少なくとも1つのデータグループによって識別するステップと、
を含む方法。 - 請求項1記載の方法において、
前記個別単位の変換済みデータの格納位置を識別するステップは、前記格納素子ブロックの境界に一致する境界を有する前記少なくとも1つのデータグループを識別するステップをさらに含む方法。 - 請求項1記載の方法において、
前記メモリシステムから前記少なくとも1つの変換済み単位のデータを読み出すステップと、
少なくとも1つの単位の前記データを復元するため、前記少なくとも1つの変換済み単位から読み出された前記データを逆変換するステップと、
前記少なくとも1つの単位の復元済みデータを修正するステップと、
前記少なくとも1つの単位の修正済み・復元済みデータを変換するステップと、
前記変換済み・復元済みデータを1つ以上の前記格納素子ブロックに格納するステップと、
前記個別単位の変換済み・復元済みデータの格納位置を、前記変換済み単位の境界と前記格納素子ブロックの物理境界とに一致する境界を有する少なくとも1つのデータグループによって識別するステップと、によって、
1つ以上の前記格納素子ブロックに格納された少なくとも1つの変換済みデータ単位を修正するステップをさらに含む方法。 - 請求項1記載の方法において、
前記データを変換するステップは、前記データを符号化すること、圧縮すること、または暗号化することのうちの少なくとも1つを行うステップを含む方法。 - 請求項4記載の方法において、
前記データを変換するステップは、前記少なくともいくつかの変換済みデータ単位が前記変換の前より少ない量のデータを個別に収容するデータ単位を含むことに帰結する方法。 - 請求項4記載の方法において、
前記データを変換するステップは、前記少なくともいくつかの変換済みデータ単位が前記変換の前より多い量のデータを個別に収容するデータ単位を含むことに帰結する方法。 - 請求項1記載の方法において、
前記論理アドレス範囲のデータを複数の個別アドレス単位に分割するステップは、前記論理アドレス範囲のデータを複数の均等サイズのアドレス単位に分割するステップを含む方法。 - 請求項7記載の方法において、
複数の均等サイズのアドレス単位に分割される前記論理アドレス範囲は、ホストファイルオブジェクトの論理アドレス範囲である方法。 - 請求項7記載の方法において、
複数の均等サイズのアドレス単位に分割される前記論理アドレス範囲は、複数のホストファイルオブジェクトがアドレスされるところのメモリシステムの論理アドレス空間の論理アドレス範囲である方法。 - 請求項1記載の方法において、
前記変換されるデータは、前記メモリシステム外部のホストから発生する方法。 - 請求項1記載の方法において、
前記変換されるデータは、前記メモリシステムの中で実行するアプリケーションから発生する方法。 - 請求項1記載の方法において、
前記データを変換するステップは、個別の格納素子ブロックの格納容量より少ない量のデータを個別に収容する変換済み単位に前記データを変換するステップを含む方法。 - 請求項1記載の方法において、
前記変換済みデータの格納位置を識別するステップは、異なる格納素子ブロックにある1データグループの切片をつなぎ合わせるステップを含む方法。 - 請求項1記載の方法において、
前記変換済みデータの格納位置を識別するステップは、前記変換済み単位の境界に一致する、前記格納素子ブロック内の前記少なくとも1つのデータグループの境界の除去を回避するステップを含む方法。 - 請求項14記載の方法において、
さらなるデータ単位を変換なしで少なくとも1つのさらなる前記格納素子ブロックに格納するステップと、
前記さらなるデータの格納位置を、前記格納素子ブロックの少なくとも1つの中にある少なくとも1つのさらなるデータグループによって識別するステップと、
前記さらなるデータ単位の境界に一致する、前記格納素子ブロックの少なくとも1つの中にある少なくとも1つのさらなるデータグループの境界を除去するステップと、
をさらに含む方法。 - 請求項1記載の方法において、
メモリシステムはフラッシュメモリシステムであり、前記個別ブロックは同時に消去可能な最少数のデータ格納素子を収容する方法。 - 請求項1記載の方法において、
メモリシステムはフラッシュメモリシステムであり、前記個別ブロックは、ともにつなぎ合わされる2つ以上の格納素子単位を収容し、かつ同時に消去可能な最少数の格納素子を個別に収容する方法。 - 再プログラム可能な不揮発性メモリシステムを操作する方法であって、前記メモリシステムは作業セルブロックに編制されたメモリセルアレイを含む方法において、
前記メモリシステムによって受信されるデータを、前記個別メモリセルブロックの格納容量以下のデータ量を個別に収容する均等サイズのデータ単位に分割するステップと、
前記個別の受信データ単位を、前記受信データを符号化すること、圧縮すること、または暗号化することのうちの少なくとも1つを行うことによって変換し、これにより前記変換済みデータ単位の少なくともいくつかが変換前とは異なる量のデータを個別に収容するステップと、
前記変化済みデータ単位を1つ以上の前記メモリセルブロックに書き込むステップと、
前記書き込み済み・変換済みデータのグループを、少なくとも前記変換済みデータ単位の境界と前記メモリブロックの物理境界とに一致する境界を持つものと定義するステップと、
前記メモリセルブロックの境界の中にある変換済みデータ単位の境界に一致する定義済みデータグループの境界の除去を回避するステップと、
を含む方法。 - 請求項18記載の方法において、
既に変換され前記メモリに書き込まれた少なくとも1つの受信済み個別データ単位の中でデータを更新するデータの受信に応じて、前記メモリシステムの中で、
前記少なくとも1つの変換済み個別データ単位を形成する変換済みデータの前記グループを読み出すステップと、
変換済みデータの前記読み出し済みグループを、前記読み出し済みデータを復号化すること、解凍すること、または解読することのうちの少なくとも1つを行うことによって逆変換し、これにより前記少なくとも1つの個別データ単位を復元するステップと、
その後、前記復元済み個別データ単位を前記受信済み更新データにより修正するステップと、
その後、前記修正済み・復元済みデータを、前記修正済みデータ単位を符号化すること、圧縮すること、または暗号化することのうちの少なくとも1つを行うことにより変換するステップと、
前記変換済み・修正済みデータ単位を1つ以上の前記メモリセルブロックに再書き込みするステップと、
少なくとも前記変換済み・修正済みデータ単位の境界と前記メモリブロックの物理境界とに一致する境界を有する再書き込み済みデータのグループを定義するステップと、
をさらに含む方法。 - 請求項18記載の方法において、
前記データを変換するステップは、前記少なくともいくつかの変換済みデータ単位が前記変換の前より少ない量のデータを個別に収容するデータ単位を含むことに帰結する方法。 - 請求項18記載の方法において、
前記データを変換するステップは、前記少なくともいくつかの変換済みデータ単位が前記変換の前より多い量のデータを個別に収容するデータ単位を含むことに帰結する方法。 - 請求項18記載の方法において、
前記変換済みデータのグループを定義するステップは、異なるセルブロックにある1データグループの切片をともにつなぎ合わせるステップを含む方法。 - 請求項18記載の方法において、
前記メモリシステムによって受信されるさらなるデータ単位を変換なしで少なくとも1つのさらなる前記メモリセルブロックに格納するステップと、
前記さらなるデータ単位の格納位置を、前記メモリセルブロック内のさらなるデータグループによって識別するステップと、
前記メモリセルブロックの中にある前記さらなるデータ単位の境界に一致する前記さらなるデータグループの境界を除去するステップと、
を含む方法。 - 請求項18記載の方法において、
メモリシステムはフラッシュメモリシステムであり、前記個別ブロックは同時に消去可能な最少数のメモリセルを収容する方法。 - 請求項18記載の方法において、
メモリシステムはフラッシュメモリシステムであり、前記個別ブロックは、動作可能にともにつなぎ合わされる2つ以上のメモリセル単位を収容し、かつ同時に消去可能な最少数のメモリセルを個別に収容する方法。 - 請求項18記載の方法において、
前記方法は、メモリコネクタによって取り外し可能な状態でホストデバイスへ接続できるメモリシステムモジュールで遂行され、前記データは前記メモリコネクタを通じて受信される方法。 - 請求項18記載の方法において、
前記メモリシステムによって受信されるデータは、前記メモリシステムの中でプロセッサによって実行されるアプリケーションプログラムから発生する方法。 - 不揮発性メモリシステムであって、
個別データ格納素子ブロックに分割されたフラッシュメモリと、
前記フラッシュメモリに接続され、かつファームウェアによって動作するマイクロプロセッサを含むコントローラであって、前記コントローラは、個別論理アドレス単位の中で受信するデータを、前記格納素子ブロックに格納される少なくともいくつかの前記単位でデータ量が変化する方法で変換するように動作し、かつ前記変換済みデータの格納位置を、前記変換済みデータ単位の論理境界に一致する物理境界を有する少なくとも1つのデータグループによって識別する、コントローラと、
を備えるメモリシステム。 - 請求項28記載のメモリシステムにおいて、
前記コントローラは、前記変換済みデータの格納位置を、前記格納素子ブロックの物理境界に一致する論理境界を有する前記少なくとも1つのデータグループによって識別するようにさらに動作するメモリシステム。 - 請求項29記載のメモリシステムにおいて、
前記コントローラは、前記格納素子ブロックの境界の中にある前記変換済みデータ単位の境界に一致する前記少なくとも1つのデータグループの任意の境界の除去を回避するようにさらに動作するメモリシステム。 - 請求項28記載のメモリシステムにおいて、
前記コントローラは、前記受信データを、前記データを符号化すること、圧縮すること、または暗号化することのうちの少なくとも1つを行うことによって変換するようにさらに動作するメモリシステム。 - 請求項31記載のメモリシステムにおいて、
前記コントローラは、前記変換の前に存在したデータ量を減少させる方法で前記受信データを変換するようにさらに動作するメモリシステム。 - 請求項31記載のメモリシステムにおいて、
前記コントローラは、前記変換の前に存在したデータ量を増加させる方法で前記受信データを変換するようにさらに動作するメモリシステム。 - 請求項28記載のメモリシステムにおいて、
前記コントローラは、ほぼ等量のデータを収容する個別論理アドレス単位の中で受信するデータを変換するようにさらに動作するメモリシステム。 - 請求項28記載のメモリシステムにおいて、
前記コントローラによって受信され変換されるデータは、前記メモリシステムの外で発生するメモリシステム。 - 請求項28記載のメモリシステムにおいて、
前記コントローラによって受信され変換されるデータは、前記コントローラによって実行されるアプリケーションから発生するメモリシステム。 - 請求項28記載のメモリシステムにおいて、
前記個別ブロックは、同時に消去可能な最少数のデータ格納素子を収容するメモリシステム。 - 請求項28記載のメモリシステムにおいて、
前記個別ブロックは、ともにつなぎ合わされる2つ以上の格納素子単位を収容し、かつ同時に消去可能な最少数の格納素子を個別に収容するメモリシステム。 - 請求項28記載のメモリシステムにおいて、
前記格納素子は、導電性フローティングゲートを含むメモリシステム。 - 請求項28記載のメモリシステムにおいて、
前記コントローラは、前記受信データの前記変換の少なくとも一部分を遂行する専用の回路をさらに含むメモリシステム。 - 請求項28記載のメモリシステムにおいて、
前記コントローラは、前記格納素子のひとつずつに2ビット以上のデータを格納するようにさらに動作するメモリシステム。
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