JP2009507423A5 - - Google Patents

Claims (7)

1. 第１及び第２のメモリポートを具備するデータメモリと、係数メモリを設け、
   さらに、第１のデジタルフィルタの動作を制御するためのパラメータの第１のセットと、第２のデジタルフィルタの動作を制御するためのパラメータの第２のセットとを保持するアドレス及び制御ブロックを設け、パラメータの各セットにおいて、
   フィルタタップの予め定められた数に等しいサイズを有する現在の書込みアドレスの円形リストにアドレス制御ブロック中で第１のデータメモリポートに書込まれる入力データに対する現在の書込みアドレスを維持し、
   先入れ先出し待ち行列中に第１のデータメモリポートから読取られるデータの第１の読取アドレスを維持し、
   後入れ先出しスタック中に第２のデータメモリポートから読取られるデータの第２の読取アドレスを維持し、
   円形リスト中に、２で割算されるフィルタタップの予め定められた数に等しく、フィルタタップ数が奇数ならば切り上げられたサイズを有する係数読取アドレスを円形リストに維持し、
   アドレス制御ブロック中の現在の書込みアドレスにより決定された位置においてデータメモリ中に入力デジタルサンプルを記憶し、
   データメモリ中の記憶されたサンプルと係数メモリ中の記憶された係数からの第１のデジタルフィルタの出力サンプルをパラメータの第１のセットにしたがって計算し、
   データメモリ中に第１のデジタルフィルタの計算された出力サンプルを記憶し、
   アドレス制御ブロック中のパラメータの第１のセットをアドレス制御ブロック中のパラメータの第２のセットと交換し、
   データメモリ中の第１のデジタルフィルタについての記憶され計算された出力サンプルと係数メモリ中の記憶された係数からの第２のデジタルフィルタの出力サンプルをパラメータの第２のセットにしたがって計算し、
   アドレス制御ブロック中のパラメータの第１のセットをアドレス制御ブロック中のパラメータの第２のセットと交換するステップを含んでいるカスケード接続されたデジタルフィルタを構成する方法。
2. さらに、アドレス制御ブロックにデシメーションカウンタを維持し、
   各入力サンプルに対して、出力サンプルの計算前に、デシメーションカウンタがゼロになるまでデシメーションカウンタをデクリメントするステップを含んでいる請求項１記載の方法。
3. 第１及び第２の読取アドレス、書込みアドレス、および係数アドレスはそれぞれのメモリ中に仮想メモリアドレスとして維持されている請求項１記載の方法。
4. カスケード接続されたデジタルフィルタを装置中に構成する方法を行うためのコンピュータが実行可能な命令を有するコンピュータが読取可能な媒体において、前記装置は、
   第１及び第２のメモリポートを具備するデータメモリと、係数メモリと、第１のデジタルフィルタの動作を制御するためのパラメータの第１のセットと第２のデジタルフィルタの動作を制御するための値を保持するパラメータの第２のセットとを保持するアドレス及び制御ブロックとを具備し、前記方法は、パラメータの各セットにおいて、
   フィルタタップの予め定められた数に等しいサイズを有する現在の書込みアドレスの円形リストにアドレス制御ブロック中で第１のデータメモリポートに書込まれる入力データに対する現在の書込みアドレスを維持し、
   先入れ先出し待ち行列として第１のデータメモリポートから読取られるデータの第１の読取アドレスを維持し、
   後入れ先出しスタックとして第２のデータメモリポートから読取られるデータの第２の読取アドレスを維持し、
   円形リスト中に、２で割算されるフィルタタップの予め定められた数に等しく、フィルタタップ数が奇数ならば切り上げられたサイズを有する係数読取アドレス円形リストを維持し、
   アドレス制御ブロック中の現在の書込みアドレスにより決定された位置においてデータメモリ中に入力デジタルサンプルを記憶し、
   データメモリ中の記憶されたサンプルと係数メモリ中の記憶された係数から第１のデジタルフィルタの出力サンプルをパラメータの第１のセットにしたがって計算し、
   データメモリ中に第１のデジタルフィルタの計算された出力サンプルを記憶し、
   アドレス制御ブロック中のパラメータの第１のセットをアドレス制御ブロック中のパラメータの第２のセットと交換し、
   データメモリ中の第１のデジタルフィルタについての記憶され計算された出力サンプルと係数メモリ中の記憶された係数からの第２のデジタルフィルタの出力サンプルをパラメータの第２のセットにしたがって計算し、
   アドレス制御ブロック中のパラメータの第１のセットをアドレス制御ブロック中のパラメータの第２のセットと交換する処理を含んでいるコンピュータが読取可能な媒体。
5. 方法はさらに、アドレス制御ブロック中にデシメーションカウンタを維持し、
   各入力サンプルに対して、出力サンプルの計算前に、デシメーションカウンタがゼロになるまでデシメーションカウンタをデクリメントするステップを含んでいる請求項４記載のコンピュータが読取可能な媒体。
6. 第１及び第２の読取アドレス、書込みアドレス、および係数アドレスはそれぞれのメモリ中に仮想メモリアドレスとして維持されている請求項４記載のコンピュータが読取可能な媒体。
7. そこに記憶されている２つのデータサンプルのアクセスを同時に許容するための第１及び第２のポートを有するデータメモリと、
   フィルタ係数を記憶するための係数メモリと、
   データメモリから読取られるデータサンプルを加算する第１の加算器と、
   係数メモリから読取られた値により第１の加算器からの値を乗算するために第１の加算器に接続された単一の乗算器と、
   乗算器からの値を累算するため乗算器に接続された第２の加算器と、
   データメモリ及び係数メモリと通信するアドレス及び制御ブロックとを具備し、
   アドレス及び制御ブロックはさらに、
   第１のデジタルフィルタに対するメモリアドレスを保持するためのアクチブフィルタレジスタのセットと、
   第２のデジタルフィルタに対するメモリアドレスを保持するための次のフィルタレジスタのセットとを具備し、
   アクチブフィルタレジスタのセットは、
   第１のデジタルフィルタの第１のデータメモリポートに書込まれる次の入力データのアドレスをデータメモリに保持する書込みアドレスレジスタと、
   第１のデジタルフィルタのデータメモリの第１のポートから読取られる次のデータのアドレスを保持する第１の読取アドレスレジスタと、
   第１のデジタルフィルタのデータメモリの第２のポートから読取られる次のデータのアドレスを保持する第２の読取アドレスレジスタと、
   第１のデジタルフィルタの係数メモリから読取られる次の係数のアドレスを保持する係数アドレスレジスタとを具備し、
   次のフィルタレジスタのセットは、
   第２のデジタルフィルタの第１のデータメモリポートに書込まれる次の入力データのアドレスをデータメモリに保持する書込みアドレスレジスタと、
   第２のデジタルフィルタのデータメモリの第１のポートから読取られる次のデータのアドレスを保持する第１の読取アドレスレジスタと、
   第２のデジタルフィルタのデータメモリの第２のポートから読取られる次のデータのアドレスを保持する第２の読取アドレスレジスタと、
   第２のデジタルフィルタの係数メモリから読取られる次の係数のアドレスを保持する係数アドレスレジスタとを具備し、さらに、
   第２の加算器の演算が終了し新しい入力データが受信されたとき、アクチブフィルタレジスタと次のフィルタレジスタ間の第１の加算器と乗算器のメモリアドレスの制御を切換える命令を含んでいるコンピュータが読取可能な媒体を有するマスター制御装置を具備しているデジタルフィルタを構成する集積回路。