JP2009302613A - Waveform generating circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To achieve a waveform generating circuit capable of outputting a pulsewidth similar to that during a rise time of a set signal and a reset signal. <P>SOLUTION: This circuit is obtained by improving a waveform generating circuitry for generating a waveform by a set signal and a reset signal. This circuit is provided with: a first SR flipflop to which the set signal and the reset signal are inputted; an inverting section for inputting complimentary outputs of the first SR flipflop, outputting one of the complimentary outputs without inverting and outputting the other complimentary output with inverting; and a selecting section for selecting non-inverted output or inverted output of the inverting section by a select signal based on the set signal and the reset signal, and outputting the select signal. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、例えば、被試験対象を試験するＩＣテスタに設けられ、セット信号、リセット信号により波形を生成する波形生成回路に関し、セット信号、リセット信号の立ち上がり間と同様のパルス幅が出力できる波形生成回路に関するものである。   The present invention relates to a waveform generation circuit that is provided in, for example, an IC tester that tests a test object and generates a waveform using a set signal and a reset signal. The present invention relates to a generation circuit.

ＩＣテスタに用いられる波形生成回路は、ＳＲフリップフロップにセット信号、リセット信号を入力し、波形整形を行い、ドライバを介して、被試験対象であるＩＣ等に信号を出力している。このような回路は、例えば、下記特許文献１等に記載されている。   A waveform generation circuit used in an IC tester inputs a set signal and a reset signal to an SR flip-flop, performs waveform shaping, and outputs a signal to an IC to be tested via a driver. Such a circuit is described in, for example, Patent Document 1 below.

以下、図７を用いて説明を行う。図７において、ＳＲフリップフロップ１は、セット信号ｓｅｔがセット端子Ｓに入力され、リセット信号ｒｓｔがリセット端子Ｒに入力される。シングル差動変換器２は、ＳＲフリップフロップ１の出力端子Ｑに入力端子が接続され、差動信号に変換して、出力を行う。   Hereinafter, description will be made with reference to FIG. In FIG. 7, in the SR flip-flop 1, the set signal set is input to the set terminal S, and the reset signal rst is input to the reset terminal R. The single differential converter 2 has an input terminal connected to the output terminal Q of the SR flip-flop 1, converts it into a differential signal, and outputs it.

このような回路の動作を、図８を用いて説明する。（ａ）はセット信号ｓｅｔ、（ｂ）はリセット信号ｒｓｔ、（ｃ）はＳＲフリップフロップ１の出力ｑ、（ｄ）はシングル差動変換器２の出力ｐ（ｎ）を示す。なお、出力ｐ，ｎは差動信号であるが、出力ｎは出力ｐの反転出力なので、図示は省略する。   The operation of such a circuit will be described with reference to FIG. (A) is the set signal set, (b) is the reset signal rst, (c) is the output q of the SR flip-flop 1, and (d) is the output p (n) of the single differential converter 2. Although the outputs p and n are differential signals, the output n is an inverted output of the output p and is not shown.

セット信号ｓｅｔが立ち上がると、ＳＲフリップフロップ１の出力ｑが立ち上がる。そして、リセット信号ｒｓｔが立ち上がると、ＳＲフリップフロップ１の出力ｑが立ち下がる。この出力ｑを入力して、シングル差動変換器２は、差動信号である出力ｐ，ｎを出力する。   When the set signal set rises, the output q of the SR flip-flop 1 rises. When the reset signal rst rises, the output q of the SR flip-flop 1 falls. Inputting this output q, the single differential converter 2 outputs outputs p and n which are differential signals.

特開平８−２９３７６５号公報JP-A-8-293765

ＳＲフリップフロップ１は、出力ｑの立ち上がりと立ち下がりの特性に差があり、セット信号ｓｅｔ、リセット信号ｒｓｔの立ち上がり間と比較して、出力のパルス幅に誤差が発生してしまう。   The SR flip-flop 1 has a difference between the rising and falling characteristics of the output q, and an error occurs in the output pulse width as compared with the rising edge of the set signal set and the reset signal rst.

そこで、本発明の目的は、セット信号、リセット信号の立ち上がり間と同様のパルス幅が出力できる波形生成回路を実現することにある。   Therefore, an object of the present invention is to realize a waveform generation circuit that can output a pulse width similar to that between rising edges of a set signal and a reset signal.

このような課題を達成するために、本発明のうち請求項１記載の発明は、
セット信号、リセット信号により波形を生成する波形生成回路において、
前記セット信号がセット端子に入力され、前記リセット信号がリセット端子に入力される第１のＳＲフリップフリップと、
この第１のＳＲフリップフロップのコンプリメンタリ出力を入力し、コンプリメンタリ出力の一方を非反転で出力し、他方を反転させて出力する反転部と、
前記セット信号、リセット信号に基づいたセレクト信号により、反転部の非反転出力、反転出力を選択して、出力する選択部と
を備えたことを特徴とするものである。
また、請求項２記載の発明は、
セット信号、リセット信号により波形を生成する波形生成回路において、
前記セット信号がセット端子に入力され、前記リセット信号がリセット端子に入力される第１のＳＲフリップフリップと、
この第１のＳＲフリップフロップの非反転出力を入力し、差動信号を出力する第１のシングル差動変換回路と、
前記第１のＳＲフリップフロップの反転出力を入力し、差動信号を出力する第２のシングル差動変換回路と、
前記セット信号、リセット信号に基づいたセレクト信号により、前記第１のシングル差動変換回路の差動信号と前記第２のシングル差動変換回路の差動信号の反転信号とを選択し、出力する選択部と
を備えたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明であって、
前記第１のＳＲフリップフロップは、非反転出力または反転出力をセレクト信号として、前記選択部に入力することを特徴とするものである。
請求項４記載の発明は、請求項１または２記載の発明であって、
前記セット信号がセット端子に入力され、前記リセット信号がリセット端子に入力され、非反転出力または反転出力をセレクト信号として、前記選択部に入力する第２のＳＲフリップフロップを設けたことを特徴とするものである。
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明であって、
被試験対象を試験するＩＣテスタに用いたことを特徴とするものである。 In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In a waveform generation circuit that generates a waveform using a set signal and a reset signal,
A first SR flip-flop in which the set signal is input to a set terminal and the reset signal is input to a reset terminal;
An inverting unit that inputs the complementary output of the first SR flip-flop, outputs one of the complementary outputs in a non-inverted manner, and inverts and outputs the other;
And a selection unit that selects and outputs a non-inverted output and an inverted output of the inversion unit by a select signal based on the set signal and the reset signal.
The invention according to claim 2
In a waveform generation circuit that generates a waveform using a set signal and a reset signal,
A first SR flip-flop in which the set signal is input to a set terminal and the reset signal is input to a reset terminal;
A first single differential conversion circuit that inputs a non-inverted output of the first SR flip-flop and outputs a differential signal;
A second single differential conversion circuit for inputting an inverted output of the first SR flip-flop and outputting a differential signal;
A differential signal of the first single differential conversion circuit and an inverted signal of the differential signal of the second single differential conversion circuit are selected and output by a select signal based on the set signal and the reset signal. And a selection unit.
Invention of Claim 3 is invention of Claim 1 or 2, Comprising:
The first SR flip-flop inputs a non-inverted output or an inverted output as a select signal to the selection unit.
Invention of Claim 4 is invention of Claim 1 or 2, Comprising:
The set signal is input to a set terminal, the reset signal is input to a reset terminal, and a second SR flip-flop is provided that inputs a non-inverted output or an inverted output as a select signal to the selection unit. To do.
Invention of Claim 5 is invention in any one of Claims 1-4, Comprising:
The present invention is characterized in that it is used for an IC tester for testing an object to be tested.

本発明によれば以下のような効果がある。
請求項１，３〜５によれば、選択部が、セレクト信号により、反転部の非反転出力、反転出力を選択して、第１のＳＲフリップフロップのコンプリメンタリ出力の立ち上がり基準で、波形整形を行うので、セット信号、リセット信号の立ち上がり間と同様のパルス幅が出力できる。また、セット信号、リセット信号の立ち上がり間と同様のパルス幅が出力できるので、セット信号、リセット信号の信号経路上にディレーラインを設けて、パルス幅の調整を行う必要がない。 The present invention has the following effects.
According to the first and third aspects, the selection unit selects the non-inverted output and the inverted output of the inverting unit according to the select signal, and performs waveform shaping on the basis of the rise of the complementary output of the first SR flip-flop. As a result, the same pulse width as that during the rise of the set signal and reset signal can be output. In addition, since the same pulse width as that during the rise of the set signal and the reset signal can be output, it is not necessary to adjust the pulse width by providing a delay line on the signal path of the set signal and the reset signal.

請求２〜５によれば、選択部が、セレクト信号により、第１、第２のシングル差動変換器の差動信号を選択して、第１のＳＲフリップフロップの非反転出力、反転出力（コンプリメンタリ出力）の立ち上がり基準で、波形整形を行うので、セット信号、リセット信号の立ち上がり間と同様のパルス幅が出力できる。また、セット信号、リセット信号の立ち上がり間と同様のパルス幅が出力できるので、セット信号、リセット信号の信号経路上にディレーラインを設けて、パルス幅の調整を行う必要がない。   According to the second to fifth aspects, the selection unit selects the differential signals of the first and second single differential converters based on the select signal, and outputs the non-inverted output and the inverted output of the first SR flip-flop ( Since the waveform shaping is performed on the basis of the rise of the complementary output), the same pulse width as that between the rise of the set signal and the reset signal can be output. In addition, since the same pulse width as that during the rise of the set signal and the reset signal can be output, it is not necessary to adjust the pulse width by providing a delay line on the signal path of the set signal and the reset signal.

そして、第２のシングル差動変換器により、第１のＳＲフリップフロップの反転出力を反転させ、選択部に入力しているので、単純に、シングル出力のインバータを用いたものに比較し、インバータの立ち上がり、立ち下がりの遅延時間がそろわないことによる誤差が発生せず、正確なパルス幅を出力することができる。   Since the inverted output of the first SR flip-flop is inverted by the second single differential converter and is input to the selection unit, the inverter is simply compared with that using a single output inverter. An error due to the lack of the delay time of the rising and falling edges does not occur, and an accurate pulse width can be output.

請求項５によれば、ＩＣテスタのピン間のタイミング調整を行うために、セット信号、リセット信号の信号経路上にディレーラインを設けたとしても、ディレーラインのパルス幅調整に用いなくてよいので、ピン間のスキュー調整可能範囲を広げることやディレーラインの回路規模を小さくすることができる。   According to the fifth aspect, even if a delay line is provided on the signal path of the set signal and the reset signal in order to adjust the timing between the pins of the IC tester, it is not necessary to use it for adjusting the pulse width of the delay line. Thus, it is possible to widen the range of skew adjustment between pins and reduce the circuit scale of the delay line.

以下本発明を、図面を用いて詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the drawings.

［第１の実施例］
図１は本発明の第１の実施例を示した構成図である。
図１において、ＳＲフリップフロップ１は、セット信号ｓｅｔがセット端子Ｓに入力され、リセット信号ｒｓｔがリセット端子Ｒに入力される。第１のシングル差動変換器２は、ＳＲフリップフロップ１の出力端子Ｑに入力端子が接続され、差動信号（出力ｐ１，ｎ１）に変換して、出力を行う。第２のシングル差動変換器３は、ＳＲフリップフロップ１の反転出力端子ＸＱに入力端子が接続され、差動信号（出力ｐ２，ｎ２）に変換して、出力を行う。マルチプレクサ４は選択部で、セレクト信号ｓｅｌにより、セレクト信号ｓｅｌがハイレベルのとき、シングル差動変換回路２の差動信号を選択し、セレクト信号ｓｅｌがロウレベルのとき、シングル差動変換回路３の差動信号の反転信号を選択し、出力する。ＳＲフリップフロップ５は、セット信号ｓｅｔがセット端子Ｓに入力され、リセット信号ｒｓｔがリセット端子Ｒに入力され、出力をマルチプレクサ４のセレクト端子ＳＥＬに入力する。ここで、シングル差動変換器２，３が、ＳＲフリップフロップ１のコンプリメンタリ出力を入力し、コンプリメンタリ出力の一方を非反転で出力し、他方を反転させて出力する反転部を構成する。 [First embodiment]
FIG. 1 is a block diagram showing a first embodiment of the present invention.
In FIG. 1, the SR flip-flop 1 has a set signal set input to the set terminal S and a reset signal rst input to the reset terminal R. The first single differential converter 2 has an input terminal connected to the output terminal Q of the SR flip-flop 1 and converts it into a differential signal (outputs p1, n1) for output. The second single differential converter 3 has an input terminal connected to the inverting output terminal XQ of the SR flip-flop 1 and converts it into a differential signal (outputs p2, n2) for output. The multiplexer 4 is a selection unit that selects the differential signal of the single differential conversion circuit 2 when the select signal sel is high level, and selects the differential signal of the single differential conversion circuit 3 when the select signal sel is low level. Selects and outputs the inverted signal of the differential signal. In the SR flip-flop 5, the set signal set is input to the set terminal S, the reset signal rst is input to the reset terminal R, and the output is input to the select terminal SEL of the multiplexer 4. Here, the single differential converters 2 and 3 constitute an inverting unit that inputs the complementary output of the SR flip-flop 1, outputs one of the complementary outputs in a non-inverted manner, and inverts and outputs the other.

このような装置の動作を、図２，３を用いて以下に説明する。図２はＳＲフリップフロップ１，５の出力の特性が立ち上がりと比較して立ち下がりが遅い場合、図３は出力の特性が立ち上がりに比較して立ち下がりが速い場合である。   The operation of such an apparatus will be described below with reference to FIGS. FIG. 2 shows a case where the output characteristics of the SR flip-flops 1 and 5 are slow in falling compared to the rising edge, and FIG. 3 shows a case where the output characteristics have a fast falling compared to the rising edge.

図２，３において、（ａ）はセット信号ｓｅｔ、（ｂ）はリセット信号ｒｓｔ、（ｃ）はＳＲフリップフロップ１の非反転出力ｑ、（ｄ）はＳＲフリップフロップ１の反転出力ｘｑ、（ｅ）はシングル差動変換器２の出力ｐ１（ｎ１）、（ｆ）はシングル差動変換器３の反転出力ｐ２（ｎ２）、（ｇ）はＳＲフリップフロップ５が出力するセレクト信号ｓｅｌ、（ｈ）はマルチプレクサ４の出力ｐ（ｎ）である。なお、出力ｐ１，ｎ１と反転出力ｐ２，ｎ２と出力ｐ，ｎとはそれぞれ差動信号であるが、出力ｎ１、反転出力ｎ２、出力ｎはそれぞれ出力ｐ１、反転出力ｐ２、出力ｐの反転出力なので、図示は省略する。   2 and 3, (a) is a set signal set, (b) is a reset signal rst, (c) is a non-inverted output q of the SR flip-flop 1, (d) is an inverted output xq of the SR flip-flop 1, ( e) is the output p1 (n1) of the single differential converter 2, (f) is the inverted output p2 (n2) of the single differential converter 3, (g) is the select signal sel output from the SR flip-flop 5, ( h) is the output p (n) of the multiplexer 4. The outputs p1, n1, the inverted outputs p2, n2, and the outputs p, n are differential signals, respectively, but the output n1, the inverted output n2, and the output n are the inverted outputs of the output p1, the inverted output p2, and the output p, respectively. Therefore, illustration is omitted.

まず、図２の動作について説明する。セット信号ｓｅｔが立ち上がると、ＳＲフリップフロップ１の非反転出力ｑが立ち上がり、ＳＲフリップフロップ５のセレクト信号ｓｅｌが立ち上がる。セット信号ｓｅｔの立ち上がり後、ＳＲフリップフリップ１の立ち上がり、立ち下がり特性の誤差分後、反転出力ｘｑが立ち下がる。シングル差動変換器２は、ＳＲフリップフロップ１の非反転出力ｑの立ち上がりにより、出力ｐ１が立ち上がり、出力ｎ１が立ち下がる。また、シングル差動変換器３は、ＳＲフリップフロップ１の反転出力ｘｑの立ち下がりにより、反転出力ｐ２が立ち上がり、反転出力ｎ２が立ち下がる。そして、マルチプレクサ４は、セレクト信号ｓｅｌがハイレベルになっているので、シングル差動変換器２の出力ｐ１，ｎ１を選択し、出力ｐ，ｎとする。   First, the operation of FIG. 2 will be described. When the set signal set rises, the non-inverted output q of the SR flip-flop 1 rises, and the select signal sel of the SR flip-flop 5 rises. After the rise of the set signal set, the inverted output xq falls after an error corresponding to the rise and fall characteristics of the SR flip-flop 1. In the single differential converter 2, the output p1 rises and the output n1 falls due to the rise of the non-inverted output q of the SR flip-flop 1. In the single differential converter 3, the inverted output p2 rises and the inverted output n2 falls due to the fall of the inverted output xq of the SR flip-flop 1. Since the select signal sel is at the high level, the multiplexer 4 selects the outputs p1 and n1 of the single differential converter 2 and sets them as outputs p and n.

リセット信号ｒｓｔが立ち上がると、ＳＲフリップフロップ１の反転出力ｘｑが立ち上がる。リセット信号ｒｓｔの立ち上がり後、ＳＲフリップフロップ１，５の立ち上がり、立下り特性の誤差分後、ＳＲフリップフロップ１の非反転出力ｑが立ち下がり、ＳＲフリップフロップ５のセレクト信号ｓｅｌが立ち下がる。シングル差動変換器２は、ＳＲフリップフロップ１の非反転出力ｑの立ち下がりにより、出力ｐ１が立ち下がり、出力ｎ１が立ち上がる。また、シングル差動変換器３は、ＳＲフリップフロップ１の反転出力ｘｑの立ち上がりにより、反転出力ｐ２が立ち下がり、反転出力ｎ２が立ち上がる。そして、マルチプレクサ４は、セレクト信号ｓｅｌがロウレベルになっているので、シングル差動変換器３の反転出力ｐ２，ｎ２を選択し、出力ｐ,ｎとする。   When the reset signal rst rises, the inverted output xq of the SR flip-flop 1 rises. After the rise of the reset signal rst, after the rise and fall characteristics of the SR flip-flops 1 and 5, the non-inverted output q of the SR flip-flop 1 falls and the select signal sel of the SR flip-flop 5 falls. In the single differential converter 2, the output p1 falls and the output n1 rises due to the fall of the non-inverted output q of the SR flip-flop 1. In the single differential converter 3, the inverted output p2 falls and the inverted output n2 rises due to the rising of the inverted output xq of the SR flip-flop 1. Since the select signal sel is at the low level, the multiplexer 4 selects the inverted outputs p2 and n2 of the single differential converter 3 and sets them as outputs p and n.

次に、図３の動作について説明する。セット信号ｓｅｔが立ち上がると、ＳＲフリップフロップ１の反転出力ｘｑが立ち下がる。セット信号ｓｅｔの立ち上がり後、ＳＲフリップフリップ１，５の立ち上がり、立ち下がり特性の誤差分後、非反転出力ｑが立ち上がり、ＳＲフリップフロップ５のセレクト信号ｓｅｌが立ち上がる。シングル差動変換器２は、ＳＲフリップフロップ１の非反転出力ｑの立ち上がりにより、出力ｐ１が立ち上がり、出力ｎ１が立ち下がる。また、シングル差動変換器３は、ＳＲフリップフロップ１の反転出力ｘｑの立ち下がりにより、反転出力ｐ２が立ち上がり、反転出力ｎ２が立ち下がる。そして、マルチプレクサ４は、セレクト信号ｓｅｌがハイレベルになっているので、シングル差動変換器２の出力ｐ１，ｎ１を選択し、出力ｐ，ｎとする。   Next, the operation of FIG. 3 will be described. When the set signal set rises, the inverted output xq of the SR flip-flop 1 falls. After the rise of the set signal set, after the rise and fall characteristics of the SR flip-flops 1 and 5, the non-inverted output q rises and the select signal sel of the SR flip-flop 5 rises. In the single differential converter 2, the output p1 rises and the output n1 falls due to the rise of the non-inverted output q of the SR flip-flop 1. In the single differential converter 3, the inverted output p2 rises and the inverted output n2 falls due to the fall of the inverted output xq of the SR flip-flop 1. Since the select signal sel is at the high level, the multiplexer 4 selects the outputs p1 and n1 of the single differential converter 2 and sets them as outputs p and n.

リセット信号ｒｓｔが立ち上がると、ＳＲフリップフロップ１の非反転出力ｑが立ち下がり、ＳＲフリップフロップ５のセレクト信号ｓｅｌが立ち下がる。リセット信号ｒｓｔの立ち上がり後、ＳＲフリップフロップ１の立ち上がり、立下り特性の誤差分後、ＳＲフリップフロップ１の反転出力ｘｑが立ち上がる。シングル差動変換器２は、ＳＲフリップフロップ１の非反転出力ｑの立ち下がりにより、出力ｐ１が立ち下がり、出力ｎ１が立ち上がる。また、シングル差動変換器３は、ＳＲフリップフロップ１の反転出力ｘｑの立ち上がりにより、反転出力ｐ２が立ち下がり、反転出力ｎ２が立ち上がる。そして、マルチプレクサ４は、セレクト信号ｓｅｌがロウレベルになっているので、シングル差動変換器３の反転出力ｐ２，ｎ２を選択し、出力ｐ,ｎとする。   When the reset signal rst rises, the non-inverted output q of the SR flip-flop 1 falls and the select signal sel of the SR flip-flop 5 falls. After the reset signal rst rises, the inverted output xq of the SR flip-flop 1 rises after an error corresponding to the rise and fall characteristics of the SR flip-flop 1. In the single differential converter 2, the output p1 falls and the output n1 rises due to the fall of the non-inverted output q of the SR flip-flop 1. In the single differential converter 3, the inverted output p2 falls and the inverted output n2 rises due to the rising of the inverted output xq of the SR flip-flop 1. Since the select signal sel is at the low level, the multiplexer 4 selects the inverted outputs p2 and n2 of the single differential converter 3 and sets them as outputs p and n.

このように、マルチプレクサ４が、セレクト信号により、シングル差動変換器２，３の差動信号を選択して、ＳＲフリップフロップ１の非反転出力ｑ，反転出力ｘｑ（コンプリメンタリ出力）の立ち上がり基準で、波形整形を行うので、セット信号、リセット信号の立ち上がり間と同様のパルス幅が出力できる。   As described above, the multiplexer 4 selects the differential signal of the single differential converters 2 and 3 by the select signal, and uses the rising reference of the non-inverted output q and the inverted output xq (complementary output) of the SR flip-flop 1. Since the waveform shaping is performed, the same pulse width as that during the rise of the set signal and the reset signal can be output.

また、セット信号、リセット信号の立ち上がり間と同様のパルス幅が出力できるので、セット信号、リセット信号の信号経路上にディレーラインを設けて、パルス幅の調整を行う必要がない。上記回路を被試験対象を試験するＩＣテスタに用いた場合、ＩＣテスタのピン間のタイミング調整を行うために、セット信号、リセット信号の信号経路上にディレーラインを設けたとしても、ディレーラインのパルス幅調整に用いなくてよいので、ピン間のスキュー調整可能範囲を広げることやディレーラインの回路規模を小さくすることができる。   In addition, since the same pulse width as that during the rise of the set signal and the reset signal can be output, it is not necessary to adjust the pulse width by providing a delay line on the signal path of the set signal and the reset signal. When the above circuit is used in an IC tester for testing an object to be tested, even if a delay line is provided on the signal path of the set signal and the reset signal in order to adjust the timing between the pins of the IC tester, Since it is not necessary to use for pulse width adjustment, it is possible to widen the skew adjustable range between pins and reduce the circuit scale of the delay line.

そして、シングル差動変換器３により、ＳＲフリップフロップ１の反転出力ｘｑを反転させ、マルチプレクサ４に入力しているので、単純に、シングル出力のインバータを用いた場合に比較し、インバータの立ち上がり、立ち下がりの遅延時間がそろわないことによる誤差が発生せず、正確なパルス幅を出力することができる。なお、シングル差動変換器２は、シングル差動変換器３があることにより特性をあわせるために必要になっている。   Then, the single differential converter 3 inverts the inverted output xq of the SR flip-flop 1 and inputs the inverted output xq to the multiplexer 4, so that the rise of the inverter is simply compared to the case where a single output inverter is used. An error due to the lack of falling delay time does not occur, and an accurate pulse width can be output. Note that the single differential converter 2 is necessary to match the characteristics due to the presence of the single differential converter 3.

［第２の実施例］
図４は本発明の第２の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し説明を省略する。図１に示す第１の実施例と異なる点は、ＳＲフリップフロップ５を設けずに、ＳＲフリップフロップ１の非反転出力ｑをセレクト信号とした点である。 [Second Embodiment]
FIG. 4 is a block diagram showing a second embodiment of the present invention. Here, the same components as those shown in FIG. The difference from the first embodiment shown in FIG. 1 is that the SR flip-flop 5 is not provided and the non-inverted output q of the SR flip-flop 1 is used as a select signal.

このような装置の動作は、ＳＲフリップフロップ５の出力の代わりに、ＳＲフリップフロップ１の非反転出力ｑをセレクト信号ｓｅｌとしているだけで、その他の動作は図１に示す装置と同様なので説明を省略する。   The operation of such a device is described only by using the non-inverted output q of the SR flip-flop 1 as the select signal sel instead of the output of the SR flip-flop 5, and the other operations are the same as those of the device shown in FIG. Omitted.

［第３の実施例］
図５は本発明の第３の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し説明を省略する。図１に示す第１の実施例と異なる点は、ＳＲフリップフロップ５を設けずに、インバータ６を設けた点である。インバータ６は、ＳＲフリップフロップ１の反転出力ｘｑを入力し、論理を反転させて、セレクト信号ｓｅｌとしてマルチプレクサ４のセレクト端子に入力する。 [Third embodiment]
FIG. 5 is a block diagram showing a third embodiment of the present invention. Here, the same components as those shown in FIG. The difference from the first embodiment shown in FIG. 1 is that the SR flip-flop 5 is not provided but the inverter 6 is provided. The inverter 6 receives the inverted output xq of the SR flip-flop 1, inverts the logic, and inputs the inverted signal to the select terminal of the multiplexer 4 as the select signal sel.

このような装置の動作は、ＳＲフリップフロップ５の出力の代わりに、インバータ６がＳＲフリップフロップ１の反転出力ｘｑを論理反転させて、マルチプレクサ４のセレクト端子に入力するだけで、その他の動作は図１に示す装置と同様なので説明を省略する。   The operation of such an apparatus is as follows. Instead of the output of the SR flip-flop 5, the inverter 6 logically inverts the inverted output xq of the SR flip-flop 1 and inputs it to the select terminal of the multiplexer 4. Since it is the same as the apparatus shown in FIG. 1, description is abbreviate | omitted.

［第４の実施例］
図６は本発明の第４の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し説明を省略する。図１に示す装置と異なる点は、インバータ７を設けた点である。インバータ７は、ＳＲフリップフロップ５の反転出力端子ＸＱに入力端を接続し、論理を反転させて、セレクト信号ｓｅｌとしてマルチプレクサ４のセレクト端子に入力する。 [Fourth embodiment]
FIG. 6 is a block diagram showing a fourth embodiment of the present invention. Here, the same components as those shown in FIG. The difference from the apparatus shown in FIG. 1 is that an inverter 7 is provided. The inverter 7 has an input terminal connected to the inverted output terminal XQ of the SR flip-flop 5, inverts the logic, and inputs the inverted signal to the select terminal of the multiplexer 4 as the select signal sel.

このような装置の動作は、ＳＲフリップフロップ５の出力端子Ｑではなく、反転出力端子ＸＱを用いて、インバータ７でＳＲフリップフロップ５の反転出力を反転させて、マルチプレクサ４のセレクタ端子に入力するだけで、その他の動作は図１に示す装置と同様なので説明を省略する。   The operation of such a device is that the inverted output of the SR flip-flop 5 is inverted by the inverter 7 using the inverted output terminal XQ instead of the output terminal Q of the SR flip-flop 5 and input to the selector terminal of the multiplexer 4. The other operations are the same as those of the apparatus shown in FIG.

なお、本発明は上記実施例に限定されるものではなく、シングル差動変換器２，３の差動信号を用いる構成を示したが、一方の信号だけ用いる構成でもよい。例えば、シングル差動変換器２は出力ｐ１、シングル差動変換器３は反転出力ｐ２をマルチプレクサ４に出力し、マルチプレクサ４は出力ｐのみを出力する構成でもよい。   The present invention is not limited to the above-described embodiment, and the configuration using the differential signals of the single differential converters 2 and 3 is shown, but the configuration using only one signal may be used. For example, the single differential converter 2 may output the output p1, the single differential converter 3 may output the inverted output p2 to the multiplexer 4, and the multiplexer 4 may output only the output p.

また、マルチプレクサ４はシングル差動変換器２，３の差動信号を受け、出力ｐ，ｎを出力する構成を示したが、出力ｐ，ｎの一方だけ出力する構成でもよい。   Further, although the multiplexer 4 is configured to receive the differential signals of the single differential converters 2 and 3 and output the outputs p and n, the multiplexer 4 may be configured to output only one of the outputs p and n.

そして、マルチプレクサ４は、セレクト信号ｓｅｌがハイレベルのとき、シングル差動変換器２の差動信号を選択し、ロウレベルのとき、シングル差動変換器３の差動信号を選択する構成を示したが、セレクト信号ｓｅｌがロウレベルのとき、シングル差動変換器２の差動信号を選択し、ハイレベルのとき、シングル差動変換器３の差動信号を選択する構成でもよい。   The multiplexer 4 selects the differential signal of the single differential converter 2 when the select signal sel is high level, and selects the differential signal of the single differential converter 3 when it is low level. However, when the select signal sel is low level, the differential signal of the single differential converter 2 may be selected, and when the select signal sel is high level, the differential signal of the single differential converter 3 may be selected.

また、マルチプレクサ４は、セット信号ｓｅｔ、リセット信号ｒｓｔを、直接、セレクト信号として入力し、選択を行う構成でもよい。この場合、マルチプレクサ４は、セット信号ｓｅｔの立ち上がりで、シングル差動変換器２の差動信号を選択し、リセット信号ｒｓｔの立ち上がりで、シングル差動変換器３の差動信号を選択する。要するに、マルチプレクサ４が、立ち上がり基準で、シングル差動変換器２，３の差動信号の選択を行える構成であればよい。   Further, the multiplexer 4 may be configured to directly input the set signal set and the reset signal rst as a select signal and perform selection. In this case, the multiplexer 4 selects the differential signal of the single differential converter 2 at the rising edge of the set signal set, and selects the differential signal of the single differential converter 3 at the rising edge of the reset signal rst. In short, any configuration may be used as long as the multiplexer 4 can select the differential signals of the single differential converters 2 and 3 on the basis of rising.

本発明の第１の実施例を示した構成図である。It is the block diagram which showed the 1st Example of this invention. 図１に示す回路の動作を示したタイミングチャートである。2 is a timing chart showing the operation of the circuit shown in FIG. 図１に示す回路の動作を示したタイミングチャートである。2 is a timing chart showing the operation of the circuit shown in FIG. 本発明の第２の実施例を示した構成図である。It is the block diagram which showed the 2nd Example of this invention. 本発明の第３の実施例を示した構成図である。It is the block diagram which showed the 3rd Example of this invention. 本発明の第４の実施例を示した構成図である。It is the block diagram which showed the 4th Example of this invention. 従来の波形生成回路の構成を示した図である。It is the figure which showed the structure of the conventional waveform generation circuit. 図７に示す回路の動作を示したタイミングチャートである。8 is a timing chart showing the operation of the circuit shown in FIG.

符号の説明Explanation of symbols

１，５ ＳＲフリップフロップ
２，３ シングル差動変換器
４ マルチプレクサ
６，７ インバータ 1,5 SR flip-flop 2,3 Single differential converter 4 Multiplexer 6,7 Inverter

Claims (5)

セット信号、リセット信号により波形を生成する波形生成回路において、
前記セット信号がセット端子に入力され、前記リセット信号がリセット端子に入力される第１のＳＲフリップフリップと、
この第１のＳＲフリップフロップのコンプリメンタリ出力を入力し、コンプリメンタリ出力の一方を非反転で出力し、他方を反転させて出力する反転部と、
前記セット信号、リセット信号に基づいたセレクト信号により、反転部の非反転出力、反転出力を選択して、出力する選択部と
を備えたことを特徴とする波形生成回路。 In a waveform generation circuit that generates a waveform using a set signal and a reset signal,
A first SR flip-flop in which the set signal is input to a set terminal and the reset signal is input to a reset terminal;
An inverting unit that inputs the complementary output of the first SR flip-flop, outputs one of the complementary outputs in a non-inverted manner, and inverts and outputs the other,
A waveform generation circuit comprising: a selection unit that selects and outputs a non-inverted output and an inverted output of an inversion unit by a select signal based on the set signal and the reset signal. セット信号、リセット信号により波形を生成する波形生成回路において、
前記セット信号がセット端子に入力され、前記リセット信号がリセット端子に入力される第１のＳＲフリップフリップと、
この第１のＳＲフリップフロップの非反転出力を入力し、差動信号を出力する第１のシングル差動変換回路と、
前記第１のＳＲフリップフロップの反転出力を入力し、差動信号を出力する第２のシングル差動変換回路と、
前記セット信号、リセット信号に基づいたセレクト信号により、前記第１のシングル差動変換回路の差動信号と前記第２のシングル差動変換回路の差動信号の反転信号とを選択し、出力する選択部と
を備えたことを特徴とする波形生成回路。 In a waveform generation circuit that generates a waveform using a set signal and a reset signal,
A first SR flip-flop in which the set signal is input to a set terminal and the reset signal is input to a reset terminal;
A first single differential conversion circuit that inputs a non-inverted output of the first SR flip-flop and outputs a differential signal;
A second single differential conversion circuit for inputting an inverted output of the first SR flip-flop and outputting a differential signal;
A differential signal of the first single differential converter circuit and an inverted signal of the differential signal of the second single differential converter circuit are selected and output by a select signal based on the set signal and the reset signal. A waveform generation circuit comprising a selection unit. 前記第１のＳＲフリップフロップは、非反転出力または反転出力をセレクト信号として、前記選択部に入力することを特徴とする請求項１または２記載の波形生成回路。   3. The waveform generation circuit according to claim 1, wherein the first SR flip-flop inputs a non-inverted output or an inverted output as a select signal to the selection unit. 4. 前記セット信号がセット端子に入力され、前記リセット信号がリセット端子に入力され、非反転出力または反転出力をセレクト信号として、前記選択部に入力する第２のＳＲフリップフロップを設けたことを特徴とする請求項１または２記載の波形生成回路。   The set signal is input to a set terminal, the reset signal is input to a reset terminal, and a second SR flip-flop is provided that inputs a non-inverted output or an inverted output as a select signal to the selection unit. The waveform generation circuit according to claim 1 or 2. 被試験対象を試験するＩＣテスタに用いたことを特徴とする請求項１〜４のいずれかに記載の波形生成回路。   The waveform generation circuit according to claim 1, wherein the waveform generation circuit is used in an IC tester for testing an object to be tested.
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