JP2009302444A

JP2009302444A - Solid-state imaging apparatus

Info

Publication number: JP2009302444A
Application number: JP2008157688A
Authority: JP
Inventors: Masaki Hanada; 昌樹花田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2008-06-17
Filing date: 2008-06-17
Publication date: 2009-12-24

Abstract

<P>PROBLEM TO BE SOLVED: To remove a smear component that a rear face light incidence type solid-state imaging apparatus generates. <P>SOLUTION: A photoelectric conversion region 101 where light incident on a rear face is converted into signal charges and stored is provided on the rear face side of a semiconductor substrate. On the top face side of the semiconductor substrate, a VCCD 102 which reads out and transfers the signal charges stored in the photoelectric conversion region 101 is provided corresponding to the photoelectric conversion region 101 on the rear face side. Further, a drain region 108 which only discharges the electric charges is provided on the top face side of the semiconductor substrate. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、固体撮像装置に関し、特に裏面光入射型の固体撮像装置に関する。 The present invention relates to a solid-state imaging device, and more particularly to a back-light incident type solid-state imaging device.

近年、急速に普及してきたデジタルスチルカメラに代表されるＣＣＤ（charge coupled device ）イメージセンサ（以下、ＣＣＤと称する）には、多画素化、高性能化、小型化等が求められている。特に多画素化に対する市場の要望は非常に強く、ＣＣＤのセル微細化は必要不可欠となってきている。 2. Description of the Related Art In recent years, CCD (charge coupled device) image sensors (hereinafter referred to as CCD) typified by digital still cameras that have been rapidly spread are required to have a large number of pixels, high performance, miniaturization, and the like. In particular, the market demand for increasing the number of pixels is very strong, and miniaturization of CCD cells has become indispensable.

デジタルスチルカメラに用いられる一般的なＣＣＤについて、図１６を参照しながら説明する。図１６に示すように、ＣＣＤの単位セル１６は、入射した光を信号電荷に変換して蓄積する光電変換領域（ＰＤ：Photo-Diode ）１４と、ＰＤ１４に蓄積された信号電荷を読み出して転送する垂直転送レジスタ（ＶＣＣＤ）１５とから構成されている。この単位セル１６が垂直方向及び水平方向のそれぞれに二次元状に配列されて画素領域１１を形成している。光電変換領域１４から読み出された信号電荷はＶＣＣＤ１５及び水平転送レジスタ（ＨＣＣＤ）１２を通じて電荷電圧変換部（ＦＤＡ：Floating Diffusion Amplifier）１３へと転送され、出力信号電圧に変換される。 A general CCD used in a digital still camera will be described with reference to FIG. As shown in FIG. 16, the CCD unit cell 16 reads and transfers the photoelectric conversion region (PD: Photo-Diode) 14 that converts incident light into signal charges and accumulates them, and the signal charges accumulated in the PD 14. And a vertical transfer register (VCCD) 15. The unit cells 16 are two-dimensionally arranged in the vertical direction and the horizontal direction to form the pixel region 11. The signal charge read from the photoelectric conversion area 14 is transferred to a charge voltage converter (FDA: Floating Diffusion Amplifier) 13 through a VCCD 15 and a horizontal transfer register (HCCD) 12 and converted into an output signal voltage.

セル微細化には、必然的にＰＤ及びＶＣＣＤの面積の縮小が必要となる。このＰＤ面積の縮小は、ＣＣＤの感度低下を招き、画質を低下させる。この感度低下を抑制するために、半導体基板の一面に転送レジスタを形成し、半導体基板の他面にＰＤを形成する裏面光入射型のＣＣＤが提案されている（例えば特許文献１参照）。 For cell miniaturization, it is necessary to reduce the area of PD and VCCD. This reduction in the PD area causes a reduction in the sensitivity of the CCD, thereby degrading the image quality. In order to suppress this decrease in sensitivity, there has been proposed a back light incident type CCD in which a transfer register is formed on one surface of a semiconductor substrate and a PD is formed on the other surface of the semiconductor substrate (see, for example, Patent Document 1).

以下、特許文献１に開示された、従来の裏面光入射型ＣＣＤについて説明する。図１７（ａ）及び（ｂ）は従来の裏面光入射型ＣＣＤを表面側及び裏面側のそれぞれからみた平面図である。図１８（ａ）及び（ｂ）は従来の裏面光入射型ＣＣＤの単位セルにおける水平方向（ＨＣＣＤに沿った方向）及び垂直方向（ＶＣＣＤに沿った方向）のそれぞれの断面図である。図１９（ａ）及び（ｂ）は図１８（ａ）及び（ｂ）のＺ−Ｚ’線に対応する単位セルのポテンシャル分布であって、図１９（ａ）は信号電荷蓄積電圧の印加時のポテンシャル分布であり、図１９（ｂ）は信号電荷読み出し電圧の印加時のポテンシャル分布である。尚、図１７（ａ）及び（ｂ）において、図１６に示すＣＣＤと同一の構成要素には同一の符号を付すことにより重複する説明を省略する。 Hereinafter, a conventional backside light incident type CCD disclosed in Patent Document 1 will be described. FIGS. 17A and 17B are plan views of a conventional back side light incident type CCD as seen from the front side and the back side. 18A and 18B are cross-sectional views of a horizontal direction (direction along the HCCD) and a vertical direction (direction along the VCCD) in the unit cell of the conventional backside light incident type CCD. FIGS. 19A and 19B are potential distributions of unit cells corresponding to the ZZ ′ line in FIGS. 18A and 18B, and FIG. FIG. 19B shows the potential distribution when the signal charge read voltage is applied. In FIGS. 17A and 17B, the same components as those of the CCD shown in FIG.

図１７（ａ）、（ｂ）及び図１８（ａ）、（ｂ）に示すように、ｐ型半導体基板２１の一面側には、ＶＣＣＤを構成するゲート電極２２及び第１ｎ型不純物領域２４が形成されている。また、ｐ型半導体基板２１の他面側には、ＰＤを構成する高濃度ｐ型不純物領域２３及び第２ｎ型不純物領域２５が形成されている。この従来の裏面光入射型ＣＣＤにおいて、ＰＤ部に信号電荷を蓄積する時にはゲート電極２２にゲート電圧ＶＭ（例えば０Ｖ）が印加される一方、ＰＤ部に蓄積された信号電荷を読み出す時にはゲート電極２２にゲート電圧ＶＨ（例えば１５Ｖ）が印加される。これにより、信号電荷読み出し時には、図１９（ａ）及び（ｂ）に示すように、ＶＣＣＤ−ＰＤ間のポテンシャルバリアが無くなるので、ＰＤに蓄えられた信号電荷はＶＣＣＤへと転送される。尚、ＶＣＣＤに読み出された信号電荷は、図１６に示す従来のＣＣＤと同様に、ＨＣＣＤ１２を通じてＦＤＡ１３へと転送され、出力信号電圧に変換される。このように、裏面光入射型ＣＣＤにおいては、従来構造ではＶＣＣＤが設けられていた領域にもＰＤ部を配置できるため、感度低下に起因するＣＣＤの画質低下を抑制することができる。
特開平５−２４３５５０号公報 As shown in FIGS. 17A, 17B, 18A, and 18B, on one surface side of the p-type semiconductor substrate 21, the gate electrode 22 and the first n-type impurity region 24 constituting the VCCD are provided. Is formed. Further, a high concentration p-type impurity region 23 and a second n-type impurity region 25 constituting the PD are formed on the other surface side of the p-type semiconductor substrate 21. In this conventional backside light incident type CCD, a gate voltage VM (for example, 0 V) is applied to the gate electrode 22 when the signal charge is accumulated in the PD portion, while the gate electrode 22 is read when the signal charge accumulated in the PD portion is read out. A gate voltage VH (for example, 15 V) is applied to. As a result, at the time of signal charge reading, as shown in FIGS. 19A and 19B, since the potential barrier between VCCD and PD disappears, the signal charge stored in PD is transferred to VCCD. The signal charge read out to the VCCD is transferred to the FDA 13 through the HCCD 12 and converted into an output signal voltage, as in the conventional CCD shown in FIG. As described above, in the backside light incident type CCD, since the PD portion can be arranged in the region where the VCCD is provided in the conventional structure, it is possible to suppress the deterioration of the image quality of the CCD due to the sensitivity reduction.
JP-A-5-243550

しかしながら、特許文献１に開示された従来構造の裏面光入射型ＣＣＤでは、光電変換領域に強い光が入射し、光電変換領域で蓄積可能な電荷量を超える信号電荷が発生した場合には、光電変換領域から信号電荷が溢れ出て、ＶＣＣＤ領域へと流入してしまう。そして、このＶＣＣＤ領域へと流入した信号電荷がブルーミング成分となり、画質を劣化させるという問題が生じる。 However, in the backside light incident type CCD having the conventional structure disclosed in Patent Document 1, when strong light is incident on the photoelectric conversion region and signal charges exceeding the charge amount that can be accumulated in the photoelectric conversion region are generated, The signal charge overflows from the conversion area and flows into the VCCD area. Then, the signal charge flowing into the VCCD area becomes a blooming component, which causes a problem that the image quality is deteriorated.

図２０は従来の裏面光入射型ＣＣＤの問題点を説明するための図（図１８（ａ）及び（ｂ）のＺ−Ｚ’線に対応する単位セルのポテンシャル分布）であって、信号電荷蓄積電圧の印加時のポテンシャル分布である。図２０に示すように、信号電荷蓄積時にＰＤをあふれ出た信号電荷がＶＣＣＤに流入してブルーミング成分が生じる。 FIG. 20 is a diagram (potential distribution of the unit cell corresponding to the ZZ ′ line in FIGS. 18A and 18B) for explaining the problems of the conventional backside light incident type CCD, and shows signal charges. It is a potential distribution when an accumulated voltage is applied. As shown in FIG. 20, the signal charge overflowing the PD during signal charge accumulation flows into the VCCD and a blooming component is generated.

本発明は、以上の課題を鑑みてなされたものであって、その目的とするところは、ブルーミング成分を除去する機能を有する固体撮像装置を提供することである。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a solid-state imaging device having a function of removing a blooming component.

前記の目的を達成するために、本発明に係る固体撮像装置は、半導体基板の一面側に設けられており、且つ当該一面に入射した光を信号電荷に変換して当該信号電荷を蓄積する光電変換領域と、前記半導体基板の他面側に前記光電変換領域に対応するように設けられており、且つ前記光電変換領域に蓄積された前記信号電荷を読み出して転送する転送レジスタと、前記半導体基板の他面側に設けられており、且つ電荷の排出のみを行うドレイン領域とを備えている。 In order to achieve the above object, a solid-state imaging device according to the present invention is provided on one surface side of a semiconductor substrate, and converts a light incident on the one surface into a signal charge to store the signal charge. A transfer region, a transfer register provided on the other surface side of the semiconductor substrate so as to correspond to the photoelectric conversion region, and reading and transferring the signal charges accumulated in the photoelectric conversion region; and the semiconductor substrate And a drain region that only discharges electric charges.

本発明に係る固体撮像装置において、前記光電変換領域は行列状に複数配置されており、前記光電変換領域の所定方向の配列に沿って前記転送レジスタ及び前記ドレイン領域が配置されていてもよい。この場合、前記ドレイン領域は、前記光電変換領域の前記所定方向の配列毎に個別に複数設けられていてもよいし、又は、前記ドレイン領域は、前記光電変換領域の前記所定方向の配列毎に設けられた複数の部分と、当該複数の部分を接続する共通部分とを有していてもよい。また、前記ドレイン領域には、前記ドレイン領域と前記光電変換領域との間に形成されるポテンシャルバリアが、前記転送レジスタと前記光電変換領域との間に形成されるポテンシャルバリアよりも低くなるようにドレイン電圧が印加されてもよく、具体的には、前記ドレイン電圧は、前記転送レジスタのゲート電極に印加される電圧よりも高くてもよい。或いは、前記ドレイン領域には、前記光電変換領域に蓄積された前記信号電荷が全て前記ドレイン領域に転送されるようにドレイン電圧が印加されてもよい。尚、前記転送レジスタは、前記ドレイン領域と同じ不純物導入工程によって形成された不純物領域を有することが好ましく、前記ドレイン領域の配置面積は前記転送レジスタの配置面積よりも小さいことが好ましい。 In the solid-state imaging device according to the present invention, a plurality of the photoelectric conversion regions may be arranged in a matrix, and the transfer register and the drain region may be arranged along an array of the photoelectric conversion regions in a predetermined direction. In this case, a plurality of the drain regions may be provided individually for each arrangement of the photoelectric conversion regions in the predetermined direction, or the drain regions may be provided for each arrangement of the photoelectric conversion regions in the predetermined direction. You may have the provided several part and the common part which connects the said several part. In the drain region, a potential barrier formed between the drain region and the photoelectric conversion region is lower than a potential barrier formed between the transfer register and the photoelectric conversion region. A drain voltage may be applied. Specifically, the drain voltage may be higher than a voltage applied to the gate electrode of the transfer register. Alternatively, a drain voltage may be applied to the drain region such that all the signal charges accumulated in the photoelectric conversion region are transferred to the drain region. The transfer register preferably has an impurity region formed by the same impurity introduction step as the drain region, and the arrangement area of the drain region is preferably smaller than the arrangement area of the transfer register.

本発明に係る固体撮像装置において、前記半導体基板の他面側に前記光電変換領域に対応するように設けられており、且つ前記ドレイン領域と接続された他の転送レジスタをさらに備えていてもよい。この場合、前記他の転送レジスタのゲート電極には、前記他の転送レジスタと前記光電変換領域との間に形成されるポテンシャルバリアが、前記転送レジスタと前記光電変換領域との間に形成されるポテンシャルバリアよりも低くなるようにゲート電圧が印加されてもよく、具体的には、前記他の転送レジスタのゲート電極に印加される電圧は、前記転送レジスタのゲート電極に印加される電圧よりも高くてもよい。或いは、前記他の転送レジスタのゲート電極には、前記光電変換領域に蓄積した前記信号電荷が全て前記他の転送レジスタに転送されるようにゲート電圧が印加されてもよい。尚、前記転送レジスタ及び前記他の転送レジスタはそれぞれ、同じ不純物導入工程によって形成された不純物領域を有することが好ましく、前記他の転送レジスタの配置面積は前記転送レジスタの配置面積よりも小さいことが好ましい。 The solid-state imaging device according to the present invention may further include another transfer register provided on the other surface side of the semiconductor substrate so as to correspond to the photoelectric conversion region and connected to the drain region. . In this case, a potential barrier formed between the other transfer register and the photoelectric conversion region is formed between the transfer register and the photoelectric conversion region at the gate electrode of the other transfer register. The gate voltage may be applied so as to be lower than the potential barrier. Specifically, the voltage applied to the gate electrode of the other transfer register is higher than the voltage applied to the gate electrode of the transfer register. It may be high. Alternatively, a gate voltage may be applied to the gate electrode of the other transfer register so that all the signal charges accumulated in the photoelectric conversion region are transferred to the other transfer register. The transfer register and the other transfer register each preferably have an impurity region formed by the same impurity introduction step, and the arrangement area of the other transfer register is smaller than the arrangement area of the transfer register. preferable.

本発明の固体撮像装置つまり裏面光入射型ＣＣＤによると、例えば、光電変換領域（ＰＤ）と対応するように転送レジスタ（ＶＣＣＤ）とドレイン領域とを設け、且つドレイン領域とＰＤとの間に形成されるポテンシャルバリアが、ＶＣＣＤとＰＤとの間に形成されるポテンシャルバリアよりも低くなるようにドレイン電圧を印加することにより、次のような効果が得られる。すなわち、ＣＣＤに強い光が入射した場合、ＰＤからあふれ出た余剰な信号電荷はポテンシャルバリアの低いドレイン領域へと流れ出てドレイン領域から余剰な信号電荷を掃き捨てることができると共にＰＤに蓄積された信号電荷をＶＣＣＤに読み出すことができるので、ブルーミングレスの高品質な画像を得ることができる。また、ＰＤに蓄積された信号電荷が全てドレイン領域に転送されるようにドレイン電圧を印加した場合には、ＰＤに蓄積された信号電荷を全て掃き捨てる電子シャッター（リセット機能）としても利用することができる。 According to the solid-state imaging device of the present invention, that is, the backside light incident type CCD, for example, a transfer register (VCCD) and a drain region are provided so as to correspond to the photoelectric conversion region (PD) and formed between the drain region and the PD. By applying the drain voltage so that the potential barrier is lower than the potential barrier formed between VCCD and PD, the following effects can be obtained. That is, when strong light is incident on the CCD, excess signal charge overflowing from the PD flows out to the drain region having a low potential barrier, and the excess signal charge can be swept away from the drain region and accumulated in the PD. Since the signal charge can be read out to the VCCD, a blooming-less high quality image can be obtained. Also, when a drain voltage is applied so that all signal charges accumulated in the PD are transferred to the drain region, it can also be used as an electronic shutter (reset function) that sweeps away all signal charges accumulated in the PD. Can do.

また、本発明の裏面光入射型ＣＣＤにおいて、例えば、ＰＤと対応するように読み出し用ＶＣＣＤとは別に他のＶＣＣＤを設けると共に他のＶＣＣＤとドレイン領域とを接続し、且つ他のＶＣＣＤとＰＤとの間に形成されるポテンシャルバリアが、読み出し用ＶＣＣＤとＰＤとの間に形成されるポテンシャルバリアよりも低くなるように他のＶＣＣＤのゲート電圧を印加することにより、次のような効果が得られる。すなわち、ＣＣＤに強い光が入射した場合、ＰＤからあふれ出た余剰な信号電荷はポテンシャルバリアの低い他のＶＣＣＤを通じてドレイン領域へと流れ出てドレイン領域から余剰な信号電荷を掃き捨てることができると共にＰＤに蓄積された信号電荷を読み出し用ＶＣＣＤに読み出すことができるので、ブルーミングレスの高品質な画像を得ることができる。また、ＰＤに蓄積された信号電荷が全てドレイン領域に転送されるように他のＶＣＣＤのゲート電圧を印加した場合には、ＰＤに蓄積された信号電荷を全て掃き捨てる電子シャッター（リセット機能）としても利用することができる。 In the backside light incident type CCD of the present invention, for example, another VCCD is provided in addition to the readout VCCD so as to correspond to the PD, the other VCCD is connected to the drain region, and the other VCCD and PD are connected. By applying the gate voltage of another VCCD so that the potential barrier formed between the read VCCD and the PD is lower than the potential barrier formed between the read VCCD and PD, the following effects can be obtained. . That is, when strong light is incident on the CCD, the excess signal charge overflowing from the PD can flow out to the drain region through another VCCD having a low potential barrier, and the excess signal charge can be swept away from the drain region. Since the signal charge stored in can be read out to the readout VCCD, a high-quality image without blooming can be obtained. In addition, when a gate voltage of another VCCD is applied so that all signal charges accumulated in the PD are transferred to the drain region, an electronic shutter (reset function) that sweeps away all signal charges accumulated in the PD Can also be used.

以下、本発明の実施形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

尚、以下に説明する実施形態は、本発明に係る固体撮像装置を分かりやすく説明するための一例であって、本発明は、その要旨とする部分についてこれらに限定されるものではない。 The embodiment described below is an example for easily explaining the solid-state imaging device according to the present invention, and the present invention is not limited to the gist of the present invention.

（第１の実施形態）
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る固体撮像装置、具体的には裏面光入射型固体撮像装置を表面側及び裏面側のそれぞれから見た平面図である。図２（ａ）及び（ｂ）は本発明の第１の実施形態に係る裏面光入射型固体撮像装置の単位セルにおける水平方向（図１（ａ）のＡ−Ａ’線）及び垂直方向（図１（ａ）のＢ−Ｂ’線）のそれぞれの断面図である。 (First embodiment)
FIGS. 1A and 1B are plan views of a solid-state imaging device according to the first embodiment of the present invention, specifically, a back light incident solid-state imaging device viewed from the front side and the back side. is there. 2A and 2B are horizontal directions (AA ′ line in FIG. 1A) and vertical directions (in FIG. 1A) in the unit cell of the back light incident type solid-state imaging device according to the first embodiment of the present invention. FIG. 3 is a cross-sectional view taken along line BB ′ in FIG.

図１（ｂ）及び図２（ａ）、（ｂ）に示すように、ｐ型半導体基板１５１の裏面側には、当該裏面に入射した光を信号電荷に変換して蓄積する光電変換領域（ＰＤ）１０１が行列状に複数設けられている。一方、図１（ａ）及び図２（ａ）、（ｂ）に示すように、ｐ型半導体基板１５１の表面側には、裏面側のＰＤ１０１と対応するように、具体的には、ＰＤ１０１の垂直方向の配列に沿って、ＰＤ１０１に蓄積された信号電荷を読み出して転送するＶＣＣＤ１０２と、電荷の排出のみを行うドレイン領域１０８とが互いに隣り合うように設けられている。ＰＤ１０１の１つと、それに対応するＶＣＣＤ１０２及びドレイン領域１０８とによって単位セル１０４が構成されている。すなわち、単位セル１０４は垂直方向及び水平方向のそれぞれに２次元状に配列されて画素領域１０５を形成している。ＶＣＣＤ１０２から転送されてくる電荷は、ＨＣＣＤ１０６を通じてＦＤＡ１０７へと転送され、出力信号電圧に変換される。 As shown in FIGS. 1B, 2A, and 2B, on the back surface side of the p-type semiconductor substrate 151, a photoelectric conversion region (converting and storing light incident on the back surface into a signal charge) A plurality of (PD) 101 are provided in a matrix. On the other hand, as shown in FIGS. 1A, 2A, and 2B, on the front surface side of the p-type semiconductor substrate 151, specifically, to correspond to the PD 101 on the back surface side, specifically, the PD 101 Along the vertical arrangement, a VCCD 102 that reads and transfers signal charges accumulated in the PD 101 and a drain region 108 that only discharges charges are provided adjacent to each other. A unit cell 104 is constituted by one of the PDs 101 and the corresponding VCCD 102 and drain region 108. That is, the unit cells 104 are two-dimensionally arranged in the vertical direction and the horizontal direction to form the pixel region 105. The charge transferred from the VCCD 102 is transferred to the FDA 107 through the HCCD 106 and converted into an output signal voltage.

具体的には、ＶＣＣＤ１０２は、ｐ型半導体基板１５１の表面部に形成されたｎ型不純物領域１５５と、ｎ型不純物領域１５５上にゲート絶縁膜１５２を介して形成されたゲート電極１５７とを有する。尚、ｐ型半導体基板１５１の表面上にはゲート電極１５７を覆うように絶縁膜１５９が形成されており、その上に支持基板１６０が貼り合わされている。また、ＰＤ１０１は、ｐ型半導体基板１５１の裏面部に形成された高濃度ｐ型不純物領域１６２と、高濃度ｐ型不純物領域１６２よりも基板内部側に形成されたｎ型不純物領域１６３とを有している。尚、ｐ型半導体基板１５１の裏面上には絶縁膜１６１が形成されている。 Specifically, the VCCD 102 has an n-type impurity region 155 formed on the surface portion of the p-type semiconductor substrate 151 and a gate electrode 157 formed on the n-type impurity region 155 via a gate insulating film 152. . An insulating film 159 is formed on the surface of the p-type semiconductor substrate 151 so as to cover the gate electrode 157, and a support substrate 160 is bonded thereon. PD 101 has a high-concentration p-type impurity region 162 formed on the back surface portion of p-type semiconductor substrate 151 and an n-type impurity region 163 formed on the substrate inner side of high-concentration p-type impurity region 162. is doing. Note that an insulating film 161 is formed on the back surface of the p-type semiconductor substrate 151.

次に、図１（ａ）、（ｂ）及び図２（ａ）、（ｂ）に示す本実施形態の固体撮像装置の一連の動作について、図３（ａ）〜（ｄ）を参照しながら説明する。尚、図３（ａ）〜（ｄ）は、図２（ａ）のＣ−Ｄ線及びＣ−Ｄ’線に対応する単位セル（ＰＤ１０１、ＶＣＣＤ１０２、ドレイン領域１０８）のポテンシャル図である。 Next, a series of operations of the solid-state imaging device of this embodiment shown in FIGS. 1A and 1B and FIGS. 2A and 2B will be described with reference to FIGS. explain. 3A to 3D are potential diagrams of the unit cells (PD101, VCCD102, drain region 108) corresponding to the CD line and CD-D 'line in FIG. 2A.

まず、図３（ａ）は、本実施形態に係る固体撮像装置の裏面側に光の入射が無く、ＰＤ１０１、ＶＣＣＤ１０２及びドレイン領域１０８に信号電荷が蓄積されていない状態のポテンシャル図である。このとき、ゲート電極１５７には信号電荷蓄積電圧ＶＭ（例えば０Ｖ）が印加されていると共に、ドレイン領域１０８には信号蓄積電圧ＶＭよりも高いブルーミング抑制電圧ＶＢ（例えば５Ｖ）が印加されている。このように、ドレイン領域１０８にゲート電極１５７よりも高い電圧を印加することにより、ＰＤ１０１とドレイン領域１０８との間のポテンシャルバリアは、ＰＤ１０１とＶＣＣＤ１０２との間のポテンシャルバリアよりも低くなる。尚、ドレイン領域１０８に印加されるブルーミング抑制電圧ＶＢが、ゲート電極１５７に印加される信号電荷蓄積電圧ＶＭと比べて、かなり大きく設定されている理由は以下の通りである。すなわち、信号電荷蓄積電圧ＶＭが、ＶＣＣＤ１０２に既に形成されているポテンシャル（ＶＣＣＤ１０２を形成する際の注入条件やゲート絶縁膜の厚さ等によって規定される）を変動させるためにゲート電極１５７に印加される電圧（＝変動後のＶＣＣＤポテンシャル−変動前のＶＣＣＤポテンシャル）であるのに対して、ブルーミング抑制電圧ＶＢ（ドレイン電圧）は、ポテンシャルを新たに形成するのに必要な電圧（＝新たなドレインポテンシャル）であるためである。 First, FIG. 3A is a potential diagram in a state in which no light is incident on the back side of the solid-state imaging device according to the present embodiment and no signal charges are accumulated in the PD 101, the VCCD 102, and the drain region. At this time, a signal charge storage voltage VM (for example, 0V) is applied to the gate electrode 157, and a blooming suppression voltage VB (for example, 5V) higher than the signal storage voltage VM is applied to the drain region. Thus, by applying a voltage higher than that of the gate electrode 157 to the drain region 108, the potential barrier between the PD 101 and the drain region 108 becomes lower than the potential barrier between the PD 101 and the VCCD 102. The reason why the blooming suppression voltage VB applied to the drain region 108 is set to be considerably larger than the signal charge storage voltage VM applied to the gate electrode 157 is as follows. In other words, the signal charge storage voltage VM is applied to the gate electrode 157 in order to change the potential already formed in the VCCD 102 (specified by the implantation conditions when forming the VCCD 102, the thickness of the gate insulating film, etc.). Voltage (= VCCD potential after fluctuation−VCCD potential before fluctuation), whereas the blooming suppression voltage VB (drain voltage) is a voltage required to newly form a potential (= new drain potential) ).

次に、図３（ｂ）は、本実施形態に係る固体撮像装置の裏面側からＰＤ１０１に強い光が入射したときのポテンシャル図である。すなわち、ＰＤ１０１に強い光が入射し、ＰＤ１０１に蓄積可能な電荷量を超える信号電荷が発生した場合、ドレイン領域１０８がなければ、ＰＤ１０１からあふれ出た信号電荷はＶＣＣＤ１０２に流入して偽信号（ブルーミング成分）となってしまう。しかしながら、本実施形態においては、ドレイン領域１０８を設けると共にドレイン電圧とＶＣＣＤ１０２のゲート電圧との間に差をつけることによって、ＰＤ１０１とＶＣＣＤ１０２との間のポテンシャルバリアと比べてＰＤ１０１とドレイン領域１０８との間のポテンシャルバリアの方を低く設定しているため、ＰＤ１０１からあふれ出た信号電荷はドレイン領域１０８にのみ流入し、ＶＣＣＤ１０２に流入することは無い。 Next, FIG. 3B is a potential diagram when strong light is incident on the PD 101 from the back side of the solid-state imaging device according to the present embodiment. That is, when strong light is incident on the PD 101 and a signal charge exceeding the charge amount that can be stored in the PD 101 is generated, if there is no drain region 108, the signal charge overflowing from the PD 101 flows into the VCCD 102 and becomes a false signal (blooming). Component). However, in the present embodiment, by providing the drain region 108 and making a difference between the drain voltage and the gate voltage of the VCCD 102, the PD 101 and the drain region 108 can be compared with the potential barrier between the PD 101 and the VCCD 102. Since the potential barrier between them is set lower, the signal charge overflowing from the PD 101 flows only into the drain region 108 and does not flow into the VCCD 102.

次に、図３（ｃ）は、ＰＤ１０１への信号電荷の蓄積が完了し、ＰＤ１０１に蓄積された信号電荷をＶＣＣＤ１０２に転送する際の（読み出し動作の際の）ポテンシャル図である。前述のように、本実施形態ではＶＣＣＤ１０２によって読み出し動作が行われる。具体的には、ゲート電極１５７に信号電荷読み出し電圧ＶＨ（例えば１５Ｖ）を印加することによって、ＰＤ１０１からＶＣＣＤ１０２に信号電荷が転送される。尚、ＰＤ１０１からドレイン領域１０８にブルーミング成分としてあふれ出た信号電荷はドレイン領域１０８から掃き捨てらる。また、ＶＣＣＤ１０２による読み出し動作の間、ドレイン電圧をブルーミング抑制電圧ＶＢのままにしておく。 Next, FIG. 3C is a potential diagram when signal charge accumulation in the PD 101 is completed and the signal charge accumulated in the PD 101 is transferred to the VCCD 102 (during a read operation). As described above, in the present embodiment, the read operation is performed by the VCCD 102. Specifically, the signal charge is transferred from the PD 101 to the VCCD 102 by applying a signal charge read voltage VH (for example, 15 V) to the gate electrode 157. Note that the signal charge overflowing from the PD 101 to the drain region 108 as a blooming component is swept away from the drain region 108. Further, during the reading operation by the VCCD 102, the drain voltage is kept at the blooming suppression voltage VB.

次に、図３（ｄ）は、読み出し動作完了後のポテンシャル図である。すなわち、ゲート電極１５７に印加されていた信号電荷読み出し電圧ＶＨを信号電荷蓄積電圧ＶＭに戻すことによって読み出し動作は完了する。このとき、ＶＣＣＤ１０２には、ブルーミング成分が混入していない信号電荷（ＰＤ１０１から転送されてきた信号電荷）のみが蓄えられている。 Next, FIG. 3D is a potential diagram after the read operation is completed. That is, the read operation is completed by returning the signal charge read voltage VH applied to the gate electrode 157 to the signal charge storage voltage VM. At this time, the VCCD 102 stores only the signal charge not mixed with the blooming component (the signal charge transferred from the PD 101).

そして、ＶＣＣＤ１０２に蓄積された信号電荷は、その後、ＨＣＣＤ１０６へと転送された後、ＦＤＡ１０７で電圧変換され、これにより、ブルーミングレスの出力電圧が得られる。 The signal charge accumulated in the VCCD 102 is then transferred to the HCCD 106 and then converted in voltage by the FDA 107, whereby a blooming-less output voltage is obtained.

以上に説明したように、本実施形態によれば、ＰＤ１０１と対応するようにＶＣＣＤ１０２とドレイン領域１０８とを設け、且つドレイン領域１０８とＰＤ１０１との間に形成されるポテンシャルバリアが、ＶＣＣＤ１０２とＰＤ１０１との間に形成されるポテンシャルバリアよりも低くなるようにドレイン電圧を印加する。このため、ＣＣＤに強い光が入射した場合、ＰＤ１０１からあふれ出た余剰な信号電荷はポテンシャルバリアの低いドレイン領域１０８へと流れ出てドレイン領域１０８から余剰な信号電荷を掃き捨てることができると共にＰＤ１０１に蓄積された信号電荷をＶＣＣＤ１０２に読み出すことができるので、ブルーミングレスの高品質な画像を得ることができる。 As described above, according to the present embodiment, the VCCD 102 and the drain region 108 are provided so as to correspond to the PD 101, and the potential barrier formed between the drain region 108 and the PD 101 is the VCCD 102 and the PD 101. The drain voltage is applied so as to be lower than the potential barrier formed between the two. For this reason, when strong light is incident on the CCD, surplus signal charges overflowing from the PD 101 can flow out to the drain region 108 having a low potential barrier, and the surplus signal charges can be swept away from the drain region 108 and also to the PD 101. Since the accumulated signal charge can be read out to the VCCD 102, a high-quality image without blooming can be obtained.

尚、第１の実施形態において、ブルーミング成分を排出する用途にドレイン領域１０８を用いた。しかし、これに限られず、例えば、ドレイン領域１０８に信号電荷読み出し電圧ＶＨと同程度の電子シャッター電圧（例えば１５Ｖ）を印加すれば、ＰＤ１０１に蓄えられた電荷を全て排出する電子シャッター（リセット機能）としてドレイン領域１０８を用いることができる。 In the first embodiment, the drain region 108 is used for the purpose of discharging the blooming component. However, the present invention is not limited to this. For example, if an electronic shutter voltage (for example, 15 V) similar to the signal charge read voltage VH is applied to the drain region 108, an electronic shutter (reset function) that discharges all the charges stored in the PD 101. The drain region 108 can be used.

また、第１の実施形態において、ドレイン領域１０８の構成は特に限定されるものではないが、例えば、図４（ａ）に示すように、ドレイン領域１０８が、ＰＤ１０１の垂直方向の配列毎に設けられた複数の部分と、当該複数の部分を接続する共通部分とを有するように構成してもよい。この場合、ドレイン領域１０８にドレイン電圧を供給するために、電圧降下を防止できる程度の数だけコンタクト１０９を設ける。図４（ａ）に示す構成によれば、ＰＤ１０１の垂直方向の配列の全てに対して、ブルーミング成分の排出や前述の電子シャッター機能を一括して実施することができる。また、図４（ｂ）に示すように、ドレイン領域１０８を、ＰＤ１０１の垂直方向の配列毎に個別に複数設けてもよい。この場合、各ドレイン領域１０８にドレイン電圧を供給するためにコンタクト１０９を設ける。図４（ｂ）に示す構成によれば、図４（ａ）に示す構成と同様に、ＰＤ１０１の垂直方向の配列の全てに対して、ブルーミング成分の排出や前述の電子シャッター機能を一括して実施することもできるし、或いは、各ドレイン領域１０８に印加するドレイン電圧を個別に制御することにより、ＰＤ１０１の垂直方向の特定配列（例えば一列おきの配列）に対して、ブルーミング成分の排出や前述の電子シャッター機能を実施してやることもできる。これは、ＰＤ１０１の垂直方向の特定配列のみを用いて信号電荷の読み出しを行う、いわゆる間引きモードに非常に有利である。 In the first embodiment, the configuration of the drain region 108 is not particularly limited. For example, as illustrated in FIG. 4A, the drain region 108 is provided for each arrangement in the vertical direction of the PD 101. You may comprise so that it may have a plurality of parts and a common part which connects the plurality of parts. In this case, in order to supply the drain voltage to the drain region 108, the contact 109 is provided in such a number as to prevent a voltage drop. According to the configuration shown in FIG. 4A, it is possible to collectively perform the discharge of blooming components and the electronic shutter function described above for all of the vertical arrangements of the PDs 101. Further, as shown in FIG. 4B, a plurality of drain regions 108 may be individually provided for each arrangement of the PDs 101 in the vertical direction. In this case, a contact 109 is provided to supply a drain voltage to each drain region 108. According to the configuration shown in FIG. 4B, as in the configuration shown in FIG. 4A, the discharge of blooming components and the electronic shutter function described above are collectively performed for all of the vertical arrangements of the PDs 101. Alternatively, by controlling the drain voltage applied to each drain region 108 individually, it is possible to discharge the blooming component with respect to a specific arrangement in the vertical direction of the PD 101 (for example, every other row) or The electronic shutter function can be implemented. This is very advantageous in a so-called thinning mode in which signal charges are read out using only a specific arrangement in the vertical direction of the PD 101.

また、第１の実施形態において、図２（ａ）に示すように、ＶＣＣＤ１０２を構成するｎ型不純物領域１５５の単位セル当りの配置面積と、ドレイン領域１０８となるｎ型不純物領域の単位セル当りの配置面積とを実質的に同じに設定した。しかし、これに代えて、図５に示すように、ＶＣＣＤ１０２を構成するｎ型不純物領域１５５の単位セル当りの配置面積を、ドレイン領域１０８となるｎ型不純物領域の単位セル当りの配置面積よりも大きく設定してもよい。このようにすると、読み出しＶＣＣＤであるＶＣＣＤ１０２の配置面積を相対的に大きくしているため、転送可能な信号電荷量をより多く確保することができるので、固体撮像装置の性能をさらに向上させることができる。すなわち、ドレイン領域１０８となるｎ型不純物領域の単位セル当りの配置面積については、可能な限り小さくすることが望ましい。尚、図５は、ＶＣＣＤ１０２を構成するｎ型不純物領域１５５の幅を、ドレイン領域１０８となるｎ型不純物領域の幅の３倍に設定した場合を示している。 In the first embodiment, as shown in FIG. 2A, the arrangement area per unit cell of the n-type impurity region 155 constituting the VCCD 102 and the unit cell of the n-type impurity region serving as the drain region 108 Was set to be substantially the same. However, instead of this, as shown in FIG. 5, the arrangement area per unit cell of the n-type impurity region 155 constituting the VCCD 102 is set to be larger than the arrangement area per unit cell of the n-type impurity region serving as the drain region 108. You may set large. In this case, since the arrangement area of the VCCD 102 that is the readout VCCD is relatively large, it is possible to secure a larger amount of signal charge that can be transferred, thereby further improving the performance of the solid-state imaging device. it can. That is, it is desirable that the arrangement area per unit cell of the n-type impurity region serving as the drain region 108 be as small as possible. FIG. 5 shows a case where the width of the n-type impurity region 155 constituting the VCCD 102 is set to three times the width of the n-type impurity region serving as the drain region 108.

以下、本実施形態に係る固体撮像装置の製造方法について図面を参照しながら説明する。図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）及び図８（ａ）〜（ｄ）は本実施形態に係る固体撮像装置の製造方法の各工程を示す断面図であり、図６（ａ）、（ｃ）、図７（ａ）、（ｃ）及び図８（ａ）、（ｃ）は図１（ａ）のＡ−Ａ’線に対応する単位セルの水平方向の断面図であり、図６（ｂ）、（ｄ）、図７（ｂ）、（ｄ）及び図８（ｂ）、（ｄ）は図１（ａ）のＢ−Ｂ’線に対応する単位セルの垂直方向の断面図である。尚、図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）及び図８（ａ）〜（ｄ）において、図１（ａ）、（ｂ）及び図２（ａ）、（ｂ）に示す構成要素と同一の構成要素には同一の符号を付す。また、本実施形態の製造方法を説明するに当り、本実施形態の主要構成要素である単位セル１０４についての説明を行い、その他の構成要素であるＨＣＣＤ１０６やＦＤＡ１０７の製造方法については説明を省略する。 Hereinafter, a method for manufacturing a solid-state imaging device according to the present embodiment will be described with reference to the drawings. FIGS. 6A to 6D, FIGS. 7A to 7D, and FIGS. 8A to 8D are cross-sectional views illustrating respective steps of the method of manufacturing the solid-state imaging device according to the present embodiment. 6 (a), 6 (c), 7 (a), 7 (c), 8 (a), and 8 (c) are horizontal directions of the unit cell corresponding to the AA ′ line in FIG. 1 (a). 6 (b), (d), FIG. 7 (b), (d) and FIGS. 8 (b), (d) correspond to the BB ′ line in FIG. 1 (a). It is sectional drawing of the vertical direction of a unit cell. 6 (a) to (d), FIGS. 7 (a) to (d) and FIGS. 8 (a) to (d), FIG. 1 (a), FIG. The same components as those shown in b) are denoted by the same reference numerals. In describing the manufacturing method of the present embodiment, the unit cell 104 which is a main component of the present embodiment is described, and the description of the manufacturing method of the HCCD 106 and the FDA 107 which are other components is omitted. .

まず、図６（ａ）及び（ｂ）に示すように、ｐ型半導体基板１５１の表面上に、熱酸化法等によって、ゲート絶縁膜１５２（例えば厚さ２０ｎｍ）を形成する。ゲート絶縁膜１５２は例えば酸化シリコン膜よりなる。次に、ゲート絶縁膜１５２上にフォトレジスト膜（図示省略）を形成し、ＶＣＣＤ１０２の電荷転送領域及びドレイン領域１０８が形成される領域と重なるフォトレジスト膜を除去する。その後、当該フォトレジスト膜をマスクとして、例えば注入エネルギーを２００ｋｅＶ、ドーズ量を４．０×１０¹²／ｃｍ²とする条件で、砒素（Ａｓ）等のｎ型不純物をｐ型半導体基板１５１の表面部にイオン注入する。これにより、ＶＣＣＤ１０２の電荷転送領域となるｎ型不純物領域１５５、及びドレイン領域１０８となるｎ型不純物領域が形成される。 First, as shown in FIGS. 6A and 6B, a gate insulating film 152 (for example, a thickness of 20 nm) is formed on the surface of a p-type semiconductor substrate 151 by a thermal oxidation method or the like. The gate insulating film 152 is made of, for example, a silicon oxide film. Next, a photoresist film (not shown) is formed on the gate insulating film 152, and the photoresist film overlapping the region where the charge transfer region and the drain region 108 of the VCCD 102 are formed is removed. Thereafter, using the photoresist film as a mask, for example, an n-type impurity such as arsenic (As) is applied to the surface of the p-type semiconductor substrate 151 under the conditions of an implantation energy of 200 keV and a dose of 4.0 × 10 ¹² / cm ^2. Ions are implanted into the part. As a result, an n-type impurity region 155 to be a charge transfer region of the VCCD 102 and an n-type impurity region to be the drain region 108 are formed.

次に、図６（ｃ）及び（ｄ）に示すように、前述のフォトレジスト膜を完全に除去した後、ゲート絶縁膜１５２上にＣＶＤ法等を用いて多結晶シリコン膜（例えば厚さ３００ｎｍ）を形成する。その後、当該多結晶シリコン膜上にフォトレジスト（図示省略）を形成し、ＶＣＣＤ１０２のゲート電極が形成される領域以外のフォトレジスト膜を除去する。続いて、当該フォトレジスト膜をマスクとして、前述の多結晶シリコン膜に対して例えばＲＩＥ（Reactive Ion Etching）を行うことにより、ＶＣＣＤ１０２のゲート電極１５７を形成する。 Next, as shown in FIGS. 6C and 6D, after the photoresist film is completely removed, a polycrystalline silicon film (for example, 300 nm thick) is formed on the gate insulating film 152 by CVD or the like. ). Thereafter, a photoresist (not shown) is formed on the polycrystalline silicon film, and the photoresist film other than the region where the gate electrode of the VCCD 102 is formed is removed. Subsequently, for example, RIE (Reactive Ion Etching) is performed on the above-described polycrystalline silicon film using the photoresist film as a mask to form the gate electrode 157 of the VCCD 102.

次に、図７（ａ）及び（ｂ）に示すように、前述のフォトレジスト膜を完全に除去した後、ｐ型半導体基板１０１の表面にＳＯＧ（Spin On Glass ）処理等を施し、ゲート電極１５７を覆う絶縁膜１５９（例えば厚さ１０μｍ程度）を形成すると共に当該絶縁膜１５９の表面を平坦化する。尚、このとき、必要であれば、ＣＭＰ（Chemical Mechanical Polishing ）等の平坦化処理を行う。その後、絶縁膜１５９上にｐ型半導体基板等からなる支持基板１６０を貼り合わせる。 Next, as shown in FIGS. 7A and 7B, after completely removing the above-mentioned photoresist film, the surface of the p-type semiconductor substrate 101 is subjected to SOG (Spin On Glass) treatment or the like, and the gate electrode An insulating film 159 (eg, a thickness of about 10 μm) covering 157 is formed and the surface of the insulating film 159 is planarized. At this time, if necessary, a planarization process such as CMP (Chemical Mechanical Polishing) is performed. Thereafter, a support substrate 160 made of a p-type semiconductor substrate or the like is bonded onto the insulating film 159.

次に、図７（ｃ）及び（ｄ）に示すように、ｐ型半導体基板１５１の裏面側（ＶＣＣＤ１０２及びドレイン領域１０８が形成されていない側）をＣＭＰ等により研磨することによって、ｐ型半導体基板１５１を薄く（例えば厚さ１０μｍ）する。 Next, as shown in FIGS. 7C and 7D, the back surface side of the p-type semiconductor substrate 151 (the side on which the VCCD 102 and the drain region 108 are not formed) is polished by CMP or the like to thereby obtain a p-type semiconductor. The substrate 151 is thinned (for example, 10 μm thick).

次に、図８（ａ）及び（ｂ）に示すように、薄くしたｐ型半導体基板１５１の裏面側に熱酸化法等により絶縁膜１６１（例えば厚さ２０ｎｍ）を形成する。ここで、絶縁膜１６１は例えば酸化シリコン膜である。その後、絶縁膜１６１上にフォトレジスト膜（図示省略）を形成し、後述の高濃度ｐ型不純物領域１６２が形成される領域と重なるフォトレジスト膜を除去する。その後、当該フォトレジスト膜をマスクとして、例えば注入エネルギーを１０ｋｅＶ、ドーズ量１．０×１０¹⁴／ｃｍ²とする条件で、ホウ素（Ｂ）等のｐ型不純物をｐ型半導体基板１５１の裏面部にイオン注入する。これにより、ｐ型半導体基板１５１の裏面部に高濃度ｐ型不純物領域１６２が形成される。 Next, as shown in FIGS. 8A and 8B, an insulating film 161 (for example, 20 nm thick) is formed on the back side of the thinned p-type semiconductor substrate 151 by a thermal oxidation method or the like. Here, the insulating film 161 is, for example, a silicon oxide film. Thereafter, a photoresist film (not shown) is formed on the insulating film 161, and the photoresist film overlapping with a region where a high-concentration p-type impurity region 162 described later is formed is removed. Thereafter, using the photoresist film as a mask, a p-type impurity such as boron (B) is removed from the back surface portion of the p-type semiconductor substrate 151 under conditions of, for example, an implantation energy of 10 keV and a dose of 1.0 × 10 ¹⁴ / cm ^2. Ion implantation. As a result, a high concentration p-type impurity region 162 is formed on the back surface of the p-type semiconductor substrate 151.

次に、図８（ｃ）及び（ｄ）に示すように、前述のフォトレジスト膜を完全に除去した後、再度、新たにフォトレジスト膜（図示省略）を形成し、後述のｎ型不純物領域１６３が形成される領域と重なるフォトレジスト膜を除去する。その後、当該フォトレジスト膜をマスクとして、例えば注入エネルギー５００ｋｅＶ、ドーズ量１．０×１０¹²／ｃｍ²とする条件で、Ａｓ等のｎ型不純物をｐ型半導体基板１５１の裏面部にイオン注入する。これにより、高濃度ｐ型不純物領域１６２よりも基板内部側にｎ型不純物領域１６３が形成される。尚、ＰＤ１０１は、高濃度ｐ型不純物領域１６２及び第３ｎ型不純物領域１６３から構成される。その後、前述のフォトレジスト膜を完全に除去する。以上の工程を経て、本実施形態に係る固体撮像装置の主要部が完成する。 Next, as shown in FIGS. 8C and 8D, after completely removing the aforementioned photoresist film, a new photoresist film (not shown) is formed again, and an n-type impurity region described later is formed. The photoresist film overlapping the region where 163 is formed is removed. Thereafter, n-type impurities such as As are ion-implanted into the back surface portion of the p-type semiconductor substrate 151 under the conditions of an implantation energy of 500 keV and a dose of 1.0 × 10 ¹² / cm ² using the photoresist film as a mask. . As a result, an n-type impurity region 163 is formed inside the substrate with respect to the high-concentration p-type impurity region 162. The PD 101 includes a high-concentration p-type impurity region 162 and a third n-type impurity region 163. Thereafter, the aforementioned photoresist film is completely removed. Through the above steps, the main part of the solid-state imaging device according to the present embodiment is completed.

（第２の実施形態）
図９（ａ）及び（ｂ）は、本発明の第２の実施形態に係る固体撮像装置、具体的には裏面光入射型固体撮像装置を表面側及び裏面側のそれぞれから見た平面図である。図１０（ａ）及び（ｂ）は本発明の第２の実施形態に係る裏面光入射型固体撮像装置の単位セルにおける水平方向（図９（ａ）のＡ−Ａ’線）及び垂直方向（図９（ａ）のＢ−Ｂ’線）のそれぞれの断面図である。 (Second Embodiment)
FIGS. 9A and 9B are plan views of a solid-state imaging device according to the second embodiment of the present invention, specifically, a back light incident type solid-state imaging device viewed from the front side and the back side. is there. 10A and 10B are horizontal directions (AA ′ line in FIG. 9A) and vertical directions (in FIG. 9A) in the unit cell of the back-illuminated solid-state imaging device according to the second embodiment of the present invention. FIG. 10 is a cross-sectional view taken along line BB ′ in FIG.

図９（ｂ）及び図１０（ａ）、（ｂ）に示すように、ｐ型半導体基板１５１の裏面側には、当該裏面に入射した光を信号電荷に変換して蓄積する光電変換領域（ＰＤ）１０１が行列状に複数設けられている。一方、図１（ａ）及び図２（ａ）、（ｂ）に示すように、ｐ型半導体基板１５１の表面側には、裏面側のＰＤ１０１と対応するように、具体的には、ＰＤ１０１の垂直方向の配列に沿って、ＰＤ１０１に蓄積された信号電荷を読み出して転送する第１ＶＣＣＤ１０２と、電荷の排出のみを行うドレイン領域１０８と接続された第２ＶＣＣＤ１０３とが互いに隣り合うように設けられている。ＰＤ１０１の１つと、それに対応する第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３とによって単位セル１０４が構成されている。すなわち、単位セル１０４は垂直方向及び水平方向のそれぞれに２次元状に配列されて画素領域１０５を形成している。第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３のそれぞれから転送されてくる電荷は、ＨＣＣＤ１０６を通じてＦＤＡ１０７へと転送され、出力信号電圧に変換される。 As shown in FIGS. 9B, 10A, and 10B, on the back surface side of the p-type semiconductor substrate 151, a photoelectric conversion region (converted and converted into signal charges on the light incident on the back surface) A plurality of (PD) 101 are provided in a matrix. On the other hand, as shown in FIGS. 1A, 2A, and 2B, on the front surface side of the p-type semiconductor substrate 151, specifically, to correspond to the PD 101 on the back surface side, specifically, the PD 101 A first VCCD 102 that reads and transfers signal charges accumulated in the PD 101 and a second VCCD 103 connected to a drain region 108 that only discharges charges are provided adjacent to each other along the vertical arrangement. . A unit cell 104 is composed of one PD 101 and the corresponding first VCCD 102 and second VCCD 103. That is, the unit cells 104 are two-dimensionally arranged in the vertical direction and the horizontal direction to form the pixel region 105. The charges transferred from each of the first VCCD 102 and the second VCCD 103 are transferred to the FDA 107 through the HCCD 106 and converted into an output signal voltage.

具体的には、第１ＶＣＣＤ１０２は、ｐ型半導体基板１５１の表面部に形成された第１ｎ型不純物領域１５５と、第１ｎ型不純物領域１５５上にゲート絶縁膜１５２を介して形成された第１ゲート電極１５７とを有し、第２ＶＣＣＤ１０３は、ｐ型半導体基板１５１の表面部に形成された第２ｎ型不純物領域１５６と、第２ｎ型不純物領域１５６上にゲート絶縁膜１５２を介して形成された第２ゲート電極１５８とを有する。尚、ｐ型半導体基板１５１の表面上にはゲート電極１５７及び１５８を覆うように絶縁膜１５９が形成されており、その上に支持基板１６０が貼り合わされている。 Specifically, the first VCCD 102 includes a first n-type impurity region 155 formed on the surface portion of the p-type semiconductor substrate 151 and a first gate formed on the first n-type impurity region 155 with a gate insulating film 152 interposed therebetween. The second VCCD 103 includes a second n-type impurity region 156 formed on the surface portion of the p-type semiconductor substrate 151 and a second n-type impurity region 156 formed on the second n-type impurity region 156 with a gate insulating film 152 interposed therebetween. 2 gate electrodes 158. An insulating film 159 is formed on the surface of the p-type semiconductor substrate 151 so as to cover the gate electrodes 157 and 158, and a support substrate 160 is bonded thereon.

また、ＰＤ１０１は、ｐ型半導体基板１５１の裏面部に形成された高濃度ｐ型不純物領域１６２と、高濃度ｐ型不純物領域１６２よりも基板内部側に形成された第３ｎ型不純物領域１６３とを有している。尚、ｐ型半導体基板１５１の裏面上には絶縁膜１６１が形成されている。 The PD 101 includes a high-concentration p-type impurity region 162 formed on the back surface portion of the p-type semiconductor substrate 151 and a third n-type impurity region 163 formed on the inner side of the substrate with respect to the high-concentration p-type impurity region 162. Have. Note that an insulating film 161 is formed on the back surface of the p-type semiconductor substrate 151.

次に、図９（ａ）、（ｂ）及び図１０（ａ）、（ｂ）に示す本実施形態の固体撮像装置の一連の動作について、図１１（ａ）〜（ｄ）を参照しながら説明する。尚、図１１（ａ）〜（ｄ）は、図１０（ａ）のＣ−Ｄ線及びＣ−Ｄ’線に対応する単位セル（ＰＤ１０１、第１ＶＣＣＤ１０２、第２ＶＣＣＤ１０３）のポテンシャル図である。 Next, a series of operations of the solid-state imaging device of this embodiment shown in FIGS. 9A and 9B and FIGS. 10A and 10B will be described with reference to FIGS. explain. FIGS. 11A to 11D are potential diagrams of the unit cells (PD101, first VCCD 102, and second VCCD 103) corresponding to the CD line and CD-D ′ line in FIG. 10A.

まず、図１１（ａ）は、本実施形態に係る固体撮像装置の裏面側に光の入射が無く、ＰＤ１０１、第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３に信号電荷が蓄積されていない状態のポテンシャル図である。このとき、第１ゲート電極１５７には信号電荷蓄積電圧ＶＭ（例えば０Ｖ）が印加されていると共に、第２ゲート電極１５８には信号蓄積電圧ＶＭよりも高いブルーミング抑制電圧ＶＢ（例えば０．５Ｖ）が印加されている。このように、第２ゲート電極１５８に第１ゲート電極１５７よりも高い電圧を印加することにより、ＰＤ１０１と第２ＶＣＣＤ１０３との間のポテンシャルバリアは、ＰＤ１０１と第１ＶＣＣＤ１０２との間のポテンシャルバリアよりも低くなる。 First, FIG. 11A is a potential diagram in a state where no light is incident on the back side of the solid-state imaging device according to the present embodiment and no signal charges are accumulated in the PD 101, the first VCCD 102, and the second VCCD 103. FIG. At this time, a signal charge storage voltage VM (for example, 0V) is applied to the first gate electrode 157, and a blooming suppression voltage VB (for example, 0.5V) higher than the signal storage voltage VM is applied to the second gate electrode 158. Is applied. Thus, by applying a voltage higher than that of the first gate electrode 157 to the second gate electrode 158, the potential barrier between the PD 101 and the second VCCD 103 is lower than the potential barrier between the PD 101 and the first VCCD 102. Become.

次に、図１１（ｂ）は、本実施形態に係る固体撮像装置の裏面側からＰＤ１０１に強い光が入射したときのポテンシャル図である。すなわち、ＰＤ１０１に強い光が入射し、ＰＤ１０１に蓄積可能な電荷量を超える信号電荷が発生した場合、第２ＶＣＣＤ１０３及びドレイン領域１０８がなければ、ＰＤ１０１からあふれ出た信号電荷は第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３に流入して偽信号（ブルーミング成分）となってしまう可能性がある。しかしながら、本実施形態においては、第２ＶＣＣＤ１０３及びドレイン領域１０８を設けると共に第１ＶＣＣＤ１０２のゲート電圧と第２ＶＣＣＤ１０３のゲート電圧との間に差をつけることによって、ＰＤ１０１と第１ＶＣＣＤ１０２との間のポテンシャルバリアと比べてＰＤ１０１と第２ＶＣＣＤ１０３との間のポテンシャルバリアの方を低く設定しているため、ＰＤ１０１からあふれ出た信号電荷は第２ＶＣＣＤ１０３にのみ流入し、第１ＶＣＣＤ１０２に流入することは無い。本実施形態においては、図９（ａ）に示すように、ｐ型半導体基板１５１の表面側におけるＨＣＣＤ１０６の反対側（図面の上側）にドレイン領域１０８を設けて第２ＶＣＣＤ１０３と接続しているので、ＰＤ１０１からあふれ出た信号電荷（偽信号）を第２ＶＣＣＤ１０３を用いてドレイン領域１０８に転送できるので、ブルーミング成分を完全に掃き捨てることができる。尚、ドレイン領域１０８に印加されている電圧は例えば１０Ｖ程度であり、ドレイン領域１０８の不純物濃度は例えば１×１０¹⁵／ｃｍ³程度である。 Next, FIG. 11B is a potential diagram when strong light is incident on the PD 101 from the back side of the solid-state imaging device according to the present embodiment. That is, when strong light is incident on the PD 101 and a signal charge exceeding the charge amount that can be stored in the PD 101 is generated, if there is no second VCCD 103 and drain region 108, the signal charge overflowing from the PD 101 will enter the first VCCD 102 and the second VCCD 103. It may flow in and become a false signal (blooming component). However, in the present embodiment, the second VCCD 103 and the drain region 108 are provided and a difference between the gate voltage of the first VCCD 102 and the gate voltage of the second VCCD 103 is provided, so that the potential barrier between the PD 101 and the first VCCD 102 is compared. Since the potential barrier between the PD 101 and the second VCCD 103 is set lower, the signal charge overflowing from the PD 101 flows only into the second VCCD 103 and does not flow into the first VCCD 102. In the present embodiment, as shown in FIG. 9A, the drain region 108 is provided on the surface side of the p-type semiconductor substrate 151 opposite to the HCCD 106 (upper side in the drawing) and connected to the second VCCD 103. Since the signal charge (false signal) overflowing from the PD 101 can be transferred to the drain region 108 using the second VCCD 103, the blooming component can be completely swept away. The voltage applied to the drain region 108 is, for example, about 10 V, and the impurity concentration of the drain region 108 is, for example, about 1 × 10 ¹⁵ / cm ³ .

次に、図１１（ｃ）は、ＰＤ１０１への信号電荷の蓄積が完了し、ＰＤ１０１に蓄積された信号電荷を第１ＶＣＣＤ１０２に転送する際の（読み出し動作の際の）ポテンシャル図である。前述のように、本実施形態では第１ＶＣＣＤ１０２によって読み出し動作が行われる。具体的には、第１ゲート電極１５７に信号電荷読み出し電圧ＶＨ（例えば１５Ｖ）を印加することによって、ＰＤ１０１から第１ＶＣＣＤ１０２に信号電荷が転送される。尚、ＰＤ１０１から第２ＶＣＣＤ１０３にブルーミング成分としてあふれ出た信号電荷はドレイン領域１０８から掃き捨てられる。また、第１ＶＣＣＤ１０２による読み出し動作の間、第２ゲート電極１５８に印加されている電圧をブルーミング抑制電圧ＶＢのままにしておく。 Next, FIG. 11C is a potential diagram when signal charge accumulation in the PD 101 is completed and the signal charge accumulated in the PD 101 is transferred to the first VCCD 102 (during a read operation). As described above, in the present embodiment, the first VCCD 102 performs a read operation. Specifically, the signal charge is transferred from the PD 101 to the first VCCD 102 by applying a signal charge read voltage VH (for example, 15 V) to the first gate electrode 157. Note that the signal charge overflowing from the PD 101 to the second VCCD 103 as a blooming component is swept away from the drain region 108. Further, during the read operation by the first VCCD 102, the voltage applied to the second gate electrode 158 is kept at the blooming suppression voltage VB.

次に、図１１（ｄ）は、読み出し動作完了後のポテンシャル図である。すなわち、第１ゲート電極１５７に印加されていた信号電荷読み出し電圧ＶＨを信号電荷蓄積電圧ＶＭに戻すことによって読み出し動作は完了する。このとき、第１ＶＣＣＤ１０２には、ブルーミング成分が混入していない信号電荷（ＰＤ１０１から転送されてきた信号電荷）のみが蓄えられている。 Next, FIG. 11D is a potential diagram after the read operation is completed. That is, the read operation is completed by returning the signal charge read voltage VH applied to the first gate electrode 157 to the signal charge storage voltage VM. At this time, the first VCCD 102 stores only the signal charge not mixed with the blooming component (the signal charge transferred from the PD 101).

そして、第１ＶＣＣＤ１０２に蓄積された信号電荷は、その後、ＨＣＣＤ１０６へと転送された後、ＦＤＡ１０７で電圧変換され、これにより、ブルーミングレスの出力電圧が得られる。 The signal charges accumulated in the first VCCD 102 are then transferred to the HCCD 106 and then converted in voltage by the FDA 107, thereby obtaining a blooming-less output voltage.

以上に説明したように、本実施形態によれば、ＰＤ１０１と対応するように第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３を設けると共に第２ＶＣＣＤ１０３とドレイン領域１０８とを接続し、且つ第２ＶＣＣＤ１０３とＰＤ１０１との間に形成されるポテンシャルバリアが、第１ＶＣＣＤ１０２とＰＤ１０１との間に形成されるポテンシャルバリアよりも低くなるように第２ＶＣＣＤ１０３の第２ゲート電極１５８にゲート電圧を印加する。このため、ＣＣＤに強い光が入射した場合、ＰＤ１０１からあふれ出た余剰な信号電荷はポテンシャルバリアの低い第２ＶＣＣＤ１０３へと流れ出てドレイン領域１０８から余剰な信号電荷を掃き捨てることができると共にＰＤ１０１に蓄積された信号電荷を第１ＶＣＣＤ１０２に読み出すことができるので、ブルーミングレスの高品質な画像を得ることができる。 As described above, according to the present embodiment, the first VCCD 102 and the second VCCD 103 are provided so as to correspond to the PD 101, the second VCCD 103 and the drain region 108 are connected, and the second VCCD 103 and the PD 101 are formed. A gate voltage is applied to the second gate electrode 158 of the second VCCD 103 so that the potential barrier is lower than the potential barrier formed between the first VCCD 102 and the PD 101. For this reason, when strong light is incident on the CCD, the excess signal charge overflowing from the PD 101 flows out to the second VCCD 103 having a low potential barrier, and the excess signal charge can be swept away from the drain region 108 and accumulated in the PD 101. Since the processed signal charge can be read out to the first VCCD 102, a high-quality image without blooming can be obtained.

尚、第２の実施形態において、ブルーミング成分を排出する用途に第２ＶＣＣＤ１０３及びドレイン領域１０８を用いた。しかし、これに限られず、例えば、第２ＶＣＣＤ１０３の第２ゲート電極１５８に信号電荷読み出し電圧ＶＨと同程度の電子シャッター電圧（例えば１５Ｖ）を印加すれば、ＰＤ１０１に蓄えられた電荷を全て排出する電子シャッター（リセット機能）として第２ＶＣＣＤ１０３及びドレイン領域１０８を用いることができる。 In the second embodiment, the second VCCD 103 and the drain region 108 are used for the purpose of discharging the blooming component. However, the present invention is not limited to this. For example, if an electronic shutter voltage (for example, 15 V) similar to the signal charge read voltage VH is applied to the second gate electrode 158 of the second VCCD 103, the electrons that discharge all the charges stored in the PD 101 are discharged. The second VCCD 103 and the drain region 108 can be used as a shutter (reset function).

また、第２の実施形態において、図１０（ａ）に示すように、第１ＶＣＣＤ１０２を構成する第１ｎ型不純物領域１５５の単位セル当りの配置面積と、第２ＶＣＣＤ１０３を構成する第２ｎ型不純物領域１５６の単位セル当りの配置面積とを実質的に同じに設定した。しかし、これに代えて、図１２に示すように、第１ＶＣＣＤ１０２を構成する第１ｎ型不純物領域１５５の単位セル当りの配置面積を、第２ＶＣＣＤ１０３を構成する第２ｎ型不純物領域１５６の単位セル当りの配置面積よりも大きく設定してもよい。このようにすると、読み出しＶＣＣＤである第１ＶＣＣＤ１０２の配置面積を相対的に大きくしているため、転送可能な信号電荷量をより多く確保することができるので、固体撮像装置の性能をさらに向上させることができる。すなわち、第２ＶＣＣＤ１０３を構成する第２ｎ型不純物領域１５６の単位セル当りの配置面積については、可能な限り小さくすることが望ましい。尚、図１２は、第１ＶＣＣＤ１０２を構成する第１ｎ型不純物領域１５５の幅を、第２ＶＣＣＤ１０３を構成する第２ｎ型不純物領域１５６の幅の３倍に設定した場合を示している。 Further, in the second embodiment, as shown in FIG. 10A, the arrangement area per unit cell of the first n-type impurity region 155 constituting the first VCCD 102 and the second n-type impurity region 156 constituting the second VCCD 103 are shown. The arrangement area per unit cell was set to be substantially the same. However, instead of this, as shown in FIG. 12, the arrangement area per unit cell of the first n-type impurity region 155 constituting the first VCCD 102 is equal to that per unit cell of the second n-type impurity region 156 constituting the second VCCD 103. You may set larger than an arrangement area. In this case, since the arrangement area of the first VCCD 102 serving as the readout VCCD is relatively large, it is possible to secure a larger amount of signal charge that can be transferred, thereby further improving the performance of the solid-state imaging device. Can do. That is, it is desirable that the arrangement area per unit cell of the second n-type impurity region 156 constituting the second VCCD 103 is as small as possible. FIG. 12 shows a case where the width of the first n-type impurity region 155 constituting the first VCCD 102 is set to three times the width of the second n-type impurity region 156 constituting the second VCCD 103.

また、第２の実施形態において、各第２ＶＣＣＤ１０３のゲート電圧を一括して制御することにより、ＰＤ１０１の垂直方向の配列の全てに対してブルーミング成分の排出や前述の電子シャッター機能を一括して実施してもよいし、或いは、各第２ＶＣＣＤ１０３のゲート電圧を個別に制御することにより、ＰＤ１０１の垂直方向の特定配列（例えば一列おきの配列）に対して、ブルーミング成分の排出や前述の電子シャッター機能を実施してもよい。後者の場合、ＰＤ１０１の垂直方向の特定配列のみを用いて信号電荷の読み出しを行う、いわゆる間引きモードに非常に有利である。 Further, in the second embodiment, by controlling the gate voltage of each second VCCD 103 in a batch, the discharge of blooming components and the above-described electronic shutter function are collectively performed for all the vertical arrays of the PDs 101. Alternatively, by controlling the gate voltage of each second VCCD 103 individually, discharge of blooming components and the electronic shutter function described above with respect to a specific arrangement in the vertical direction of the PD 101 (for example, every other row). May be implemented. The latter case is very advantageous in a so-called thinning mode in which signal charges are read out using only a specific arrangement in the vertical direction of the PD 101.

また、第２の実施形態において、ドレイン領域１０８を設ける代わりに、第２ＶＣＣＤ１０３に蓄積されたブルーミング成分をＨＣＣＤ１０６を通じて排出してもよい。この場合、第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３と、ＨＣＣＤ１０６との間にブランキング領域を設けることが好ましい。このようにすると、第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３にそれぞれ蓄積された電荷をＨＣＣＤ１０６へと転送する際に、第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３のそれぞれから電荷が同時にブランキング領域１０８へと転送されたとしても、ブランキング領域１０８からＨＣＣＤ１０６へは各ＶＣＣＤの電荷を交互に転送することができる。 In the second embodiment, instead of providing the drain region 108, the blooming component accumulated in the second VCCD 103 may be discharged through the HCCD 106. In this case, it is preferable to provide a blanking region between the first VCCD 102 and the second VCCD 103 and the HCCD 106. In this way, when the charges accumulated in the first VCCD 102 and the second VCCD 103 are transferred to the HCCD 106, even if the charges are simultaneously transferred from the first VCCD 102 and the second VCCD 103 to the blanking region 108, the blanking is performed. From the area 108 to the HCCD 106, the charge of each VCCD can be transferred alternately.

また、第２の実施形態において、第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３とは別に、電荷読み出し機能又は電荷排出機能を持つ１つ又は複数の他のＶＣＣＤをｐ型半導体基板１５１の表面側に設けてもよい。すなわち、ＰＤ１０１と対応するように、３つ以上のＶＣＣＤを設けてもよい。 In the second embodiment, in addition to the first VCCD 102 and the second VCCD 103, one or more other VCCDs having a charge reading function or a charge discharging function may be provided on the surface side of the p-type semiconductor substrate 151. That is, three or more VCCDs may be provided so as to correspond to the PD 101.

以下、本実施形態に係る固体撮像装置の製造方法について図面を参照しながら説明する。図１３（ａ）〜（ｄ）、図１４（ａ）〜（ｄ）及び図１５（ａ）〜（ｄ）は本実施形態に係る固体撮像装置の製造方法の各工程を示す断面図であり、図１３（ａ）、（ｃ）、図１４（ａ）、（ｃ）及び図１５（ａ）、（ｃ）は図９（ａ）のＡ−Ａ’線に対応する単位セルの水平方向の断面図であり、図１３（ｂ）、（ｄ）、図１４（ｂ）、（ｄ）及び図１５（ｂ）、（ｄ）は図９（ａ）のＢ−Ｂ’線に対応する単位セルの垂直方向の断面図である。尚、図１３（ａ）〜（ｄ）、図１４（ａ）〜（ｄ）及び図１５（ａ）〜（ｄ）において、図９（ａ）、（ｂ）及び図１０（ａ）、（ｂ）に示す構成要素と同一の構成要素には同一の符号を付す。また、本実施形態の製造方法を説明するに当り、本実施形態の主要構成要素である単位セル１０４についての説明を行い、その他の構成要素であるＨＣＣＤ１０６やＦＤＡ１０７の製造方法については説明を省略する。 Hereinafter, a method for manufacturing a solid-state imaging device according to the present embodiment will be described with reference to the drawings. FIGS. 13A to 13D, FIGS. 14A to 14D, and FIGS. 15A to 15D are cross-sectional views showing respective steps of the method of manufacturing the solid-state imaging device according to the present embodiment. FIGS. 13 (a), 13 (c), 14 (a), 14 (c) and 15 (a), 15 (c) are horizontal directions of the unit cell corresponding to the AA ′ line in FIG. 9 (a). 13 (b), (d), FIG. 14 (b), (d) and FIGS. 15 (b), (d) correspond to the BB ′ line in FIG. 9 (a). It is sectional drawing of the vertical direction of a unit cell. 13 (a) to (d), FIGS. 14 (a) to (d), and FIGS. 15 (a) to (d), FIGS. The same components as those shown in b) are denoted by the same reference numerals. In describing the manufacturing method of the present embodiment, the unit cell 104 which is a main component of the present embodiment is described, and the description of the manufacturing method of the HCCD 106 and the FDA 107 which are other components is omitted. .

まず、図１３（ａ）及び（ｂ）に示すように、ｐ型半導体基板１５１の表面上に、熱酸化法等によって、ゲート絶縁膜１５２（例えば厚さ２０ｎｍ）を形成する。ゲート絶縁膜１５２は例えば酸化シリコン膜よりなる。次に、ゲート絶縁膜１５２上にフォトレジスト膜（図示省略）を形成し、第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３の電荷転送領域が形成される領域並びにドレイン領域１０８が形成される領域と重なるフォトレジスト膜を除去する。その後、当該フォトレジスト膜をマスクとして、例えば注入エネルギーを２００ｋｅＶ、ドーズ量を４．０×１０¹²／ｃｍ²とする条件で、砒素（Ａｓ）等のｎ型不純物をｐ型半導体基板１５１の表面部にイオン注入する。これにより、第１ＶＣＣＤ１０２の電荷転送領域となる第１ｎ型不純物領域１５５及び第２ＶＣＣＤ１０３の電荷転送領域となる第２ｎ型不純物領域１５６並びにドレイン領域１０８（図示省略）となるｎ型不純物領域が形成される。 First, as shown in FIGS. 13A and 13B, a gate insulating film 152 (for example, 20 nm in thickness) is formed on the surface of a p-type semiconductor substrate 151 by a thermal oxidation method or the like. The gate insulating film 152 is made of, for example, a silicon oxide film. Next, a photoresist film (not shown) is formed on the gate insulating film 152, and the photoresist film overlapping the region where the charge transfer regions of the first VCCD 102 and the second VCCD 103 are formed and the region where the drain region 108 is formed is removed. To do. Then, using the photoresist film as a mask, for example, an n-type impurity such as arsenic (As) is applied to the surface of the p-type semiconductor substrate 151 under the conditions of an implantation energy of 200 keV and a dose of 4.0 × 10 ¹² / cm ^2. Ions are implanted into the part. As a result, a first n-type impurity region 155 serving as a charge transfer region of the first VCCD 102, a second n-type impurity region 156 serving as a charge transfer region of the second VCCD 103, and an n-type impurity region serving as a drain region 108 (not shown) are formed. .

次に、図１３（ｃ）及び（ｄ）に示すように、前述のフォトレジスト膜を完全に除去した後、ゲート絶縁膜１５２上にＣＶＤ法等を用いて多結晶シリコン膜（例えば厚さ３００ｎｍ）を形成する。その後、当該多結晶シリコン膜上にフォトレジスト（図示省略）を形成し、第１ＶＣＣＤ１０２及び第２ＶＣＣＤ１０３のゲート電極が形成される領域以外のフォトレジスト膜を除去する。続いて、当該フォトレジスト膜をマスクとして、前述の多結晶シリコン膜に対して例えばＲＩＥを行うことにより、第１ＶＣＣＤ１０２の第１ゲート電極１５７及び第２ＶＣＣＤ１０３の第２ゲート電極１５８を形成する。 Next, as shown in FIGS. 13C and 13D, after the photoresist film is completely removed, a polycrystalline silicon film (for example, 300 nm thick) is formed on the gate insulating film 152 by CVD or the like. ). Thereafter, a photoresist (not shown) is formed on the polycrystalline silicon film, and the photoresist film other than the region where the gate electrodes of the first VCCD 102 and the second VCCD 103 are formed is removed. Subsequently, the first gate electrode 157 of the first VCCD 102 and the second gate electrode 158 of the second VCCD 103 are formed by performing, for example, RIE on the above-described polycrystalline silicon film using the photoresist film as a mask.

次に、図１４（ａ）及び（ｂ）に示すように、前述のフォトレジスト膜を完全に除去した後、ｐ型半導体基板１０１の表面にＳＯＧ処理等を施し、ゲート電極１５７及び１５８を覆う絶縁膜１５９（例えば厚さ１０μｍ程度）を形成すると共に当該絶縁膜１５９の表面を平坦化する。尚、このとき、必要であれば、ＣＭＰ等の平坦化処理を行う。その後、絶縁膜１５９上にｐ型半導体基板等からなる支持基板１６０を貼り合わせる。 Next, as shown in FIGS. 14A and 14B, after completely removing the above-described photoresist film, the surface of the p-type semiconductor substrate 101 is subjected to SOG treatment or the like to cover the gate electrodes 157 and 158. An insulating film 159 (for example, about 10 μm thick) is formed and the surface of the insulating film 159 is planarized. At this time, if necessary, a planarization process such as CMP is performed. Thereafter, a support substrate 160 made of a p-type semiconductor substrate or the like is bonded onto the insulating film 159.

次に、図１４（ｃ）及び（ｄ）に示すように、ｐ型半導体基板１５１の裏面側（ＶＣＣＤ１０２及び１０３が形成されていない側）をＣＭＰ等により研磨することによって、ｐ型半導体基板１５１を薄く（例えば厚さ１０μｍ）する。 Next, as shown in FIGS. 14C and 14D, the p-type semiconductor substrate 151 is polished by CMP or the like on the back surface side (the side where the VCCDs 102 and 103 are not formed) of the p-type semiconductor substrate 151. Is made thin (for example, 10 μm thick).

次に、図１５（ａ）及び（ｂ）に示すように、薄くしたｐ型半導体基板１５１の裏面側に熱酸化法等により絶縁膜１６１（例えば厚さ２０ｎｍ）を形成する。ここで、絶縁膜１６１は例えば酸化シリコン膜である。その後、絶縁膜１６１上にフォトレジスト膜（図示省略）を形成し、後述の高濃度ｐ型不純物領域１６２が形成される領域と重なるフォトレジスト膜を除去する。その後、当該フォトレジスト膜をマスクとして、例えば注入エネルギーを１０ｋｅＶ、ドーズ量１．０×１０¹⁴／ｃｍ²とする条件で、ホウ素（Ｂ）等のｐ型不純物をｐ型半導体基板１５１の裏面部にイオン注入する。これにより、ｐ型半導体基板１５１の裏面部に高濃度ｐ型不純物領域１６２が形成される。 Next, as shown in FIGS. 15A and 15B, an insulating film 161 (for example, 20 nm thick) is formed on the back surface side of the thinned p-type semiconductor substrate 151 by a thermal oxidation method or the like. Here, the insulating film 161 is, for example, a silicon oxide film. Thereafter, a photoresist film (not shown) is formed on the insulating film 161, and the photoresist film overlapping with a region where a high-concentration p-type impurity region 162 described later is formed is removed. Thereafter, using the photoresist film as a mask, a p-type impurity such as boron (B) is removed from the back surface portion of the p-type semiconductor substrate 151 under conditions of, for example, an implantation energy of 10 keV and a dose of 1.0 × 10 ¹⁴ / cm ^2. Ion implantation. As a result, a high concentration p-type impurity region 162 is formed on the back surface of the p-type semiconductor substrate 151.

次に、図１５（ｃ）及び（ｄ）に示すように、前述のフォトレジスト膜を完全に除去した後、再度、新たにフォトレジスト膜（図示省略）を形成し、後述の第３ｎ型不純物領域１６３が形成される領域と重なるフォトレジスト膜を除去する。その後、当該フォトレジスト膜をマスクとして、例えば注入エネルギー５００ｋｅＶ、ドーズ量１．０×１０¹²／ｃｍ²とする条件で、Ａｓ等のｎ型不純物をｐ型半導体基板１５１の裏面部にイオン注入する。これにより、高濃度ｐ型不純物領域１６２よりも基板内部側に第３ｎ型不純物領域１６３が形成される。尚、ＰＤ１０１は、高濃度ｐ型不純物領域１６２及び第３ｎ型不純物領域１６３から構成される。その後、前述のフォトレジスト膜を完全に除去する。以上の工程を経て、本実施形態に係る固体撮像装置の主要部が完成する。 Next, as shown in FIGS. 15C and 15D, after completely removing the above-described photoresist film, a new photoresist film (not shown) is formed again, and a third n-type impurity described later is formed. The photoresist film overlapping with the region where the region 163 is formed is removed. Thereafter, n-type impurities such as As are ion-implanted into the back surface portion of the p-type semiconductor substrate 151 under the conditions of an implantation energy of 500 keV and a dose of 1.0 × 10 ¹² / cm ² using the photoresist film as a mask. . As a result, a third n-type impurity region 163 is formed on the substrate inner side than the high-concentration p-type impurity region 162. The PD 101 includes a high-concentration p-type impurity region 162 and a third n-type impurity region 163. Thereafter, the aforementioned photoresist film is completely removed. Through the above steps, the main part of the solid-state imaging device according to the present embodiment is completed.

以上に説明したように、本発明は、裏面光入射型の固体撮像装置において、光電変換領域と対応する転送レジスタに加えて、電荷の排出のみを行うドレイン領域を設けることにより、光電変換領域からあふれ出たブルーミング成分を掃き捨てることができるという効果が得られ、有用である。 As described above, according to the present invention, in the backside light incident type solid-state imaging device, in addition to the transfer register corresponding to the photoelectric conversion region, the drain region that only discharges the charge is provided, thereby removing the photoelectric conversion region. This is useful because the overflowing blooming component can be swept away.

図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る固体撮像装置を表面側及び裏面側のそれぞれから見た平面図である。FIGS. 1A and 1B are plan views of the solid-state imaging device according to the first embodiment of the present invention as viewed from the front side and the back side. 図２（ａ）及び（ｂ）は本発明の第１の実施形態に係る固体撮像装置の単位セルにおける水平方向（図１（ａ）のＡ−Ａ’線）及び垂直方向（図１（ａ）のＢ−Ｂ’線）のそれぞれの断面図である。2A and 2B are a horizontal direction (AA ′ line in FIG. 1A) and a vertical direction (FIG. 1A) in the unit cell of the solid-state imaging device according to the first embodiment of the present invention. BB 'line) of each). 図３（ａ）〜（ｄ）は本発明の第１の実施形態に係る固体撮像装置の動作を説明するための図である。3A to 3D are diagrams for explaining the operation of the solid-state imaging device according to the first embodiment of the present invention. 図４（ａ）及び（ｂ）は本発明の第１の実施形態に係る固体撮像装置におけるドレイン領域の詳細構成を示す平面図である。4A and 4B are plan views showing the detailed configuration of the drain region in the solid-state imaging device according to the first embodiment of the present invention. 図５は本発明の第１の実施形態に係る固体撮像装置の単位セルにおける水平方向（図１（ａ）のＡ−Ａ’線）の断面構成のバリエーションを示す図である。FIG. 5 is a diagram showing a variation of the cross-sectional configuration in the horizontal direction (A-A ′ line in FIG. 1A) in the unit cell of the solid-state imaging device according to the first embodiment of the present invention. 図６（ａ）〜（ｄ）は本発明の第１の実施形態に係る固体撮像装置の製造方法の各工程を示す断面図であり、図６（ａ）、（ｃ）は図１（ａ）のＡ−Ａ’線に対応する単位セルの水平方向の断面図であり、図６（ｂ）、（ｄ）は図１（ａ）のＢ−Ｂ’線に対応する単位セルの垂直方向の断面図である。6A to 6D are cross-sectional views showing the steps of the method for manufacturing the solid-state imaging device according to the first embodiment of the present invention, and FIGS. 6A and 6C are FIGS. And FIG. 6B and FIG. 6D are vertical sectional views of the unit cell corresponding to the BB ′ line of FIG. 1A. FIG. 図７（ａ）〜（ｄ）は本発明の第１の実施形態に係る固体撮像装置の製造方法の各工程を示す断面図であり、図７（ａ）、（ｃ）は図１（ａ）のＡ−Ａ’線に対応する単位セルの水平方向の断面図であり、図７（ｂ）、（ｄ）は図１（ａ）のＢ−Ｂ’線に対応する単位セルの垂直方向の断面図である。FIGS. 7A to 7D are cross-sectional views showing respective steps of the method of manufacturing the solid-state imaging device according to the first embodiment of the present invention. FIGS. 7A and 7C are FIGS. 8B is a cross-sectional view in the horizontal direction of the unit cell corresponding to the line AA ′ in FIG. 7, and FIGS. 7B and 7D are vertical directions of the unit cell corresponding to the line BB ′ in FIG. FIG. 図８（ａ）〜（ｄ）は本発明の第１の実施形態に係る固体撮像装置の製造方法の各工程を示す断面図であり、図８（ａ）、（ｃ）は図１（ａ）のＡ−Ａ’線に対応する単位セルの水平方向の断面図であり、図８（ｂ）、（ｄ）は図１（ａ）のＢ−Ｂ’線に対応する単位セルの垂直方向の断面図である。FIGS. 8A to 8D are cross-sectional views showing respective steps of the method of manufacturing the solid-state imaging device according to the first embodiment of the present invention. FIGS. 8A and 8C are FIGS. 8B is a cross-sectional view in the horizontal direction of the unit cell corresponding to the line AA ′ in FIG. 8, and FIGS. 8B and 8D are vertical directions of the unit cell corresponding to the line BB ′ in FIG. FIG. 図９（ａ）及び（ｂ）は本発明の第２の実施形態に係る固体撮像装置を表面側及び裏面側のそれぞれから見た平面図である。9A and 9B are plan views of the solid-state imaging device according to the second embodiment of the present invention as viewed from the front side and the back side. 図１０（ａ）及び（ｂ）は本発明の第２の実施形態に係る固体撮像装置の単位セルにおける水平方向（図１（ａ）のＡ−Ａ’線）及び垂直方向（図１（ａ）のＢ−Ｂ’線）のそれぞれの断面図である。10A and 10B are a horizontal direction (AA ′ line in FIG. 1A) and a vertical direction (FIG. 1A) in the unit cell of the solid-state imaging device according to the second embodiment of the present invention. BB 'line) of each). 図１１（ａ）〜（ｄ）は本発明の第２の実施形態に係る固体撮像装置の動作を説明するための図である。FIGS. 11A to 11D are diagrams for explaining the operation of the solid-state imaging device according to the second embodiment of the present invention. 図１２は本発明の第２の実施形態に係る固体撮像装置の単位セルにおける水平方向（図１（ａ）のＡ−Ａ’線）の断面構成のバリエーションを示す図である。FIG. 12 is a diagram showing a variation in the cross-sectional configuration in the horizontal direction (A-A ′ line in FIG. 1A) in the unit cell of the solid-state imaging device according to the second embodiment of the present invention. 図１３（ａ）〜（ｄ）は本発明の第２の実施形態に係る固体撮像装置の製造方法の各工程を示す断面図であり、図１３（ａ）、（ｃ）は図９（ａ）のＡ−Ａ’線に対応する単位セルの水平方向の断面図であり、図１３（ｂ）、（ｄ）は図９（ａ）のＢ−Ｂ’線に対応する単位セルの垂直方向の断面図である。FIGS. 13A to 13D are cross-sectional views showing respective steps of a method for manufacturing a solid-state imaging device according to the second embodiment of the present invention. FIGS. 13A and 13C are FIGS. FIG. 13B and FIG. 13D are vertical cross-sectional views of the unit cell corresponding to the BB ′ line of FIG. 9A. FIG. 図１４（ａ）〜（ｄ）は本発明の第２の実施形態に係る固体撮像装置の製造方法の各工程を示す断面図であり、図１４（ａ）、（ｃ）は図９（ａ）のＡ−Ａ’線に対応する単位セルの水平方向の断面図であり、図１４（ｂ）、（ｄ）は図９（ａ）のＢ−Ｂ’線に対応する単位セルの垂直方向の断面図である。14A to 14D are cross-sectional views showing respective steps of a method for manufacturing a solid-state imaging device according to the second embodiment of the present invention, and FIGS. 14A and 14C are FIGS. FIG. 14B is a cross-sectional view in the horizontal direction of the unit cell corresponding to the line AA ′ in FIG. 14, and FIGS. 14B and 14D are vertical directions of the unit cell corresponding to the line BB ′ in FIG. FIG. 図１５（ａ）〜（ｄ）は本発明の第２の実施形態に係る固体撮像装置の製造方法の各工程を示す断面図であり、図１４（ａ）、（ｃ）は図９（ａ）のＡ−Ａ’線に対応する単位セルの水平方向の断面図であり、図１４（ｂ）、（ｄ）は図９（ａ）のＢ−Ｂ’線に対応する単位セルの垂直方向の断面図である。FIGS. 15A to 15D are cross-sectional views showing respective steps of a method for manufacturing a solid-state imaging device according to the second embodiment of the present invention. FIGS. 14A and 14C are FIGS. FIG. 14B is a cross-sectional view in the horizontal direction of the unit cell corresponding to the line AA ′ in FIG. 14, and FIGS. 14B and 14D are vertical directions of the unit cell corresponding to the line BB ′ in FIG. FIG. 図１６は従来の一般的なＣＣＤイメージセンサの概略平面図である。FIG. 16 is a schematic plan view of a conventional general CCD image sensor. 図１７（ａ）及び（ｂ）は従来の裏面光入射型ＣＣＤを表面側及び裏面側のそれぞれからみた平面図である。FIGS. 17A and 17B are plan views of a conventional back side light incident type CCD as seen from the front side and the back side. 図１８（ａ）及び（ｂ）は従来の裏面光入射型ＣＣＤの単位セルにおける水平方向（ＨＣＣＤに沿った方向）及び垂直方向（ＶＣＣＤに沿った方向）のそれぞれの断面図である。18A and 18B are cross-sectional views of a horizontal direction (direction along the HCCD) and a vertical direction (direction along the VCCD) in the unit cell of the conventional backside light incident type CCD. 図１９（ａ）及び（ｂ）は図１８（ａ）及び（ｂ）のＺ−Ｚ’線に対応する単位セルのポテンシャル分布であって、図１９（ａ）は信号電荷蓄積電圧の印加時のポテンシャル分布であり、図１９（ｂ）は信号電荷読み出し電圧の印加時のポテンシャル分布である。FIGS. 19A and 19B are potential distributions of unit cells corresponding to the ZZ ′ line in FIGS. 18A and 18B, and FIG. FIG. 19B shows the potential distribution when the signal charge read voltage is applied. 図２０は従来の裏面光入射型ＣＣＤの問題点を説明するための図である。FIG. 20 is a diagram for explaining the problems of the conventional backside light incident type CCD.

Explanation of symbols

１０１ＰＤ
１０２ＶＣＣＤ（第１ＶＣＣＤ）
１０３第２ＶＣＣＤ
１０４単位セル
１０５画素領域
１０６ＨＣＣＤ
１０７ＦＤＡ
１０８ドレイン領域
１０９コンタクト
１５１ｐ型半導体基板
１５２ゲート絶縁膜
１５５ｎ型不純物領域（第１ｎ型不純物領域）
１５６第２ｎ型不純物領域
１５７ゲート電極（第１ゲート電極）
１５８第２ゲート電極
１５９絶縁膜
１６０支持基板
１６１絶縁膜
１６２高濃度ｐ型不純物領域
１６３ｎ型不純物領域（第３ｎ型不純物領域） 101 PD
102 VCCD (first VCCD)
103 2nd VCCD
104 Unit cell 105 Pixel area 106 HCCD
107 FDA
108 drain region 109 contact 151 p-type semiconductor substrate 152 gate insulating film 155 n-type impurity region (first n-type impurity region)
156 Second n-type impurity region 157 Gate electrode (first gate electrode)
158 Second gate electrode 159 Insulating film 160 Support substrate 161 Insulating film 162 High-concentration p-type impurity region 163 n-type impurity region (third n-type impurity region)

Claims

A photoelectric conversion region that is provided on one surface side of the semiconductor substrate and converts the light incident on the one surface into a signal charge and accumulates the signal charge;
A transfer register that is provided on the other surface side of the semiconductor substrate so as to correspond to the photoelectric conversion region, and that reads and transfers the signal charge accumulated in the photoelectric conversion region;
A solid-state imaging device comprising: a drain region that is provided on the other surface side of the semiconductor substrate and that only discharges charges.

The solid-state imaging device according to claim 1,
A plurality of the photoelectric conversion regions are arranged in a matrix,
The solid-state imaging device, wherein the transfer register and the drain region are arranged along an array of the photoelectric conversion regions in a predetermined direction.

The solid-state imaging device according to claim 2,
A plurality of the drain regions are individually provided for each arrangement in the predetermined direction of the photoelectric conversion region.

The solid-state imaging device according to claim 2,
The drain region has a plurality of portions provided for each arrangement of the photoelectric conversion regions in the predetermined direction, and a common portion connecting the plurality of portions.

The solid-state imaging device according to any one of claims 2 to 4,
The drain region has a drain voltage such that a potential barrier formed between the drain region and the photoelectric conversion region is lower than a potential barrier formed between the transfer register and the photoelectric conversion region. Is applied to the solid-state imaging device.

The solid-state imaging device according to claim 5,
The solid-state imaging device, wherein the drain voltage is higher than a voltage applied to a gate electrode of the transfer register.

The solid-state imaging device according to any one of claims 2 to 4,
A solid-state imaging device, wherein a drain voltage is applied to the drain region so that all the signal charges accumulated in the photoelectric conversion region are transferred to the drain region.

The solid-state imaging device according to any one of claims 2 to 7,
The solid-state imaging device, wherein the transfer register has an impurity region formed by the same impurity introduction step as the drain region.

The solid-state imaging device according to any one of claims 2 to 8,
The solid-state imaging device, wherein an arrangement area of the drain region is smaller than an arrangement area of the transfer register.

The solid-state imaging device according to claim 1,
A solid-state imaging device further comprising another transfer register provided on the other surface side of the semiconductor substrate so as to correspond to the photoelectric conversion region and connected to the drain region.

The solid-state imaging device according to claim 10,
A potential barrier formed between the other transfer register and the photoelectric conversion region is formed on the gate electrode of the other transfer register from a potential barrier formed between the transfer register and the photoelectric conversion region. A solid-state imaging device, wherein a gate voltage is applied so as to be low.

The solid-state imaging device according to claim 11,
The solid-state imaging device, wherein a voltage applied to the gate electrode of the other transfer register is higher than a voltage applied to the gate electrode of the transfer register.

The solid-state imaging device according to claim 10,
A solid-state imaging device, wherein a gate voltage is applied to a gate electrode of the other transfer register so that all of the signal charges accumulated in the photoelectric conversion region are transferred to the other transfer register.

The solid-state imaging device according to any one of claims 10 to 13,
Each of the transfer register and the other transfer register has an impurity region formed by the same impurity introduction process.

The solid-state imaging device according to any one of claims 10 to 14,
A solid-state imaging device, wherein an arrangement area of the other transfer registers is smaller than an arrangement area of the transfer registers.