JP2009300529A - Electrophoretic display - Google Patents
Electrophoretic display Download PDFInfo
- Publication number
- JP2009300529A JP2009300529A JP2008152107A JP2008152107A JP2009300529A JP 2009300529 A JP2009300529 A JP 2009300529A JP 2008152107 A JP2008152107 A JP 2008152107A JP 2008152107 A JP2008152107 A JP 2008152107A JP 2009300529 A JP2009300529 A JP 2009300529A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- electrode
- pixel electrodes
- pixel electrode
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Abstract
Description
本発明は、電気泳動表示装置に関する。 The present invention relates to an electrophoretic display device.
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られている(特許文献1参照)。特許文献1記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成である。この電気泳動表示装置は、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示するものである。
As an active matrix electrophoretic display device, one having a switching transistor and a memory circuit in a pixel is known (see Patent Document 1). The display device described in
このような電気泳動表示装置の画素回路は、より高精細な表示を実現するためにも回路面積が小さくなるようにレイアウトされることが好ましい。このため、画素回路内に必要な配線は少なければ少ないほど望ましい。例えば表示装置の一種である液晶装置の画素回路には1つのトランジスタに対して1つのキャパシタを設ける構成が主に用いられる。この回路は走査線とデータ線に接続された選択トランジスタと、グラウンド線または隣の画素の走査線に接続されたキャパシタにより構成される回路構造である。画素回路内に必要な配線はトランジスタとキャパシタを接続する配線のみであり、グラウンド線との配線や画素回路要素間の配線面積が問題となることは少ない。 The pixel circuit of such an electrophoretic display device is preferably laid out so that the circuit area is small in order to realize higher definition display. Therefore, it is desirable that the number of wirings required in the pixel circuit is as small as possible. For example, a configuration in which one capacitor is provided for one transistor is mainly used for a pixel circuit of a liquid crystal device which is a kind of display device. This circuit has a circuit structure including a selection transistor connected to a scanning line and a data line, and a capacitor connected to a ground line or a scanning line of an adjacent pixel. Wiring necessary in the pixel circuit is only wiring for connecting the transistor and the capacitor, and wiring with the ground line and wiring area between the pixel circuit elements are rarely problematic.
また、電気泳動表示装置の画素回路は、メモリ回路としてラッチ回路と、当該ラッチ回路に保存されたデータによって外部からの信号を画素電極に伝達するよう制御される2つのトランスミッションゲートとを備えた構成も知られている。この回路構成によれば、ラッチ回路に画像データを保持しながらディスプレイの状態を全黒、全白、反転画像と変化させることができる。新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。
しかしながら、上記各構成の電気泳動表示装置において、隣接画素に異なる階調の表示を行うと、隣り合う画素電極間に大きな電位差が生じ、画素間にリーク電流が生じてしまい、消費電力が増大してしまうという問題があった。 However, in the electrophoretic display device having the above-described configuration, when different gradations are displayed on adjacent pixels, a large potential difference is generated between adjacent pixel electrodes, a leakage current is generated between the pixels, and power consumption is increased. There was a problem that.
上記のような事情に鑑みて、本発明の目的は、消費電力の増大を抑えることが可能な電気泳動表示装置を提供することにある。 In view of the circumstances as described above, an object of the present invention is to provide an electrophoretic display device capable of suppressing an increase in power consumption.
上記目的を達成するため、本発明に係る電気泳動表示装置は、第1基板と第2基板との間に電気泳動層を挟持してなる電気泳動表示装置であって、前記第1基板に設けられた複数の画素電極と、前記第1基板のうち隣り合う前記画素電極の間に、当該隣り合う画素電極のそれぞれに対応して設けられたフローティング電極とを備えることを特徴とする。 In order to achieve the above object, an electrophoretic display device according to the present invention is an electrophoretic display device in which an electrophoretic layer is sandwiched between a first substrate and a second substrate, and is provided on the first substrate. And a plurality of pixel electrodes provided between the adjacent pixel electrodes of the first substrate, and floating electrodes provided corresponding to the adjacent pixel electrodes, respectively.
本発明によれば、隣り合う画素電極の間に、当該隣り合う各画素電極に対応して設けられたフローティング電極を備えるので、その分隣り合う画素電極間の距離を大きくすることができる。隣り合う画素電極間の距離を大きくすることにより、当該隣り合う画素電極間に生じる電位差の影響を小さくすることができ、リーク電流の発生を抑制することができる。これにより、消費電力の増大を抑えることができる。また、フローティング電極は画素電極の電位に誘起され、自身にも電位が発生しうるため、当該フローティング電極が設けられる領域においても表示が行われる。これにより、画素電極間においても表示を確保することができるので、より高コントラストの表示が可能となる。 According to the present invention, since the floating electrodes provided corresponding to the adjacent pixel electrodes are provided between the adjacent pixel electrodes, the distance between the adjacent pixel electrodes can be increased accordingly. By increasing the distance between adjacent pixel electrodes, the influence of a potential difference generated between the adjacent pixel electrodes can be reduced, and the generation of leakage current can be suppressed. Thereby, an increase in power consumption can be suppressed. In addition, since the floating electrode is induced by the potential of the pixel electrode and potential can be generated in itself, display is also performed in the region where the floating electrode is provided. As a result, display can be ensured even between the pixel electrodes, and display with higher contrast becomes possible.
上記の電気泳動表示装置は、前記フローティング電極は、平面視において前記画素電極を囲う領域に設けられていることを特徴とする。
本発明によれば、フローティング電極が平面視において画素電極を囲う領域に設けられていることとしたので、平面視で画素電極の周辺全域について距離を確保することができる。これにより、リーク電流の発生をより確実に抑制することができる。また、画素電極を囲う領域においてはフローティング電極による表示が行われるため、画素の輪郭の表示を確保することができ、高コントラストの表示が可能となる。
In the electrophoretic display device, the floating electrode is provided in a region surrounding the pixel electrode in a plan view.
According to the present invention, since the floating electrode is provided in a region surrounding the pixel electrode in a plan view, a distance can be secured for the entire area around the pixel electrode in the plan view. Thereby, generation | occurrence | production of leak current can be suppressed more reliably. In addition, since display by the floating electrode is performed in a region surrounding the pixel electrode, display of the outline of the pixel can be ensured, and high-contrast display is possible.
上記の電気泳動表示装置は、前記第1基板に設けられた選択トランジスタと、前記第1基板に設けられ、前記選択トランジスタと前記画素電極との間に接続されたラッチ回路とを更に備えることを特徴とする。
本発明によれば、ラッチ回路が設けられる構成についても、リーク電流の発生を抑制することができ、消費電力の増大を抑えることができる。特にラッチ回路が設けられる構成においては、隣り合う画素電極間に大きな電位差が生じやすい傾向にあるため、本発明によって得られる効果は大きいといえる。
The electrophoretic display device further includes a selection transistor provided on the first substrate, and a latch circuit provided on the first substrate and connected between the selection transistor and the pixel electrode. Features.
According to the present invention, in the configuration in which the latch circuit is provided, the generation of leakage current can be suppressed and the increase in power consumption can be suppressed. In particular, in a configuration in which a latch circuit is provided, a large potential difference tends to be easily generated between adjacent pixel electrodes. Therefore, it can be said that the effect obtained by the present invention is great.
上記の電気泳動表示装置は、前記第1基板に設けられ、前記画素電極に接続された選択トランジスタと、前記第1基板に設けられ、前記選択トランジスタ及び前記画素電極に接続される容量素子とを更に備えることを特徴とする。
本発明によれば、容量素子が設けられる構成についても、リーク電流の発生を抑制することができ、消費電力の増大を抑えることができる。
The electrophoretic display device includes: a selection transistor provided on the first substrate and connected to the pixel electrode; and a capacitance element provided on the first substrate and connected to the selection transistor and the pixel electrode. It is further provided with the feature.
According to the present invention, it is possible to suppress generation of leakage current and suppress increase in power consumption even in a configuration in which a capacitive element is provided.
[第1実施形態]
以下、図面を参照して本発明の第1実施形態について説明する。本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置を例に挙げて説明する。なお、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
[First Embodiment]
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. In the present embodiment, an electrophoretic display device driven by an active matrix method will be described as an example. In the following drawings, in order to make each configuration easy to understand, the actual structure and the scale and number of each structure are different.
図1は、本実施形態に係る電気泳動表示装置1の概略構成を示す平面図である。電気泳動表示装置1は、複数の画素20が配列された表示部3と、走査線駆動回路60と、データ線駆動回路70とを備えている。
FIG. 1 is a plan view showing a schematic configuration of an
表示部3には、走査線駆動回路60から延びる複数の走査線40(Y1、Y2、…、Ym)と、データ線駆動回路70から延びる複数のデータ線50(X1、X2、…、Xn)とが形成されている。画素20は走査線40とデータ線50との交差部に対応して配置されており、各画素20は走査線40及びデータ線50にそれぞれ接続されている。
The
なお、図示は省略しているが、表示部3の周辺には、走査線駆動回路60,データ線駆動回路70に加えて、共通電源変調回路や、コントローラが配置されている。当該コントローラは、上位装置から供給される画像データや同期信号に基づき、前記各回路を総合的に制御する。
Although not shown, in addition to the scanning
また、各々の画素20には、走査線40,データ線50に加えて、共通電源変調回路から高電位電源線、低電位電源線、第1制御線、第2制御線が接続されている。共通電源変調回路は、コントローラの制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断(ハイインピーダンス化)を行う。
In addition to the
図2は、画素20の回路構成を示す図である。
同図に示すように、画素20は、画素スイッチング素子24と、ラッチ回路(メモリ回路)25と、画素電極21と、共通電極22と、電気泳動素子23とを備えている。
FIG. 2 is a diagram illustrating a circuit configuration of the
As shown in the figure, the
画素スイッチング素子24は、電界効果型のN型トランジスタである。画素スイッチング素子24のゲート端子には走査線40が接続され、ソース端子にはデータ線50が接続され、ドレイン端子にはラッチ回路25の入力端子N1が接続されている。
The
ラッチ回路25は、転送インバータ25aと帰還インバータ25bとを有しており、SRAM(Static Random Access Memory)セルに相当する回路である。
The
転送インバータ25aの出力端子は帰還インバータ25bの入力端子に接続されており、帰還インバータ25bの出力端子は転送インバータ25aの入力端子に接続されている。すなわち、転送インバータ25aと帰還インバータ25bとは、互いの入力端子に他方の出力端子を接続したループ構造になっている。また、転送インバータ25aの入力端子(帰還インバータ25bの出力端子)はラッチ回路25の入力端子N1となっており、転送インバータ25aの出力端子(帰還インバータ25bの入力端子)がラッチ回路25の出力端子N2となっている。ラッチ回路25の高電位電源端子PHは高電位電源線78に接続され、低電位電源端子PLは低電位電源線77に接続されている。
The output terminal of the
転送インバータ25aは、N型トランジスタ31とP型トランジスタ32とを有している。N型トランジスタ31及びP型トランジスタ32のゲート端子は、ラッチ回路25の入力端子N1に接続されている。N型トランジスタ31のソース端子は低電位電源線77に接続され、ドレイン端子は出力端子N2に接続されている。P型トランジスタ32のソース端子は高電位電源線78に接続され、ドレイン端子は出力端子N2に接続されている。
The
帰還インバータ25bは、N型トランジスタ33とP型トランジスタ34とを有している。N型トランジスタ33及びP型トランジスタ34のゲート端子は、ラッチ回路25の出力端子N2(N型トランジスタ31及びP型トランジスタ32のドレイン端子)に接続されている。N型トランジスタ33のソース端子は低電位電源線77に接続され、ドレイン端子は入力端子N1に接続されている。P型トランジスタ34のソース端子は高電位電源線78に接続され、ドレイン端子は入力端子N1に接続されている。出力端子N2は配線35を介して画素電極21に接続されている。
The
以上の構成を有する画素20において、ラッチ回路25にローレベルが入力されると、入力端子N1はローレベル、出力端子N2はハイレベルとなる。したがって、出力端子N2に接続された画素電極21にハイレベルが入力される。一方、ラッチ回路25にハイレベルが入力されると、入力端子N1はハイレベル、出力端子N2はローレベルとなる。したがって、出力端子N2に接続された画素電極21にはローレベルが入力される。このように、画素電極21には、ラッチ回路25に入力された画像データに基づいた電位が配線35を介して入力される。
In the
図3は、表示部3における電気泳動表示装置1の部分断面図である。電気泳動表示装置1は、素子基板28と対向基板29との間に、複数のマイクロカプセル80を配列してなる電気泳動素子23を挟持した構成を備えている。
FIG. 3 is a partial cross-sectional view of the
表示部3において、素子基板28の電気泳動素子23側には複数の画素電極21が配列形成されており、電気泳動素子23は接着剤層30を介して画素電極21と接着されている。対向基板29の電気泳動素子23側には複数の画素電極21と対向する平面形状の共通電極22が形成されており、共通電極22上に電気泳動素子23が設けられている。
In the
素子基板28は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極21と素子基板28との間には、図1、図2に示した走査線40、データ線50、画素スイッチング素子24、ラッチ回路25などが形成されている。
The
対向基板29はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板29上に形成された共通電極22は、MgAg(マグネシウム銀)、ITO(インジウム・スズ酸化物)、IZO(インジウム・亜鉛酸化物)等の透明導電材料を用いて形成されている。
The
なお、電気泳動素子23は、あらかじめ対向基板29側に形成され、接着剤層30までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層30側には、保護用の剥離紙が貼り付けられている。
The
製造工程においては、別途製造された、画素電極21や前記回路などが形成された素子基板28に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部3を形成している。このため、接着剤層30は画素電極21側のみに存在することになる。
In the manufacturing process, the
図4は、マイクロカプセル80の模式断面図である。マイクロカプセル80は、例えば50μm程度の粒径を有しており、内部に分散媒81と、複数の白色粒子(電気泳動粒子)82と、複数の黒色粒子(電気泳動粒子)83とを封入した球状体である。マイクロカプセル80は、図3に示すように共通電極22と画素電極21とで挟持され、1つの画素20内に1つ又は複数のマイクロカプセル80が配置される。
FIG. 4 is a schematic cross-sectional view of the
マイクロカプセル80の外殻部(壁膜)は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
The outer shell (wall film) of the
分散媒81は、白色粒子82と黒色粒子83とをマイクロカプセル80内に分散させる液体である。分散媒81としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
The
白色粒子82は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子(高分子あるいはコロイド)であり、例えば負に帯電されて用いられる。黒色粒子83は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子あるいはコロイド)であり、例えば正に帯電されて用いられる。
The
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。 These pigments include electrolytes, surfactants, metal soaps, resins, rubbers, oils, varnishes, compound charge control agents, titanium-based coupling agents, aluminum-based coupling agents, silanes as necessary. A dispersant such as a system coupling agent, a lubricant, a stabilizer, and the like can be added.
図5は、本実施形態に係る電気泳動表示装置1の素子基板28側の構成を示す平面図である。同図においては、複数の画素、例えば3つの画素20の構成を示している。
同図に示すように、各画素20には、画素電極21に対応するフローティング電極26が設けられている。
FIG. 5 is a plan view showing a configuration on the
As shown in the figure, each
フローティング電極26は、画素電極21や他の配線、電極とは一切接続されておらず、電気的に浮遊した(フローティング)状態の電極である。フローティング電極26は、平面視において画素電極21を囲う領域に設けられている。具体的には、フローティング電極26は、平面視矩形状に形成された画素電極21の輪郭に沿った環状の領域に設けられている。フローティング電極26と画素電極21との間には、両者が接触しないように一定間隔の隙間が設けられている。
The floating
本実施形態では、全ての画素20の画素電極21についてフローティング電極26が設けられている。したがって、隣り合う2つの画素電極21の間には、2つのフローティング電極26が配置されていることになる。図5においては、図中横方向に隣り合う3つの画素電極21のみについて図示されているが、実際には、縦横に配列された画素電極21についても同様の構成になっている。
In the present embodiment, floating
図6は、電気泳動表示装置1のうち隣り合う画素電極21に電圧を印加したときの様子を示す断面図である。同図においては、2つの画素電極21について例を挙げて示している。
FIG. 6 is a cross-sectional view showing a state when a voltage is applied to
図6に示すように、例えば図中左側の画素電極21Aにハイレベルの電圧Hを印加し、図中右側の画素電極21Bにローレベルの電圧Lを印加した場合、画素電極21Aと画素電極21Bとの間には電位差が生じることになる。一方、画素電極21Aと画素電極21Bとの間には2つのフローティング電極26A及び26Bが配置されており、その分画素電極21Aと画素電極21Bとの間の距離が確保された状態になっている。このため、画素電極21A及び21B間にはリーク電流が生じにくくなる。
As shown in FIG. 6, for example, when a high level voltage H is applied to the
また、フローティング電極26Aは、ハイレベルの電圧Hが印加された画素電極21Aによって誘起され、当該ハイレベルの電圧Hに近い電位となる。したがって、例えば共通電極22の電圧COMがローレベルの場合には、画素電極21Aと共通電極22との間に電界が発生すると共に、フローティング電極26Aと共通電極22との間にも電界が発生する。この電界によって、画素電極21Aに平面視で重なる領域内の電気泳動素子だけでなくフローティング電極26Aに平面視で重なる領域内の電気泳動素子についても移動する。このように、画素電極21Aが設けられる領域に加えてフローティング電極26Aが設けられる領域においても画素20の一部として表示を行わせることができる。
The floating
また、フローティング電極26Bは、ローレベルの電圧Lが印加された画素電極21Bによって誘起され、当該ローレベルの電圧Lに近い電位となる。したがって、例えば共通電極22の電圧COMがハイレベルの場合には、画素電極21Bと共通電極22との間に電界が発生すると共に、フローティング電極26Bと共通電極22との間にも電界が発生する。この電界によって、画素電極21Bに平面視で重なる領域内の電気泳動素子だけでなくフローティング電極26Bに平面視で重なる領域内の電気泳動素子についても移動する。このように、画素電極21Bが設けられる領域に加えてフローティング電極26Bが設けられる領域においても画素20の一部として表示を行わせることができる。
The floating
このように、本実施形態によれば、隣り合う画素電極21の間に、各画素電極21に対応するフローティング電極26が設けられているので、その分隣り合う画素電極21間の距離を大きくすることができる。隣り合う画素電極21間の距離を大きくすることにより、当該隣り合う画素電極21間に生じる電位差の影響を小さくすることができ、リーク電流の発生を抑制することができる。これにより、消費電力の増大を抑えることができる。
Thus, according to this embodiment, since the floating
また、フローティング電極26は画素電極21の電位によって誘起され、自身にも電位が発生しうるため、当該フローティング電極26が設けられる領域においても表示が行われる。これにより、画素電極21間においても表示を行うことができるので、より高コントラストの表示が可能となる。
In addition, since the floating
本実施形態のように、フローティング電極26が平面視において画素電極21を囲う領域に設けられている場合には、平面視で画素電極21の周りの全ての方向について距離を確保することができる。これにより、リーク電流の発生をより確実に抑制することができる。また、画素電極21を囲う領域においてフローティング電極26による表示が行われるため、画素20の輪郭の表示を確保することができ、高コントラストの表示が可能となる。
When the floating
また、本実施形態のようにラッチ回路25が設けられる構成についても、リーク電流の発生を抑制することができ、消費電力の増大を抑えることができる。特にラッチ回路25が設けられる構成においては、隣り合う画素電極21間に大きな電位差が生じやすい傾向にあるため、本発明によって得られる効果は大きいといえる。
In addition, in the configuration in which the
[第2実施形態]
次に、本発明の第2実施形態を説明する。本実施形態に係る電気泳動表示装置101は、第1実施形態の図2及び図5に示された画素20に、電位制御用スイッチ回路としてのトランスファゲートを設けた構成になっている。したがって、以下で参照する図面において、図2及び図5の画素20と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
[Second Embodiment]
Next, a second embodiment of the present invention will be described. The
図7は電気泳動表示装置101の画素120の回路構成を示す図であり、第1実施形態における図2に対応している。
同図に示すように、画素120は、選択トランジスタ24と、ラッチ回路(メモリ回路)25と、電位制御用スイッチ回路であるトランスミッションゲートTG1、TG2と、画素電極21と、共通電極22と、電気泳動素子23と、フローティング電極26とを備えている。選択トランジスタ24、ラッチ回路25の構成は第1実施形態と同様であるため、ここでは説明を省略する。
FIG. 7 is a diagram illustrating a circuit configuration of the
As shown in the figure, the
また、第1実施形態と同様、画素電極21に対応したフローティング電極26が設けられている。フローティング電極26の構成についても、第1実施形態と同様の構成であるため、説明を省略する。
Further, as in the first embodiment, a floating
トランスミッションゲートTG1は、電界効果型のP型トランジスタT11と電界効果型のN型トランジスタT12とを備えている。P型トランジスタT11のソース端子とN型トランジスタT12のソース端子とが接続されており、これらが第1制御線S1に接続されている。P型トランジスタT11のドレイン端子とN型トランジスタT12のドレイン端子とが接続されており、これらが画素電極21に接続されている。P型トランジスタT11のゲート端子はラッチ回路25の入力端子N1に接続され、N型トランジスタT12のゲート端子はラッチ回路25の出力端子N2に接続されている。
The transmission gate TG1 includes a field effect type P-type transistor T11 and a field effect type N-type transistor T12. The source terminal of the P-type transistor T11 and the source terminal of the N-type transistor T12 are connected, and these are connected to the first control line S1. The drain terminal of the P-type transistor T11 and the drain terminal of the N-type transistor T12 are connected, and these are connected to the
トランスミッションゲートTG2は、電界効果型のP型トランジスタT21と電界効果型のN型トランジスタT22とを備えている。P型トランジスタT21のソース端子とN型トランジスタT22のソース端子とが接続されており、これらが第2制御線S2に接続されている。P型トランジスタT21のドレイン端子とN型トランジスタT22のドレイン端子とが接続されており、これらが配線35を介して画素電極21に接続されている。
The transmission gate TG2 includes a field effect type P-type transistor T21 and a field effect type N-type transistor T22. The source terminal of the P-type transistor T21 and the source terminal of the N-type transistor T22 are connected, and these are connected to the second control line S2. The drain terminal of the P-type transistor T21 and the drain terminal of the N-type transistor T22 are connected, and these are connected to the
また、P型トランジスタT21のゲート端子は、トランスミッションゲートTG1のN型トランジスタT12のゲート端子とともに、ラッチ回路25の出力端子N2に接続されており、N型トランジスタT22のゲート端子は、トランスミッションゲートTG1のP型トランジスタT11のゲート端子とともに、ラッチ回路25の入力端子N1に接続されている。
The gate terminal of the P-type transistor T21 is connected to the output terminal N2 of the
以上の構成を有する画素120において、データ線50から画素スイッチング素子24を介してラッチ回路25にローレベルの画像データが入力されると、ラッチ回路25の入力端子N1からローレベル、出力端子N2からハイレベルが出力される。したがって、トランスミッションゲートTG1を構成するP型トランジスタT11及びN型トランジスタT12のみがオンされる。これにより、画素電極21は配線35を介して第1制御線S1に電気的に接続される。
In the
一方、データ線50から画素スイッチング素子24を介してラッチ回路25にハイレベルの画像データが入力されると、入力端子N1からハイレベル、出力端子N2からローレベルが出力される。したがって、トランスミッションゲートTG2を構成するP型トランジスタT21及びN型トランジスタT22のみがオンされる。これにより、画素電極21は配線35を介して第2制御線S2に電気的に接続される。
On the other hand, when high level image data is input from the
本実施形態のように、トランスミッションゲートTG1、TG2が設けられる構成についても、上記実施形態と同様に、リーク電流の発生を抑制することができ、消費電力の増大を抑えることができる。 As in the present embodiment, the configuration in which the transmission gates TG1 and TG2 are provided can suppress the occurrence of leakage current and suppress the increase in power consumption, as in the above embodiment.
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。
上記実施形態では、全ての画素20にフローティング電極26を設ける構成であったが、これに限られることはなく、例えば一部の画素20の画素電極21にのみフローティング電極26が設けられている構成であっても構わない。
The technical scope of the present invention is not limited to the above-described embodiment, and appropriate modifications can be made without departing from the spirit of the present invention.
In the above embodiment, the floating
また、上記第1実施形態の構成において、図8に示すように、ラッチ回路25の代わりに容量素子125が設けられた構成においても、本発明の適用は可能である。図8において、容量素子125は、一方の端子が画素スイッチング素子24と画素電極21との間に接続され、他方の端子が接地された構成になっている。
Further, in the configuration of the first embodiment, the present invention can be applied to a configuration in which a
1…電気泳動表示装置 3…表示部 20、120…画素 21、21A、21B…画素電極 22…共通電極 23…電気泳動素子 24…画素スイッチング素子 25…ラッチ回路 26、26A、26B…フローティング電極 125…容量素子
DESCRIPTION OF
Claims (4)
前記第1基板に設けられた複数の画素電極と、
前記第1基板のうち隣り合う前記画素電極の間に、当該隣り合う画素電極のそれぞれに対応して設けられたフローティング電極と
を備えることを特徴とする電気泳動表示装置。 An electrophoretic display device comprising an electrophoretic layer sandwiched between a first substrate and a second substrate,
A plurality of pixel electrodes provided on the first substrate;
An electrophoretic display device comprising: a floating electrode provided corresponding to each of the adjacent pixel electrodes between the adjacent pixel electrodes of the first substrate.
ことを特徴とする請求項1に記載の電気泳動表示装置。 The electrophoretic display device according to claim 1, wherein the floating electrode is provided in a region surrounding the pixel electrode in a plan view.
前記第1基板に設けられ、前記選択トランジスタと前記画素電極との間に接続されたラッチ回路と
を更に備えることを特徴とする請求項1又は請求項2に記載の電気泳動表示装置。 A selection transistor provided on the first substrate;
The electrophoretic display device according to claim 1, further comprising: a latch circuit provided on the first substrate and connected between the selection transistor and the pixel electrode.
前記第1基板に設けられ、前記選択トランジスタ及び前記画素電極に接続される容量素子と
を更に備えることを特徴とする請求項1又は請求項2に記載の電気泳動表示装置。 A select transistor provided on the first substrate and connected to the pixel electrode;
The electrophoretic display device according to claim 1, further comprising: a capacitor provided on the first substrate and connected to the selection transistor and the pixel electrode.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008152107A JP2009300529A (en) | 2008-06-10 | 2008-06-10 | Electrophoretic display |
US12/430,248 US20090303228A1 (en) | 2008-06-09 | 2009-04-27 | Electrophoretic display device, electronic apparatus, and method of driving electrophoretic display device |
EP09160940A EP2133740A3 (en) | 2008-06-09 | 2009-05-22 | Electrophoretic display device, electronic apparatus, and method of driving electrophoretic display device |
KR1020090049444A KR20090127807A (en) | 2008-06-09 | 2009-06-04 | Electrophoretic display device, electronic apparatus, and method of driving electrophoretic display device |
TW098118527A TW201003271A (en) | 2008-06-09 | 2009-06-04 | Electrophoretic display device, electronic apparatus, and method of driving electrophoretic display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008152107A JP2009300529A (en) | 2008-06-10 | 2008-06-10 | Electrophoretic display |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009300529A true JP2009300529A (en) | 2009-12-24 |
Family
ID=41547520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008152107A Withdrawn JP2009300529A (en) | 2008-06-09 | 2008-06-10 | Electrophoretic display |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009300529A (en) |
-
2008
- 2008-06-10 JP JP2008152107A patent/JP2009300529A/en not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5320753B2 (en) | Electrophoretic display device | |
JP4623035B2 (en) | Electrophoretic display device and electronic apparatus | |
US20090303228A1 (en) | Electrophoretic display device, electronic apparatus, and method of driving electrophoretic display device | |
JP5309695B2 (en) | Electrophoretic display device and electronic apparatus | |
JP2010085817A (en) | Electrophoretic display device, electronic apparatus and method for driving electrophoretic display device | |
KR101512519B1 (en) | Electrophoretic display device and method of manufacturing electrophoretic display device | |
JP2011164196A (en) | Electrooptical device substrate, electrooptical device, and electronic equipment | |
JP5919639B2 (en) | Control method for electrophoretic display device, control device for electrophoretic display device, electrophoretic display device, and electronic apparatus | |
JP5540880B2 (en) | Electrophoretic display device driving method, electrophoretic display device, and electronic apparatus | |
JP5974350B2 (en) | Display device, display device control method, and control device | |
JP5845614B2 (en) | Electro-optical device control method, electro-optical device control device, electro-optical device, and electronic apparatus | |
US20100085343A1 (en) | Electrophoretic display, electronic apparatus, and method for driving electrophoretic display | |
JP2009294593A (en) | Electrophoretic display device, electronic device, and driving method of electrophoretic display device | |
JP2009300771A (en) | Electrophoretic display device | |
JP2012237958A (en) | Control method of electro-optic device, control device of electro-optic device, electro-optic device and electronic equipment | |
JP2009300529A (en) | Electrophoretic display | |
JP2011095564A (en) | Electrophoretic display device, driving method of the same, and electronic apparatus | |
US20090243996A1 (en) | Electrophoretic display device, method of driving the same, and electronic apparatus | |
JP2009186669A (en) | Method of repairing electrophoretic display device, and electrophoretic display device | |
JP2010211048A (en) | Method of driving electrohoretic display device, electrohoretic display device, and electronic device | |
JP2008249794A (en) | Electrophoretic display device, driving method of electrophoretic display device, and electronic equipment | |
JP2009294571A (en) | Electrophoretic display device and electronic device | |
JP2012220917A (en) | Control method of electro-optic device, control device of electro-optic device, electro-optic device, and electronic apparatus | |
JP2009229911A (en) | Electrophoretic display device and driving device of electrophoretic display device | |
JP2011141390A (en) | Electrophoretic display device and drive method of the same, and electronic equipment |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110518 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110519 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20111222 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20111226 |