JP2009289861A - Semiconductor device, and mehod for manufacturing thereof - Google Patents

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文男 伊藤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device preventing peeling-off of a surface protective film at its end without forming an additional member, and improving reliability (moisture resistance) by preventing moisture intrusion from a chip edge. <P>SOLUTION: In this semiconductor device, the surface protective film 11 covering an epitaxial layer 4A covers a part of an outer peripheral epitaxial layer 4A-1 on the outer peripheral side of a high-resistance GaAs layer (inter-element insulation layer) 5 and contacts the part, and thereby adhesiveness of the end of the surface protective film 11 is improved, and moisture intrusion from the outside can be prevented. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、半導体装置およびその製造方法に関し、例えば、半絶縁基板上に形成された能動層(エピタキシャル層)を備えて高周波領域で使用される半導体装置に関する。また、この発明は、一例として、半絶縁性GaAs基板上に形成されたn型GaAs層を能動層としたGaAs電界効果型トランジスタ、GaAsHEMT(High Electron Mobility Transistor)や、GaAsHBT(Hetero Bipolar Transistor)など、主に500MHz以上の高周波で使用されるパワートランジスタ、低ノイズトランジスタ、スイッチなどに用いられる半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the same, and, for example, relates to a semiconductor device including an active layer (epitaxial layer) formed on a semi-insulating substrate and used in a high frequency region. The present invention also includes, as an example, a GaAs field-effect transistor having an n-type GaAs layer formed on a semi-insulating GaAs substrate as an active layer, a GaAs HEMT (High Electron Mobility Transistor), a GaAs HBT (Hetero Bipolar Transistor), and the like. In particular, the present invention relates to a semiconductor device used for a power transistor, a low noise transistor, a switch, etc., used at a high frequency of 500 MHz or more, and a manufacturing method thereof.

無線LAN機能を有するパーソナルコンピュータ,携帯情報端末,コンピューター周辺機器等では通信用パワーアンプを構成するための高周波,高出力で動作するトランジスタが不可欠である。このような用途のトランジスタとしては、高周波特性の関係から化合物半導体を利用したトランジスタが用いられている。   In personal computers, personal digital assistants, computer peripherals, etc. having a wireless LAN function, a transistor operating at a high frequency and a high output for constituting a communication power amplifier is indispensable. As a transistor for such applications, a transistor using a compound semiconductor is used because of high frequency characteristics.

このような化合物半導体を用いたトランジスタの一例を、図5Aおよび図5Bを参照して説明する。図5Aは、平面図である図5BのX−X´線断面図である。この一例のトランジスタは、n型GaAs層,p型GaAs層,n型InGaP層が半絶縁性GaAs基板106上に形成された積層構造を有するGaAsHBT(Hetero Bipolar Transistor)である。   An example of a transistor including such a compound semiconductor will be described with reference to FIGS. 5A and 5B. 5A is a cross-sectional view taken along line XX ′ of FIG. 5B, which is a plan view. This example transistor is a GaAs HBT (Hetero Bipolar Transistor) having a stacked structure in which an n-type GaAs layer, a p-type GaAs layer, and an n-type InGaP layer are formed on a semi-insulating GaAs substrate 106.

図5Aに示すように、半絶縁性GaAs基板106上に、順に、n型GaAsサブコレクタ層からなるエピタキシャル層104Aと、層厚700nmのn型GaAsコレクタ層,p型GaAsベース層,層厚100nmのn型InGaPエミッタ層からなるエピタキシャル層104Bと、GaAs層エミッタ層,InGaAs層コンタクト層からなるエピタキシャル層104Cとが積層された積層構造をMOCVD(有機金属気相成長)法を用いて順次形成する。   As shown in FIG. 5A, an epitaxial layer 104A composed of an n-type GaAs subcollector layer, an n-type GaAs collector layer having a thickness of 700 nm, a p-type GaAs base layer, and a layer thickness of 100 nm are sequentially formed on a semi-insulating GaAs substrate 106. A stacked structure in which an epitaxial layer 104B made of an n-type InGaP emitter layer and an epitaxial layer 104C made of a GaAs layer emitter layer and an InGaAs layer contact layer are sequentially formed by MOCVD (metal organic chemical vapor deposition). .

その後、フォトエッチング,リフトオフ,アロイによって、エミッタ電極107,ベース電極108,コレクタ電極109を順次形成する。その後、図6の平面図に示すように、中央矩形部113Aと外枠部113Bを有するレジストパターン113を形成しBイオン(1×1020cm−2)を50KeV/cmの加速エネルギーでエピタキシャル層(n型GaAsサブコレクタ層)104Aに注入する。このイオン注入により、n型GaAsサブコレクタ層104Aの注入面では高抵抗GaAs層105が形成される。その後、上記レジストパターン113を剥離し、個々のトランジスタ間の電気的な分離が完了する。この工程を、素子間絶縁もしくは素子間分離と呼ぶ。 Thereafter, an emitter electrode 107, a base electrode 108, and a collector electrode 109 are sequentially formed by photoetching, lift-off, and alloy. Thereafter, as shown in the plan view of FIG. 6, a resist pattern 113 having a central rectangular portion 113A and an outer frame portion 113B is formed, and B ions (1 × 10 20 cm −2 ) are epitaxial layers with an acceleration energy of 50 KeV / cm. Implanted into (n-type GaAs subcollector layer) 104A. By this ion implantation, a high resistance GaAs layer 105 is formed on the implantation surface of the n-type GaAs subcollector layer 104A. Thereafter, the resist pattern 113 is removed, and electrical separation between individual transistors is completed. This process is called element isolation or element isolation.

その後、受動回路部分(キャパシタ,インダクタ,抵抗など)または配線,パッドパターン110と最上層の表面保護膜(SiN膜)111を通常のフォトエッチング,リフトオフ,プラズマCVD法を用いて形成する。   Thereafter, passive circuit portions (capacitors, inductors, resistors, etc.) or wirings, pad patterns 110 and the uppermost surface protective film (SiN film) 111 are formed using ordinary photoetching, lift-off, and plasma CVD methods.

その後、通常のダイシング技術を用いて、図6に破線で描かれているスクライブライン103に沿って、エピタキシャル層104A〜104Cを備えたトランジスタ104を有する個々の半導体装置101を1つずつ個片に分離し、この半導体装置101のウエハプロセスを終了する。   Thereafter, the individual semiconductor devices 101 having the transistors 104 including the epitaxial layers 104 </ b> A to 104 </ b> C are separated into individual pieces along a scribe line 103 drawn by a broken line in FIG. 6 using a normal dicing technique. The wafer process of the semiconductor device 101 is finished.

この半導体装置101は、図5Bに示すように、上記トランジスタ104および高抵抗GaAs層105を覆う表面保護膜(SiN膜)111が半導体装置101内への水分の侵入を防いでいる。   In this semiconductor device 101, as shown in FIG. 5B, a surface protective film (SiN film) 111 covering the transistor 104 and the high resistance GaAs layer 105 prevents moisture from entering the semiconductor device 101.

なお、上記ウエハプロセスにおけるイオン注入によるn型GaAsサブコレクタ層104Aの高抵抗化のメカニズムは次のようなものである。通常、BイオンあるいはOイオンを数10KeV/cmでGaAs表面に注入することにより、結晶構造の中にBあるいはOイオンが物理的に入り込む。このBイオンあるいはOイオンは、イオン注入されることで結晶中に入り込むが、結晶格子の正常な位置に入るのではなく、注入されたGaAs層の結晶としての本来の周期を乱す。これにより、n型GaAs層の電気的な特性を著しく変化させ、本来のn型GaAs層としての電気的特性を失わせるものである。   The mechanism for increasing the resistance of the n-type GaAs subcollector layer 104A by ion implantation in the wafer process is as follows. Usually, B or O ions are physically introduced into the crystal structure by injecting B ions or O ions into the surface of GaAs at several tens of KeV / cm. This B ion or O ion enters the crystal by being ion-implanted, but does not enter the normal position of the crystal lattice, but disturbs the original period of the implanted GaAs layer as a crystal. As a result, the electrical characteristics of the n-type GaAs layer are remarkably changed, and the electrical characteristics of the original n-type GaAs layer are lost.

通常、イオン注入されたイオンを電気的に活性にするためには、900℃で10分程度の熱処理を行い、格子の正常な位置に注入イオンを移動させることが必要である。しかし、GaAs半導体素子のプロセス温度(400℃以下)では、そのようなエネルギーを上記注入イオンに与えることができないので、注入領域の電気的に高抵抗な特性を保つことができる。また、BイオンあるいはOイオンは、たとえ、結晶格子の正常な位置に配置されたとしても、nあるいはp型のドーパントとして機能しないことから、n型あるいはp型GaAs層のイオン注入による高抵抗化の際にしばしば用いられるイオン種である。   Usually, in order to electrically activate the ion-implanted ions, it is necessary to perform a heat treatment at 900 ° C. for about 10 minutes to move the implanted ions to a normal position of the lattice. However, at the process temperature (400 ° C. or lower) of the GaAs semiconductor element, such energy cannot be given to the implanted ions, so that the electrically high resistance characteristics of the implanted region can be maintained. In addition, even if B ions or O ions are arranged at normal positions in the crystal lattice, they do not function as n or p type dopants, so that high resistance is obtained by ion implantation of n type or p type GaAs layers. It is an ionic species often used in

また、特許文献1(特開2007−214358号公報)には、半導体チップのチップエッジからの水分浸入を防止するための半導体装置が開示されている。この特許文献1に開示されている半導体装置では、半導体素子周辺部の化合物半導体基板表面が露出した部分と絶縁性保護膜の周縁部との境界を金属膜で被覆する構造により、化合物半導体基板上に形成された半導体素子とこの半導体素子を被覆する絶縁性保護膜との密着性を向上させている。   Japanese Patent Laid-Open No. 2007-214358 discloses a semiconductor device for preventing moisture from entering from the chip edge of a semiconductor chip. In the semiconductor device disclosed in Patent Document 1, a structure in which the boundary between the exposed portion of the surface of the compound semiconductor substrate in the peripheral portion of the semiconductor element and the peripheral portion of the insulating protective film is covered with a metal film is provided on the compound semiconductor substrate. The adhesion between the semiconductor element formed in this and the insulating protective film covering the semiconductor element is improved.

ところで、上記前者の従来の半導体装置では、図5Bに示すように表面保護膜(SiN膜)111のエッジ102は、イオン注入による高抵抗GaAs層105と接している。このイオン注入された高抵抗GaAs層105は、電気的な高抵抗特性を得るために、GaAs母結晶とは全く異なる物性となっており、その最表面に形成される表面酸化層がGaAs本来の表面酸化膜とは異なる。このため、上記イオン注入された高抵抗GaAs層105は、工程途中での異常エッチングや表面保護膜111であるSiN膜との界面密着性が安定せず、品質上問題となることがしばしば発生する。さらに、イオン注入層である高抵抗GaAs層105の表面は、高電界による注入時のダメージによる表面荒れにより、製造時の洗浄工程における洗浄不足による表面汚染が原因となって表面保護膜(SiN膜)111との界面密着性が安定しないという問題もある。   In the former conventional semiconductor device, as shown in FIG. 5B, the edge 102 of the surface protective film (SiN film) 111 is in contact with the high-resistance GaAs layer 105 formed by ion implantation. This ion-implanted high-resistance GaAs layer 105 has completely different physical properties from the GaAs mother crystal in order to obtain electrical high-resistance characteristics, and the surface oxide layer formed on the outermost surface is the original GaAs layer. It is different from the surface oxide film. For this reason, the ion-implanted high-resistance GaAs layer 105 often causes a problem in quality because abnormal etching during the process and interface adhesion with the SiN film as the surface protective film 111 are not stable. . Furthermore, the surface of the high-resistance GaAs layer 105, which is an ion-implanted layer, is a surface protection film (SiN film) due to surface contamination due to insufficient cleaning in the cleaning process during manufacturing due to surface roughness due to damage caused by implantation due to a high electric field. ) There is also a problem that the interfacial adhesion with 111 is not stable.

上述の通り、上記前者の半導体装置においては、特にチップエッジ102での表面保護膜(SiN膜)111とイオン注入層である高抵抗GaAs層105との界面密着性が安定しないことにより、両者の界面からの水分侵入などで、品質上致命的な欠陥につながる場合がある。   As described above, in the former semiconductor device, the interfacial adhesion between the surface protection film (SiN film) 111 and the high resistance GaAs layer 105 which is an ion implantation layer is not stable particularly at the chip edge 102, Intrusion of moisture from the interface may lead to fatal defects in quality.

また、特許文献1に開示されている後者の半導体装置では、化合物半導体基板と絶縁性保護膜との境界を被覆する金属膜を追加部材として新たに形成する必要があるので、製造工数と製造コストの増加を招く。
特開2007−214358号公報
In the latter semiconductor device disclosed in Patent Document 1, it is necessary to newly form a metal film covering the boundary between the compound semiconductor substrate and the insulating protective film as an additional member. Increase.
JP 2007-214358 A

そこで、この発明の課題は、追加部材を形成することなく表面保護膜の端部での剥がれを防止でき、チップエッジからの水分浸入を防止して信頼性(耐湿性)を向上できる半導体装置を提供することにある。   Accordingly, an object of the present invention is to provide a semiconductor device that can prevent peeling at the end of the surface protection film without forming an additional member, and can prevent moisture from entering from the chip edge and improve reliability (humidity resistance). It is to provide.

上記課題を解決するため、この発明の半導体装置は、基板と、
上記基板上に順次積層された複数のエピタキシャル層からなる能動層と、
上記能動層のうちの上記基板に接する最下層のエピタキシャル層よりも高抵抗であると共に、不純物のイオン注入がなされており、上記能動層の最下層のエピタキシャル層に隣接して上記最下層のエピタキシャル層を囲むように形成されている素子間絶縁層と、
上記素子間絶縁層に隣接して上記素子間絶縁層を囲むように上記基板上に形成されていて不純物の注入がされていない外周エピタキシャル層と、
上記能動層と上記素子間絶縁層を覆うと共に上記外周エピタキシャル層の少なくとも一部を覆って上記外周エピタキシャル層の少なくとも一部に接している表面保護膜とを備えることを特徴としている。
In order to solve the above problems, a semiconductor device of the present invention includes a substrate,
An active layer comprising a plurality of epitaxial layers sequentially stacked on the substrate;
The active layer has a higher resistance than the lowermost epitaxial layer in contact with the substrate, and has been subjected to impurity ion implantation, and is adjacent to the lowermost epitaxial layer of the active layer. An inter-element insulating layer formed so as to surround the layer;
An outer peripheral epitaxial layer which is formed on the substrate so as to surround the inter-element insulating layer adjacent to the inter-element insulating layer and is not implanted with impurities;
And a surface protective film covering the active layer and the inter-element insulating layer and covering at least part of the outer peripheral epitaxial layer and in contact with at least part of the outer peripheral epitaxial layer.

この発明の半導体装置によれば、上記表面保護膜が上記外周エピタキシャル層を覆うと共に上記外周エピタキシャル層に接していることで、上記表面保護膜の端部の密着性が向上し、外部からの水分侵入を防止できる。   According to the semiconductor device of the present invention, the surface protective film covers the outer peripheral epitaxial layer and is in contact with the outer peripheral epitaxial layer, whereby the adhesion of the end portion of the surface protective film is improved, and moisture from the outside Intrusion can be prevented.

なお、半導体装置の信頼性(特に耐湿性に関する)評価のうち、温度85℃かつ湿度85%の環境でのバイアス試験(以下、85‐85バイアス試験と呼ぶ)では、パッケージ樹脂は吸湿性であるため外部から浸入した水分は半導体の表面保護膜部分に到達する。そして、この表面保護膜と下地層との密着不安定部が存在すると、そこからさらに表面保護膜の内側へと水分が浸入し高電界印加部では可動イオンとして動き、半導体装置の劣化あるいは破壊を引き起こす。   Of the reliability evaluation (especially regarding moisture resistance) of semiconductor devices, the package resin is hygroscopic in a bias test (hereinafter referred to as 85-85 bias test) in an environment at a temperature of 85 ° C. and a humidity of 85%. Therefore, moisture that has entered from the outside reaches the surface protective film portion of the semiconductor. If there is an unstable part of adhesion between the surface protective film and the underlying layer, moisture penetrates further into the surface protective film and moves as a mobile ion in the high electric field application part, causing deterioration or destruction of the semiconductor device. cause.

上記85‐85バイアス試験において、一般の民生用として用いる半導体装置では通常1000時間の間、特性劣化が無いことが要求される。これに対し、従来構造ではこの基準を満たすことが限界であり、500時間程度迄で劣化してしまうケースもある。近年では、一般民生用に対しても更なる品質向上の要求は強まると共に、車載用についてはさらに厳しい要求(85‐85バイアス試験で3000時間の間特性劣化の無いこと)が求められている。そこで、この発明の様な構造とすることにより、前述の車載用としての要求を満たすことが確認できている。   In the 85-85 bias test, a semiconductor device used for general consumer use is usually required to have no characteristic deterioration for 1000 hours. On the other hand, in the conventional structure, it is the limit to satisfy this standard, and there is a case where it deteriorates in about 500 hours. In recent years, the demand for further quality improvement has been strengthened for general consumer use, and more stringent requirements for in-vehicle use (no characteristic deterioration for 3000 hours in 85-85 bias test) have been demanded. Thus, it has been confirmed that the above-described requirements for in-vehicle use are satisfied by adopting the structure of the present invention.

また、一実施形態の半導体装置は、上記能動層のうちの上記基板に接する最下層のエピタキシャル層よりも高抵抗であると共に、不純物のイオン注入がなされており、上記外周エピタキシャル層の外周側に隣接している高抵抗層を有する。   In one embodiment, the semiconductor device has a resistance higher than that of the lowermost epitaxial layer in contact with the substrate in the active layer, and has been subjected to impurity ion implantation, on the outer peripheral side of the outer peripheral epitaxial layer. It has an adjacent high resistance layer.

この実施形態によれば、上記外周エピタキシャル層の外周側に隣接している高抵抗層を有するので、この高抵抗層を最外端とすることで、イオン未注入の外周エピタキシャル層(導電層)を最外端とする場合とは異なり、アセンブリ工程におけるパッケージングの際に最外端でワイヤータッチが生じた場合にリーク電流が発生することを回避でき、特性異常,劣化の発生を防げる。   According to this embodiment, since it has a high resistance layer adjacent to the outer peripheral side of the outer peripheral epitaxial layer, by making this high resistance layer as the outermost end, the outer peripheral epitaxial layer (conductive layer) in which ions are not implanted Unlike the case where the outermost end is used as the outermost end, it is possible to avoid the occurrence of leakage current when a wire touch occurs at the outermost end during packaging in the assembly process, thereby preventing the occurrence of abnormal characteristics and deterioration.

また、一実施形態の半導体装置は、上記表面保護膜は、上記能動層と上記素子間絶縁層と上記外周エピタキシャル層を覆うと共に上記高抵抗層の一部を覆っている。   In one embodiment, the surface protective film covers the active layer, the inter-element insulating layer, and the outer peripheral epitaxial layer, and also covers a part of the high resistance layer.

この実施形態によれば、上記外周エピタキシャル層を越えて上記高抵抗層まで延在しているので、上記表面保護膜が上記外周エピタキシャル層の表面全体に密着できる。   According to this embodiment, since it extends to the high resistance layer beyond the outer peripheral epitaxial layer, the surface protective film can adhere to the entire surface of the outer peripheral epitaxial layer.

また、一実施形態の半導体装置の製造方法では、基板上に複数のエピタキシャル層を順次積層して能動層を形成し、
上記能動層を覆うと共に上記能動層に対して所定間隔を隔てた周辺外周部を覆うマスクを形成し、上記基板上の最下層のエピタキシャル層のうちの上記能動層に隣接する領域に不純物のイオン注入を行って、上記能動層の最下層のエピタキシャル層に隣接して上記最下層のエピタキシャル層を囲む素子間絶縁層を形成する共に上記素子間絶縁層に隣接して上記素子間絶縁層を囲むように上記基板上に形成されていて不純物の注入がされていない外周エピタキシャル層を形成し、
上記能動層と上記素子間絶縁層を覆うと共に上記外周エピタキシャル層の少なくとも一部を覆って上記外周エピタキシャル層の少なくとも一部に接している表面保護膜を形成する。
In one embodiment of the method for manufacturing a semiconductor device, an active layer is formed by sequentially stacking a plurality of epitaxial layers on a substrate.
A mask is formed to cover the active layer and a peripheral outer peripheral part spaced apart from the active layer by a predetermined distance. Impurity ions are formed in a region adjacent to the active layer in the lowermost epitaxial layer on the substrate. Implantation is performed to form an inter-element insulating layer surrounding the lowermost epitaxial layer adjacent to the lowermost epitaxial layer of the active layer and to surround the inter-element insulating layer adjacent to the inter-element insulating layer Forming an outer peripheral epitaxial layer formed on the substrate and not doped with impurities,
A surface protective film that covers the active layer and the inter-element insulating layer and covers at least a part of the outer peripheral epitaxial layer and is in contact with at least a part of the outer peripheral epitaxial layer is formed.

また、一実施形態の半導体装置の製造方法では、上記マスクは、
隣り合う複数の上記能動層を覆う複数の中央部と、
各能動層に対して所定間隔を隔てた各周辺外周部を覆う複数の外周部と、
上記外周部と隣り合うもう1つの外周部とに連なる連接部とを有する。
In one embodiment of the method of manufacturing a semiconductor device, the mask is
A plurality of central portions covering a plurality of adjacent active layers;
A plurality of outer peripheral portions covering each peripheral outer peripheral portion with a predetermined interval from each active layer;
A connecting portion connected to the outer peripheral portion and another adjacent outer peripheral portion.

この実施形態によれば、上記マスクは、上記外周部間に連なる連接部を有するので、細長い外周部が単独で存在しないようにでき、エピタキシャル層へのマスクの密着性不足によるマスクの剥がれを防いでイオン注入プロセスの安定化を図れる。   According to this embodiment, since the mask has a connecting portion continuous between the outer peripheral portions, it is possible to prevent a long and thin outer peripheral portion from being present alone, and prevent the mask from peeling off due to insufficient adhesion of the mask to the epitaxial layer. This stabilizes the ion implantation process.

この発明の半導体装置によれば、能動層を覆う表面保護膜が素子間絶縁層の外周側の外周エピタキシャル層を覆っているので、上記表面保護膜の端部の密着性が向上して外部からの水分侵入を防止できる。   According to the semiconductor device of the present invention, the surface protective film covering the active layer covers the outer peripheral epitaxial layer on the outer peripheral side of the inter-element insulating layer. Intrusion of moisture can be prevented.

以下、この発明を図示の実施の形態により詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

(第1の実施の形態)
図1A,図1Bを参照して、この発明の半導体装置の第1実施形態を説明する。図1Aはこの半導体装置の概略断面図であり、図1Bはこの半導体装置をダイシングにより個々のチップ(個片)に分離する前のウエハの平面図である。図1Aは、図1BのX‐X´断面図である。
(First embodiment)
A first embodiment of a semiconductor device of the present invention will be described with reference to FIGS. 1A and 1B. FIG. 1A is a schematic cross-sectional view of the semiconductor device, and FIG. 1B is a plan view of a wafer before the semiconductor device is separated into individual chips (pieces) by dicing. 1A is a cross-sectional view taken along the line XX ′ of FIG. 1B.

図1Aの概略断面図に示すように、この第1実施形態の半導体装置(半導体チップ)1は、例えば、半絶縁性GaAs基板6上に、n型GaAsサブコレクタ層からなるエピタキシャル層4Aと、n型GaAsコレクタ層14,p型GaAsベース層15,n型InGaPエミッタ層16からなるエピタキシャル層4Bと、GaAs層エミッタ層17,InGaAs層コンタクト層18からなるエピタキシャル層4Cを順に積層した積層構造をMOCVD(有機金属気相成長)法を用いて順次形成する。   As shown in the schematic cross-sectional view of FIG. 1A, the semiconductor device (semiconductor chip) 1 of the first embodiment includes, for example, an epitaxial layer 4A made of an n-type GaAs subcollector layer on a semi-insulating GaAs substrate 6; A laminated structure in which an epitaxial layer 4B composed of an n-type GaAs collector layer 14, a p-type GaAs base layer 15, an n-type InGaP emitter layer 16, and an epitaxial layer 4C composed of a GaAs layer emitter layer 17 and an InGaAs layer contact layer 18 are laminated in order. The layers are sequentially formed using MOCVD (metal organic chemical vapor deposition).

その後、フォトエッチング、リフトオフ、アロイを用いて、エミッタ電極7、ベース電極8、コレクタ電極9を順次形成する。その後、レジストパターンを形成し、Bイオン(1×1020cm−2)を50KeV/cmの加速エネルギーでエピタキシャル層(n型GaAsサブコレクタ層)4Aに注入する。このBイオン注入により、注入面には素子間絶縁層としての高抵抗GaAs層5が形成される。また、上記n型GaAsサブコレクタ層4Aから上記高抵抗GaAs層5でもって隔てられた周辺領域4A−1が形成される。外周エピタキシャル層としての上記周辺領域4A−1は、上記レジストパターンによって上記Bイオン注入がなされていなく上記半絶縁性GaAs基板6上で高抵抗GaAs層5を囲んでいる。 Thereafter, the emitter electrode 7, the base electrode 8, and the collector electrode 9 are sequentially formed using photoetching, lift-off, and alloy. Thereafter, a resist pattern is formed, and B ions (1 × 10 20 cm −2 ) are implanted into the epitaxial layer (n-type GaAs subcollector layer) 4A at an acceleration energy of 50 KeV / cm. By this B ion implantation, a high resistance GaAs layer 5 as an inter-element insulating layer is formed on the implantation surface. Further, a peripheral region 4A-1 separated from the n-type GaAs subcollector layer 4A by the high-resistance GaAs layer 5 is formed. The peripheral region 4A-1 as the peripheral epitaxial layer surrounds the high resistance GaAs layer 5 on the semi-insulating GaAs substrate 6 without the B ion implantation by the resist pattern.

その後、上記レジストパターンを剥離し、個々のトランジスタとなる半導体チップ1間の電気的な分離が完了する。上記レジストパターンの形成から剥離までの工程を素子間絶縁(あるいは素子間分離)工程と呼ぶ。また、上記エピタキシャル層4A〜4Cが能動層を構成している。そして、上記素子間絶縁層としての高抵抗GaAs層5は上記エピタキシャル層4Aを囲んでいる。   Thereafter, the resist pattern is peeled off, and the electrical separation between the semiconductor chips 1 serving as individual transistors is completed. The process from formation of the resist pattern to peeling is referred to as an inter-element insulation (or inter-element isolation) process. The epitaxial layers 4A to 4C constitute an active layer. The high resistance GaAs layer 5 as the inter-element insulating layer surrounds the epitaxial layer 4A.

その後、受動回路部分(キャパシタ,インダクタ,抵抗など)または配線,パッドパターン10と最上層の表面保護膜(SiN膜)11を通常のフォトエッチング,リフトオフ,プラズマCVD法を用いて形成する。その後、通常のダイシング技術を用いて個々の半導体装置1を、図1A,図1Bのスクライブライン領域3に沿って、1つずつ個片に分離し、この実施形態の半導体装置1のウエハプロセスを終了する。なお、上記スクライブライン領域3は、隣り合う半導体装置(チップ)1をダイシング法などにより分離するための領域である。   Thereafter, a passive circuit portion (capacitor, inductor, resistor, etc.) or wiring, pad pattern 10 and uppermost surface protective film (SiN film) 11 are formed by using ordinary photoetching, lift-off, and plasma CVD methods. Thereafter, the individual semiconductor devices 1 are separated into individual pieces along the scribe line region 3 of FIGS. 1A and 1B by using a normal dicing technique, and the wafer process of the semiconductor device 1 of this embodiment is performed. finish. The scribe line region 3 is a region for separating adjacent semiconductor devices (chips) 1 by a dicing method or the like.

上述のような構造をもつ半導体装置1は、図1Aの断面図中に2点鎖線で囲んだチップエッジ部CEでは、表面保護膜(SiN膜)11のうちの少なくともチップ最外縁に位置する表面保護膜11の端11Aは、エピタキシャル層4Aよりも外周側の周辺領域4A−1上に位置している。この周辺領域4A−1は上記高抵抗GaAs層5よりも周辺側にある。つまり、上記表面保護膜11の端11Aは、上記高抵抗GaAs層5よりも周辺側に位置していて上記高抵抗GaAs層5には無い。   In the semiconductor device 1 having the above-described structure, in the chip edge portion CE surrounded by a two-dot chain line in the cross-sectional view of FIG. The end 11A of the protective film 11 is located on the peripheral region 4A-1 on the outer peripheral side of the epitaxial layer 4A. The peripheral region 4A-1 is on the peripheral side of the high resistance GaAs layer 5. That is, the end 11 </ b> A of the surface protective film 11 is located on the peripheral side of the high resistance GaAs layer 5 and is not in the high resistance GaAs layer 5.

また、図1Aに示すように、上記表面保護膜11の端11Aは、上記高抵抗GaAs層5の端5Aから寸法Laだけ周辺側に突出している。ここで、この寸法Laは、一例として、5μm以上にした。よって、上記エピタキシャル層4Aの周辺領域4A−1は、上記高抵抗GaAs層5の端5Aから5μm以上の寸法Laだけ周辺側に延在している。この寸法Laは、エピタキシャル層4Aの周辺領域4A−1に対して上記表面保護膜11の端11Aを安定に密着させるために必要な寸法である。なお、この寸法Laの上限値は、半導体装置(半導体チップ)1内に形成される回路レイアウトに応じて設計側で決定されるものであり特に制約はない。   As shown in FIG. 1A, the end 11A of the surface protective film 11 protrudes from the end 5A of the high-resistance GaAs layer 5 to the peripheral side by a dimension La. Here, as an example, the dimension La is set to 5 μm or more. Therefore, the peripheral region 4A-1 of the epitaxial layer 4A extends from the end 5A of the high resistance GaAs layer 5 to the peripheral side by a dimension La of 5 μm or more. This dimension La is a dimension necessary for stably adhering the end 11A of the surface protective film 11 to the peripheral region 4A-1 of the epitaxial layer 4A. The upper limit value of the dimension La is determined on the design side according to the circuit layout formed in the semiconductor device (semiconductor chip) 1 and is not particularly limited.

この実施形態の半導体装置によれば、上記表面保護膜11が上記端11Aを含む端部が高抵抗GaAs層5に比べて密着性のよいエピタキシャル層4Aの外周側の周辺領域4A−1上に位置して周辺領域4A−1の一部を覆うと共に上記一部に接している。これにより、上記表面保護膜11の端部の密着性が向上し、表面保護膜11の端部の剥がれを回避でき、外部からの水分侵入を防止できる。   According to the semiconductor device of this embodiment, the surface protection film 11 has an end including the end 11 </ b> A on the peripheral region 4 </ b> A- 1 on the outer peripheral side of the epitaxial layer 4 </ b> A having better adhesion than the high-resistance GaAs layer 5. It is located and covers a part of the peripheral area 4A-1 and is in contact with the part. Thereby, the adhesiveness of the edge part of the said surface protective film 11 improves, peeling of the edge part of the surface protective film 11 can be avoided, and the moisture penetration | invasion from the outside can be prevented.

なお、この実施形態では、半絶縁性基板上に形成された能動層(エピタキシャル層)を備えた半導体装置の一例として、半絶縁性GaAs基板6上にn型GaAs層,p型GaAs層,n型InGaP層が順に形成された積層構造を有したGaAs HBTを説明した。この他に、本発明は、例えば、半絶縁性GaAs基板上に形成されたn型GaAs層を能動層としたGaAs電界効果型トランジスタ、半絶縁性GaAs基板上に形成されたアンドープGaAs層とn型InGaAs層との積層構造を有したGaAsHEMT、アンドープGaAs層とn型AlGaAs層の積層構造を有したGaAsHEMTであってもよい。また、上記実施形態では、基板上のエピタキシャル層でトランジスタを形成したがダイオードを形成してもよい。また、上記実施形態では、基板を半絶縁性基板としたが絶縁性基板もしくは他の半導体基板としてもよい。   In this embodiment, as an example of a semiconductor device having an active layer (epitaxial layer) formed on a semi-insulating substrate, an n-type GaAs layer, a p-type GaAs layer, n A GaAs HBT having a stacked structure in which type InGaP layers are sequentially formed has been described. In addition, the present invention provides, for example, a GaAs field effect transistor using an n-type GaAs layer formed on a semi-insulating GaAs substrate as an active layer, an undoped GaAs layer formed on the semi-insulating GaAs substrate, and n It may be a GaAs HEMT having a stacked structure with a type InGaAs layer, or a GaAs HEMT having a stacked structure with an undoped GaAs layer and an n-type AlGaAs layer. Moreover, in the said embodiment, although the transistor was formed in the epitaxial layer on a board | substrate, you may form a diode. In the above embodiment, the substrate is a semi-insulating substrate, but may be an insulating substrate or another semiconductor substrate.

(第2の実施の形態)
次に、図2A,図2Bを参照して,この発明の半導体装置の第2実施形態を説明する。図2Aはこの第2実施形態のチップエッジ部の概略断面図であり、図2Bはこの第2実施形態の半導体装置をダイシングにより個々のチップ(個片)に分離する前のウエハ平面図である。図2Aは、図2BのY−Y´断面図である。この第2実施形態は、図2Aに示したチップエッジ部の構成だけが前述の第1実施形態と異なる。よって、この第2実施形態では、前述の第1実施形態と異なる点を主に説明する。
(Second embodiment)
Next, a second embodiment of the semiconductor device of the present invention will be described with reference to FIGS. 2A and 2B. FIG. 2A is a schematic cross-sectional view of a chip edge portion of the second embodiment, and FIG. 2B is a plan view of the wafer before the semiconductor device of the second embodiment is separated into individual chips (pieces) by dicing. . 2A is a YY ′ cross-sectional view of FIG. 2B. The second embodiment differs from the first embodiment only in the configuration of the chip edge portion shown in FIG. 2A. Therefore, in the second embodiment, differences from the first embodiment will be mainly described.

図2Aに示すように、この第2実施形態では、チップエッジ部において、素子間絶縁層としての高抵抗GaAs層5の外周側にエピタキシャル層4Aから離隔した外周エピタキシャル層である周辺領域4A−2を有し、表面保護膜(SiN膜)31のうちの少なくともチップ最外縁に位置する端31Aは、上記外周エピタキシャル層としての周辺領域4A−2上に位置している。また、この第2実施形態では、エピタキシャル層4Aの外周側の周辺領域4A−2よりも周辺側に位置する高抵抗層としての周辺部5−1を有する。この高抵抗層としての周辺部5−1は、上記素子間絶縁層としての高抵抗GaAs層5と同様にイオン注入による高抵抗GaAsで構成されている。   As shown in FIG. 2A, in the second embodiment, a peripheral region 4A-2 which is an outer peripheral epitaxial layer separated from the epitaxial layer 4A on the outer peripheral side of the high-resistance GaAs layer 5 as the inter-element insulating layer at the chip edge portion. Of the surface protection film (SiN film) 31 is located on the peripheral region 4A-2 as the outer peripheral epitaxial layer. Moreover, in this 2nd Embodiment, it has the peripheral part 5-1 as a high resistance layer located in the peripheral side rather than peripheral region 4A-2 of the outer peripheral side of epitaxial layer 4A. The peripheral portion 5-1 as the high resistance layer is made of high resistance GaAs by ion implantation in the same manner as the high resistance GaAs layer 5 as the inter-element insulating layer.

図2Aに示すように、上記エピタキシャル層4Aの外周側の周辺領域4A−2は、上記高抵抗GaAs層5の端5Aから寸法(L1+L2)だけ周辺側に延在している。また、上記表面保護膜31の端31Aは、上記高抵抗GaAs層5の端5Aから寸法L1だけ周辺側に延在している。よって、上記高抵抗GaAs層5よりも外周側の高抵抗層である周辺部5−1のチップ中央側の端は、上記表面保護膜31の端31Aから寸法L2だけ周辺側に離隔している。つまり、上記表面保護膜31の端31Aは、上記高抵抗GaAs層5の端5Aに対して寸法L1だけ離隔し、かつ、周辺部5−1のチップ中央側の端に対して寸法L2だけ離隔している。この実施形態では、上記寸法L1を5μm以上とし、上記寸法L2を5μm以上とした。   As shown in FIG. 2A, the peripheral region 4A-2 on the outer peripheral side of the epitaxial layer 4A extends from the end 5A of the high resistance GaAs layer 5 to the peripheral side by a dimension (L1 + L2). The end 31A of the surface protective film 31 extends from the end 5A of the high resistance GaAs layer 5 to the peripheral side by a dimension L1. Therefore, the end of the peripheral portion 5-1 which is a high resistance layer on the outer peripheral side of the high resistance GaAs layer 5 is separated from the end 31A of the surface protective film 31 by the dimension L2 toward the peripheral side. . That is, the end 31A of the surface protective film 31 is separated from the end 5A of the high-resistance GaAs layer 5 by the dimension L1, and is separated from the end of the peripheral portion 5-1 by the dimension L2. is doing. In this embodiment, the dimension L1 is 5 μm or more, and the dimension L2 is 5 μm or more.

この実施形態では、表面保護膜31の端31Aが高抵抗GaAs層5に比べて密着性の良いエピタキシャル層4Aよりも外周側の外周エピタキシャル層である周辺領域4A−2上に位置し表面保護膜31の端部が周辺領域4A−2の一部を覆いこの一部に接している。これにより、上記表面保護膜31の端部の密着性が向上し、表面保護膜31の端部の剥がれを回避できる。さらに、この実施形態では、チップ端となる周辺部5−1がイオン注入層である高抵抗GaAs層からなる。したがって、この実施形態では、チップ端がイオン未注入のエピタキシャル層(導電層)である場合とは異なり、チップパッケージング(後半アセンブリ工程)の際にチップ端でワイヤータッチが生じた場合にリーク電流が発生することを回避でき、特性異常,劣化の発生を防げる。   In this embodiment, the end 31A of the surface protective film 31 is located on the peripheral region 4A-2 which is the outer peripheral epitaxial layer on the outer peripheral side of the epitaxial layer 4A having better adhesion than the high-resistance GaAs layer 5, and the surface protective film An end portion 31 covers a part of the peripheral region 4A-2 and is in contact with the part. Thereby, the adhesiveness of the edge part of the said surface protective film 31 improves, and peeling of the edge part of the surface protective film 31 can be avoided. Further, in this embodiment, the peripheral portion 5-1 serving as the chip end is made of a high resistance GaAs layer which is an ion implantation layer. Therefore, in this embodiment, unlike the case where the chip end is an ion-implanted epitaxial layer (conductive layer), the leakage current is generated when a wire touch occurs at the chip end during chip packaging (second half assembly process). Can be avoided and the occurrence of abnormal characteristics and deterioration can be prevented.

(第3の実施の形態)
次に、図3A,図3Bを参照して、この発明の半導体装置の第3実施形態を説明する。図3Aはこの第3実施形態の概略断面図であり、図3Bは、この第3実施形態の半導体装置をダイシングにより個々のチップ(個片)に分離する前のウエハ平面図である。図3Aは、図3BのY−Y´断面図である。この第3実施形態は、図3Bに示したチップエッジ部の構成だけが前述の第1実施形態と異なる。よって、この第3実施形態では、前述の第1実施形態と異なる点を主に説明する。
(Third embodiment)
Next, a third embodiment of the semiconductor device of the present invention will be described with reference to FIGS. 3A and 3B. FIG. 3A is a schematic cross-sectional view of the third embodiment, and FIG. 3B is a wafer plan view before the semiconductor device of the third embodiment is separated into individual chips (pieces) by dicing. 3A is a cross-sectional view taken along line YY ′ of FIG. 3B. The third embodiment is different from the first embodiment only in the configuration of the chip edge portion shown in FIG. 3B. Therefore, in the third embodiment, differences from the first embodiment will be mainly described.

図3Aに示すように、この第3実施形態では、チップエッジ部において、素子間絶縁層である高抵抗GaAs層5の外周側に外周エピタキシャルとしての周辺領域4A−3を有している。また、この第3実施形態では、外周エピタキシャル層である周辺領域4A−3よりも周辺側に位置する高抵抗層としての周辺部5−2を有する。この周辺部5−2は、素子間絶縁層としての上記高抵抗GaAs層5と同様にイオン注入による高抵抗GaAsで構成されている。   As shown in FIG. 3A, in the third embodiment, the chip edge portion has a peripheral region 4A-3 as peripheral epitaxial on the outer peripheral side of the high-resistance GaAs layer 5 which is an inter-element insulating layer. Moreover, in this 3rd Embodiment, it has the peripheral part 5-2 as a high resistance layer located in the peripheral side rather than peripheral region 4A-3 which is an outer periphery epitaxial layer. The peripheral portion 5-2 is made of high-resistance GaAs by ion implantation in the same manner as the high-resistance GaAs layer 5 as the inter-element insulating layer.

この第3実施形態では、上記外周エピタキシャル層である周辺領域4A−3の幅L3を5μm以上にした。この第3実施形態では、表面保護膜(SiN膜)51の端51Aが上記高抵抗GaAsからなる高抵抗層としての周辺部5−2上に位置している。また、この第3実施形態では、表面保護膜(SiN膜)51の端51Aの内側部分51Bは上記外周エピタキシャル層としての周辺領域4A−3に密着している。この実施形態では、表面保護膜(SiN膜)51の内側部分51Bとエピタキシャル層4Aよりも外周側の周辺領域4A−3との密着安定性およびプロセスの安定性を考慮して、上記周辺領域4A−3の幅L3を5μm以上に設定している。   In the third embodiment, the width L3 of the peripheral region 4A-3 that is the outer peripheral epitaxial layer is set to 5 μm or more. In the third embodiment, the end 51A of the surface protective film (SiN film) 51 is located on the peripheral portion 5-2 as the high resistance layer made of the high resistance GaAs. In the third embodiment, the inner portion 51B of the end 51A of the surface protective film (SiN film) 51 is in close contact with the peripheral region 4A-3 as the outer peripheral epitaxial layer. In this embodiment, in consideration of adhesion stability between the inner portion 51B of the surface protective film (SiN film) 51 and the peripheral region 4A-3 on the outer peripheral side of the epitaxial layer 4A and process stability, the peripheral region 4A -3 is set to 5 μm or more.

この実施形態では、表面保護膜51の端51Aの内側部分51Bが素子間絶縁層である高抵抗GaAs層5に比べて密着性の良い外周側エピタキシャル層としての周辺領域4A−3上に位置し周辺領域4A−3を覆うと共に周辺領域4A‐3に接している。これにより、上記表面保護膜51の端部の密着性が向上し、表面保護膜51の端部の剥がれを回避できる。さらに、この実施形態では、チップ端となる周辺部5−1がイオン注入層である高抵抗GaAs層からなる。したがって、この実施形態では、チップ端がイオン未注入のエピタキシャル層(導電層)である場合とは異なり、チップパッケージング(後半アセンブリ工程)の際にチップ端でワイヤータッチが生じた場合にリーク電流が発生することを回避でき、特性異常,劣化の発生を防げる。   In this embodiment, the inner portion 51B of the end 51A of the surface protective film 51 is located on the peripheral region 4A-3 as the outer peripheral epitaxial layer having better adhesion than the high-resistance GaAs layer 5 that is an inter-element insulating layer. The peripheral area 4A-3 is covered and is in contact with the peripheral area 4A-3. Thereby, the adhesiveness of the edge part of the said surface protective film 51 improves, and peeling of the edge part of the surface protective film 51 can be avoided. Further, in this embodiment, the peripheral portion 5-1 serving as the chip end is made of a high resistance GaAs layer which is an ion implantation layer. Therefore, in this embodiment, unlike the case where the chip end is an ion-implanted epitaxial layer (conductive layer), the leakage current is generated when a wire touch occurs at the chip end during chip packaging (second half assembly process). Can be avoided and the occurrence of abnormal characteristics and deterioration can be prevented.

(第4の実施の形態)
次に、図4を参照して、この発明の第4実施形態としての半導体装置の製造方法を説明する。この第4実施形態は、前述の第2実施形態の半導体装置を製造する方法に相当する。
(Fourth embodiment)
Next, with reference to FIG. 4, the manufacturing method of the semiconductor device as 4th Embodiment of this invention is demonstrated. The fourth embodiment corresponds to a method for manufacturing the semiconductor device of the second embodiment described above.

この第4実施形態の製造方法では、第1実施形態で説明したようなエピタキシャル成長工程,電極形成工程の後に、図4の平面図に示すようなパターンのレジストマスク70を形成する。このレジストマスク70は、イオン注入工程においてイオン注入しない領域(未注入領域=エピタキシャル層)を残すためのレジストマスクである。つまり、レジストマスク70で覆われた部分はイオン注入されない。   In the manufacturing method of the fourth embodiment, a resist mask 70 having a pattern as shown in the plan view of FIG. 4 is formed after the epitaxial growth step and the electrode formation step as described in the first embodiment. This resist mask 70 is a resist mask for leaving a region (non-implanted region = epitaxial layer) where ions are not implanted in the ion implantation step. That is, the portion covered with the resist mask 70 is not ion-implanted.

図4に示すように、上記レジストマスク70は、能動層となるエピタキシャル層4を覆う中央部74と、この中央部74の周囲を囲む外周部としての枠部75と、枠部75の四隅に連なる連接部77とを有する。上記枠部75で覆われた部分が外周エピタキシャル層としての周辺領域4A−2となる。そして、このレジストマスク70をマスクとして、前述の第1実施形態で述べたようなイオン注入を行うことにより、上記中央部74と枠部75との間に露出したエピタキシャル層4AにBイオンが注入されて、素子間絶縁層である高抵抗GaAs層5が形成されると共に周辺領域4A−2の外側の高抵抗GaAsからなる高抵抗層としての周辺部5−1が形成される。   As shown in FIG. 4, the resist mask 70 includes a central portion 74 covering the epitaxial layer 4 serving as an active layer, a frame portion 75 as an outer peripheral portion surrounding the central portion 74, and four corners of the frame portion 75. And a continuous connecting portion 77. A portion covered with the frame portion 75 becomes a peripheral region 4A-2 as an outer peripheral epitaxial layer. By using the resist mask 70 as a mask and performing ion implantation as described in the first embodiment, B ions are implanted into the epitaxial layer 4A exposed between the central portion 74 and the frame portion 75. As a result, the high resistance GaAs layer 5 which is an inter-element insulating layer is formed, and the peripheral portion 5-1 is formed as a high resistance layer made of high resistance GaAs outside the peripheral region 4A-2.

また、この実施形態の製造方法で用いる上記レジストマスク70は、上記枠部75の四隅に矩形状の連接部77が連なっていて隣り合う枠部75同士を接続している。よって、このレジストマスク70は、図6に示す従来例におけるレジストパターン113のように細長い線状の矩形枠が孤立したパターンに比べて、下地基板との密着性を向上でき、密着不良によるプロセス中でのレジスト浮き,剥がれ等の現象の発生を回避できる。   In the resist mask 70 used in the manufacturing method of this embodiment, rectangular connecting portions 77 are connected to the four corners of the frame portion 75 to connect adjacent frame portions 75 to each other. Therefore, the resist mask 70 can improve the adhesion with the base substrate as compared with the pattern in which the elongated linear rectangular frame is isolated like the resist pattern 113 in the conventional example shown in FIG. It is possible to avoid the occurrence of phenomena such as resist floating and peeling.

以上説明したように、この発明の実施形態の半導体装置およびその製造方法によれば、チップエッジ部で表面保護膜(SiN膜)と下地基板との密着性を向上でき、外部からの水分浸入を防止することができ、半導体装置の品質、特に耐湿性に関する品質を改善した半導体装置を提供できる。   As described above, according to the semiconductor device and the manufacturing method thereof according to the embodiment of the present invention, the adhesion between the surface protective film (SiN film) and the base substrate can be improved at the chip edge portion, and moisture can be prevented from entering from the outside. Therefore, it is possible to provide a semiconductor device in which the quality of the semiconductor device, particularly the quality related to moisture resistance, is improved.

尚、上記実施形態の半導体装置では、半絶縁基板上に形成された能動層(エピ層)を備えた半導体装置としてGaAs HBTを説明したが、この他に、本発明は、例えば、半絶縁性GaAs基板上に形成されたn型GaAs層を能動層としたGaAs電界効果型トランジスタ、半絶縁性GaAs基板上に形成されたアンドープGaAs層とn型InGaAs層との積層構造を有したGaAsHEMT、アンドープGaAs層とn型AlGaAs層の積層構造を有したGaAsHEMTであってもよい。この発明の半導体装置は、例えば、主に500MHz以上の高周波で使用されるパワートランジスタ、低ノイズトランジシタ、スイッチなどに用いると有用である。   In the semiconductor device of the above embodiment, the GaAs HBT has been described as a semiconductor device having an active layer (epi layer) formed on a semi-insulating substrate. GaAs field effect transistor having an n-type GaAs layer formed on a GaAs substrate as an active layer, GaAs HEMT having a laminated structure of an undoped GaAs layer and an n-type InGaAs layer formed on a semi-insulating GaAs substrate, undoped A GaAs HEMT having a laminated structure of a GaAs layer and an n-type AlGaAs layer may be used. The semiconductor device of the present invention is useful, for example, when used for a power transistor, a low noise transistor, a switch, etc. that are mainly used at a high frequency of 500 MHz or higher.

この発明の半導体装置の第1実施形態を示す概略断面図である。1 is a schematic cross-sectional view showing a first embodiment of a semiconductor device of the present invention. 上記第1実施形態の模式的な平面図である。It is a schematic plan view of the first embodiment. この発明の半導体装置の第2実施形態を示す概略断面図である。It is a schematic sectional drawing which shows 2nd Embodiment of the semiconductor device of this invention. 上記第2実施形態の模式的な平面図である。It is a schematic plan view of the second embodiment. この発明の半導体装置の第3実施形態を示す概略断面図である。It is a schematic sectional drawing which shows 3rd Embodiment of the semiconductor device of this invention. 上記第3実施形態の模式的な平面図である。It is a typical top view of the said 3rd Embodiment. この発明の第4実施形態である半導体装置の製造方法を説明するための平面図である。It is a top view for demonstrating the manufacturing method of the semiconductor device which is 4th Embodiment of this invention. 従来の半導体装置を示す断面図である。It is sectional drawing which shows the conventional semiconductor device. 上記従来の半導体装置の模式的な平面図である。It is a typical top view of the said conventional semiconductor device. 上記従来の半導体装置の製造方法を説明するための模式的な平面図である。It is a typical top view for demonstrating the manufacturing method of the said conventional semiconductor device.

符号の説明Explanation of symbols

1 半導体装置
11 表面保護膜(SiN膜)
3 スクライブライン領域
4A、4B、4C エピタキシャル層
4A−1、4A−2、4A−3 周辺領域
5 高抵抗GaAs層(イオン注入層)
5−1、5−2 周辺部
6 半絶縁性GaAs基板
7 エミッタ電極
8 ベース電極
9 コレクタ電極
10 配線,パッドパターン
11、31、51 表面保護膜(SiN膜)
11A、31A、51A 表面保護膜端
70 フォトレジストマスク
CE チップエッジ部
1 Semiconductor device 11 Surface protective film (SiN film)
3 Scribe line region 4A, 4B, 4C Epitaxial layer 4A-1, 4A-2, 4A-3 Peripheral region 5 High resistance GaAs layer (ion implantation layer)
5-1, 5-2 Peripheral part 6 Semi-insulating GaAs substrate 7 Emitter electrode 8 Base electrode 9 Collector electrode 10 Wiring, pad pattern 11, 31, 51 Surface protective film (SiN film)
11A, 31A, 51A Surface protective film edge 70 Photoresist mask CE Chip edge portion

Claims (5)

基板と、
上記基板上に順次積層された複数のエピタキシャル層からなる能動層と、
上記能動層のうちの上記基板に接する最下層のエピタキシャル層よりも高抵抗であると共に、不純物のイオン注入がなされており、上記能動層の最下層のエピタキシャル層に隣接して上記最下層のエピタキシャル層を囲むように形成されている素子間絶縁層と、
上記素子間絶縁層に隣接して上記素子間絶縁層を囲むように上記基板上に形成されていて不純物の注入がされていない外周エピタキシャル層と、
上記能動層と上記素子間絶縁層を覆うと共に上記外周エピタキシャル層の少なくとも一部を覆って上記外周エピタキシャル層の少なくとも一部に接している表面保護膜とを備えることを特徴とする半導体装置。
A substrate,
An active layer composed of a plurality of epitaxial layers sequentially stacked on the substrate;
The active layer has a higher resistance than the lowermost epitaxial layer in contact with the substrate, and has been subjected to impurity ion implantation, and is adjacent to the lowermost epitaxial layer of the active layer. An inter-element insulating layer formed so as to surround the layer;
An outer peripheral epitaxial layer which is formed on the substrate so as to surround the inter-element insulating layer adjacent to the inter-element insulating layer and is not implanted with impurities;
A semiconductor device comprising: a surface protective film that covers the active layer and the inter-element insulating layer and covers at least a part of the outer peripheral epitaxial layer and is in contact with at least a part of the outer peripheral epitaxial layer.
請求項1に記載の半導体装置において、
上記能動層のうちの上記基板に接する最下層のエピタキシャル層よりも高抵抗であると共に、不純物のイオン注入がなされており、上記外周エピタキシャル層の外周側に隣接している高抵抗層を有することを特徴とする半導体装置。
The semiconductor device according to claim 1,
The active layer has a higher resistance than the lowermost epitaxial layer in contact with the substrate, and has been ion-implanted with impurities, and has a high resistance layer adjacent to the outer peripheral side of the outer peripheral epitaxial layer. A semiconductor device characterized by the above.
請求項2に記載の半導体装置において、
上記表面保護膜は、上記能動層と上記素子間絶縁層と上記外周エピタキシャル層を覆うと共に上記高抵抗層の一部を覆っていることを特徴とする半導体装置。
The semiconductor device according to claim 2,
The semiconductor device according to claim 1, wherein the surface protective film covers the active layer, the inter-element insulating layer, and the outer peripheral epitaxial layer, and covers a part of the high resistance layer.
基板上に複数のエピタキシャル層を順次積層して能動層を形成し、
上記能動層を覆うと共に上記能動層に対して所定間隔を隔てた周辺外周部を覆うマスクを形成し、上記基板上の最下層のエピタキシャル層のうちの上記能動層に隣接する領域に不純物のイオン注入を行って、上記能動層の最下層のエピタキシャル層に隣接して上記最下層のエピタキシャル層を囲む素子間絶縁層を形成する共に上記素子間絶縁層に隣接して上記素子間絶縁層を囲むように上記基板上に形成されていて不純物の注入がされていない外周エピタキシャル層を形成し、
上記能動層と上記素子間絶縁層を覆うと共に上記外周エピタキシャル層の少なくとも一部を覆って上記外周エピタキシャル層の少なくとも一部に接している表面保護膜を形成することを特徴とする半導体装置の製造方法。
An active layer is formed by sequentially laminating a plurality of epitaxial layers on a substrate,
A mask is formed to cover the active layer and a peripheral outer peripheral part spaced apart from the active layer by a predetermined distance. Impurity ions are formed in a region adjacent to the active layer in the lowermost epitaxial layer on the substrate. Implantation is performed to form an inter-element insulating layer surrounding the lowermost epitaxial layer adjacent to the lowermost epitaxial layer of the active layer and to surround the inter-element insulating layer adjacent to the inter-element insulating layer Forming an outer peripheral epitaxial layer formed on the substrate and not doped with impurities,
A surface protection film is formed which covers the active layer and the inter-element insulating layer and covers at least a part of the outer peripheral epitaxial layer and is in contact with at least a part of the outer peripheral epitaxial layer. Method.
請求項4に記載の半導体装置の製造方法において、
上記マスクは、
隣り合う複数の上記能動層を覆う複数の中央部と、
各能動層に対して所定間隔を隔てた各周辺外周部を覆う複数の外周部と、
上記外周部と隣り合うもう1つの外周部とに連なる連接部とを有することを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 4,
The mask is
A plurality of central portions covering a plurality of adjacent active layers;
A plurality of outer peripheral portions covering each peripheral outer peripheral portion with a predetermined interval from each active layer;
A method for manufacturing a semiconductor device, comprising: a connecting portion connected to the outer peripheral portion and another adjacent outer peripheral portion.
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