JP2009283824A - Electronic component and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、電子部品及びその製造方法に関し、積層体内にコイルを内蔵している電子部品及びその製造方法に関する。 The present invention relates to an electronic component and a manufacturing method thereof, and relates to an electronic component in which a coil is built in a laminate and a manufacturing method thereof.
従来の電子部品としては、例えば、特許文献1に記載の積層インダクターが知られている。該積層インダクターでは、複数の絶縁層と複数のコイル形成用導電パターンとが交互に積層されている。複数のコイル形成用導電パターンは、互いに接続されて、一つのコイルを構成している。また、積層方向の最も上側及び下側に設けられているコイル形成用導電パターンは、絶縁層からなる積層体の側面に引き出されており、該積層体の側面に形成されている外部電極に接続されている。 As a conventional electronic component, for example, a multilayer inductor described in Patent Document 1 is known. In the multilayer inductor, a plurality of insulating layers and a plurality of coil forming conductive patterns are alternately stacked. The plurality of coil forming conductive patterns are connected to each other to form one coil. The coil forming conductive patterns provided on the uppermost and lower sides in the laminating direction are drawn out to the side surface of the laminated body made of an insulating layer and connected to the external electrodes formed on the side surface of the laminated body. Has been.
以上のように構成された積層インダクターでは、完成後に外観選別が行われる。より詳細には、CCD等の撮像素子により積層インダクターの上面が撮影され、得られた画像を解析して、積層インダクターの外観不良の発生の有無が判定される。積層インダクターの外観不良としては、例えば、積層方向の最も上側のコイル形成用導電パターンが、圧着工程や焼成工程において、積層方向の最上層の絶縁層を突き破って外部に露出してしまう不良(以下、露出不良と称す)がある。 In the multilayer inductor configured as described above, appearance selection is performed after completion. More specifically, the upper surface of the multilayer inductor is photographed by an image pickup device such as a CCD, and the obtained image is analyzed to determine whether or not an appearance defect of the multilayer inductor has occurred. As the appearance defect of the multilayer inductor, for example, the uppermost coil-forming conductive pattern in the stacking direction breaks through the uppermost insulating layer in the stacking direction and is exposed to the outside in the crimping process or firing process (hereinafter referred to as the following) , Referred to as poor exposure).
ところで、前記積層インダクターでは、以下に説明するように、外観選別において露出不良の誤判定が発生するおそれがある。より詳細には、コイル形成用導電パターンの積層数が増えると、数多くのコイル形成用導電パターンが積層方向に重なる。そのため、コイル形成用導電パターンが形成されている領域の積層方向の厚みと、コイル形成用導電パターンが形成されていない領域の積層方向の厚みとに大きさの差が発生する。これにより、積層インダクターの上面において、コイル形成用導電パターンの形状に沿って大きな凹凸が発生する。 By the way, in the multilayer inductor, as described below, there is a risk of erroneous determination of poor exposure in appearance selection. More specifically, as the number of coil-forming conductive patterns increases, a number of coil-forming conductive patterns overlap in the stacking direction. Therefore, a difference in size occurs between the thickness in the stacking direction of the region where the coil forming conductive pattern is formed and the thickness in the stacking direction of the region where the coil forming conductive pattern is not formed. As a result, large irregularities occur along the shape of the coil-forming conductive pattern on the upper surface of the multilayer inductor.
ここで、積層インダクターの上面は、滑らかな光沢を有した面である。故に、このような凹凸が発生していると、撮像素子によって得られた画像において、突出している部分が明るくなり、その周囲が暗くなってしまう。その結果、外観選別において、露出不良が発生していないにもかかわらず、明るくなっている部分においてコイル形成用電極パターンが露出していると誤判定されるおそれがある。
そこで、本発明の目的は、露出不良の誤判定が発生しにくい電子部品及びその製造方法を提供することである。 Accordingly, an object of the present invention is to provide an electronic component that is less prone to misjudgment of exposure failure and a method for manufacturing the same.
本発明の一形態に係る電子部品は、複数の絶縁層が積層されてなる積層体と、前記絶縁層と共に積層されコイルを構成している複数の内部電極と、を備え、前記積層体の積層方向において、両端に位置する面から少なくとも5μmまでの範囲内は、空隙率が3.0%以上35.0%以下であるポーラス状の前記絶縁層により構成されていること、を特徴とする。 An electronic component according to an aspect of the present invention includes: a stacked body in which a plurality of insulating layers are stacked; and a plurality of internal electrodes that are stacked together with the insulating layers to form a coil. In the direction, the range from the surface located at both ends to at least 5 μm is constituted by the porous insulating layer having a porosity of 3.0% or more and 35.0% or less.
本発明によれば、両端に位置する面から少なくとも5μmまでの範囲内は、空隙率が3.0%以上35.0%以下であるポーラス状の前記絶縁層により構成されているので、露出不良の誤判定を抑制することができる。 According to the present invention, the range from the surface located at both ends to at least 5 μm is constituted by the porous insulating layer having a porosity of 3.0% or more and 35.0% or less. Can be suppressed.
以下に、本発明の一実施形態に係る電子部品及びその製造方法について説明する。 Below, the electronic component which concerns on one Embodiment of this invention, and its manufacturing method are demonstrated.
(電子部品の構成)
図1(a)は、電子部品10の外観斜視図である。図1(b)は、電子部品10のA−Aにおける断面構造図である。図2は、電子部品10の積層体12の分解斜視図である。以下、電子部品10の積層方向をz軸方向と定義し、電子部品10の長辺に沿った方向をx軸方向と定義し、電子部品10の短辺に沿った方向をy軸方向と定義する。なお、図1(b)では、各層の境界線が点線により示されているが、実際には、視認できるような境界線が存在しない場合も存在する。
(Configuration of electronic parts)
FIG. 1A is an external perspective view of the
電子部品10は、図1(a)に示すように、内部にコイルLを含む直方体状の積層体12と、x軸方向の両端に位置する積層体12の側面に形成された2つの外部電極14a,14bとを備えている。
As shown in FIG. 1A, the
積層体12は、以下に説明するように、複数のコイル電極と複数の磁性体層とが積層されて構成されている。積層体12は、図1(b)及び図2に示すように、強磁性のフェライト(例えば、Ni−Zn−Cuフェライト又はNi−Znフェライト等)からなる複数の絶縁層(磁性体層16a〜16h,17a,17b)及びコイル電極18a〜18gが積層されることにより構成されている。以下では、個別の磁性体層16a〜16h,17a,17b及びコイル電極18a〜18gを指す場合には、参照符号の後ろにアルファベットを付し、これらを総称する場合には、参照符号の後ろのアルファベットを省略する。
The laminated
磁性体層16は、長方形状を有する層であり、焼成後の空隙率が0%以上0.5%以下である相対的に密に構成されたポーラス状となっていない層である。空隙率とは、ポア面積率で定義されている。ポア面積率とは、フェライトからなる積層体12の幅方向と厚み方向とで規定される断面を鏡面研磨し、収束イオンビーム加工(FIB加工)した面を走査顕微鏡(SEM)により観察し、焼結後のフェライト中のポア面積率を測定したものである。なお、磁性体層16の空隙率で最も好ましい値は、0%である。磁性体層16a〜16hは、図1(b)及び図2に示すように、この順に上から積層されている。
The
磁性体層16b〜16gにはそれぞれ、図2に示すように、磁性体層16b〜16gをz軸方向に貫通するビアホール導体b1〜b6が形成されている。
As shown in FIG. 2, via hole conductors b1 to b6 that penetrate the
更に、磁性体層16b〜16hの主面上にはそれぞれ、図1(b)及び図2に示すように、コイルLを構成しているコイル電極18a〜18gが形成されている。各コイル電極18a〜18gは、Agからなる導電性材料からなり、「コ」字状を有している。すなわち、コイル電極18a〜18gは、3/4ターン分の長さを有している。また、積層方向において最も下側及び最も上側に形成されたコイル電極18a,18gはそれぞれ、外部電極14a,14bに接続されている。なお、コイル電極18a〜18gは、Pd,Au,Pt等を主成分とする貴金属やこれらの合金などの導電性材料により形成されていてもよい。また、コイル電極18a〜18gは、3/4ターンに限らない。
Furthermore, coil electrodes 18a to 18g constituting the coil L are formed on the main surfaces of the
以上のように構成された磁性体層16a〜16hがこの順に積層方向の上側から積層されることにより、コイル電極18a〜18gは、ビアホール導体b1〜b6により互いに隣り合うもの同士で接続されて、コイルLを構成している。
When the
磁性体層17は、図1(a)に示すように、z軸方向に5μm以上の厚みD1,D2を有する長方形状を有する層である。更に、磁性体層17は、磁性体層16よりも高い空隙率を有する層であり、具体的には、焼成後の空隙率が3%以上35.0%以下である相対的に疎に構成されているポーラス状の層である。磁性体層17aは、図1(b)及び図2に示すように、z軸方向の最も上側に積層されている。また、磁性体層17bは、図1(b)及び図2に示すようにz軸方向の最も下側に積層されている。
As shown in FIG. 1A, the
(効果)
以上のように構成された電子部品10によれば、以下に説明するように、露出不良の誤判定を抑制することができる。より詳細には、露出不良が発生している場合には、磁性体層17を突き破って、コイル電極18が外部に露出するようになる。この場合、コイル電極18は、磁性体層17に比べて強い光沢を有しているため、撮像素子によって得られた画像において、コイル電極18が露出した部分が、その他の部分に比べて明るくなる。そこで、露出不良の判定は、該画像において大きなコントラストが発生しているか否かを判定することによって行われる。
(effect)
According to the
しかしながら、従来の電子部品(例えば、特許文献1に記載の積層インダクター)では、多数のコイル電極が積層方向に重なった場合には、電子部品の上面において、コイル電極の形状に沿って大きな凹凸が発生してしまう。その結果、撮像素子によって得られた画像において、突出している部分が明るくなり、その周囲が暗くなってしまう。その結果、外観選別において、露出不良が発生していないにもかかわらず、明るくなっている部分においてコイル電極が露出していると誤判定されるおそれがある。 However, in a conventional electronic component (for example, the multilayer inductor described in Patent Document 1), when a large number of coil electrodes overlap in the stacking direction, large irregularities are formed along the shape of the coil electrode on the upper surface of the electronic component. Will occur. As a result, in the image obtained by the image sensor, the protruding portion becomes bright and the surroundings become dark. As a result, in the appearance selection, there is a possibility that it may be erroneously determined that the coil electrode is exposed in a bright portion even though no exposure failure has occurred.
一方、本実施形態に係る電子部品10では、z軸方向の最も上側及びz軸方向の最も下側に配置された磁性体層17は、磁性体層16よりも高い空隙率を有している。故に、磁性体層16は、磁性体層17よりも光を反射しにくい。そのため、コイル電極18の積層数が増加して、積層体12の上面及び下面に大きな凹凸が発生したとしても、電子部品10において露出不良が発生していない場合には、撮像素子によって得られた画像において、突出している部分とその周囲との間におけるコントラストが小さく抑制される。その結果、外観選別において、露出不良が発生していないにもかかわらず、明るくなっている部分においてコイル電極18が露出していると誤判定されることが抑制される。
On the other hand, in the
更に、電子部品10において露出不良が発生している場合には、相対的に光を反射しにくい磁性体層17から光沢を有するコイル電極18が露出する。故に、電子部品10では、従来の電子部品のように相対的に光を反射しやすい磁性体層からコイル電極が露出している場合に比べて、コイル電極18が露出している部分とそれ以外の部分との間でより大きなコントラストが発生する。その結果、電子部品10では、従来の電子部品に比べて、外観選別において、より精度良く露出不良を判定することが可能となる。
Further, when an exposure failure occurs in the
また、外部電極14a,14bは、ポーラス状の磁性体層17に接触するように形成されている。そのため、外部電極14a,14bの一部が、磁性体層17が有する微細な孔に入り込むようになる。すなわち、外部電極14a,14bと磁性体層17との間において、アンカー効果が発生する。一方、従来の電子部品では、外部電極が接触している磁性体層は、ポーラス状となっていないため、前記のようなアンカー効果は発生しない。故に、電子部品10では、従来の電子部品に比べて外部電極14a,14bがより強固に積層体12に固着するようになる。
The
また、以下に説明するように、電子部品10では、従来の電子部品に比べて、積層体12の面取りのためのバレル加工を短時間で行うことが可能となる。より詳細には、z軸方向の最も上側の層及びz軸方向の最も下側の層にポーラス状の磁性体層17が用いられている。故に、積層体12のz軸方向の上面及び下面における稜線は、ポーラス状の磁性体層17により形成されている。ポーラス状の磁性体層17は、ポーラス状ではない磁性体層に比べて削り易い。故に、電子部品10は、従来の電子部品に比べて短時間でバレル加工を行うことが可能となる。
Further, as will be described below, in the
(第1の製造方法)
以下に、前記電子部品10の第1の製造方法について図1及び図2を参照しながら説明する。
(First manufacturing method)
Below, the 1st manufacturing method of the said
まず、磁性体層16となるべきセラミックグリーンシートは、以下のようにして作製される。酸化第二鉄(Fe2O3)を45mol%、酸化亜鉛(ZnO)を5mol%、酸化ニッケル(NiO)を40mol%、及び、酸化銅(CuO)を10mol%の比率で秤量したそれぞれの材料を原材料としてボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を800℃で1時間仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、0.5μmの粒径のフェライトセラミック粉末を得る。
First, a ceramic green sheet to be the
このフェライトセラミック粉末に対して結合剤(酢酸ビニル、水溶性アクリル等)と可塑剤、湿潤材、分散剤を加えてボールミルで混合を行い、その後、減圧により脱泡を行う。得られたセラミックスラリーをドクターブレード法により、シート状に形成して乾燥させ、磁性体層16となるべきセラミックグリーンシートを作製する。
A binder (vinyl acetate, water-soluble acrylic, etc.), a plasticizer, a wetting material, and a dispersing agent are added to the ferrite ceramic powder, followed by mixing with a ball mill, and then defoaming is performed under reduced pressure. The obtained ceramic slurry is formed into a sheet shape by the doctor blade method and dried to produce a ceramic green sheet to be the
一方、磁性体層17となるべきセラミックグリーンシートの作製では、前記フェライトセラミック粉末に対して、結合剤(酢酸ビニル、水溶性アクリル等)と可塑剤、湿潤材、分散剤及び樹脂ビーズを加えてボールミルで混合を行い、その後、減圧により脱泡を行う。得られたセラミックスラリーをドクターブレード法により、5μm以上の厚みのシート状に形成して乾燥させ、磁性体層17となるべきセラミックグリーンシートを作製する。
On the other hand, in the production of the ceramic green sheet to be the
次に、磁性体層16b〜16gとなるべきセラミックグリーンシートのそれぞれに、ビアホール導体b1〜b6を形成する。具体的には、磁性体層16b〜16gとなるべきセラミックグリーンシートにレーザビームを照射してビアホールを形成する。次に、このビアホールに対して、Ag,Pd,Cu,Auやこれらの合金などの導電性ペーストを印刷塗布などの方法により充填する。
Next, via-hole conductors b1 to b6 are formed in the ceramic green sheets to be the
次に、磁性体層16b〜16hとなるべきセラミックグリーンシート上に、Ag,Pd,Cu,Auやこれらの合金などを主成分とする導電性ペーストをスクリーン印刷法やフォトリソグラフィ法などの方法で塗布することにより、コイル電極18a〜18gを形成する。なお、コイル電極18a〜18gを形成する工程とビアホールに対して導電性ペーストを充填する工程とは、同じ工程において行われてもよい。
Next, a conductive paste mainly composed of Ag, Pd, Cu, Au, or an alloy thereof is applied to the ceramic green sheets to be the
次に、各セラミックグリーンシートを積層する。具体的には、磁性体層17bとなるべきセラミックグリーンシートを配置する。次に、磁性体層17bとなるべきセラミックグリーンシート上に、磁性体層16hとなるべきセラミックグリーンシートの配置及び仮圧着を行う。この後、磁性体層16g、16f,16e、16d,16c,16b,16a,17aとなるべきセラミックグリーンシートについても同様にこの順番に積層及び仮圧着する。これにより、磁性体層16,17及びコイル電極18が積層されて、マザー積層体が形成される。このマザー積層体には、静水圧プレスなどにより本圧着が施される。
Next, each ceramic green sheet is laminated. Specifically, a ceramic green sheet to be the
次に、マザー積層体をギロチンカットにより0.6mm×0.3mm×0.3mmの寸法の積層体12にカットする。これにより未焼成の積層体12が得られる。この未焼成の積層体12には、脱バインダー処理及び焼成がなされる。脱バインダー処理は、例えば、低酸素雰囲気中において500℃で2時間の条件で行う。焼成は、例えば、890℃で2.5時間の条件で行う。焼成の際に、磁性体層17となるべきセラミックグリーンシートに含まれている樹脂ビーズが焼失する。その結果、磁性体層17は、z軸方向の厚みが5μm以上であって、かつ、焼成後の空隙率が3.0%以上35.0%以下であるポーラス状の層となる。
Next, the mother laminate is cut into a laminate 12 having dimensions of 0.6 mm × 0.3 mm × 0.3 mm by guillotine cutting. Thereby, the unfired
以上の工程により、焼成された積層体12が得られる。積層体12には、バレル加工が施されて、面取りが行われる。その後、積層体12の表面には、例えば、浸漬法等の方法により主成分が銀である電極ペーストが塗布及び焼き付けされることにより、外部電極14a,14bとなるべき銀電極が形成される。銀電極の乾燥は、120℃で10分間行われ、銀電極の焼き付けは、800℃で60分間行われる。
The fired laminated
最後に、銀電極の表面に、Niめっき/Snめっきを施すことにより、外部電極14a,14bを形成する。以上の工程を経て、図1に示すような電子部品10が完成する。
Finally, the
(第2の製造方法)
次に、前記電子部品10の第2の製造方法について説明する。なお、第1の製造方法と第2の製造方法とは、磁性体層17となるべきセラミックグリーンシートの作製工程においてのみ相違点が存在する。より具体的には、第2の製造方法において、磁性体層17となるべきセラミックグリーンシートは、磁性体層16となるべきセラミックグリーンシートよりも粗い粒径のフェライトセラミック粉末により作製される。以下に、詳しく説明する。
(Second manufacturing method)
Next, a second manufacturing method of the
まず、酸化第二鉄(Fe2O3)を45mol%、酸化亜鉛(ZnO)を5mol%、酸化ニッケル(NiO)を40mol%、及び、酸化銅(CuO)を10mol%の比率で秤量したそれぞれの材料を原材料としてボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を800℃で1時間仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、0.5μmより大きな粒径のフェライトセラミック粉末を得る。 First, 45 mol% of ferric oxide (Fe 2 O 3 ), 5 mol% of zinc oxide (ZnO), 40 mol% of nickel oxide (NiO), and 10 mol% of copper oxide (CuO) were respectively weighed. This material is used as a raw material in a ball mill and wet blended. The obtained mixture is dried and pulverized, and the obtained powder is calcined at 800 ° C. for 1 hour. The obtained calcined powder is wet pulverized by a ball mill, dried and then pulverized to obtain a ferrite ceramic powder having a particle size larger than 0.5 μm.
このフェライトセラミック粉末に対して結合剤(酢酸ビニル、水溶性アクリル等)と可塑剤、湿潤材、分散剤を加えてボールミルで混合を行い、その後、減圧により脱泡を行う。得られたセラミックスラリーをドクターブレード法により、シート状に形成して乾燥させ、磁性体層17となるべきセラミックグリーンシートを作製する。
A binder (vinyl acetate, water-soluble acrylic, etc.), a plasticizer, a wetting material, and a dispersing agent are added to the ferrite ceramic powder, followed by mixing with a ball mill, and then defoaming is performed under reduced pressure. The obtained ceramic slurry is formed into a sheet shape by the doctor blade method and dried to produce a ceramic green sheet to be the
以上のように、第2の製造方法にて作製される磁性体層17となるべきセラミックグリーンシートに用いられるフェライト粉末の粒径は、磁性体層16となるべきセラミックグリーンシートに用いられるフェライト粉末の粒径(0.5μm)よりも大きい。故に、磁性体層17のセラミックは、磁性体層16のセラミックに比べて焼結が甘くなり焼結密度が低くなる。そのため、焼成後において、磁性体層17は、磁性体層16よりも大きな空隙率を有するようになる。
As described above, the particle size of the ferrite powder used for the ceramic green sheet to be the
(実施例及び実験)
以下に、前記電子部品10の第1の実施例ないし第4の実施例及び第1の実施例ないし第4の実施例を用いて行った実験について説明する。
(Examples and experiments)
In the following, experiments conducted using the first to fourth embodiments and the first to fourth embodiments of the
第1の実施例に係る電子部品10は、第2の製造方法によって作製を行った。具体的には、チップサイズを0.6mm×0.3mm×0.3mmとし、ターン数を19.5ターンとし、磁性体層17a,17bの焼成後の厚みを5μmとした。また、磁性体層16となるべきセラミックグリーンシートのフェライト粉末の粒径を0.5μmとし、磁性体層17となるべきセラミックグリーンシートのフェライト粉末の粒径を1.4μmとした。以上の条件により得られた第1の実施例に係る電子部品10の磁性体層17は、3.0%の空隙率を有していた。また、磁性体層16は、0.1%の空隙率を有していた。
The
第2の実施例に係る電子部品10は、第1の製造方法によって作製を行った。具体的には、チップサイズを0.6mm×0.3mm×0.3mmとし、ターン数を19.5ターンとし、磁性体層17a,17bの焼成後の厚みを5μmとした。また、磁性体層17となるべきセラミックグリーンシートの作製において、フェライト粉末と樹脂ビーズとを8:2の割合で混合した。以上の条件により得られた第2の実施例に係る電子部品10の磁性体層17は、15.0%の空隙率を有していた。また、磁性体層16は、0.1%の空隙率を有していた。
The
第3の実施例に係る電子部品10は、第2の製造方法によって作製を行った。具体的には、チップサイズを0.6mm×0.3mm×0.3mmとし、ターン数を19.5ターンとし、磁性体層17a,17bの焼成後の厚みを5μmとした。また、磁性体層16となるべきセラミックグリーンシートのフェライト粉末の粒径を0.5μmとし、磁性体層17となるべきセラミックグリーンシートのフェライト粉末の粒径を2.2μmとした。以上の条件により得られた第3の実施例に係る電子部品10の磁性体層17は、25.0%の空隙率を有していた。また、磁性体層16は、0.1%の空隙率を有していた。
The
第4の実施例に係る電子部品10は、第1の製造方法によって作製を行った。具体的には、チップサイズを0.6mm×0.3mm×0.3mmとし、ターン数を19.5ターンとし、磁性体層17a,17bの焼成後の厚みを5μmとした。また、磁性体層17となるべきセラミックグリーンシートの作製において、フェライト粉末と樹脂ビーズとを6:4の割合で混合した。以上の条件により得られた第4の実施例に係る電子部品10の磁性体層17は、35.0%の空隙率を有していた。また、磁性体層16は、0.1%の空隙率を有していた。
The
次に、電子部品10が奏する効果をより明確にするために、以下に示す実験を行った。より詳細には、第1の実施例ないし第4の実施例に係る電子部品10をそれぞれ、100000個ずつ作製した。また、比較例に係る電子部品として、第1の実施例ないし第4の実施例に係る電子部品10の磁性体層17が磁性体層16に置換された電子部品を作製した。より詳細には、チップサイズが0.6mm×0.3mm×0.3mmであり、ターン数が19.5ターンであり、全ての層が磁性体層16からなる電子部品を100000個作製した。そして、第1の実施例ないし第4の実施例に係る電子部品10及び比較例に係る電子部品に対して露出不良の判定を行って、露出不良率を計測した。また、これらの電子部品の外部電極と積層体との固着力を測定した。更に、バレル加工において、積層体の角が所定の曲率を有するのに必要な時間を計測した。以下に示す表1は、実験結果を示した表である。
Next, in order to clarify the effect of the
表1に示す実験結果より、磁性体層17の空隙率を3.0%以上35.0%以下とすることにより、比較例に係る電子部品に比べて、第1の実施例ないし第4の実施例に係る電子部品10の方が、露出不良率が低下していることが理解できる。これは、以下に説明するように、第1の実施例ないし第4の実施例に係る電子部品10では、比較例に係る電子部品に比べて、外観選別の判定精度が向上したことを意味している。より詳細には、比較例に係る電子部品では、露出不良と判定された電子部品の中には、露出不良が発生していないにもかかわらず誤判定により露出不良と判定されていた電子部品も含まれていたと考えられる。これに対して、第1の実施例ないし第4の実施例に係る電子部品10では、露出不良率が低下している。これは、電子部品10の露出不良の判定では、従来、露出不良と誤判定されていた電子部品が、露出不良ではないと正確に判定されるようになったことを意味している。
From the experimental results shown in Table 1, by setting the porosity of the
また、表1に示す実験結果よれば、第1の実施例ないし第4の実施例に係る電子部品10では、比較例に係る電子部品に比べて、外部電極の固着力が向上していることが理解できる。同様に、表1に示す実験結果によれば、第1の実施例ないし第4の実施例に係る電子部品10では、比較例に係る電子部品に比べて、バレル加工に必要な時間も短縮化されていることが理解できる。
In addition, according to the experimental results shown in Table 1, the
(その他の実施形態)
なお、電子部品10では、磁性体層17a,17bの厚みは、5μmであるとしたが、該磁性体層17a,17bの厚みはこれに限らない。磁性体層17a,17bの厚みは、少なくとも5μm以上であればよい。
(Other embodiments)
In the
また、磁性体層17は、積層体12のz軸方向の両端において1枚ずつ積層されているが、磁性体層17は、積層体12のz軸方向の両端において複数枚積層されていてもよい。すなわち、電子部品10では、積層体12においてz軸方向の両端に位置する面から少なくとも5μmまでの範囲内が、空隙率が3.0%以上35.0%以下の磁性体層17により構成されていれば、磁性体層17の枚数は何枚であってもよい。
Further, the
また、磁性体層17は、積層体12のz軸方向の両端において複数層積層される場合であっても、磁性体層17が積層されている領域内には、コイル電極18が設けられていないことが好ましい。磁性体層17は、ポーラス状であるので、磁性体層16に比べて、低い透磁率を有している。故に、磁性体層17が積層されている領域内にコイル電極18が設けられると、コイルLのインダクタンスが低下してしまうからである。
In addition, even when a plurality of
また、電子部品10は、シート積層法により作製されているが、該電子部品10の製造方法はこれに限らない。電子部品10は、例えば、転写法や印刷法によって作製されてもよい。
Moreover, although the
L コイル
10 電子部品
12 積層体
14a,14b 外部電極
16a〜16h,17a,17b 磁性体層
18a〜18g コイル電極
Claims (5)
前記絶縁層と共に積層されコイルを構成している複数の内部電極と、
を備え、
前記積層体の積層方向において、両端に位置する面から少なくとも5μmまでの範囲内は、空隙率が3.0%以上35.0%以下であるポーラス状の前記絶縁層により構成されていること、
を特徴とする電子部品。 A laminate formed by laminating a plurality of insulating layers;
A plurality of internal electrodes laminated with the insulating layer to form a coil;
With
In the stacking direction of the stacked body, the range from the surface located at both ends to at least 5 μm is constituted by the porous insulating layer having a porosity of 3.0% or more and 35.0% or less,
Electronic parts characterized by
を特徴とする請求項1に記載の電子部品。 Among the insulating layers constituting the laminate, the insulating layer that is not porous has a porosity of 0% or more and 0.5% or less,
The electronic component according to claim 1.
を特徴とする請求項1又は請求項2のいずれかに記載の電子部品。 The internal electrode is not provided in the region where the porous insulating layer is laminated,
The electronic component according to claim 1, wherein:
焼成後の空隙率が3.0%以上35.0%以下であるポーラス状の層となるように、前記第1の絶縁層よりも荒い粒径を有する原料からなる第2の絶縁層を作製する工程と、
前記第1の絶縁層とコイルを構成する内部電極とを積層する工程と、
前記第1の絶縁層よりも積層方向の上側及び下側に、焼成後の積層方向の厚みが5μm以上となるように前記第2の絶縁層を積層する工程と、
前記第1の絶縁層、前記第2の絶縁層及び前記内部電極からなる積層体を焼成する工程と、
を備えること、
を特徴とする電子部品の製造方法。 Producing a first insulating layer;
A second insulating layer made of a raw material having a grain size coarser than that of the first insulating layer is prepared so that a porous layer having a porosity of 3.0% or more and 35.0% or less after firing is formed. And the process of
Laminating the first insulating layer and the internal electrode constituting the coil;
Laminating the second insulating layer on the upper side and the lower side in the laminating direction from the first insulating layer so that the thickness in the laminating direction after firing is 5 μm or more;
Firing a laminate comprising the first insulating layer, the second insulating layer, and the internal electrode;
Providing
A method of manufacturing an electronic component characterized by the above.
焼成後の空隙率が3.0%以上35.0%以下であるポーラス状の層となるように、樹脂ビーズが混合された原料からなる第2の絶縁層を作製する工程と、
複数の第1の絶縁層とコイルを構成する内部電極とを積層する工程と、
前記第1の絶縁層よりも積層方向の上側及び下側に、焼成後の積層方向の厚みが5μm以上となるように、前記第2の絶縁層を積層する工程と、
前記第1の絶縁層、前記第2の絶縁層及び前記内部電極からなる積層体を焼成する工程と、
を備えること、
を特徴とする電子部品の製造方法。 Producing a first insulating layer;
Producing a second insulating layer made of a raw material mixed with resin beads so that a porous layer having a porosity after firing of 3.0% or more and 35.0% or less;
Laminating a plurality of first insulating layers and internal electrodes constituting a coil;
Laminating the second insulating layer on the upper side and the lower side of the laminating direction from the first insulating layer so that the thickness in the laminating direction after firing is 5 μm or more;
Firing a laminate comprising the first insulating layer, the second insulating layer, and the internal electrode;
Providing
A method of manufacturing an electronic component characterized by the above.
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