JP2009273037A - Sensor apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a sensor apparatus for improving a dynamic range. <P>SOLUTION: A detection circuit 3 includes: a first voltage/current converter 4 which outputs a current corresponding to the magnitude of a sensor output from a sensor 2; an integrator 5 for integrating the output of the voltage/current converter 4; an AD converter 6 which quantizes an output of the integrator 5 and outputs a result as a digital value; a signal processor 7 which processes the output of the AD converter 6 and generates an output signal for a sensor apparatus 1; a DA converter 8 for converting the digital signal into an analog signal; and a second voltage/current converter 9 which causes a current corresponding to the magnitude of an output of the DA converter 8 to flow. The detection circuit is configured to feed back the output of the AD converter 6 by the DA converter 8 and the second voltage/current converter 9. The DA converter 8 receives a carry flag, which is generated when an input at the AD converter 6 exceeds a predetermined value, drives the voltage/current converter 9 and extracts a current from the integrator 5. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、物理量あるいは化学量を検出して電圧信号を出力するセンサ装置に関するものである。   The present invention relates to a sensor device that detects a physical quantity or a chemical quantity and outputs a voltage signal.

従来から、物理量あるいは化学量を電気量に変換するセンサ部と、センサ部の出力を検出する検出回路とを備えたセンサ装置が知られている。   Conventionally, a sensor device including a sensor unit that converts a physical quantity or a chemical quantity into an electric quantity and a detection circuit that detects an output of the sensor unit is known.

この種のセンサ装置に用いられるセンサ部としては、前記電気量の変化に応じた電流値の変化を出力する所謂電流検出型のものと、前記電気量の変化に応じた電圧値の変化を出力する所謂電圧検出型のものとがある。   As a sensor unit used in this type of sensor device, a so-called current detection type that outputs a change in current value according to the change in the amount of electricity and a change in voltage value according to the change in the amount of electricity are output. There is a so-called voltage detection type.

電流検出型のセンサ部と共に用いられる検出回路は、センサ部から出力される電荷を蓄積するコンデンサを具備し、所定の信号読出期間に充電される前記コンデンサの両端電圧を出力電圧として出力するものが一般的である。   A detection circuit used together with a current detection type sensor unit includes a capacitor that accumulates electric charges output from the sensor unit, and outputs a voltage across the capacitor that is charged during a predetermined signal readout period as an output voltage. It is common.

一方、電圧検出型のセンサ部と共に用いられる検出回路においても、電流検出型の場合と同様の構成の検出回路を用いることが考えられる。ただし、実際には電圧検出型のセンサ部は内部抵抗を有しているため、コンデンサと内部抵抗とで決まる時定数が影響し、信号読出期間においてセンサ出力の変化をコンデンサの両端電圧が追従できない場合がある。この場合、信号読出期間の終了時点でのコンデンサの両端電圧の大きさはセンサ部の内部抵抗の抵抗値に依存するため、内部抵抗の抵抗値のばらつきに起因して、センサ出力とセンサ装置から取り出される出力電圧との間に誤差を生じ、センサ出力の検出精度が低下する可能性がある。   On the other hand, in the detection circuit used together with the voltage detection type sensor unit, it is conceivable to use a detection circuit having the same configuration as that of the current detection type. However, since the voltage detection type sensor unit actually has an internal resistance, the time constant determined by the capacitor and the internal resistance is affected, and the voltage across the capacitor cannot follow the change in sensor output during the signal readout period. There is a case. In this case, since the magnitude of the voltage across the capacitor at the end of the signal readout period depends on the resistance value of the internal resistance of the sensor unit, the sensor output and sensor device There is a possibility that an error may occur between the output voltage and the detection accuracy of the sensor output.

これに対し、本出願人は、電圧検出型のセンサ部と共に用いられる検出回路の入力段に、入力電圧の大きさに相当する電流を出力する電圧電流変換器を用いることで、上記問題を解決することを提案している。すなわち、センサ部の出力する電圧を電圧電流変換器の入力とし、電圧電流変換器から出力される電流によってコンデンサを充電する構成とすることにより、コンデンサの両端間に、センサ部の出力に応じた出力電圧を生じさせることができる。この構成では、電圧電流変換器は、電圧を入力とするものであって高い入力インピーダンスを有しているから、センサ部の出力でコンデンサを直接充電する場合のようにセンサ装置から取り出される出力電圧の大きさがセンサ部の内部抵抗の抵抗値に依存することはなく、センサ出力を精度よく検出することが可能である。   In contrast, the present applicant solves the above problem by using a voltage-current converter that outputs a current corresponding to the magnitude of the input voltage at the input stage of the detection circuit used together with the voltage detection type sensor unit. Propose to do. In other words, the voltage output from the sensor unit is input to the voltage-current converter, and the capacitor is charged by the current output from the voltage-current converter. An output voltage can be generated. In this configuration, the voltage-to-current converter has a high input impedance with voltage input, so that the output voltage taken from the sensor device as in the case of directly charging the capacitor with the output of the sensor unit. The sensor output does not depend on the resistance value of the internal resistance of the sensor unit, and the sensor output can be detected with high accuracy.

さらに、コンデンサの両端に発生するアナログの電圧信号を、量子化器によって量子化し、デジタル値として取り出すことも考えられる（たとえば特許文献１，２参照）。
特許３０４８２６３号公報 特開平６−３１８８７３号公報 Furthermore, an analog voltage signal generated at both ends of the capacitor may be quantized by a quantizer and taken out as a digital value (see, for example, Patent Documents 1 and 2).
Japanese Patent No. 30428263 JP-A-6-318873

ところで、入力段に電圧電流変換器を用いた検出回路では、コンデンサが充電される信号読出期間を長くすることでＳＮ比の向上を図ることが可能であるが、コンデンサは電圧電流変換器の電源電圧によって充電されるものであるから、前記信号読出期間を長くすると、コンデンサの両端電圧が前記電源電圧で飽和して、実際のセンサ出力とコンデンサの両端電圧との間にずれが生じる可能性がある。すなわち、コンデンサの両端電圧のダイナミックレンジは電圧電流変換器の電源電圧によって制限されることとなり、この制限があるために、センサ装置から取り出される出力のダイナミックレンジを向上させることができないという問題がある。   By the way, in the detection circuit using the voltage-current converter in the input stage, it is possible to improve the SN ratio by extending the signal readout period in which the capacitor is charged. If the signal readout period is lengthened, there is a possibility that the voltage across the capacitor is saturated with the power supply voltage and a deviation occurs between the actual sensor output and the voltage across the capacitor. is there. That is, the dynamic range of the voltage across the capacitor is limited by the power supply voltage of the voltage-current converter, and there is a problem that the dynamic range of the output extracted from the sensor device cannot be improved due to this limitation. .

本発明は上記事由に鑑みて為されたものであって、ダイナミックレンジを向上させることができるセンサ装置を提供することを目的とする。   The present invention has been made in view of the above reasons, and an object thereof is to provide a sensor device capable of improving the dynamic range.

請求項１の発明は、物理量あるいは化学量を電圧値に変換する電圧検出型のセンサ部の出力を、所定の信号読出期間に読み出して増幅する検出回路を備え、検出回路が、流入電荷量と流出電荷量との差分に応じた電圧を出力する積分器と、センサ部の出力に相当する電流を積分器に出力する第１の電圧電流変換器と、積分器の出力電圧を量子化するとともに積分器の出力電圧が既定値を超えるとキャリーフラグを立てる量子化器と、量子化器のキャリーフラグを受けて電流を流すことで積分器から電荷を引き抜く第２の電圧電流変換器と、量子化器の出力に信号読出期間内に第２の電圧電流変換器により引き抜かれた電荷量に相当する量子化器の出力を加算して出力信号とする信号処理部とを有することを特徴とする。   The invention of claim 1 includes a detection circuit that reads and amplifies an output of a voltage detection type sensor unit that converts a physical quantity or a chemical quantity into a voltage value during a predetermined signal readout period, and the detection circuit includes an inflow charge amount and An integrator that outputs a voltage corresponding to the difference from the amount of outflow charge, a first voltage-current converter that outputs a current corresponding to the output of the sensor unit to the integrator, and an output voltage of the integrator is quantized A quantizer that sets a carry flag when the output voltage of the integrator exceeds a predetermined value, a second voltage-current converter that draws a charge from the integrator by receiving a current in response to the carry flag of the quantizer, and a quantum And a signal processing unit that adds the output of the quantizer corresponding to the amount of charge extracted by the second voltage-current converter within the signal readout period to the output of the quantizer to generate an output signal. .

この構成によれば、積分器の出力電圧が既定値を超えると量子化器においてキャリーフラグが発生し、当該キャリーフラグを受けた第２の電圧電流変換器が積分器から電荷を引き抜くことで積分器の出力電圧が引き下げられるので、積分器の出力が飽和することを回避できる。また、信号処理部は、量子化器の出力に信号読出期間内に第２の電圧電流変換器により引き抜かれた電荷量に相当する量子化器の出力を加算して出力信号とするので、第２の電圧電流変換器によって積分器の出力電圧が引き下げられても、信号処理部からは前記引き下げ分を加味した出力信号を取り出すことができる。したがって、センサ装置から取り出される出力信号のダイナミックレンジを向上させることができる。   According to this configuration, when the output voltage of the integrator exceeds a predetermined value, a carry flag is generated in the quantizer, and the second voltage-current converter that has received the carry flag extracts the charge from the integrator and integrates it. Since the output voltage of the integrator is lowered, saturation of the output of the integrator can be avoided. Further, the signal processing unit adds the output of the quantizer corresponding to the amount of charge extracted by the second voltage-current converter within the signal readout period to the output of the quantizer, so that an output signal is obtained. Even if the output voltage of the integrator is lowered by the voltage-current converter 2, an output signal can be taken out from the signal processing unit in consideration of the reduced amount. Therefore, the dynamic range of the output signal extracted from the sensor device can be improved.

請求項２の発明は、請求項１の発明において、前記積分器が両端電圧が出力電圧として取り出されるコンデンサを有し、前記第１の電圧電流変換器が、所定のバイアス電流を供給するバイアス電流源と、バイアス電流源に接続され前記コンデンサに充電電流を流すカレントミラーとを有し、前記第２の電圧電流変換器が、所定のバイアス電流を供給するバイアス電流源と、バイアス電流源に接続され前記コンデンサの放電電流を流すカレントミラーとを有することを特徴とする。   According to a second aspect of the present invention, in the first aspect of the present invention, the integrator has a capacitor from which a voltage at both ends is taken out as an output voltage, and the first voltage-current converter supplies a bias current for supplying a predetermined bias current. And a second current mirror for supplying a predetermined bias current and a bias current source connected to the bias current source. And a current mirror for flowing the discharge current of the capacitor.

この構成によれば、カレントミラーを用いた比較的簡単な回路構成で、ダイナミックレンジの向上を図ることができる。   According to this configuration, the dynamic range can be improved with a relatively simple circuit configuration using a current mirror.

請求項３の発明は、請求項２の発明において、前記第１の電圧電流変換器と前記第２の電圧電流変換器とが、前記カレントミラーを共用することを特徴とする。   According to a third aspect of the present invention, in the second aspect of the present invention, the first voltage-current converter and the second voltage-current converter share the current mirror.

この構成によれば、カレントミラーを共用したことにより部品点数の削減を図ることができ、小型化につながるという利点がある。   According to this configuration, since the current mirror is shared, the number of parts can be reduced, and there is an advantage that the size can be reduced.

請求項４の発明は、請求項３の発明において、前記第１の電圧電流変換器と前記第２の電圧電流変換器とが、前記バイアス電流源を共用することを特徴とする。   According to a fourth aspect of the present invention, in the third aspect of the present invention, the first voltage-current converter and the second voltage-current converter share the bias current source.

この構成によれば、バイアス電流源を共用したことにより部品点数の削減を図ることができ、小型化につながるという利点がある。また、第１の電圧電流変換器と第２の電圧電流変換器との間で、バイアス電流のばらつきが生じることを回避できるという利点もある。   According to this configuration, since the bias current source is shared, the number of parts can be reduced, and there is an advantage that the size can be reduced. In addition, there is an advantage that it is possible to avoid variation in bias current between the first voltage-current converter and the second voltage-current converter.

請求項５の発明は、請求項１の発明において、前記第２の電圧電流変換器が、定電流を供給する電流源と、前記積分器と電流源との間に挿入されオン時に積分器から前記定電流を引き抜く経路を形成するスイッチング素子とを有することを特徴とする。   According to a fifth aspect of the present invention, in the first aspect of the present invention, the second voltage-current converter is inserted between a current source that supplies a constant current and the integrator and the current source, and is turned on from the integrator when turned on. And a switching element that forms a path for extracting the constant current.

この構成によれば、キャリーフラグにより第２の電圧電流変換器を動作させるためにＤＡ変換器が不要であるから、ＤＡ変換器を設ける場合に比べて部品点数の削減を図ることができ、小型化につながる。   According to this configuration, since the DA converter is not required to operate the second voltage-current converter by the carry flag, the number of parts can be reduced as compared with the case where the DA converter is provided. Leading to

本発明は、センサ装置から取り出される出力信号のダイナミックレンジを向上させることができるという利点がある。   The present invention has an advantage that the dynamic range of an output signal extracted from the sensor device can be improved.

（実施形態１）
本実施形態のセンサ装置１は、図１に示すように物理量あるいは化学量を電気量に変換するセンサ部２と、センサ部２の出力を所定の信号読出期間Ｔｓに読出して増幅し出力する検出回路３とを具備している。本実施形態ではセンサ部２の一例として、赤外線を吸収することによる温度上昇に応じて電気量を変化させる赤外線センサであって、焦電素子やサーモパイルのように、前記電気量の変化に応じた電圧値の変化を出力する所謂電圧検出型のものを用いる。 (Embodiment 1)
As shown in FIG. 1, the sensor device 1 of the present embodiment includes a sensor unit 2 that converts a physical quantity or a chemical quantity into an electric quantity, and a detection that reads and amplifies the output of the sensor unit 2 during a predetermined signal readout period Ts. Circuit 3. In the present embodiment, an example of the sensor unit 2 is an infrared sensor that changes the amount of electricity in response to a temperature increase due to absorption of infrared rays, such as a pyroelectric element or a thermopile. A so-called voltage detection type that outputs a change in voltage value is used.

ここで、センサ部２の出力にはセット信号φＳ（図３参照）にて駆動されるスイッチング素子（図示せず）が挿入されており、当該スイッチング素子がオンのときのみセンサ部２の出力（以下、センサ出力という）を取り出すことができる。つまり、セット信号φＳのパルス幅が信号読出期間Ｔｓの長さに相当する。   Here, a switching element (not shown) driven by a set signal φS (see FIG. 3) is inserted in the output of the sensor unit 2, and the output of the sensor unit 2 (only when the switching element is on) (Hereinafter referred to as sensor output). That is, the pulse width of the set signal φS corresponds to the length of the signal reading period Ts.

検出回路３は、図１に示すようにセンサ部２のセンサ出力の大きさに応じた電流Ｉｏを出力する第１の電圧電流変換器４と、電圧電流変換器４の出力を積分する積分器５と、積分器５の出力を量子化しデジタル値として出力するＡＤ変換器（量子化器）６と、ＡＤ変換器６の出力を処理しセンサ装置１としての出力信号を生成する信号処理部７とを有する。さらに検出回路３は、ＡＤ変換器６の出力と積分器５の入力端との間に、デジタル信号をアナログ信号に変換するＤＡ変換器８と、ＤＡ変換器８の出力の大きさに応じた電流Ｉｆｂを出力する第２の電圧電流変換器９とを有し、ＡＤ変換器６の出力がフィードバックされる構成を採用している。電圧電流変換器４としては、一般的にｇｍ素子あるいはＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ）と呼ばれるものを用いる。   As shown in FIG. 1, the detection circuit 3 includes a first voltage-current converter 4 that outputs a current Io corresponding to the magnitude of the sensor output of the sensor unit 2, and an integrator that integrates the output of the voltage-current converter 4. 5, an AD converter (quantizer) 6 that quantizes the output of the integrator 5 and outputs it as a digital value, and a signal processing unit 7 that processes the output of the AD converter 6 and generates an output signal as the sensor device 1. And have. Further, the detection circuit 3 has a DA converter 8 for converting a digital signal into an analog signal between the output of the AD converter 6 and the input terminal of the integrator 5, and the magnitude of the output of the DA converter 8. The second voltage-current converter 9 that outputs the current Ifb is provided, and the configuration in which the output of the AD converter 6 is fed back is adopted. As the voltage-current converter 4, a gm element or a so-called OTA (Operational Transducer Amplifier) is generally used.

積分器５は、図２に示すように、電圧電流変換器４の出力端と基準電位点（たとえば回路グランド）との間に接続されたコンデンサＣ１を具備している。ここで、コンデンサＣ１の両端電圧Ｖｃが積分器５の出力として取り出される。なお、コンデンサＣ１と並列に図示しないスイッチング素子が設けられ、信号読出期間Ｔｓが経過するごとに当該スイッチング素子がオンすることでコンデンサＣ１の両端電圧Ｖｃを初期値Ｖｃｏｍにリセットするように構成される。   As shown in FIG. 2, the integrator 5 includes a capacitor C1 connected between the output terminal of the voltage-current converter 4 and a reference potential point (for example, circuit ground). Here, the voltage Vc across the capacitor C1 is taken out as the output of the integrator 5. A switching element (not shown) is provided in parallel with the capacitor C1, and is configured to reset the voltage Vc across the capacitor C1 to the initial value Vcom by turning on the switching element every time the signal readout period Ts elapses. .

第１の電圧電流変換器４は、図２に示すように、センサ部２の出力に接続される第１の入力端Ｔ４１と、基準電圧が印加される第２の入力端Ｔ４２とを具備し、第１および第２の両入力端Ｔ４１，Ｔ４２間に生じた電圧差に相当する大きさの電流を出力端Ｔ４３から出力する。   As shown in FIG. 2, the first voltage-current converter 4 includes a first input terminal T41 connected to the output of the sensor unit 2 and a second input terminal T42 to which a reference voltage is applied. A current having a magnitude corresponding to the voltage difference generated between the first and second input terminals T41 and T42 is output from the output terminal T43.

具体的には、第１入力端Ｔ４１と第２入力端Ｔ４２には、ＰチャネルＭＯＳＦＥＴからなるトランジスタＱ４１，Ｑ４２の各ゲートがそれぞれ接続される。両トランジスタＱ４１，Ｑ４２には直流電圧ＶＤＤが印加されており、両トランジスタＱ４１，Ｑ４２はソース電位が等しくなるようにそれぞれのソースを共通のバイアス用トランジスタＱ４０に接続している。バイアス用トランジスタＱ４０は、ゲートに印加されるバイアス電圧Ｖｂの大きさに従ってバイアス電流を流すバイアス電流源として機能する。これにより、各トランジスタＱ４１，Ｑ４２に流れるドレイン電流は、それぞれのゲート電圧の大きさ、つまりセンサ部２から入力端Ｔ４１への入力の大きさ、入力端Ｔ４２に印加される基準電圧Ｖｒｅｆの大きさに従って決定され、バイアス用トランジスタＱ４０を通して供給される電流が第１および第２の入力端Ｔ４１，Ｔ４２への入力の比に応じて各トランジスタＱ４１，Ｑ４２に分配されることになる。 Specifically, the gates of transistors Q41 and Q42 made of P-channel MOSFETs are connected to the first input terminal T41 and the second input terminal T42, respectively. A DC voltage V DD is applied to both transistors Q41 and Q42, and both transistors Q41 and Q42 have their sources connected to a common biasing transistor Q40 so that their source potentials are equal. The bias transistor Q40 functions as a bias current source for supplying a bias current according to the magnitude of the bias voltage Vb applied to the gate. As a result, the drain current flowing through each of the transistors Q41 and Q42 is the magnitude of the respective gate voltage, that is, the magnitude of the input from the sensor unit 2 to the input terminal T41, and the magnitude of the reference voltage Vref applied to the input terminal T42. The current supplied through the biasing transistor Q40 is distributed to the transistors Q41 and Q42 in accordance with the ratio of the inputs to the first and second input terminals T41 and T42.

トランジスタＱ４１のドレインは、第１のカレントミラーＭ４１の入力側となるトランジスタＱ４３を通して接地され、トランジスタＱ４２のドレインは、第２のカレントミラーＭ４２の入力側となるトランジスタＱ４４を通して接地される。具体的には、各トランジスタＱ４３，Ｑ４４はいずれもＮチャネルＭＯＳＦＥＴからなり、ドレインおよびゲートを各トランジスタＱ４１，Ｑ４２のドレインにそれぞれ接続する形で、トランジスタＱ４１，Ｑ４２のソース−ドレインと直列にドレイン−ソースを接続している。これにより、各トランジスタＱ４１，Ｑ４２に流れるドレイン電流はそれぞれ各トランジスタＱ４３，Ｑ４４のドレイン電流となる。   The drain of the transistor Q41 is grounded through the transistor Q43 that is the input side of the first current mirror M41, and the drain of the transistor Q42 is grounded through the transistor Q44 that is the input side of the second current mirror M42. Specifically, each of the transistors Q43 and Q44 is an N-channel MOSFET, and the drain and gate are connected to the drains of the transistors Q41 and Q42, respectively. The source is connected. As a result, the drain currents flowing through the transistors Q41 and Q42 become the drain currents of the transistors Q43 and Q44, respectively.

トランジスタＱ４３を入力側とした第１のカレントミラーＭ４１の出力側のトランジスタＱ４５は、ＮチャネルＭＯＳＦＥＴからなり、ゲートおよびソースがトランジスタＱ４３のゲートおよびソースにそれぞれ接続され、トランジスタＱ４４を入力側とした第２のカレントミラーＭ４２の出力側のトランジスタＱ４６は、ＮチャネルＭＯＳＦＥＴからなり、ゲートおよびソースがトランジスタＱ４４のゲートおよびソースにそれぞれ接続されている。これにより、各トランジスタＱ４３，Ｑ４４のドレイン電流と同じ大きさのドレイン電流がそれぞれ対応する各トランジスタＱ４５，Ｑ４６に流れることになる。   The transistor Q45 on the output side of the first current mirror M41 having the transistor Q43 as the input side is composed of an N-channel MOSFET, the gate and source are connected to the gate and source of the transistor Q43, respectively, and the transistor Q44 is the input side. The transistor Q46 on the output side of the second current mirror M42 is composed of an N-channel MOSFET, and the gate and source thereof are connected to the gate and source of the transistor Q44, respectively. As a result, a drain current having the same magnitude as the drain currents of the transistors Q43 and Q44 flows to the corresponding transistors Q45 and Q46, respectively.

トランジスタＱ４５のドレインはトランジスタＱ４７に接続されている。また、トランジスタＱ４６のドレインはトランジスタＱ４８に接続されている。トランジスタＱ４７，Ｑ４８はそれぞれＰチャネルＭＯＳＦＥＴからなり、トランジスタＱ４７を入力側、トランジスタＱ４８を出力側とする第３のカレントミラーＭ４３を形成している。すなわち、トランジスタＱ４７のゲートおよびソースはトランジスタＱ４８のゲートおよびソースにそれぞれ接続されている。各トランジスタＱ４７，Ｑ４８は、ドレインがそれぞれトランジスタＱ４５，Ｑ４６のドレインに接続される。ここで、トランジスタＱ４７は、ドレインおよびゲートをトランジスタＱ４５のドレインに接続しており、トランジスタＱ４７のソース−ドレインとトランジスタＱ４５のドレイン−ソースとの直列回路、およびトランジスタＱ４８のソース−ドレインとトランジスタＱ４６のドレイン−ソースとの直列回路には、それぞれ直流電圧ＶＤＤが印加される。 The drain of the transistor Q45 is connected to the transistor Q47. The drain of the transistor Q46 is connected to the transistor Q48. The transistors Q47 and Q48 are each composed of a P-channel MOSFET, and form a third current mirror M43 having the transistor Q47 as an input side and the transistor Q48 as an output side. That is, the gate and source of transistor Q47 are connected to the gate and source of transistor Q48, respectively. The drains of the transistors Q47 and Q48 are connected to the drains of the transistors Q45 and Q46, respectively. Here, the transistor Q47 has a drain and a gate connected to the drain of the transistor Q45, a series circuit of a source-drain of the transistor Q47 and a drain-source of the transistor Q45, and a source-drain of the transistor Q48 and the transistor Q46. A DC voltage V DD is applied to each drain-source series circuit.

そして、上記構成の電圧電流変換器４は、トランジスタＱ４８とトランジスタＱ４６との間に、コンデンサＣ１に接続される出力端Ｔ４３を設定している。   In the voltage-current converter 4 having the above configuration, the output terminal T43 connected to the capacitor C1 is set between the transistor Q48 and the transistor Q46.

上述した構成によれば、トランジスタＱ４１のドレイン電流は、第１および第３のカレントミラーＭ４１，Ｍ４３によって、トランジスタＱ４８のドレイン電流の大きさを決定し、トランジスタＱ４２のドレイン電流は、第２のカレントミラーＭ４２によってトランジスタＱ４６のドレイン電流の大きさを決定する。これにより、トランジスタＱ４８は、第１の入力端Ｔ４１への入力電圧に応じた大きさの電流を出力端Ｔ４３に流し、トランジスタＱ４６は、第２の入力端Ｔ４２への入力電圧に応じた大きさの電流を出力端Ｔ４３から引き抜くように機能する。すなわち、電圧電流変換器４は、第１の入力端Ｔ４１への入力電圧（つまりセンサ部２のセンサ出力）と第２の入力端Ｔ４２への入力電圧（つまり基準電圧）との差分を電流に変換し、この電流を出力端Ｔ４３から出力する。   According to the above-described configuration, the drain current of the transistor Q41 determines the magnitude of the drain current of the transistor Q48 by the first and third current mirrors M41 and M43, and the drain current of the transistor Q42 is the second current mirror. The magnitude of the drain current of the transistor Q46 is determined by the mirror M42. Thereby, the transistor Q48 causes a current having a magnitude corresponding to the input voltage to the first input terminal T41 to flow to the output terminal T43, and the transistor Q46 has a magnitude corresponding to the input voltage to the second input terminal T42. Functions to be drawn from the output terminal T43. That is, the voltage-current converter 4 converts the difference between the input voltage to the first input terminal T41 (that is, the sensor output of the sensor unit 2) and the input voltage to the second input terminal T42 (that is, the reference voltage) into a current. This current is converted and output from the output terminal T43.

第２の電圧電流変換器９においても、第１の電圧電流変換器４と同様の構成を採用しており、第２の電圧電流変換器９の各入力端Ｔ９１，Ｔ９２、出力端Ｔ９３、各トランジスタＱ９０〜Ｑ９８は、それぞれ第１の電圧電流変換器４の各入力端Ｔ４１，Ｔ４２、出力端Ｔ４３、各トランジスタＱ４０〜Ｑ４８に相当する。ここで、第２の電圧電流変換器９における第２の入力端Ｔ９２はＤＡ変換器８の出力に接続され、第１の入力端Ｔ９１には基準電圧が印加される。   The second voltage-current converter 9 also employs the same configuration as that of the first voltage-current converter 4, and each input terminal T91, T92, output terminal T93, The transistors Q90 to Q98 correspond to the input terminals T41 and T42, the output terminal T43, and the transistors Q40 to Q48 of the first voltage-current converter 4, respectively. Here, the second input terminal T92 of the second voltage-current converter 9 is connected to the output of the DA converter 8, and a reference voltage is applied to the first input terminal T91.

電圧電流変換器４の出力端Ｔ４３並びに電圧電流変換器９の出力端Ｔ９３は、いずれもコンデンサＣ１に接続される。しかして、電圧電流変換器４においてセンサ部２の出力電圧に応じて発生した電流Ｉｏは、出力端Ｔ４３からコンデンサＣ１に流入してコンデンサＣ１を充電し、コンデンサＣ１の両端電圧Ｖｃを増加させる。一方、電圧電流変換器９においてＤＡ変換器８の出力電圧に応じて発生した電流Ｉｆｂは、出力端Ｔ９３を通してコンデンサＣ１から引き抜かれることとなる。要するに、各出力端Ｔ４３，Ｔ９３とコンデンサＣ１との間を接続する経路は、第１の電圧電流変換器４の出力電流Ｉｏから第２の電圧電流変換器９の出力電流Ｉｏを減算することによりコンデンサＣ１に蓄積された電荷を引き抜く減算器１０として機能する。   Both the output terminal T43 of the voltage-current converter 4 and the output terminal T93 of the voltage-current converter 9 are connected to the capacitor C1. Therefore, the current Io generated according to the output voltage of the sensor unit 2 in the voltage-current converter 4 flows into the capacitor C1 from the output terminal T43, charges the capacitor C1, and increases the voltage Vc across the capacitor C1. On the other hand, the current Ifb generated according to the output voltage of the DA converter 8 in the voltage-current converter 9 is extracted from the capacitor C1 through the output terminal T93. In short, the path connecting the output terminals T43 and T93 and the capacitor C1 is obtained by subtracting the output current Io of the second voltage-current converter 9 from the output current Io of the first voltage-current converter 4. It functions as a subtracter 10 for extracting the electric charge accumulated in the capacitor C1.

ここにおいて、基準電圧は赤外線を受光していない状態でのセンサ部２の出力と同じ大きさに設定される。つまり、センサ部２の出力と基準電圧との差分は、赤外線を受光したことによるセンサ部２の出力変化に相当し、言い換えればセンサ部２での赤外線受光量に相当する。したがって、コンデンサＣ１の両端電圧Ｖｃにおける初期値Ｖｃｏｍからの上昇分は、信号読出期間Ｔｓにおけるセンサ部２のセンサ出力の積分値を反映することとなり、言い換えれば信号読出期間Ｔｓにおけるセンサ部２での赤外線受光量の累積値に相当する。   Here, the reference voltage is set to the same magnitude as the output of the sensor unit 2 in a state where infrared rays are not received. That is, the difference between the output of the sensor unit 2 and the reference voltage corresponds to a change in the output of the sensor unit 2 due to the reception of infrared light, in other words, the amount of infrared light received by the sensor unit 2. Therefore, the increase from the initial value Vcom in the voltage Vc across the capacitor C1 reflects the integrated value of the sensor output of the sensor unit 2 in the signal readout period Ts, in other words, in the sensor unit 2 in the signal readout period Ts. This corresponds to the cumulative value of the amount of received infrared light.

ところで、ＡＤ変換器６は、外部から与えられるリファレンス電圧Ｖｒｅｆの大きさに応じてアナログ信号の入力範囲（ここでは「Ｖｒｅｆ−」〜「Ｖｒｅｆ＋」とする）を規定しており、前記入力範囲外の振幅を持つアナログ信号が入力されるとデジタル出力が飽和する。本実施形態では、前記入力範囲の上限（Ｖｒｅｆ＋）が電圧電流変換器４の電源電圧である直流電圧ＶＤＤに比べて小さく設定される。さらに、このＡＤ変換器６においては、前記入力範囲外のアナログ信号が入力されてデジタル出力が飽和した場合、キャリーフラグが立つ構成を採用している。 Incidentally, the AD converter 6 defines an input range of analog signals (here, “Vref−” to “Vref +”) according to the magnitude of the reference voltage Vref given from the outside, and is outside the input range. When an analog signal having an amplitude of is input, the digital output is saturated. In the present embodiment, the upper limit (Vref +) of the input range is set smaller than the DC voltage V DD that is the power supply voltage of the voltage-current converter 4. Further, the AD converter 6 employs a configuration in which a carry flag is set when an analog signal outside the input range is input and the digital output is saturated.

ＡＤ変換器６がアナログ信号（ここではコンデンサＣ１の両端電圧Ｖｃ）のサンプリングを行うサンプリング周期は、少なくとも前記アナログ信号の周波数よりも高く設定されている。つまり、ＡＤ変換器６は、１回の信号読出期間Ｔｓ内に複数回サンプリングを行うこととなる。このＡＤ変換器６は、サンプリングしたアナログ信号を既定の閾値と比較することにより量子化（ここでは１０ビット精度とする）を行い、その結果をデジタル値として出力する。   The sampling period at which the AD converter 6 samples the analog signal (here, the voltage Vc across the capacitor C1) is set to be higher than at least the frequency of the analog signal. That is, the AD converter 6 performs sampling a plurality of times within one signal readout period Ts. The AD converter 6 performs quantization (here, 10-bit precision) by comparing the sampled analog signal with a predetermined threshold value, and outputs the result as a digital value.

信号処理部７は、ＡＤ変換器６から出力される前記キャリーフラグに相当する信号を積分するデジタル積分器７ａと、ＡＤ変換器６から出力されるデジタル値に前記デジタル積分器７ａの出力を合成するデジタル加算器７ｂとを具備している。デジタル積分器７ａは、キャリーフラグを受けた回数に相当する２ビットのデジタル値を出力するものであって、信号読出期間Ｔｓが経過するごとに出力がリセットされる。デジタル加算器７ｂは、ＡＤ変換器６から得られた１０ビットのデジタル値を下位１０ビットとし、デジタル積分器７ａから得られた２ビットのデジタル値を上位２ビットとするビット合成（論理和演算）を行い、１２ビットのデジタル値を出力する。   The signal processing unit 7 integrates a digital integrator 7 a that integrates a signal corresponding to the carry flag output from the AD converter 6, and combines the output of the digital integrator 7 a with the digital value output from the AD converter 6. And a digital adder 7b. The digital integrator 7a outputs a 2-bit digital value corresponding to the number of times the carry flag is received, and the output is reset every time the signal reading period Ts elapses. The digital adder 7b has a bit composition (logical sum operation) in which the 10-bit digital value obtained from the AD converter 6 is the lower 10 bits and the 2-bit digital value obtained from the digital integrator 7a is the upper 2 bits. ) To output a 12-bit digital value.

ＤＡ変換器８は、キャリーフラグの値に応じたアナログ信号（電圧信号）を出力するものであって、ここでは、キャリーフラグを受けたときに、コンデンサＣ１の両端電圧Ｖｃを「Ｖｒｅｆ＋」から「Ｖｒｅｆ−」に引き下げる為の電荷量をコンデンサＣ１から引き抜くことができる大きさの出力電流Ｉｏが第２の電圧電流変換器９で生じるように、アナログ出力の大きさが設定されている。   The DA converter 8 outputs an analog signal (voltage signal) according to the value of the carry flag. Here, when the carry flag is received, the voltage Vc across the capacitor C1 is changed from “Vref +” to “Vref +”. The magnitude of the analog output is set so that the second voltage-current converter 9 generates an output current Io that is large enough to draw the amount of charge for pulling down to “Vref−” from the capacitor C1.

次に、以上説明した構成のセンサ装置の動作について、図３のタイミングチャートを参照して説明する。なお、図３では、信号読出期間Ｔｓにおいてセンサ部２から一定のセンサ出力があるものとし、本実施形態の構成を採用した場合におけるコンデンサＣ１の両端電圧Ｖｃの他、比較のために、本実施形態の構成から上記ＤＡ変換器８および第２の電圧電流変換器９を省略した比較例を採用した場合のコンデンサＣ１の両端電圧Ｖｃ’を示す。   Next, the operation of the sensor device having the above-described configuration will be described with reference to the timing chart of FIG. In FIG. 3, it is assumed that there is a constant sensor output from the sensor unit 2 in the signal readout period Ts. In addition to the voltage Vc across the capacitor C1 when the configuration of this embodiment is adopted, the present embodiment is used for comparison. The both-ends voltage Vc 'of the capacitor | condenser C1 at the time of employ | adopting the comparative example which abbreviate | omitted the said DA converter 8 and the 2nd voltage-current converter 9 from the structure of a form is shown.

まず、比較例においては、信号読出期間Ｔｓにセンサ出力を受けた電圧電流変換器４からの電流により、コンデンサＣ１が充電されコンデンサＣ１の両端電圧Ｖｃ’は初期値Ｖｃｏｍから時間経過に伴って上昇する。ここで、センサ出力が一定であるから、コンデンサＣ１の両端電圧Ｖｃ’は本来なら図３に２点鎖線で示すように信号読出期間Ｔｓの終了時点まで上昇し続けるはずであるが、実際には、コンデンサＣ１の両端電圧Ｖｃ’は電圧電流変換器４の電源電圧である直流電圧ＶＤＤに達した時点で飽和することとなる。したがって、この比較例では、信号読出期間Ｔｓの終了時点でのコンデンサＣ１の両端電圧Ｖｃ’はセンサ出力を正確に反映しておらず、ＡＤ変換器６から出力されるデジタル信号もセンサ出力を正確に反映していないものとなる。 First, in the comparative example, the capacitor C1 is charged by the current from the voltage-current converter 4 that has received the sensor output during the signal readout period Ts, and the voltage Vc ′ across the capacitor C1 increases from the initial value Vcom over time. To do. Here, since the sensor output is constant, the voltage Vc ′ across the capacitor C1 should normally continue to rise until the end of the signal readout period Ts as shown by a two-dot chain line in FIG. The voltage Vc ′ across the capacitor C1 is saturated when the DC voltage V DD that is the power supply voltage of the voltage-current converter 4 is reached. Therefore, in this comparative example, the voltage Vc ′ across the capacitor C1 at the end of the signal readout period Ts does not accurately reflect the sensor output, and the digital signal output from the AD converter 6 also accurately outputs the sensor output. It will not be reflected in.

これに対して、本実施形態の構成によれば、信号読出期間Ｔｓにセンサ出力を受けた電圧電流変換器４からの電流により、コンデンサＣ１が充電されコンデンサＣ１の両端電圧Ｖｃは初期値Ｖｃｏｍから時間経過に伴って上昇する。ここで、ＡＤ変換器６の入力範囲の上限（Ｖｒｅｆ＋）は電圧電流変換器４の電源電圧である直流電圧ＶＤＤより小さく設定されているから、コンデンサＣ１の両端電圧Ｖｃは、直流電圧ＶＤＤより先にＡＤ変換器６の入力範囲の上限（Ｖｒｅｆ＋）に達する。 On the other hand, according to the configuration of the present embodiment, the capacitor C1 is charged by the current from the voltage-current converter 4 that has received the sensor output during the signal readout period Ts, and the voltage Vc across the capacitor C1 is from the initial value Vcom. It rises with time. Here, since the upper limit (Vref +) of the input range of the AD converter 6 is set to be smaller than the DC voltage V DD that is the power supply voltage of the voltage-current converter 4, the voltage Vc across the capacitor C1 is the DC voltage V DD. The upper limit (Vref +) of the input range of the AD converter 6 is reached earlier.

コンデンサＣ１の両端電圧Ｖｃが、ＡＤ変換器６の入力範囲の上限（Ｖｒｅｆ＋）に達すると、ＡＤ変換器６からキャリーフラグが出力され、当該キャリーフラグを受けたＤＡ変換器８の出力により電圧電流変換器９が動作して、減算器１０によりコンデンサＣ１から電荷の引き抜きが行われる。その結果、コンデンサＣ１の両端電圧Ｖｃが図３のようにＡＤ変換器６の入力範囲の下限（Ｖｒｅｆ−）にまで引き下げられることとなる。その後、センサ出力を受けた電圧電流変換器４からの電流により、コンデンサＣ１の両端電圧Ｖｃは再び時間経過に伴って上昇する。しかして、コンデンサＣ１の両端電圧Ｖｃは、電圧電流変換器４の電源電圧（直流電圧ＶＤＤ）に達して飽和することはなく、結果的に、信号読出期間Ｔｓの終了時点までコンデンサＣ１の両端電圧Ｖｃにはセンサ出力が反映されることとなる。 When the voltage Vc across the capacitor C1 reaches the upper limit (Vref +) of the input range of the AD converter 6, a carry flag is output from the AD converter 6, and the voltage current is output by the output of the DA converter 8 that has received the carry flag. The converter 9 operates, and the subtractor 10 extracts charges from the capacitor C1. As a result, the voltage Vc across the capacitor C1 is lowered to the lower limit (Vref−) of the input range of the AD converter 6 as shown in FIG. Thereafter, the voltage Vc across the capacitor C1 rises again with time due to the current from the voltage-current converter 4 receiving the sensor output. Thus, the voltage Vc across the capacitor C1 does not reach the power supply voltage (DC voltage V DD ) of the voltage-current converter 4 and saturate, and as a result, the voltage across the capacitor C1 is not reached until the end of the signal reading period Ts. The sensor output is reflected in the voltage Vc.

また、キャリーフラグが出力された回数はデジタル積分器７ａでカウントされ、デジタル加算器７ｂにおいてＡＤ変換器６の出力にデジタル積分器７ａの出力が合成されるので、信号処理部７の出力としては、ＡＤ変換器６の出力の上位に前記キャリーフラグが出力された回数を付加した１２ビットのデジタル値を取り出すことができる。すなわち、キャリーフラグが出力されると電圧電流変換器９の出力電流ＩｆｂによりコンデンサＣ１の両端電圧Ｖｃが引き下げられるものの、信号処理部７の出力においては、桁上がりの処理が為されることとなるから、出力電流ＩｆｂによるコンデンサＣ１の両端電圧Ｖｃの引き下げの前後で連続的に変化する（図３の例では時間経過に伴い線形的に増加する）こととなる。言い換えれば、信号処理部７では、ＡＤ変換器６の出力に、信号読出期間Ｔｓ内に減算器１０により引き抜かれた電荷量に相当するＡＤ変換器６の出力を加算したものを出力信号とする。   The number of times the carry flag is output is counted by the digital integrator 7a, and the output of the digital integrator 7a is combined with the output of the AD converter 6 in the digital adder 7b. Thus, a 12-bit digital value obtained by adding the number of times the carry flag has been output to the higher order of the output of the AD converter 6 can be extracted. That is, when the carry flag is output, the voltage Vc across the capacitor C1 is lowered by the output current Ifb of the voltage-current converter 9, but the carry processing is performed at the output of the signal processing unit 7. Therefore, it continuously changes before and after the voltage Vc across the capacitor C1 is lowered by the output current Ifb (in the example of FIG. 3, it increases linearly with time). In other words, in the signal processing unit 7, the output signal is obtained by adding the output of the AD converter 6 to the output of the AD converter 6 and the output of the AD converter 6 corresponding to the amount of charge extracted by the subtractor 10 within the signal reading period Ts. .

以上説明したように、本実施形態の構成では、コンデンサＣ１の両端電圧Ｖｃは飽和する前に電圧電流変換器９の出力電流Ｉｏによって引き下げられ、その都度、信号処理部７の出力において桁上がりの処理が為されるから、コンデンサＣ１の両端電圧Ｖｃのダイナミックレンジに関わらず、センサ装置１から取り出される出力（信号処理部７の出力）のダイナミックレンジを向上させることができる。なお、ここではデジタル積分器７ａの出力を２ビットとしてあるから、１回の信号読出期間Ｔｓにおいて最大４回までコンデンサＣ１の両端電圧Ｖｃの引き下げを行うことができる。   As described above, in the configuration of this embodiment, the voltage Vc across the capacitor C1 is lowered by the output current Io of the voltage-current converter 9 before being saturated, and each time there is a carry at the output of the signal processing unit 7 Since the processing is performed, the dynamic range of the output (the output of the signal processing unit 7) extracted from the sensor device 1 can be improved regardless of the dynamic range of the voltage Vc across the capacitor C1. Since the output of the digital integrator 7a is 2 bits here, the voltage Vc across the capacitor C1 can be lowered up to 4 times in one signal readout period Ts.

また、本実施形態では、上述のようにコンデンサＣ１の両端電圧Ｖｃが飽和することがないため、信号読出期間Ｔｓを十分に長くしてセンサ装置１のＳＮ比の向上を図ることができる。すなわち、信号読出期間Ｔｓが長くなるほど、センサ出力に相当する電圧電流変換器４の出力電流ＩｏによってコンデンサＣ１を充電する時間が長くなるため、コンデンサＣ１の両端電圧Ｖｃに含まれる信号成分（センサ出力）の比率が高くなる。   Further, in the present embodiment, since the voltage Vc across the capacitor C1 does not saturate as described above, the signal readout period Ts can be made sufficiently long to improve the SN ratio of the sensor device 1. That is, as the signal readout period Ts becomes longer, the time for charging the capacitor C1 by the output current Io of the voltage-current converter 4 corresponding to the sensor output becomes longer, so the signal component (sensor output included in the voltage Vc across the capacitor C1). ) Ratio increases.

なお、電圧電流変換器４，９の具体構成としては、図２に示すものに限らず、たとえば出力段をカスコード化したカスコード形オペアンプ（たとえば図４に示すフォールデッドカスコード形オペアンプや、図５に示すテレスコピックカスコード形オペアンプなど）を採用することができる。これらのカスコード形オペアンプを採用すれば、電圧電流変換器４，９の出力インピーダンスを高くすることができる。ここに、図４や図５では、第１の電圧電流変換器４を例示しているが、第２の電圧電流変換器９においても同構成を適用可能である。   The specific configuration of the voltage-current converters 4 and 9 is not limited to that shown in FIG. 2, but for example, a cascode operational amplifier in which the output stage is cascoded (for example, a folded cascode operational amplifier shown in FIG. The telescopic cascode operational amplifier shown) can be employed. If these cascode operational amplifiers are employed, the output impedance of the voltage-current converters 4 and 9 can be increased. Here, although the first voltage-current converter 4 is illustrated in FIGS. 4 and 5, the same configuration can be applied to the second voltage-current converter 9.

（実施形態２）
本実施形態のセンサ装置１は、図６に示すように第１の電圧電流変換器４に設けられているトランジスタＱ４７，Ｑ４８からなる第３のカレントミラーＭ４３を、第２の電圧電流変換器９の第３のカレントミラーに兼用した点が実施形態１における図２の構成と相違する。 (Embodiment 2)
As shown in FIG. 6, the sensor device 1 of the present embodiment includes a third current mirror M43 including transistors Q47 and Q48 provided in the first voltage-current converter 4 and a second voltage-current converter 9. The third current mirror is different from the configuration of FIG. 2 in the first embodiment.

すなわち、本実施形態では、第２の電圧電流変換器９におけるトランジスタＱ９７，Ｑ９８を省略し、トランジスタＱ４７，Ｑ４８に対してトランジスタＱ９５，Ｑ９６をそれぞれ直列接続してある。ここで、各トランジスタＱ９５，Ｑ９６はトランジスタＱ４５，Ｑ４６とそれぞれ並列に接続され、トランジスタＱ４６，Ｑ９６の並列回路とトランジスタＱ４８との接続点に出力端Ｔ４３が設定される。この出力端Ｔ４３は、第１および第２の両電圧電流変換器４，９の出力端並びに減算器１０としての機能を兼ねるものであり、当該出力端Ｔ４３からは、電圧電流変換器４の出力電流Ｉｏから電圧電流変換器９の出力電流Ｉｆｂを減算した電流が出力されることとなる。   That is, in this embodiment, the transistors Q97 and Q98 in the second voltage-current converter 9 are omitted, and the transistors Q95 and Q96 are connected in series to the transistors Q47 and Q48, respectively. Here, the transistors Q95 and Q96 are connected in parallel with the transistors Q45 and Q46, respectively, and an output terminal T43 is set at a connection point between the parallel circuit of the transistors Q46 and Q96 and the transistor Q48. The output terminal T43 also functions as the output terminals of both the first and second voltage / current converters 4 and 9 and the subtractor 10. The output terminal T43 outputs the output of the voltage / current converter 4. A current obtained by subtracting the output current Ifb of the voltage-current converter 9 from the current Io is output.

以上説明した構成によれば、検出回路３の部品点数の削減を図ることができ、回路規模を縮小できるという利点がある。また、積分器５から電圧電流変換器４，９を見たときのインピーダンス（つまり電圧電流変換器４，９の出力インピーダンス）は、図２の構成ではトランジスタＱ４６，Ｑ４８，Ｑ９６，Ｑ９８の合成インピーダンスで決まるのに対して、図６の構成ではトランジスタＱ４６，Ｑ４８，Ｑ９６の合成インピーダンスで決まるので、図２の構成に比較して電圧電流変換器４，９の出力インピーダンスが高くなり、電圧電流変換器４，９の出力インピーダンスと積分器５の容量成分とで決まる時定数を大きくでき、電圧電流変換器４のカットオフ周波数を低周波側にシフトしやすくなる。電圧電流変換器４のカットオフ周波数を低周波側にシフトすれば、電圧電流変換器４を通過する高周波ノイズを低減することができるので、結果的に、熱雑音やフリッカノイズの低減につながる。   According to the configuration described above, there is an advantage that the number of parts of the detection circuit 3 can be reduced and the circuit scale can be reduced. The impedance when the voltage-current converters 4 and 9 are viewed from the integrator 5 (that is, the output impedance of the voltage-current converters 4 and 9) is the combined impedance of the transistors Q46, Q48, Q96 and Q98 in the configuration of FIG. 6 is determined by the combined impedance of the transistors Q46, Q48 and Q96, the output impedance of the voltage / current converters 4 and 9 is higher than that of the configuration of FIG. The time constant determined by the output impedance of the capacitors 4 and 9 and the capacitance component of the integrator 5 can be increased, and the cut-off frequency of the voltage-current converter 4 can be easily shifted to the low frequency side. If the cut-off frequency of the voltage-current converter 4 is shifted to the low frequency side, high-frequency noise passing through the voltage-current converter 4 can be reduced. As a result, thermal noise and flicker noise are reduced.

その他の構成および機能は実施形態１と同様である。   Other configurations and functions are the same as those of the first embodiment.

（実施形態３）
本実施形態のセンサ装置１は、図７に示すように第１の電圧電流変換器４に設けられているトランジスタＱ４３，Ｑ４５からなる第１のカレントミラーＭ４１、およびトランジスタＱ４４，Ｑ４６からなる第２のカレントミラーＭ４２を、第２の電圧電流変換器９の第１および第２のカレントミラーに兼用した点が実施形態２における図２の構成と相違する。 (Embodiment 3)
As shown in FIG. 7, the sensor device 1 of the present embodiment includes a first current mirror M41 including transistors Q43 and Q45 provided in the first voltage-current converter 4, and a second current including transistors Q44 and Q46. The point that the current mirror M42 is also used as the first and second current mirrors of the second voltage-current converter 9 is different from the configuration of FIG.

すなわち、本実施形態では、第２の電圧電流変換器９におけるトランジスタＱ９３〜Ｑ９６を省略し、トランジスタＱ４３，Ｑ４４に対してトランジスタＱ９１，Ｑ９２をそれぞれ直列接続してある。ここで、トランジスタＱ４６とトランジスタＱ４８との接続点に出力端Ｔ４３が設定される。   That is, in this embodiment, the transistors Q93 to Q96 in the second voltage-current converter 9 are omitted, and the transistors Q91 and Q92 are connected in series to the transistors Q43 and Q44, respectively. Here, the output terminal T43 is set at the connection point between the transistor Q46 and the transistor Q48.

この構成によれば、検出回路３の部品点数の更なる削減を図ることができ、回路規模を縮小できるという利点がある。また、電圧電流変換器４，９の出力インピーダンスは、図６の構成ではトランジスタＱ４６，Ｑ４８，Ｑ９６の合成インピーダンスで決まるのに対して、図７の構成ではトランジスタＱ４６，Ｑ４８の合成インピーダンスで決まるので、図６の構成に比較して電圧電流変換器４，９の出力インピーダンスがさらに高くなる。そのため、熱雑音やフリッカノイズの更なる低減を図ることができる。   According to this configuration, there is an advantage that the number of parts of the detection circuit 3 can be further reduced and the circuit scale can be reduced. The output impedance of the voltage / current converters 4 and 9 is determined by the combined impedance of the transistors Q46, Q48, and Q96 in the configuration of FIG. 6, but is determined by the combined impedance of the transistors Q46 and Q48 in the configuration of FIG. As compared with the configuration of FIG. 6, the output impedance of the voltage-current converters 4 and 9 is further increased. Therefore, it is possible to further reduce thermal noise and flicker noise.

また、本実施形態の他の構成例として、図８に示すように第１の電圧電流変換器４と第２の電圧電流変換器９とで、バイアス電流源として機能するバイアス用トランジスタＱ４０を共用することも考えられる。すなわち、図８の例では、第２の電圧電流変換器９におけるトランジスタＱ９０を省略し、トランジスタＱ４０に対してトランジスタＱ９１，Ｑ９２をそれぞれ直列接続してある。ここで、各トランジスタＱ９１，Ｑ９２はトランジスタＱ４１，Ｑ４２とそれぞれ並列に接続される。   As another configuration example of the present embodiment, as shown in FIG. 8, the first voltage-current converter 4 and the second voltage-current converter 9 share a bias transistor Q40 that functions as a bias current source. It is also possible to do. That is, in the example of FIG. 8, the transistor Q90 in the second voltage-current converter 9 is omitted, and transistors Q91 and Q92 are connected in series to the transistor Q40. Here, the transistors Q91 and Q92 are connected in parallel with the transistors Q41 and Q42, respectively.

この構成では、部品の共用により検出回路３の部品点数の削減を図るとともに、バイアス電流源を共用したことで第１の電圧電流変換器４と第２の電圧電流変換器９との間で、バイアス電流にばらつきが生じることを回避できるという利点がある。   In this configuration, the number of parts of the detection circuit 3 is reduced by sharing the parts, and the bias current source is shared between the first voltage current converter 4 and the second voltage current converter 9. There is an advantage that variation in the bias current can be avoided.

その他の構成および機能は実施形態２と同様である。   Other configurations and functions are the same as those of the second embodiment.

（実施形態４）
本実施形態のセンサ装置１は、第２の電圧電流変換器の構成が実施形態１のセンサ装置１と相違するものである。 (Embodiment 4)
The sensor device 1 of the present embodiment is different from the sensor device 1 of the first embodiment in the configuration of the second voltage-current converter.

本実施形態では、第２の電圧電流変換器９’は、図９に示すようにＡＤ変換器６のキャリーフラグを受けて動作する第１および第２のスイッチング素子ＳＷ１，ＳＷ２を具備しており、前記キャリーフラグが出力されている間に第１のスイッチング素子ＳＷ１がオンし、前記キャリーフラグが出力されていない間に第２のスイッチング素子ＳＷ２がオフするように構成されている。ここに、両スイッチング素子ＳＷ１，ＳＷ２が同時にオンすることがないように、第１のスイッチング素子ＳＷ１に対してはインバータ９ａを介してＡＤ変換器６の出力（キャリーフラグ出力）が接続される。   In the present embodiment, the second voltage-current converter 9 ′ includes first and second switching elements SW1, SW2 that operate in response to the carry flag of the AD converter 6, as shown in FIG. The first switching element SW1 is turned on while the carry flag is output, and the second switching element SW2 is turned off while the carry flag is not output. Here, the output of the AD converter 6 (carry flag output) is connected to the first switching element SW1 via the inverter 9a so that both the switching elements SW1 and SW2 are not turned on simultaneously.

そして、第１のスイッチング素子ＳＷ１と第２のスイッチング素子ＳＷ２との直列回路は、一対の定電流源９ｂ、９ｃと共に電源電圧ＶＤＤ−回路グランド間に接続される。ここで、両スイッチング素子ＳＷ１，ＳＷ２の接続点は、第１の電圧電流変換器４と積分器５との接続点に接続され、第１のスイッチング素子ＳＷ１がオンの期間には、定電流源９ｂを流れる出力電流Ｉｆｂが積分器５に流れ込み、一方、第２のスイッチング素子ＳＷ２がオンの期間には、定電流源９ｃを流れる出力電流Ｉｆｂが積分器５から引き抜かれることとなる。なお、図９では、信号処理部は、ＡＤ変換器６から得られた信号を積分もしくは平滑化するデジタルフィルタ７’を含むものとする。 The series circuit of the first switching element SW1 and the second switching element SW2 is connected between the power supply voltage V DD and the circuit ground together with the pair of constant current sources 9b and 9c. Here, the connection point between the switching elements SW1 and SW2 is connected to the connection point between the first voltage-current converter 4 and the integrator 5, and during the period in which the first switching element SW1 is on, the constant current source The output current Ifb flowing through 9b flows into the integrator 5, while the output current Ifb flowing through the constant current source 9c is drawn from the integrator 5 during the period when the second switching element SW2 is on. In FIG. 9, the signal processing unit includes a digital filter 7 ′ that integrates or smoothes the signal obtained from the AD converter 6.

以上説明した構成のセンサ装置１は、図１０に示すように、実施形態２で説明した図６の構成において、トランジスタＱ９１を第１のスイッチング素子ＳＷ１に置き換え、トランジスタＱ９２を第２のスイッチング素子ＳＷ２に置き換えることで実現することができる。   As shown in FIG. 10, the sensor device 1 having the configuration described above replaces the transistor Q91 with the first switching element SW1 and replaces the transistor Q92 with the second switching element SW2 in the configuration of FIG. 6 described in the second embodiment. It can be realized by replacing with.

しかして、ＡＤ変換器６からキャリーフラグが出力されていない状態では、第１のスイッチング素子ＳＷ１がオン、第２のスイッチング素子ＳＷ２がオフすることで、積分器５には第１の電圧電流変換器４の出力電流Ｉｏに第２の電圧電流変換器９’の出力電流Ｉｆｂを加算した電流が流れ込み、一方、ＡＤ変換器６からキャリーフラグが出力されると、第１のスイッチング素子ＳＷ１がオフ、第２のスイッチング素子ＳＷ２がオンすることで、積分器５からは第１の電圧電流変換器４の出力電流Ｉｏと第２の電圧電流変換器９’の出力電流Ｉｆｂとの差分に相当する電流が引き抜かれることとなる。   Thus, when the carry flag is not output from the AD converter 6, the first switching element SW1 is turned on and the second switching element SW2 is turned off, so that the integrator 5 has the first voltage-current conversion. When the current obtained by adding the output current Ifb of the second voltage-current converter 9 ′ flows to the output current Io of the converter 4 and the carry flag is output from the AD converter 6, the first switching element SW1 is turned off. When the second switching element SW2 is turned on, the integrator 5 corresponds to the difference between the output current Io of the first voltage-current converter 4 and the output current Ifb of the second voltage-current converter 9 ′. The current will be drawn.

上記構成によれば、ＡＤ変換器６の出力するデジタル値をアナログ値へ変換する処理を省略できるので、ＤＡ変換器８が不要に成り、ＤＡ変換器８に起因する雑音や利得ばらつき等の影響をなくすことができる。また、電圧電流変換器９’の入力段を構成するとトランジスタＱ９１，Ｑ９２をスイッチング素子ＳＷ１，ＳＷ２に置き換えることで、トランジスタＱ９１，Ｑ９２のレイアウト上のミスマッチにより生じる電圧電流変換器９’の利得ばらつきを無視することができる。   According to the above configuration, since the process of converting the digital value output from the AD converter 6 into an analog value can be omitted, the DA converter 8 becomes unnecessary, and the influence of noise, gain variation, etc. caused by the DA converter 8 is eliminated. Can be eliminated. When the input stage of the voltage / current converter 9 ′ is configured, the transistors Q91 and Q92 are replaced with the switching elements SW1 and SW2, so that the gain variation of the voltage / current converter 9 ′ caused by the mismatch in the layout of the transistors Q91 and Q92 can be reduced. Can be ignored.

その他の構成および機能は実施形態１と同様である。   Other configurations and functions are the same as those of the first embodiment.

（参考例１）
本参考例のセンサ装置１は、ΔΣ（デルタシグマ）型ＡＤ変換器を用いている点が実施形態１のセンサ装置１と相違する。 (Reference Example 1)
The sensor device 1 of this reference example is different from the sensor device 1 of the first embodiment in that a ΔΣ (delta sigma) AD converter is used.

ΔΣ型ＡＤ変換器３ｂは、本参考例の比較例を示す図１１に示すように積分器５’とＡＤ変換器６と信号処理部（デジタルフィルタ７’）とを備え、さらにＡＤ変換器６の出力がＤＡ変換器８と電圧電流変換器９とで負帰還されるように構成されている。ここに、ＡＤ変換器６のサンプリング周波数は、信号読出期間Ｔｓの長さを決定するセット信号φＳの周波数の１０倍以上に設定されており、したがって、１回の信号読出期間において少なくとも１０回のサンプリング（オーバーサンプリング）が行われる。   The ΔΣ AD converter 3b includes an integrator 5 ′, an AD converter 6, and a signal processing unit (digital filter 7 ′) as shown in FIG. 11 showing a comparative example of this reference example, and further includes an AD converter 6 Is output negatively by the DA converter 8 and the voltage / current converter 9. Here, the sampling frequency of the AD converter 6 is set to 10 times or more the frequency of the set signal φS that determines the length of the signal reading period Ts. Therefore, at least 10 times in one signal reading period. Sampling (oversampling) is performed.

また、ＡＤ変換器６は１ビット精度のデジタル出力を生じるものであって、たとえばコンパレータを用いることができる。信号処理部は、ＡＤ変換器６から得られた信号を積分もしくは平滑化するデジタルフィルタ７’を含むものである。しかして、ＡＤ変換器６からは１ビットのデジタル信号がシリアル出力され、後段の信号処理部（デジタルフィルタ７’）にて積分されることとなる。   The AD converter 6 generates a 1-bit precision digital output, and for example, a comparator can be used. The signal processing unit includes a digital filter 7 ′ that integrates or smoothes the signal obtained from the AD converter 6. Accordingly, a 1-bit digital signal is serially output from the AD converter 6 and integrated by the signal processing unit (digital filter 7 ') at the subsequent stage.

ＤＡ変換器８は、ＡＤ変換器６からのシリアル出力をアナログ値に変換するものであって、前記アナログ値が信号処理部（デジタルフィルタ７’）の出力が飽和するような値となったときに、コンデンサＣ１の両端電圧Ｖｃを引き下げる為の電荷量をコンデンサＣ１から引き抜くことができる大きさの出力電流Ｉｏが第２の電圧電流変換器９で生じるように、アナログ出力の大きさが設定されている。   The DA converter 8 converts the serial output from the AD converter 6 into an analog value, and the analog value becomes a value that saturates the output of the signal processing unit (digital filter 7 ′). In addition, the magnitude of the analog output is set so that the second voltage-current converter 9 generates an output current Io that is large enough to extract the charge amount for reducing the voltage Vc across the capacitor C1 from the capacitor C1. ing.

一方、第１の電圧電流変換器４はコンデンサＣ１を有した積分器５と共に、検出回路３の信号生成部３ａを構成する。この信号生成部３ａは、センサ部２のセンサ出力の大きさに応じた電圧をコンデンサＣ１の両端電圧Ｖｃとして出力する。すなわち、検出回路３には、信号生成部３ａと、当該信号生成部３ａの出力をデジタル値に変換するΔΣ型ＡＤ変換器３ｂとが含まれることとなる。   On the other hand, the first voltage-current converter 4 constitutes a signal generation unit 3a of the detection circuit 3 together with the integrator 5 having the capacitor C1. The signal generation unit 3a outputs a voltage corresponding to the magnitude of the sensor output of the sensor unit 2 as the voltage Vc across the capacitor C1. That is, the detection circuit 3 includes a signal generation unit 3a and a ΔΣ AD converter 3b that converts the output of the signal generation unit 3a into a digital value.

ここで、本参考例では、図１２に示すように、信号生成部３ａの積分器５をΔΣ型ＡＤ変換器３ｂの積分器５’で兼用することにより、部品点数の削減を図った点が図１１の比較例と相違する。   Here, in this reference example, as shown in FIG. 12, the integrator 5 of the signal generation unit 3a is also used as the integrator 5 ′ of the ΔΣ AD converter 3b, thereby reducing the number of parts. It is different from the comparative example of FIG.

本参考例のセンサ装置１の動作について、図１３のタイミングチャートを参照して説明する。なお、図１３では、信号読出期間Ｔｓにおいてセンサ部２から一定のセンサ出力があるものとし、本参考例の構成を採用した場合におけるコンデンサＣ１の両端電圧Ｖｃの他、比較のために、本参考例の構成から上記ＤＡ変換器８および第２の電圧電流変換器９を省略した比較例を採用した場合のコンデンサＣ１の両端電圧Ｖｃ’を示す。また、図１３中の「Ｓ」はサンプリングのタイミングを表している。   The operation of the sensor device 1 of this reference example will be described with reference to the timing chart of FIG. In FIG. 13, it is assumed that there is a constant sensor output from the sensor unit 2 in the signal readout period Ts. In addition to the voltage Vc across the capacitor C1 when the configuration of this reference example is adopted, this reference is also provided for comparison. A voltage Vc ′ across the capacitor C1 when a comparative example in which the DA converter 8 and the second voltage-current converter 9 are omitted from the configuration of the example is shown. In addition, “S” in FIG. 13 represents the sampling timing.

まず、比較例においては、信号読出期間Ｔｓにセンサ出力を受けた電圧電流変換器４からの電流により、コンデンサＣ１が充電されコンデンサＣ１の両端電圧Ｖｃ’は時間経過に伴って上昇する。ここで、センサ出力が一定であるから、コンデンサＣ１の両端電圧Ｖｃ’は本来なら図１３に２点鎖線で示すように信号読出期間Ｔｓの終了時点まで上昇し続けるはずであるが、実際には、コンデンサＣ１の両端電圧Ｖｃ’は電圧電流変換器４の電源電圧である直流電圧ＶＤＤに達した時点で飽和することとなる。したがって、この比較例では、信号読出期間Ｔｓの終了時点でのコンデンサＣ１の両端電圧Ｖｃ’はセンサ出力を正確に反映しておらず、ＡＤ変換器６から出力されるデジタル信号もセンサ出力を正確に反映していないものとなる。 First, in the comparative example, the capacitor C1 is charged by the current from the voltage-current converter 4 that has received the sensor output during the signal readout period Ts, and the voltage Vc ′ across the capacitor C1 rises with time. Here, since the sensor output is constant, the voltage Vc ′ across the capacitor C1 should normally continue to rise until the end of the signal readout period Ts as shown by a two-dot chain line in FIG. The voltage Vc ′ across the capacitor C1 is saturated when the DC voltage V DD that is the power supply voltage of the voltage-current converter 4 is reached. Therefore, in this comparative example, the voltage Vc ′ across the capacitor C1 at the end of the signal readout period Ts does not accurately reflect the sensor output, and the digital signal output from the AD converter 6 also accurately outputs the sensor output. It will not be reflected in.

これに対して、本参考例の構成によれば、サンプリングのタイミングにおいて、コンデンサＣ１の両端電圧ＶｃがＡＤ変換器６にて閾値と比較され、両端電圧Ｖｃが閾値より大きければＡＤ変換器６の出力がＨレベルとなり、両端電圧Ｖｃが閾値より小さければＡＤ変換器６の出力がＬレベルとなる。ＡＤ変換器６の出力がＨレベルの期間には、ＤＡ変換器８および電圧電流変換器９によりコンデンサＣ１から電荷が引き抜かれることで、コンデンサＣ１の両端電圧Ｖｃは低下する。すなわち、ＡＤ変換器６の出力がＤＡ変換器８と電圧電流変換器９とで負帰還されるように構成されているので、コンデンサＣ１の両端電圧Ｖｃは図１３のように電圧電流変換器４の電源電圧（直流電圧ＶＤＤ）に達して飽和することはなく、結果的に、信号読出期間Ｔｓの終了時点までコンデンサＣ１の両端電圧Ｖｃにはセンサ出力が反映されることとなる。 On the other hand, according to the configuration of the present reference example, the voltage Vc across the capacitor C1 is compared with the threshold value by the AD converter 6 at the sampling timing, and if the voltage Vc across the capacitor is greater than the threshold value, the AD converter 6 If the output is H level and the voltage Vc at both ends is smaller than the threshold value, the output of the AD converter 6 becomes L level. During the period when the output of the AD converter 6 is at the H level, the DA converter 8 and the voltage / current converter 9 extract the electric charge from the capacitor C1, so that the voltage Vc across the capacitor C1 decreases. That is, since the output of the AD converter 6 is configured to be negatively fed back by the DA converter 8 and the voltage / current converter 9, the voltage Vc across the capacitor C1 is the voltage / current converter 4 as shown in FIG. The power supply voltage (DC voltage V DD ) is not reached and is saturated, and as a result, the sensor output is reflected on the voltage Vc across the capacitor C1 until the end of the signal reading period Ts.

また、ＡＤ変換器６からのシリアル出力が信号処理部の出力を飽和させるような値となると、第２の電圧電流変換器９によってコンデンサＣ１の両端電圧Ｖｃを引き下げることができ、信号処理部の出力が飽和することも回避できる。   Further, when the serial output from the AD converter 6 becomes a value that saturates the output of the signal processing unit, the voltage Vc across the capacitor C1 can be lowered by the second voltage-current converter 9, and the signal processing unit Saturation of the output can also be avoided.

以上説明した構成によれば、ΔΣ型ＡＤ変換器３ｂがオーバーサンプリングを行うことにより、実施形態１の構成に比べて量子化誤差を小さくできるという利点がある。また、ΔΣ型ＡＤ変換器３ｂの積分器５’を積分器５に兼用したことで、部品点数を削減し、検出回路３全体としての小型化を図ることができるという利点もある。   According to the configuration described above, the ΔΣ AD converter 3b performs oversampling, so that there is an advantage that the quantization error can be reduced as compared with the configuration of the first embodiment. Further, since the integrator 5 ′ of the ΔΣ AD converter 3 b is also used as the integrator 5, there is an advantage that the number of parts can be reduced and the detection circuit 3 as a whole can be downsized.

その他の構成および機能は実施形態１と同様である。   Other configurations and functions are the same as those of the first embodiment.

本発明の実施形態１の構成を示す概略回路図である。It is a schematic circuit diagram which shows the structure of Embodiment 1 of this invention. 同上の要部の構成を示す概略回路図である。It is a schematic circuit diagram which shows the structure of the principal part same as the above. 同上の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example same as the above. 同上の要部の他の構成を示す概略回路図である。It is a schematic circuit diagram which shows the other structure of the principal part same as the above. 同上の要部のさらに他の構成を示す概略回路図である。It is a schematic circuit diagram which shows other structure of the principal part same as the above. 本発明の実施形態２の構成を示す概略回路図である。It is a schematic circuit diagram which shows the structure of Embodiment 2 of this invention. 本発明の実施形態３の構成を示す概略回路図である。It is a schematic circuit diagram which shows the structure of Embodiment 3 of this invention. 同上の要部の他の構成を示す概略回路図である。It is a schematic circuit diagram which shows the other structure of the principal part same as the above. 本発明の実施形態４の構成を示す概略回路図である。It is a schematic circuit diagram which shows the structure of Embodiment 4 of this invention. 同上の要部の構成を示す概略回路図である。It is a schematic circuit diagram which shows the structure of the principal part same as the above. 本発明の参考例１の比較例を示す概略回路図である。It is a schematic circuit diagram which shows the comparative example of the reference example 1 of this invention. 同上の構成を示す概略回路図である。It is a schematic circuit diagram which shows a structure same as the above. 同上の動作例を示すタイミングチャートである。It is a timing chart which shows the operation example same as the above.

符号の説明Explanation of symbols

１ センサ装置
２ センサ部
３ 検出回路
４ 第１の電圧電流変換器
５ 積分器
６ ＡＤ変換器（量子化器）
７ 信号処理部
８ ＤＡ変換器
９ 第２の電圧電流変換器
Ｍ４１〜Ｍ４３，Ｍ９１〜Ｍ９３ カレントミラー
Ｃ１ コンデンサ
ＳＷ１，ＳＷ２ スイッチング素子
Ｔｓ 信号読出期間
DESCRIPTION OF SYMBOLS 1 Sensor apparatus 2 Sensor part 3 Detection circuit 4 1st voltage-current converter 5 Integrator 6 AD converter (quantizer)
7 Signal processor 8 DA converter 9 Second voltage-current converter M41 to M43, M91 to M93 Current mirror C1 Capacitor SW1, SW2 Switching element Ts Signal readout period

Claims (5)

物理量あるいは化学量を電圧値に変換する電圧検出型のセンサ部の出力を、所定の信号読出期間に読み出して増幅する検出回路を備え、検出回路は、流入電荷量と流出電荷量との差分に応じた電圧を出力する積分器と、センサ部の出力に相当する電流を積分器に出力する第１の電圧電流変換器と、積分器の出力電圧を量子化するとともに積分器の出力電圧が既定値を超えるとキャリーフラグを立てる量子化器と、量子化器のキャリーフラグを受けて電流を流すことで積分器から電荷を引き抜く第２の電圧電流変換器と、量子化器の出力に信号読出期間内に第２の電圧電流変換器により引き抜かれた電荷量に相当する量子化器の出力を加算して出力信号とする信号処理部とを有することを特徴とするセンサ装置。   A detection circuit that reads and amplifies an output of a voltage detection type sensor unit that converts a physical quantity or a chemical quantity into a voltage value during a predetermined signal readout period, and the detection circuit calculates a difference between the inflow charge amount and the outflow charge amount. An integrator that outputs the corresponding voltage, a first voltage-current converter that outputs a current corresponding to the output of the sensor unit to the integrator, and the output voltage of the integrator is quantized and the output voltage of the integrator is predetermined. A quantizer that raises a carry flag when the value is exceeded, a second voltage-current converter that draws a charge from the integrator by receiving a current in response to the carry flag of the quantizer, and a signal read to the output of the quantizer A sensor device comprising: a signal processing unit that adds an output of a quantizer corresponding to an amount of charge extracted by a second voltage-current converter within a period to generate an output signal. 前記積分器は両端電圧が出力電圧として取り出されるコンデンサを有し、前記第１の電圧電流変換器は、所定のバイアス電流を供給するバイアス電流源と、バイアス電流源に接続され前記コンデンサに充電電流を流すカレントミラーとを有し、前記第２の電圧電流変換器は、所定のバイアス電流を供給するバイアス電流源と、バイアス電流源に接続され前記コンデンサの放電電流を流すカレントミラーとを有することを特徴とする請求項１記載のセンサ装置。   The integrator has a capacitor from which a voltage at both ends is taken out as an output voltage, and the first voltage-current converter is connected to a bias current source for supplying a predetermined bias current and a charging current to the capacitor. The second voltage-to-current converter has a bias current source that supplies a predetermined bias current, and a current mirror that is connected to the bias current source and flows the discharge current of the capacitor. The sensor device according to claim 1. 前記第１の電圧電流変換器と前記第２の電圧電流変換器とは、前記カレントミラーを共用することを特徴とする請求項２記載のセンサ装置。   The sensor device according to claim 2, wherein the first voltage-current converter and the second voltage-current converter share the current mirror. 前記第１の電圧電流変換器と前記第２の電圧電流変換器とは、前記バイアス電流源を共用することを特徴とする請求項３記載のセンサ装置。   4. The sensor device according to claim 3, wherein the first voltage-current converter and the second voltage-current converter share the bias current source. 前記第２の電圧電流変換器は、定電流を供給する電流源と、前記積分器と電流源との間に挿入されオン時に積分器から前記定電流を引き抜く経路を形成するスイッチング素子とを有することを特徴とする請求項１に記載のセンサ装置。
The second voltage-current converter includes a current source that supplies a constant current, and a switching element that is inserted between the integrator and the current source and that forms a path for extracting the constant current from the integrator when turned on. The sensor device according to claim 1.
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