JP2009262435A - 光書込装置及び画像形成装置 - Google Patents

Abstract

【課題】ＬＥＤヘッドへ画像データを転送する信号線から放射される放射電界ノイズの発生を有効に抑えることができる光書込装置及び画像形成装置を得る。
【解決手段】複数個の発光素子が一方向に列設されて構成された１または複数の発光素子アレイによるLEDヘッド503を備える。LED書込制御回路502は、制御IC401とドライバIC402と、DC-DCレギュレータ403を有する。ドライバIC402からLEDヘッド503のロジック部404へ転送される画像データ信号の電圧スイング幅は、レギュレータ403により低い値に抑えられる。これにより、書込制御回路502とLEDヘッド503のI/Fとの間で発生する放射電界ノイズを低減することが可能となる。
【選択図】図4

Description

本発明は、光書込装置及び画像形成装置に係り、特に、ＬＥＤアレイ等の発光素子アレイを用いた光書込装置及びこの光書き込み装置を備えるプリンタ、デジタル複写機、複合機等の画像形成装置に関する。

Ａ０幅等の大判サイズの用紙へのプリント出力を必要とする広幅機に使用する画像形成装置は、主走査方向に光ビームを走査させるための光学的空間が不要なＬＥＤアレイとセルフォックレンズとにより構成される光書込装置を用いて構成されるのが一般的である。ＬＥＤアレイとセルフォックレンズ等の光学素子とを一体化した、汎用で低価格なＬＥＤヘッドは、多く存在している。しかし、そのほとんどは、Ａ３サイズまでのものとなっている。このため、Ａ０幅の広幅機は、Ａ３サイズのＬＥＤヘッドを３本繋ぎで使用することにより、トータル的に低価格なＡ０幅対応の画像形成装置を実現している。

なお、Ａ０幅対応の画像形成装置に関する従来技術として、例えば、特許文献１等に記載された技術が知られている。
特開２００７−７６２７７号公報

前述した従来技術による幅広機に使用する画像形成装置は、光書込装置として、Ａ３サイズのＬＥＤヘッドを３本使用して構成されるものを使用するのが一般的であるが、クローズアップされる問題点として、ＬＥＤヘッドへの信号線から放射される放射電界ノイズの発生が増大するという点が挙げられる。すなわち、Ａ３サイズのＬＥＤヘッドを３本使用する画像形成装置は、単純にＡ３サイズプリンタの３倍もの放射電界ノイズが発せられることになる。このような放射電界ノイズの発生を抑えるためには、大量のＥＭＩ対策部品を投入しなければならないことになり、そのコストが増大の一途をたどっている。さらに、国内はもとより、北米、欧州等において、放射電界ノイズの規制が極めて強くなってきており、放射電界ノイズの発生を有効かつ安価に抑えることが重要となってきている。

本発明の目的は、前述したような点に鑑み、ＬＥＤヘッドへの信号線から放射される放射電界ノイズの発生を有効に抑えることができる画像形成装置を提供することにある。

前記目的を達成するため本発明の第１の手段は、複数個の発光素子が一方向に列設されて構成された１または複数の発光素子アレイと、発光光を感光体に結像させる結像手段とを備えた光書込装置において、画像データ信号を発光素子アレイ制御部から前記発光素子アレイへ転送する際に、画像データ信号の電圧スイング幅を制御する機構を有することを特徴とする。

また、本発明の第２の手段は、第１の手段において、前記信号電圧スイング幅を制御する機構は、バッファドライバＩＣとＤＣ−ＤＣレギュレータとにより構成され、前記発光素子アレイ制御部に搭載それることを特徴とする。

また、本発明の第３の手段は、第２の手段において、前記発光素子アレイ制御部からの画像データ信号の電圧スイング幅を、前記発光素子アレイの制御系電圧より小さくして、前記画像データ信号の転送を行うことを特徴とする。

また、本発明の第４の手段は、第２または第３の手段において、前記ＤＣ−ＤＣレギュレータとして可変電圧タイプのものを用いて、画像データ信号の電圧スイング幅を調整することを特徴とする。

また、本発明の第５の手段は、第３または第４の手段において、前記画像データ信号を転送するラインにプルアップ抵抗、プルダウン抵抗、ダンピング抵抗が設けられることを特徴とする。

また、本発明の第６の手段は、第２ないし第５の手段のうちいずれか１の手段において、前記発光素子アレイの制御系電源としてＤＣ−ＤＣレギュレータを用い、その電圧レベルを下げることを特徴とする。

また、本発明の第７の手段は、第２ないし第６の手段のうちいずれか１の手段において、前記発光素子アレイ制御部は、画像信号処理部とバッファドライバとにより構成されており、前記画像信号処理部は、信号出力の端子電圧を可変とする機構を有するＩＣであり、その出力端子電圧に電圧可変タイプのＤＣ−ＤＣレギュレータを用いて信号出力の電圧スイング幅を調整することを特徴とする。

また、本発明の第８の手段は、第７の手段において、前記画像信号処理部と前記バッファドライバとの間の信号ラインに、プルアップ抵抗、プルダウン抵抗、ダンピング抵抗が設けられることを特徴とする。

また、本発明の第９の手段は、第２ないし第６の手段のうちいずれか１の手段において、前記バッファドライバは、二電源タイプのレベル変換ＩＣであることを特徴とする。

また、本発明の第１０の手段は、第９の手段において、前記発光素子アレイ制御部は、画像信号処理部と二電源タイプのレベル変換ＩＣとにより構成されており、前記画像信号処理部は、信号出力の端子電圧を可変とする機構を有するＩＣであり、その出力端子電圧に電圧可変タイプのＤＣ−ＤＣレギュレータを用いて信号出力の電圧スイング幅を調整することが可能で、かつ、前記レベル変換ＩＣの入力端子側電源に前記ＤＣ−ＤＣレギュレータの電圧を用いることを特徴とする。

また、本発明の第１１の手段は、第９または第１０の手段において、前記画像信号処理部と前記レベル変換ＩＣとの間の信号ラインに、プルアップ抵抗、プルダウン抵抗、ダンピング抵抗が設けられることを特徴とする。

また、本発明の第１２の手段は、第２ないし第１１の手段のうちいずれか１の手段において、前記ＤＣ−ＤＣレギュレータの出力電圧を監視する機構を有することを特徴とする。

また、本発明の第１３の手段は、画像形成装置を、第１ないし第１２の手段のうちいずれか１の手段による光書込装置を使用して構成することを特徴とする。

本発明によれば、画像形成装置のＬＥＤヘッドへの信号線から放射される放射電界ノイズの発生を有効かつ安価に抑えることが可能となる。

以下、本発明による光書込装置及び画像形成装置の実施形態を図面により詳細に説明する。

図１は本発明の一実施形態による光書込装置を備える画像形成装置を含む複写機の機能構成の概要を示すブロック図、図２は本発明の一実施形態による光書込装置を備える画像形成装置を含む複写機の装置構成の概略を示す図である。

図１に示す複写機は、原稿を読み取る読取手段としての原稿読取部１００、読み取られた原稿情報を記憶する記憶手段としての画像情報記憶部３００、記憶された情報を転写紙に複写するための書込部５００、一連のプロセスを実行制御するシステム制御装置３０２、このシステム制御装置３０２にキー入力を行う操作手段としての操作部４００等を備えて構成されている。

次に、図２及び図１を参照して原稿読取部１００の構成を説明する。オペレータが原稿を挿入口１１０から挿入すると、原稿は、ローラ１の回転に応じて密着センサ２と白色ローラ３との間を搬送される。搬送中の原稿には、密着センサ２に取り付いているＬＥＤにより光が照射され、その反射光は、密着センサ２に結像されて原稿画像情報が読み取られる。図１のセンサ１０１上に結像した原稿画像は、電気信号に変換され、このアナログ画像信号は、画像増幅回路１０２で増幅される。Ａ／Ｄ変換回路１０３は、画像増幅回路１０２で増幅されたアナログ画像信号を画素毎の多値デジタル画像信号に変換する。変換されたデジタル画像信号は、同期制御回路１０６から出力されるクロックに同期して出力されシェーデング補正回路１０４により、光量ムラ、コンタクトガラスの汚れ、センサの感度ムラ等による歪が補正される。この補正されたデジタル画像情報は、画像処理回路１０５によりデジタル記録画像情報に変換された後、画像情報記憶部３００内の画像メモリ部３０１に書き込まれる。

次に、画像メモリ部３０１に書き込まれた画像信号を転写紙に形成するための一連のプロセスを制御しているシステム制御装置３０２と書込部５００との構成について説明する。

システム制御装置３０２は、複写機の装置全体の制御を行う機能を有しており、読取制御回路１０７、同期制御回路１０６、画像メモリ部３０１、書込部５００内のＬＥＤ書込制御回路５０２での画像データの転送制御を行うと共に、駆動制御回路５０４により、スキャナ駆動装置１０８、プリンタ駆動装置５０５を介してモ−タ等を駆動させ読み取り原稿及び転写紙の搬送を円滑に制御させている。書込部５００は、画像メモリ部３０１から同期信号クロックに同期して転送された画像信号をＬＥＤ書込制御回路５０２で１画素単位にビット変換し、複数個のＬＥＤ等の発光素子が一方向に列設された発光素子アレイにより構成されるＬＥＤヘッド（以下、ＬＰＨともいう）５０３＿１〜５０３＿３により赤外光に変換して出力させる。

次に、図２を参照して記録紙に画像が記録されるまでのプロセスについて説明する。

図２において、帯電装置４は、感光体ドラム５を１２００Ｖに一様に帯電させるグリッド付きのスコロトロンチャージャと呼ばれる帯電装置である。発光素子アレイユニット（ＬＥＤヘッド）６は、ＬＥＤをアレー状に並べ、ＳＬＡ（セルフォックレンズアレー）を介して感光体ドラム５に光を照射る。このＬＥＤヘッド６は、図１のＬＰＨ５０３に相当する。感光体ドラム５は、デジタル画像情報に基づいたＬＥＤ光が照射されると光導電現象で感光体表面の電荷が感光体ドラム５のアースに流れて消滅する。ここで、原稿濃度の淡い部分は、ＬＥＤを発光させないようにし、原稿濃度の濃い部分は、ＬＥＤを発光させる。これにより感光体ドラム５のＬＥＤ光の被照射部には、画像の濃淡に対応した静電潜像が形成される。この静電潜像は、現像ユニット７によって現像される。

現像ユニット７内のトナーは、撹拌により負に帯電されており、バイアス電圧として７００Ｖが印加されているためＬＥＤ光照射部分だけにトナーが付着する。一方、転写紙は、３つの給紙台及び手差しから選択され、レジストローラ８により所定のタイミングで感光体ドラム５の下部を通過し、このときに転写チャージャ９によりトナー像が記録紙上に転写される。次に、記録紙は、感光体ドラム５から分離チャージャ１０により分離されて搬送タンク１１により搬送されて定着ユニット１２に送られ、この定着ユニット１２でトナーが記録紙に定着される。トナーが定着された記録紙は、排紙ローラ１３または１３、１４により機外の前後に送られて排紙される。

次に、図１に示す画像メモリ部３０１から書込部５００への画像信号の流れについて説明する。

画像信号は、画像メモリ部３０１から偶数画素（ＥＶＥＮ）、奇数画素（ＯＤＤ）の２値画像データが同時に転送速度１６ＭＨｚでＬＥＤ書込制御回路５０２に送られる。２画素パラレルで送られてきた画像信号は、ＬＥＤ書込制御回路５０２の内部で一旦１ラインに合成された後、３分割されてＬＥＤヘッド５０３＿１、５０３＿２、５０３＿３に割り当てられ、４画素が同時にＬＥＤヘッドに転送される。

図３はＬＥＤ書込制御回路５０２の構成を示すブロック図であり、次に、ＬＥＤ書込制御回路５０２を構成する各機能部について説明する。

・画像データ入力部５１２
２値画像信号の偶数画素（ＥＶＥＮ）、奇数画素（ＯＤＤ）及びタイミング信号は、画像データメモリ部３０１から図示しない低電圧作動信号素子ＬＶＤＳドライバーを使用しパラレルからシリアルに変換されて、ＬＥＤ書込制御回路５０２に１６ＭＨｚで送られてくる。ＬＥＤ書込制御回路５０２では、ＬＶＤＳレシーバにより構成される画像データ入力部５１２が、画像データメモリ部３０１から送られてくるシリアル信号を受け取って、受け取ったシリアル信号をパラレル信号に変換し、ＰＫＤＥ、ＰＫＤＯ、ＣＬＫＡ、ＬＳＹＮＣ＿Ｎ、ＬＧＡＴＥ＿Ｎ、ＦＧＡＴＥＩＰＵ＿Ｎの各信号として書き込み制御ＩＣ５１０に入力する。

・画像データＲＡＭ部１ ５５０＿１〜５５０＿６
書き込み制御ＩＣ５１０から２画素単位で出力されたＤＥＯ［１：０］データは、ＣＬＫＡに同期しながら１ラインずつＳＲＡＭ１から順に格納される。そして、ＳＲＡＭ１〜３までの３ライン分のデータが格納され、４ライン目をＳＲＡＭ４に転送している間に、他のＳＲＡＭ５、６、１、２、３のデータをアドレス順に読み出して書き込み制御ＩＣ５１０へ転送する。書き込み制御ＩＣ５１０は、転送されたデータのうち、ＳＲＡＭ１の１ライン目のデータに注目し、そのデータを取り巻く主・副のデータと比較し２値から４値へコード化して次段へ転送する。さらに、２ライン目のデータの処理は、５ライン目をＳＲＡＭ５に転送している間に、ＳＲＡＭ６、１、２、３、４のデータを順に読み出して２ライン目の注目データを主・副と比較し２値から４値へコード化して次段へ転送する。

書き込み制御ＩＣは、前述のように、ＳＲＡＭ１〜６を順番にトグルさせて、１ライン分のデータを格納させながら、格納していない他５個のＳＲＡＭをアドレス順に同時に読み出し、注目ラインに対して主・副のマトリクスパターンとして２値から４値へコード化する。

このコード化の時点で、レジスタ設定で記された繋ぎ目部の画素を取り巻く主・副の画素と予め記憶してあるパターンマトリクスとを照合し、入力画素番号とパターンナンバー値とを書き込み制御ＩＣ５１０内部に１ライン毎のパターン値として記憶しておく。

１ラインを３分割してＬＥＤヘッド５０３＿１、５０３＿２、５０３＿３に割り当てられられた画像データの繋ぎ目の画素は、ＬＥＤヘッド５０３−２の決められた画素番号を、ＬＥＤヘッド５０３−１及び５０３−３のレジスタ設定された画素として、１ラインの入力画像データにおいて、ＬＥＤヘッド５０３−１から順に転送されるので、ＬＥＤヘッド５０３−２の繋ぎ目画素のパターン識別位置は確定できている。

また、コード化で２値から４値に変換しているが、この４値への変換は、別機能で行われる処理であり、４値への変換の制御はしてもしなくても問題はない（但し、以後の説明では、４値コードに変換しているとしている）。

・画像データＲＡＭ部２ ５１４Ａ＿１〜５１４Ａ＿３、５１４Ｂ＿１〜５１４Ｂ＿３
ＩＣ５１０は、その内部で４値にコード化された偶数画素（ＥＶＥＮ ２ビット）、奇数画素（ＯＤＤ ２ビット）の画像信号を、４画素単位にし、ＳＲＡＭＤＩ［７：０］としてＳＲＡＭアドレス信号ＡＤＲＡ［１０：０］及びＡＤＲＢ［１０：０］により、Ａ群のＳＲＡＭ３個（５１４Ａ＿１〜５１４Ａ＿３）、Ｂ群のＳＲＡＭ３個（５１４Ｂ＿１〜５１４Ｂ＿３）に転送速度８ＭＨｚで格納させる。ＬＥＤヘッド５０３＿１〜５０３＿３は、総ｄｏｔ数２３０４０ｄｏｔ（Ａ３幅７６８０ｄｏｔ×３本）で画像信号転送が３分割方式のため、主走査１ライン分の画像信号は、Ａ群のＳＲＡＭ１ ５１４Ａ＿１にＬＥＤヘッド１ ５０３＿１の画像信号が格納され、ＳＲＡＭ２ ５１４Ａ＿２にＬＥＤヘッド２ ５０３＿２の画像信号が格納され、ＳＲＡＭ３ ５１４Ａ＿３にＬＥＤヘッド３ ５０３＿３の画像信号が格納される。

８ＭＨｚでＡ群ＳＲＡＭ３個 ５１４Ａ＿１〜５１４Ａ＿３に順次格納された画像信号は、次の２ライン目に１６ＭＨｚでＡ群ＳＲＡＭ３個（５１４Ａ＿１〜５１４Ａ＿３）から同時に読み出され、再びＩＣ５１０へ入力される。ＩＣ５１０は、入力された画像信号を４画素（２ビト×４画素＝８ビット）から次のアドレスの４画素とラッチさせ、８画素の中から偶数画素４個分を取り出し、画像遅延メモリ部のフィールドメモリ５１５＿１〜５１５＿３に転送速度８ＭＨｚで転送する。このとき、ＬＥＤヘッド５０３−１は、副走査の基準のため遅延動作を行わない。

そして、ＬＥＤヘッド５０３−２への画像信号は、フィールドメモリ５１５−１へ、ＬＥＤヘッド５０３−３への画像信号は、フィールドメモリ５１５−３へ転送される。

画像データＲＡＭ部２のＳＲＡＭ群からの読み出しは、１ライン間に４回行われ、偶数画素分、奇数画素分を２回繰り返しながら、４画素単位に制御されてる。

１ライン目のＳＲＡＭからの読出し制御を行っている間に、次のラインをＢ群のＳＲＡＭ５１４Ｂ＿１〜５１４Ｂ＿３の３個ＳＲＡＭにＡ群の場合と同様に画像信号が格納される。

書き込み制御ＩＣ５１０は、前述のリード、ライト動作をＡ群ＳＲＡＭ３個５１４Ａ＿１〜５１４Ａ＿３ 、Ｂ群ＳＲＡＭ３個５１４Ｂ＿１〜５１４Ｂ＿３をトグル動作させることによりライン間の繋ぎを行う。

・画像データ遅延部５１５＿１〜５１５＿３
・ＬＥＤヘッド２ ５０３＿２の画像信号遅延部５１５＿１、５１５＿２
全体でＡ３幅の印字を行うＬＥＤヘッド５１５＿１〜５１５＿３は、これらの３本を千鳥配置しているため、ＬＥＤヘッド１ ５０３＿１を基準とし、ＬＥＤヘッド２ ５０３＿２が、メカレイアウト上、副走査方向に１７．５ｍｍずらして取り付けられている。

このため、書き込み制御ＩＣ５１０が、Ａ群ＳＲＡＭ３個５１４Ａ＿１〜５１４Ａ＿３、Ｂ群ＳＲＡＭ３個５１４Ｂ＿１〜５１４Ｂ＿３から出力された画像信号を同時に処理し、ＬＥＤヘッド２ ５０３＿２へ転送すると、ＬＥＤヘッド２ ５０３＿２は、ＬＥＤヘッド１ ５０３＿１に対して副走査方向に１７．５ｍｍ（１７．５ｍｍ／４２．３μｍ（６００ｄｐｉの１ｄｏｔ）＝４１６ライン）ずれて印字してしまう。このメカ的なずれを補正するため、１６ＭＨｚでＡ群ＳＲＡＭ２ ５１４Ａ＿２、Ｂ群ＳＲＡＭ２ ５１４Ｂ＿２から出力されたＬＥＤヘッド２ ５０３＿２の画像信号は、４画素単位（２ビット×４画素＝８ビット単位）としてフィールドメモリ５１５＿１に転送ライン順に８ＭＨｚで１８０ライン（固定）分が書き込まれる。次に、書き込まれた順に８ＭＨｚでフィールドメモリ５１５＿１から画像信号を読み出すと同時に、カスケード接続されたフィールドメモリ５１５＿２に２３６ライン（可変）分が書き込まれる。

その後、書き込まれた順に８ＭＨｚでフィールドメモリ５１５＿２から画像信号が読み出され、Ｌ２ＤＦＭＯ［７：０］として、再びＩＣ５１０へ入力される。これにより、ＬＥＤヘッド２ ５０３＿２の画像信号は、４１６ライン遅延されたことになる。遅延させるライン数は、ＬＥＤヘッド２ ５０３＿２の部品精度、組付のバラツキにより個々に異なるため、１ライン（４２．３ｕｍ）単位での制御が可能である。

・ＬＥＤヘッド３ ５０３＿３の画像データ遅延部５０３＿３
全体でＡ３幅の印字を行うＬＥＤヘッド５１５＿１〜５１５＿３は、これらの３本を千鳥配置しているため、ＬＥＤヘッド１ ５０３＿１を基準とし、ＬＥＤヘッド３ ５０３＿３はメカレイアウト上、副走査方向に０．５ｍｍずらして取り付けてられている。

このため、書き込み制御ＩＣ５１０が、Ａ群ＳＲＡＭ３個５１４Ａ＿１〜５１４Ａ＿３、Ｂ群ＳＲＡＭ３個５１４Ｂ＿１〜５１４Ｂ＿３から出力された画像信号を同時に処理し、ＬＥＤヘッド３ ５０３＿３へ転送すると、ＬＥＤヘッド３ ５０３＿３は、ＬＥＤヘッド１ ５０３＿１に対して副走査方向に０．５ｍｍ（０．５ｍｍ／４２．３μｍ（６００ｄｐｉに１ｄｏｔ）＝１２ライン）ずれて印字してしまう。このメカ的なずれを補正するため、１６ＭＨｚでＡ群ＳＲＡＭ３ ５１４Ａ＿３、Ｂ群ＳＲＡＭ３ ５１４Ｂ＿３から出力されたＬＥＤヘッド３ ５０３＿３の画像信号は、４画素単位としてフィールドメモリ５１５＿３に転送ライン順に８ＭＨｚで１２ライン分が書き込まれる。

その後、書き込まれた順に２ＭＨｚでフィールドメモリ５１５＿３から画像信号が読み出され、Ｌ３ＤＦＭＯ［７：０］として、再びＩＣ５１０へ入力される。これにより、ＬＥＤヘッド３ ５０３＿３の画像信号は、１２ライン遅延されたことになる。遅延させるライン数は、ＬＥＤヘッド３ ５０３＿３の部品精度、組付のバラツキにより個々に異なるため、１ライン（４２．３ｕｍ）単位での制御が可能である。

・画像データ出力部５１９
画像データＲＡＭ部１で処理されたＬＥＤヘッド１ ５０３＿１の４画素（２ビット×４画素＝８ビット）と画像データＲＡＭ部２で処理されたＬＥＤヘッド２ ５０３＿２、ＬＥＤヘッド３ ５０３＿３の４画素（２ビット×４画素＝８ビット）にコード化された画像データは、ＩＣ５１０内部の制御により、１画素１ビットに変換され、４画素４ビットとして、ＬＰＨ制御信号と共に出力され、画像データ出力部であるドライバ５１９を介して、各ＬＥＤヘッド５０３＿１〜５０３＿３に８ＭＨｚのスピードで転送される。このとき、Ｌ１ＣＬＫ〜Ｌ３ＣＬＫは、４ＭＨＺの立ち上り、立下りのエッジでデータを確定させる。

ここで、コード化された画素の１画素１ビットへの変換の方法は、画像データＲＡＭ部２で偶数、奇数画素の順で２回分のデータを読み出して並びかえているコード化された画素において、１回目の偶数画素では、繋ぎ目画素以外の画素を変換して転送し、繋ぎ目画素を、“０”データとして転送し、さらに、１回目の奇数画素群も偶数画素群と同様に、繋ぎ目画素以外の画素を変換して転送し、繋ぎ目画素を、“０”データとして転送することにより行われる。さらに、２回目の偶数画素データでは、今度は、繋ぎ目画素データのみ転送し、他は全て“０”データを転送し、その後の奇数画素データについても、同様に繋ぎ目画素データのみ転送し、他は全て“０”データを転送することにより行われる。

・光量補正データＳＲＡＭ部５１６
ＬＥＤヘッド５０３＿１〜５０３＿３のそれぞれには、各ＬＥＤ素子の光量バラツキを補正するためにＬＥＤ素子毎の補正データ及びＬＥＤアレイチップ毎の補正データを保持する光量補正ＲＯＭが搭載されている。電源投入時、ＩＣ５１０は、まずＬＥＤヘッド５０３−１の光量補正データを読出し、シリアル／パラレル変換して、８ビット単位の補正データＨＯＳＥＩＤ［７：０］として、そのアドレスにより光量補正データＳＲＡＭ部５１６内に格納する。全ての補正データを格納後、次に、光量補正データＳＲＡＭ５１６から補正データを読み出して、再びＬＥＤヘッド５０３＿１に転送する。この動作は、ＬＥＤヘッド５０３＿２、ＬＥＤヘッド５０３＿３に対してｍ順に行われる。転送した光量補正データは、ＬＥＤヘッド５０３＿１〜５０３＿３が、電源をＯＦＦされない限り、それぞれのＬＥＤヘッド５０３＿１〜５０３＿３の内部に保持される。

・システム制御装置３０２
ＬＥＤ書込制御回路５０２への書き込み条件設定は、システム制御装置３０２からの制御信号入力データバスＬＤＡＴＡ［７：０］、アドレスバスＬＡＤＲ［５：０］、ラッチ信号ＶＤＢＣＳ、Ｐセンサパターン信号ＳＧＡＴＥ＿ＮをＩＣ５１０に入力することにより行われる。

次に、前述までに説明したＬＥＤ書込制御回路５０２を備えて構成される画像形成装置について、より具体的に説明する。

ＬＥＤ書込制御回路５０２は、前段の画像情報記憶部３００から画像データを受け取り、それらのデータをＬＥＤヘッドが受け取ることが可能なフォーマットに変換して、３本のＬＥＤヘッド５０３に対して同期シリアル通信によって並行して印字データの転送を行っている。

また、ＬＥＤ書込制御回路５０２は、ＦＰＧＡ(Field Programmable Gate Array）等のプログラマブルな前述で説明した書込制御ＩＣとして使用して構成されている。ＦＰＧＡの電源は、Ｉ／Ｏ出力用電源系と、コア部電源系に分かれており、Ｉ／Ｏ出力用電源は、電圧を相手のＩ／Ｆ電源系に合わせて選択できるようになっている。

本発明の実施形態による画像形成装置は、ＬＥＤ書込制御回路５０２とＬＥＤヘッド５０３との間に、バッファドライバＩＣを挿入している。説明している実施形態では、バッファドライバＩＣとして、ＳＮ７４ＬＶ２４４を使用している。

３本のＬＥＤヘッド５０３は、内部にシリアル転送されてきたデータをラッチするロジック部と、ＬＥＤ発光ドライバー部とからなっており、ロジック部とＬＥＤドライバー部との電源は別系統となっている。本発明の実施形態におけるＬＥＤヘッド５０３は、両系統ともに電源電圧として５Ｖを使用している。

ＦＰＧＡのＩ／Ｏ出力用電源と、バッファドライバＩＣの電源とは、ＬＥＤヘッド５０３のロジック部に対する電源電圧（５Ｖ）に合わせるのが一般的であるが、本発明の実施形態による画像形成装置は、これらの電源電圧を一致させなくてよい。

図４は書込制御ＩＣであるＦＰＧＡのＩ／Ｏ出力用電源の電圧を５Ｖ、バッファドライバＩＣの電源の電圧を４．５ＶとしたＬＥＤ書込制御回路の構成を示す図、図５は図４におけるＦＰＧＡからＬＥＤヘッドのロジック部まで送信されるシリアル通信データのスイング幅を説明する図である。

図４に示すＬＥＤ書込制御回路５０２を備える光書込装置は、前記ドライバＩＣ４０２の電源に、固定電圧４．５ＶのＤＣ−ＤＣレギュレータ４０３を使用している。ＬＥＤ書込制御回路５０２のＦＰＧＡ４０１から送信されるシリアル通信データは、図５に示すように、ローレベルの最大電圧０．４Ｖ、ハイレベルの最小電圧４．６Ｖのスイング幅を持ってバッファドライバＩＣ（ＬＶ２４４）４０２に入力され、該バッファドライバＩＣ４０２を経由した後、５Ｖ電源を使用した場合のバッファドライバＩＣ（ＬＶ２４４）４０２のハイレベル出力電圧ＶＯＨ（４．２Ｖ）より電圧スイング幅が０．４Ｖレベルが下がった３．８Ｖを持ち、ローレベル電圧が０．５Ｖを持つ波形の状態でＬＥＤヘッド５０３へ転送される。受け側のＬＥＤヘッド５０３のロジック部４０４は、ハイレベル入力電圧ＶＩＨ３．５Ｖにマージンをもっているため、４．５Ｖレギュレータによって降圧された電圧で動作するドライバＩＣ４０２からのシリアルデータ波形を問題無く受け取ることが可能である。

前述で説明したように、本発明の実施形態は、ＤＣ−ＤＣレギュレータを用いて簡易に構成された書込制御装置を用いたシステムによって、信号波形の電圧スイング幅を小さく制御することが可能となり、ＬＥＤ書込制御回路５０２とＬＥＤヘッド５０３のＩ／Ｆとの間で発生する放射電界ノイズを低減することが可能となる。

図６はＦＰＧＡのＩ／Ｏ出力用電源、バッファドライバＩＣの電源を可変電圧レギュレータにより構成したＬＥＤ書込制御回路５０２の構成を示す図、図７は図６におけるＦＰＧＡからＬＥＤヘッドのロジック部まで送信されるシリアル通信データのスイング幅を説明する図である。

図６に示す例は、ＦＰＧＡのＩ／Ｏ出力用電源、バッファドライバＩＣの電源を可変電圧レギュレータにより構成しているが、バッファドライバＩＣの電源だけを可変電圧レギュレータにより構成するようにしてもよい。

バッファドライバＩＣ（ＬＶ２４４）６０２の電源として、可変電圧タイプのＤＣ−ＤＣレギュレータ６０６を使用した場合、バッファドライバＩＣ（ＬＶ２４４）６０２から出力されるシリアルデータ波形の電圧スイング幅を、ＤＣ−ＤＣレギュレータ６０６の電圧を変更することによって、ＬＥＤヘッド５０３のロジック部６０４のＶＩＨが限界のところまで制御することが可能となる。但し、出力側（バッファドライバＩＣ６０２）のＶＯＨは、入力側（ＬＥＤヘッド５０３のロジック部６０４）のＶＩＨに対して、多少のマージンを持っておくことが必要である。

図６に示す例では、ＦＰＧＡのＩ／Ｏ出力用電源としての可変電圧レギュレータの電圧を３．３Ｖ、バッファドライバＩＣの電源としての可変電圧レギュレータの電圧を３．９Ｖとしており、ＦＰＧＡ６０１から送信されるシリアル通信データは、図７に示すように、ローレベルの最大電圧０．４Ｖ、ハイレベルの最小電圧２．９Ｖのスイング幅を持ってバッファドライバＩＣ（ＬＶ２４４）６０２に入力され、該バッファドライバＩＣ６０２を経由した後、５Ｖ電源を使用した場合のバッファドライバＩＣ（ＬＶ２４４）のハイレベル出力電圧ＶＯＨ（４．２Ｖ）より電圧スイング幅が０．９Ｖレベルが下がった３．３Ｖを持ち、ローレベル電圧が０．５Ｖを持つ波形の状態でＬＥＤヘッド５０３へ転送される。受け側のＬＥＤヘッド５０３のロジック部６０４は、ハイレベル入力電圧ＶＩＨ３．１５Ｖにマージンをもっているため、３．９Ｖレギュレータによって降圧されたシリアルデータ波形を問題無く受け取ることが可能である。

前述で説明した図６に示す例においては、信号の電圧スイング幅をコントロールするに際して、ＤＣ−ＤＣレギュレータに加えて、プルアップ抵抗、プルダウン抵抗、ダンピング抵抗を併用することができる。すなわち、バッファドライバＩＣ（ＬＶ２４４）６０２の出力波形を、プルアップ抵抗、プルダウン抵抗によって、ＤＣ−ＤＣレギュレータでコントロール後のＶＯＨ近辺の電圧に分圧することにより、より安定した信号波形とすることができる。また、ダンピング抵抗によって、バッファドライバＩＣ（ＬＶ２４４）６０２からのローレベル出力電圧ＶＯＬを上げることが可能となる。出力側（バッファドライバＩＣ６０２）のＶＯＬもＶＯＨと同様、入力側（ＬＥＤヘッド５０３のロジック部６０４）のＶＩＬに対して、多少のマージンを持っておくことが必要である。

前述した例の場合、バッファドライバＩＣ（ＬＶ２４４）６０２のＶＯＨのレベルを安定させると共に、ＶＯＬのレベルを上げることができるので、出力信号波形の電圧スイング幅をさらに小さくコントロールすることができる。

前述した図６に示す例では、さらに、ＬＥＤヘッド５０３のロジック部６０４の電源電圧を、ＤＣ−ＤＣレギュレータ６０７によって５Ｖより低い電圧にすることができる。この場合の例では、ＬＥＤヘッド５０３のロジック部６０４の推奨動作電源電圧はＭＩＮ４．５Ｖであり、ＤＣ−ＤＣレギュレータの出力電圧が４．５Ｖのものを使用する。これによって、ＬＥＤヘッド５０３のロジック部６０４のローレベル入力電圧ＶＩＬは３．５Ｖから３．１５Ｖに下がり、バッファドライバＩＣ（ＬＶ２４４）６０２のハイレベル出力電圧ＶＯＨをＤＣ−ＤＣレギュレータの電圧変更により更に下げることが可能となる。

さらに、前述した図６に示す例では、ＬＥＤ書込制御回路５０２のＦＰＧＡ６０１のＩ／Ｏ出力用電源に、可変電圧タイプのＤＣ−ＤＣレギュレータ６０１を使用することができる。このレギュレータ６０１の出力電圧を下げて行くと、ＦＰＧＡ６０１のＩ／Ｏのハイレベル出力電圧ＶＯＨも下がっていく。このＶＯＨは、バッファドライバＩＣ（ＬＶ２４４）のハイレベル入力電圧ＶＩＨの限界まで下げることが可能である。ただし、出力側（ＦＰＧＡ）のＶＯＨは、入力側（バッファドライバＩＣ）のＶＩＨに対して、多少のマージンを持っておくことが必要である。

この例の場合においても、ＦＰＧＡ６０１からの出力データについても、前述と同様に、信号の電圧スイング幅をコントロールするに際して、ＤＣ−ＤＣレギュレータに加えて、プルアップ抵抗、プルダウン抵抗、ダンピング抵抗を併用することができる。

ＬＥＤ書込制御回路５０２のＦＰＧＡ６０１の出力波形を、プルアップ抵抗、プルダウン抵抗によって、ＤＣ−ＤＣレギュレータでコントロール後のＶＯＨ近辺の電圧に分圧することにより、より安定した信号波形とすることができる。また、ダンピング抵抗によって、ＬＥＤ書込制御回路５０２のＦＰＧＡ６０１のローレベル出力電圧ＶＯＬを上げることが可能となる。出力側（ＬＥＤ書込制御回路５０２のＦＰＧＡ６０１）からのＶＯＬもＶＯＨと同様、入力側（バッファドライバＩＣ ＬＶ２４４）のＶＩＬに対して、多少のマージンを持っておくことが必要である。

前述した例によれば、ＬＥＤ書込制御回路５０２のＦＰＧＡ６０１のＶＯＨのレベルを安定させると共に、ＶＯＬのレベルを上げることができるので、出力信号波形の電圧スイング幅をさらに小さくコントロールすることができる。

図６、図７により説明した例では、バッファドライバＩＣ（ＬＶ２４４）６０２への電源電圧を３．９Ｖ、ＬＥＤヘッド５０３のロジック部６０４への電源電圧を４．５Ｖ、ＬＥＤ書込制御回路５０２のＦＰＧＡ６０１のＩ／Ｏ電源電圧を３．３Ｖに、ＤＣ−ＤＣレギュレータでコントロールしている。また、ＦＰＧＡ→ＬＶ２４４、ＬＶ２４４→ＬＥＤヘッドのそれぞれの信号ラインに、プルアップ抵抗、プルダウン抵抗、ダンピング抵抗を追加している。各ラインの信号波形の電圧は、出力側のＶＯＨ、ＶＯＬと、入力側のＶＩＨ、ＶＩＬの仕様をそれぞれ満足しており、かつ、電圧スイング幅を（５Ｖ電源でのシステムと比較して）小さく抑えることができている。

図８は図６に示す例におけるバッファドライバＩＣ（ＬＶ２４４）を、２電源タイプの電圧レベル変換ＩＣに変更して構成したＬＥＤ書込制御回路５０２の構成を示す図、図９は図８におけるＦＰＧＡからＬＥＤヘッドのロジック部まで送信されるシリアル通信データのスイング幅を説明する図である。

図８に示す例における２電源タイプの電圧レベル変換ＩＣ８０２には、ＳＮ７４ＬＶＣ１Ｔを使用している。バッファドライバＩＣ（ＬＶ２４４）との違いは、電圧レベル変換ＩＣ８０２が入力側の電源電圧を個別に設定することができる点である。ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１のＩ／Ｏ電源電圧及び電圧レベル変換ＩＣ８０２の入力側電源電圧を５Ｖより小さい電圧、例えば、３．３Ｖ、１．８Ｖにすることによって、ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１→電圧レベル変換ＩＣ（ＬＶＣ１Ｔ）８０２の信号ラインの電圧スイング幅をさらに小さくすることが可能となる。

さらに、図８に示す例では、ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１のＩ／Ｏ電源電圧及び電圧変換ＩＣの入力側電源電圧を、電圧可変タイプのＤＣ−ＤＣレギュレータによってコントロールする。図８に示す例では、ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１のＩ／Ｏ電源部の推奨動作電源電圧は、ＭＩＮ １．６５Ｖ、電圧変換ＩＣ（ＬＶＣ１Ｔ）８０２の推奨動作電源電圧は、ＭＩＮ １．６５Ｖである。従って、ＤＣ−ＤＣレギュレータ８０５の電圧を１．６５Ｖに設定することによって、ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１→電圧変換ＩＣ（ＬＶＣ１Ｔ）８０２の信号ラインの電圧スイング幅をさらに小さくすることが可能となる。

前述で説明した図８に示す例においても、ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１の出力信号の電圧スイング幅をコントロールするに際して、ＤＣ−ＤＣレギュレータに加えて、プルアップ抵抗、プルダウン抵抗、ダンピング抵抗を併用することができる。

ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１の出力波形を、ＤＣ−ＤＣレギュレータ８０５でコントロールした後、プルアップ抵抗、プルダウン抵抗によって、ＶＯＨ近辺の電圧に分圧することにより、より安定した信号波形とすることができる。また、ダンピング抵抗によって、ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１のローレベル出力電圧ＶＯＬを上げることが可能となる。出力側（ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１）のＶＯＬもＶＯＨと同様、入力側（電圧変換ＩＣ ＬＶＣ１Ｔ８０２）のＶＩＬに対して、多少のマージンを持っておくことが必要である。

前述した例によれば、ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１のＶＯＨのレベルを安定させると共に、ＶＯＬのレベルを上げることができるので、出力信号波形の電圧スイング幅をさらに小さくコントロールすることができる。

図８、図９に示した例では、ＬＥＤ書込制御回路５０２のＦＰＧＡ８０１のＩ／Ｏ電源電圧を１．６５Ｖ、電圧変換ＩＣ（ＬＶＣ１Ｔ）８０２の入力側の電源電圧も同様に１．６５Ｖ、電圧変換ＩＣ（ＬＶＣ１Ｔ）８０２の出力側の電源電圧を４Ｖ、ＬＥＤヘッド５０３のロジック８０４部への電源電圧を４．５ＶにＤＣ−ＤＣレギュレータ８０５、８０６、８０７でコントロールしている。また、ＦＰＧＡ→ＬＶＣ１Ｔ、ＬＶＣ１Ｔ→ＬＥＤヘッド、それぞれの信号ラインに、プルアップ抵抗、プルダウン抵抗、ダンピング抵抗を追加している。各ラインの信号波形の電圧は、図９に示しているように、出力側のＶＯＨ、ＶＯＬと、入力側のＶＩＨ、ＶＩＬの仕様をそれぞれ満足しており、かつ、電圧スイング幅を（５Ｖ電源でのシステムと比較して）小さく抑えることができている。

前述までに説明した各例で使用しているＤＣ−ＤＣレギュレータの出力電圧は、図１に示すシステム制御装置３０２へフィードバッグして監視するようにすることができる。すなわち、それぞれのＤＣ−ＤＣレギュレータ電圧は、システム制御装置３０２へフィードバッグされ、システム制御装置内のＡＤ変換装置によりデジタル数値化して、操作部４００へ表示することができる。また、書込部５００のＬＥＤ書込制御回路５０２を構成する基板上にそれぞれのＤＣ−ＤＣレギュレータの出力電圧用テストピンを設け、各レギュレータの電圧をモニタすることが可能であり、これにより、各信号ラインの電圧スイング幅、ＶＯＨ、ＶＯＬ、ＶＩＨ、ＶＩＬの監視を行うことが可能となり、検証作業の効率化を図ることができる。

前述した本発明の実施形態によれば、放射電界ノイズの発生源である信号ラインの信号電圧のスイング幅をコントロールして、放射電界ノイズのレベルを抑制を図ることができる。

また、本発明の実施形態によれば、信号ラインの信号電圧のスイング幅をコントロールする手段を、容易に構築することが可能となる。

また、本発明の実施形態によれば、信号ラインの信号電圧のスイング幅を小さくすることができ、これにより、放射電界ノイズのレベルを抑制を図ることができる。

また、本発明の実施形態によれば、信号ラインの信号電圧のスイング幅の調整が容易で、かつ、詳細なチューニングを行うことが可能となり、さらなる放射電界ノイズレベルの抑制を図ることができる。

また、本発明の実施形態によれば、信号ラインの信号のハイレベル電圧とローレベル電圧との両方をコントロールすることが可能となり、さらなる放射電界ノイズレベルの抑制を図ることができる。

また、本発明の実施形態によれば、ＬＥＤアレイユニットの制御系電圧を下げることにより、信号ラインの信号電圧のスイング幅をさらに小さくすることができるので、さらなる放射電界ノイズレベルの抑制を図ることができる。

また、本発明の実施形態によれば、信号ラインの信号電圧のスイング幅のコントロールを、バッファドライバＩＣの出力ラインだけでなく、入力ラインも可能としているので、さらなる放射電界ノイズレベルの抑制を図ることができる。

また、本発明の実施形態によれば、バッファドライバＩＣの入力信号ラインのハイレベル電圧とローレベル電圧との両方をコントロールすることが可能であり、さらなる放射電界ノイズレベルの抑制を図ることができる。

また、本発明の実施形態によれば、バッファドライバＩＣとして、二電源タイプのレベル変換ＩＣを使用することにより、レベル変換ＩＣの入力側の信号ラインの信号電圧のスイング幅をより小さくすることが可能となり、さらなる放射電界ノイズレベルの抑制を図ることができる。

また、本発明の実施形態によれば、信号ラインの信号電圧のスイング幅のコントロールを、電圧レベル変換ＩＣの出力ラインだけでなく、入力ラインに対しても可能としているため、さらなる放射電界ノイズレベルの抑制を図ることができる。

また、本発明の実施形態によれば、レベル変換ＩＣの入力信号ラインの信号のハイレベル電圧とローレベル電圧との両方をコントロールすることが可能となり、さらなる放射電界ノイズレベルの抑制を図ることができる。

また、本発明の実施形態によれば、ＤＣ−ＤＣレギュレータの出力電圧レベルを監視することにより、それぞれの信号ラインの信号電圧のスイング幅を予測可能で、放射電界ノイズの低減検討の有効なデータを取得することが可能となり、検討効率の向上を図ることができる。

前述した本発明の実施形態は、本発明をＡ３サイズのＬＥＤヘッドを３本使用するＡ０サイズ対応の画像形成装置に適用したものとして制御したが、本発明は、Ａ３サイズのＬＥＤヘッドを１本使用するＡ３サイズ対応の画像形成装置に対しても、あるいは、Ａ３サイズのＬＥＤヘッドを３本以上使用するさらに大型の画像形成装置に対しても適用することができる。

本発明の一実施形態による光書込装置を備える画像形成装置を含む複写機の機能構成の概要を示すブロック図である。 本発明の一実施形態による光書込装置を備える画像形成装置を含む複写機の装置構成の概略を示す図である。 ＬＥＤ書込制御回路の構成を示すブロック図である。 ＦＰＧＡのＩ／Ｏ出力用電源の電圧を５Ｖ、バッファドライバＩＣの電源の電圧を４．５ＶとしたＬＥＤ書込制御回路の構成を示す図である。 図４におけるＦＰＧＡからＬＥＤヘッドのロジック部まで送信されるシリアル通信データのスイング幅を説明する図である。 ＦＰＧＡのＩ／Ｏ出力用電源、バッファドライバＩＣの電源を可変電圧レギュレータにより構成したＬＥＤ書込制御回路の構成を示す図である。 図６におけるＦＰＧＡからＬＥＤヘッドのロジック部まで送信されるシリアル通信データのスイング幅を説明する図である。 図６に示す例におけるバッファドライバＩＣ（ＬＶ２４４）を、２電源タイプの電圧レベル変換ＩＣに変更して構成したＬＥＤ書込制御回路の構成を示す図である。 図８におけるＦＰＧＡからＬＥＤヘッドのロジック部まで送信されるシリアル通信データのスイング幅を説明する図である。

符号の説明

１００ 読取部
１０１ センサ
１０２ 画像増幅回路
１０３ ＡＤ変換回路
１０４ シェーディング補正回路
１０５ 画像処理回路
１０６ 同期制御回路
１０７ 読取制御回路
１０８ スキャナ駆動装置
３００ 画像情報記憶部
３０１ 画像メモリ部
３０２ システム制御装置
４００ 操作部
５００ 書込部
５０２ ＬＥＤ書込制御回路
５０３＿１〜５０３＿３ ＬＥＤヘッド（ＬＨＰ）
５０４ 駆動制御回路
５０５ プリンタ駆動装置
４０１、５１０、６０１、８０１ 制御ＩＣ
４０２、６０１ ドライバＩＣ
４０３、６０７、８０７ 固定電圧レギュレータ
４０４、６０４ ロジック部
５１２ 画像データ入力部
５１６ 光量補正データＳＲＡＭ
５５０＿１〜６ 画像データＲＡＭ部１
５１４Ａ＿１〜３、５１４Ｂ＿１〜３ 画像データＲＡＭ部２
５１５＿１〜３ 画像データ遅延部
６０５、６０６、８０５、８０６ 可変電圧レギュレータ
８０２ レベル変換ＩＣ

Claims (13)

1. 複数個の発光素子が一方向に列設されて構成された１または複数の発光素子アレイと、発光光を感光体に結像させる結像手段とを備えた光書込装置において、
   画像データ信号を発光素子アレイ制御部から前記発光素子アレイへ転送する際に、画像データ信号の電圧スイング幅を制御する機構を有することを特徴とする光書込装置。
2. 請求項１記載の光書込装置において、前記信号電圧スイング幅を制御する機構は、バッファドライバＩＣとＤＣ−ＤＣレギュレータとにより構成され、前記発光素子アレイ制御部に搭載それることを特徴とする光書込装置。
3. 請求項２記載の光書込装置において、前記発光素子アレイ制御部からの画像データ信号の電圧スイング幅を、前記発光素子アレイの制御系電圧より小さくして、前記画像データ信号の転送を行うことを特徴とする光書込装置。
4. 請求項２または３記載の光書込装置において、前記ＤＣ−ＤＣレギュレータとして可変電圧タイプのものを用いて、画像データ信号の電圧スイング幅を調整することを特徴とする光書込装置。
5. 請求項３または４記載の光書込装置において、前記画像データ信号を転送するラインにプルアップ抵抗、プルダウン抵抗、ダンピング抵抗が設けられることを特徴とする光書込装置。
6. 請求項２ないし５のうちいずれか１記載の光書込装置において、前記発光素子アレイの制御系電源としてＤＣ−ＤＣレギュレータを用い、その電圧レベルを下げることを特徴とする光書込装置。
7. 請求項２ないし６のうちいずれか１記載の光書込装置において、前記発光素子アレイ制御部は、画像信号処理部とバッファドライバとにより構成されており、前記画像信号処理部は、信号出力の端子電圧を可変とする機構を有するＩＣであり、その出力端子電圧に電圧可変タイプのＤＣ−ＤＣレギュレータを用いて信号出力の電圧スイング幅を調整することを特徴とする光書込装置。
8. 請求項７記載の光書込装置において、前記画像信号処理部と前記バッファドライバとの間の信号ラインに、プルアップ抵抗、プルダウン抵抗、ダンピング抵抗が設けられることを特徴とする光書込装置。
9. 請求項２ないし６のうちいずれか１記載の光書込装置において、前記バッファドライバは、二電源タイプのレベル変換ＩＣであることを特徴とする光書込装置。
10. 請求項９記載の光書込装置において、前記発光素子アレイ制御部は、画像信号処理部と二電源タイプのレベル変換ＩＣとにより構成されており、前記画像信号処理部は、信号出力の端子電圧を可変とする機構を有するＩＣであり、その出力端子電圧に電圧可変タイプのＤＣ−ＤＣレギュレータを用いて信号出力の電圧スイング幅を調整することが可能で、かつ、前記レベル変換ＩＣの入力端子側電源に前記ＤＣ−ＤＣレギュレータの電圧を用いることを特徴とする光書込装置。
11. 請求項９または１０記載の光書込装置において、前記画像信号処理部と前記レベル変換ＩＣとの間の信号ラインに、プルアップ抵抗、プルダウン抵抗、ダンピング抵抗が設けられることを特徴とする光書込装置。
12. 請求項２ないし１１のうちいずれか１記載の光書込装置において、前記ＤＣ−ＤＣレギュレータの出力電圧を監視する機構を有することを特徴とする光書込装置。
13. 請求項１ないし１２のうちいずれか１記載の光書込装置を使用して構成されたことを特徴とする画像形成装置。

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