JP2009260937A - ダブル・データ・レート入力データ・ストリームのためのデータ・アライニングおよびデスキューのシステムおよび方法 - Google Patents

Abstract

【課題】データをアライニングするシステム用の方法および装置を提供する。
【解決手段】装置は、ダブルデータレート（ＤＤＲ）データストリームを第１シングルデータレート（ＳＤＲ）データストリームと第２ＳＤＲデータストリームとに分けるデマルチプレクスコンポーネントと、デマルチプレクスコンポーネントと結合されるものであり、第１および第２のＳＤＲデータストリームの間でビット値を比較し、所定のビット配列の検出に応答して第１信号を生成するビット検出コンポーネントと、ＤＤＲデータストリームを受信して遅延操作を実行して遅延データストリームを生成する遅延コンポーネントと、デマルチプレクスコンポーネント、遅延コンポーネント、およびビット検出コンポーネントに結合されるものであり、第１信号に応答して遅延データストリームをアライメントするデータアライニングコンポーネントとを備える。
【選択図】図１

Description

本明細書で説明される主題は、一般に、ストリーム・データをアライニング（位置合わせ、ａｌｉｇｎ）することに関し、より詳細には、データおよびメタデータ情報の両方を備える多重化入力ストリームから、個別のデータ・ワードを生成すること、およびシリアル・データをデスキュー（ｄｅ−ｓｋｅｗ）することに関する。

本発明は、Ｌｏｃｋｈｅｅｄ Ｍａｒｔｉｎ Ｓｐａｃｅ Ｓｙｓｔｅｍｓ Ｃｏｍｐａｎｙにより授与された下請け契約ＴＦ００１６の下に政府支援を受けて行われた。政府は、本発明の一定の権利を有する。

ストリーム・データはデータ・ビットを含み、データ・ビットはデータ・ワードを形成する。しかし、ある状況下では、特定のクロック・サイクルに関連するデータ・ビットが、受信コンポーネントにおいて、異なるクロック・サイクルに移されることがあり得、その結果、データ・ビットまたはデータ・ワードのアライメント（位置合わせ）が分からなくなる。一例として、或るデータ・ワードの境界を形成するデータ・ビットが、付随する同期またはクロック信号からオフセットされることがあり、その結果として、そのデータ・ワードの境界に対してのデータ・ビットは誤って配置される。

誤ったデータ・ワードをもたらすデータ・ビットのアライメント（位置合わせ）の誤りは、データの破損の原因となり得る。誤った位置合わせ（ミスアライメント）の１つの原因は、データ・ストリームを伝送するワイヤと同期情報を伝送するワイヤとの間の物理的長さの相違であり得る。その他には、例えば、環境や温度の変化および供給電圧変動などの結果として、そのようなワイヤ内で絶えず変化する遅延は、データをオフセットさせ、データおよび同期情報または信号のミスアライメント引き起こすことがあり得る。従って、データを再同期させて、データから正しい開始および終了のデータ・ビットを有するデータ・ワードを形成することが難しいことがあり得る。

加えて、データ・ビットのストリームとして伝送されるシリアル・データは、パラレルに伝送されるデータと比べて、時間が経つにつれてスキューされることがあり得る。データをデスキューするためには、データ・アイ（data eye）として知られる有効データの窓（ウィンドウ、window）を見つける必要があり、そのためには、データ・シーケンス（一連のデータ）の開始を示すのに専ら用いられるシリアル・データ内のビットの数に応じて、多くのクロック・サイクルを必要とし得る。

データ・ストリームから個別のデータ・セグメントを生成するためのシステム用に装置が提供される。システムは、ダブル・データ・レート（ＤＤＲ）のデータ・ストリームを第１のシングル・データ・レート（ＳＤＲ）のデータ・ストリームと第２のＳＤＲデータ・ストリームとに分けるように適合されたデマルチプレクス・コンポーネントと、デマルチプレクス・コンポーネントに結合され、第１および第２のＳＤＲデータ・ストリームの間でビット値を比較し、所定のビット配列の検出に応答して第１の信号を生成するように適合されたビット検出コンポーネントと、ＤＤＲデータ・ストリームを受信し、そのＤＤＲデータ・ストリームに対して遅延操作を実行して、遅延されたデータ・ストリーム（遅延データ・ストリーム）を生成するように適合された遅延コンポーネントと、デマルチプレクス・コンポーネントと遅延コンポーネントとビット検出コンポーネントとに結合され、第１の信号に応答して遅延データ・ストリームを位置合わせして配置するように適合されたデータ・アライニング・コンポーネントとを備える。

データを処理する方法のための方法が提供される。方法は、データ源からＤＤＲデータ・ストリームを受信するステップと、ＤＤＲデータ・ストリームを第１および第２のシングル・データ・レート・データ・ストリームへとデマルチプレキシングするステップと、第１および第２のＳＤＲデータ・ストリームの少なくとも一方において所定のビット配列を検出するステップと、ビット・シーケンスの検出に応答して信号を送信するステップと、その信号に応答して、ＤＤＲデータ・ストリーム、第１のＳＤＲデータ・ストリーム、および第２のＳＤＲデータ・ストリームの少なくとも１つを位置合わせしてアライニング（位置合わせ）済データを生成するアライニング・ステップとを含む。

この概要は、以下で詳細な説明において更に説明される概念の抜粋したものを簡略化された形で紹介するために提供される。この要約は、特許請求される主題の主要な特徴および必須の特徴を特定することは意図されておらず、特許請求される主題の範囲を決定する助けとして使用されることも意図されていない。

以下に、本発明の少なくとも１つの実施形態が図面と併せて説明されるが、図面において同様の番号は同様の要素を表す。

図１は、データ処理システムの概略図である。 図２は、ビット値を含む例示的なダブル・データ・レートのデータ・ストリームのタイミング図である。 図３は、図２のダブル・データ・レートのデータ・ストリームのビット値を示すシーケンス図である。 図４は、図３のダブル・データ・レートのデータ・ストリームのデマルチプレキシングされたビット値の概略図である。 図５は、ヘッダ情報を有する８ビット・タップの図である。 図６は、ヘッダ情報を有する８ビット・データ・ワードの図である。 図７は、データ処理方法の一実施形態を示すフローチャートである。

以下の詳細な説明は、本質的に例示的なものにすぎず、本主題の用途および使用法を限定することは意図されていない。更に、上述の技術分野、背景技術、発明の概要、または後述の詳細な説明において提示されるいかなる明示または暗黙の理論によりも拘束されないことが意図されている。

本明細書では、機能および／または論理ブロック・コンポーネント、ならびに様々な処理ステップの観点から、技法および技術が説明される。そのようなブロック・コンポーネントは、特定の機能を実行するように構成された任意の数のハードウェア、ソフトウェア、および／またはファームウェア・コンポーネントにより実現され得ることを理解されたい。例えば、システム、またはデータ記録コンポーネントもしくはシーケンス検出コンポーネントなどのコンポーネントの一実施形態は、１または複数のマイクロプロセッサまたは他の制御デバイスの制御下で様々な機能を実施できる様々な集積回路コンポーネントを用いることができ、様々な集積回路コンポーネントとは、例えば、メモリ要素、デジタル信号処理要素、論理要素、または検索テーブルなどである。加えて、当業者であれば、実施形態が任意の数のデータ伝送プロトコルと併せて実施できること、および本明細書で説明されるシステムが１つの適切な例にすぎないことを、理解するであろう。

簡潔なものとするために、システムの信号処理、データ伝送、信号伝達、および他の機能的態様（ならびにシステムの個々の動作コンポーネント）に関係するある種の従来の技法は、本明細書では詳細に説明されないことがある。更に、本願に含まれる様々な図に示された接続線は、様々な要素間の例示的な機能的関係および／または物理的結合を表すことが意図されている。多くの代替的または付加的な機能的関係や物理的接続が主題の一実施形態に存在し得ることに留意されたい。

「接続された（Ｃｏｎｎｅｃｔｅｄ）／結合された（Ｃｏｕｐｌｅｄ）」に関して、以下の説明は、互いに「接続された」または「結合された」要素やノードや特徴を言及する。別途に明示的に述べられない限り、本明細書で使用される「接続された」とは、１つの要素／ノード／特徴が、別の要素／ノード／特徴と直接的につながれる（または直接的に通信する）ことを意味するが、必ずしも機械的につながるものとは限らない。同様に、別途に明示的に述べられない限り、「結合された」とは、１つの要素／ノード／特徴が、別の要素／ノード／特徴と、直接的もしくは間接的につながれる（または直接的もしくは間接的に通信する）ことを意味するが、必ずしも機械的につながれるものとは限らない。従って、図１に示される概略図は、１つの例示的な要素の配置を示しているが、付加的な介在する要素、デバイス、特徴、またはコンポーネントが、述べられた主題の一実施形態に存在し得る。

図１は、データ処理システム１の一実施形態を示しており、データ処理システム１は一般に、限定することなしに、データ源１０と、デマルチプレクス・コンポーネント１４と、ＡＮＤゲート２０と、データ・アライニング（位置合わせ）・コンポーネント２４と、データ記録コンポーネント２８と、遅延コンポーネント３０とを含む。これらの要素は、本明細書で説明されるシステム１の動作をサポートするために必要とされる信号およびデータの転送に対応した適切な方法で、互いに結合される。システム１は、データ源１０からデータを受信することができる。データ源１０は、ダブル・データ・レート（ＤＤＲ）・データ・ストリームを使用してデータを送信するように適合された任意のコンポーネント、システム、または送信エレメントとすることができる。従って、ＤＤＲデータ・ストリーム１２は、デマルチプレクス・コンポーネント１４へ提供されることができる。デマルチプレクス・コンポーネント１４は、ＤＤＲデータ・ストリーム１２を分割または分岐または処理して、２つのシングル・データ・レート（ＳＤＲ）・データ・ストリーム１６、１８にすることができる。第１および第２のＳＤＲデータ・ストリーム１６、１８は併せて、ＤＤＲデータ・ストリーム１２により搬送されるデータのすべてを、後で説明される分離形式（ｄｅ−ｃｏｕｐｌｅｄ ｆｏｒｍａｔ）で含むことができる。ＤＤＲデータ・ストリーム１２はまた、遅延コンポーネント３０へも提供されることができ、遅延コンポーネント３０は、所定の数および／または調整可能な数のビットだけ、ビット・シーケンスを遅延させることができる。

ＳＤＲデータ・ストリーム１６、１８は、同期されたまたは同時のクロック、ストローブ、または他の増分型信号（incremental signal）に基づいて動作できる。ＳＤＲデータ・ストリーム１６、１８はＡＮＤゲート２０へ提供され、ＡＮＤゲート２０は、データ・ストリーム１６、１８を受信し、それらを所定のビット値ペア（bit value pair）の存在に関して検査するように適合される。本明細書で使用される「ビット値ペア」は、同じクロック、ストローブ、または他の増分型信号の間にデマルチプレクス・コンポーネント１４により送信される第１および第２のＳＤＲデータ・ストリーム１６、１８における２つの関連するビットの値とすることができる。ＡＮＤゲート２０は、データ・アライニング・コンポーネント２４に結合し、特定のビット値ペアが検出された時に、シーケンス検出信号２２をデータ・アライニング・コンポーネント２４へ提供する。示された実施形態では、シーケンス検出信号２２は、論理ハイ値および論理ロー値のシーケンスを伝達する。データ・アライニング・コンポーネント２４は、遅延コンポーネント３０からデータ・ストリーム３２を受信する。データ・アライニング・コンポーネント２４は、シーケンス検出信号２２を使用して、ＡＮＤゲート２０により検出されシーケンス検出信号２２により示される所定のビット値の存在に対応して、データをデスキューすること、またはデータ・ストリーム３２から個別のデータ・セグメントもしくはデータ・ワードを生成することができる。その後、データ・アライニング・コンポーネント２４は、アライニング済データ２６を、記録および／または任意の適切な使用のために、データ記録コンポーネント２８へ提供することができる。

データ源１０は、ＤＤＲデータ・ストリームを提供することが可能な任意の源とすることができる。典型的には、そのような源は、加速計、温度センサ、およびビデオ・センサなどのセンサを含むことができるが、他の源も企図されている。別のデータ源の、限定を意図するものではない一例としては、通信デバイスが、ＤＤＲデータを送信してデータ源として動作することができる。

ＤＤＲデータ・ストリームは、任意の適切なＤＤＲ仕様または規格に従って送信されるビットを含むことができる。図２を参照すると、ＤＤＲデータ・ストリーム３００が示されている。ＤＤＲデータ・ストリーム３００は、以下で説明される信号の何れかまたはすべての他に、追加の信号も含むことができる。「ダブル・データ・レート」という用語は、「ＤＱＳ」信号として示される「ストローブ」信号に対しての情報のビットが送信される速度を言うものである。「ＤＱ」信号として示されるデータ信号も送信される。各信号は、それぞれの低電圧「Ｖ_Ｌ」とそれぞれの高電圧「Ｖ_Ｈ」との２つの電圧の間で変化するものとして示される（信号は、必ずしもというわけではないが、同じ高電圧レベルおよび同じ低電圧レベルを有し得る）。

３つの連続するＤＱＳサイクル３２０、３２５、３３０が示されている。ｘ軸は、ｔおよび関連する方向矢印により示される、進行する時間を表す。ｘ軸に沿って並べられた整数は、第１、第２、および第３の連続するＤＱＳサイクル３２０、３２５、３３０の期間を表す。規則的な各ＤＱＳサイクルについて、ＤＱ信号は、低電圧から高電圧への（立ち上がりエッジまたは信号の第１の部分として知られる）および高電圧から低電圧への（立ち下がりエッジまたは信号の第２の部分として知られる）、ＤＱＳサイクルの遷移時に評価することができる。ＤＱ信号は、そのＶ_Ｌ電圧またはＶ_Ｈ電圧の値について検査することができる。Ｖ_Ｌ値をもつＤＱ信号は、ヌルまたは「０」ビットとして記録することができ、Ｖ_Ｈ値にあるＤＱ信号は、非ヌルまたは「１」ビットとして記録することができる。従って、図２では、０のビット３０２と、それに続く第２の０のビット３０４が、第１のＤＱＳサイクル３２０と関連する。第１の０のビット３０２は、第１のＤＱＳサイクル３２０の立ち上がりエッジ３２０Ａと関連する。第２の０のビット３０４は、第１のＤＱＳサイクル３２０の立ち下がりエッジ３２０Ｂと関連する。同様に、２つの１のビット３０６、３０８は、第２のＤＱＳサイクル３２５と関連する。ＤＱ信号は、２つのビット３０６、３０８の値を決定するために、第２のＤＱＳサイクル３２５の立ち上がりエッジ３２５Ａおよび立ち下がりエッジ３２５Ｂにおいて検査することができる。０のビット３１０および１のビット３１２は、それぞれ、第１の部分または立ち上がりエッジ３３０Ａおよび第２の部分または立ち下がりエッジ３３０Ｂとともに、第３のＤＱＳサイクル３３０と関連する。図２に示された具体的なビット値は、説明の目的で使用されているにすぎない。実際には、任意の適切なビット・パターンがＤＱ信号で搬送できる。ＤＱ信号は、第１のＤＱＳサイクル３２０の立ち上がりエッジ３２０Ａの間に検査されるので、第１のビット３０２は、第１のＤＱＳサイクル３２０の第１の部分に関連すると見なすことができる。同様に、ＤＱ信号は、第１のＤＱＳサイクル３２０の立ち下がりエッジ３２０Ｂの間に検査されるので、第２のビット３０４は、第１のＤＱＳサイクル３２０の第２の部分と関連すると見なすことができる。

シングル・データ・レート（ＳＤＲ）信号では、ＤＱ信号は、ＤＱＳ信号と同じ周波数でサイクルし、ＤＱＳサイクル当たり２ビットではなく、ＤＱＳサイクル当たり１ビットのみとなる。従って、ＤＤＲデータ・ストリームは、同じ数のＤＱＳサイクルにおいて、ＳＤＲデータ・ストリームの２倍の数のビットを送信することができる。

データ源１０は、データ・ビットと、ヘッダや同期ビットなどのようなメタデータ・ビットとの、２つのタイプの入力情報を含むＤＤＲデータを提供するように構成することができる。ＤＤＲデータ・ストリームは、ＤＱＳサイクルの第１半部および第２半部の双方の間に一定のビット・ストリームを含むことができ、ＤＱ信号における測定点はサイクルの間に２回発生し、それにより、ＤＱＳサイクルの「半部」または一部当たりに１ビットの情報の伝達を可能にする。

図３を参照すると、図２のデータ・ストリーム３００のＤＱ信号の値が、ビット・シーケンスで表されている。ＤＱ信号からのビットが、順に列挙され、セパレータ３１８は、ＤＱＳ信号のサイクルの変わり目を示す。従って、第１のＤＱＳサイクル３２０の第１の部分と関連した０のビット３０２が、第１のビットとして出現する。同様に、第１のＤＱＳサイクル３２０の第２半部と関連した０のビット３０４が、第２のビットとして出現する。残りのビット３０６、３０８、３１０、３１２も、順序通りに出現する。更なるビットも、示された第３のサイクル３３０を越えて更なるＤＱＳサイクルに対して順序通りに継続する。

図１に戻ると、デマルチプレクス・コンポーネント１４は、着信ＤＤＲデータ・ストリーム１２を分岐または分離またはデインタリーブ（deinterleave）して、２つのＳＤＲデータ・ストリーム１６、１８にするために使用する。デマルチプレクス・コンポーネント１４は、複数の方法を使用してＤＤＲデータ・ストリームを調整するように適合される。幾つかの実施形態では、ＤＤＲデータ入力は、連続的なＳＤＲデータ・ストリームに変えられ、その場合、ビット情報は、ＤＱＳ信号の１つの部分だけで送信される。ＤＤＲデータは、ＤＱＳクロック・サイクルの第１および第２の半部の両方を用いて搬送することができるので、その結果としてのＳＤＲデータ・ストリームは、同じ時間内でＤＤＲデータ・ストリームと同じ量のデータを送信するには、ＤＱＳ周波数の２倍の周波数で動作しなければならない。好ましくは、デマルチプレクス・コンポーネント１４は、ＤＤＲデータ・ストリーム１２を２つの並列のＳＤＲデータ・ストリームに分けることができる。

ＳＤＲデータ・ストリーム１６、１８を生成するためのビットの選択は、任意の適切な方法で行うことができる。幾つかの実施形態では、第１および第２のＳＤＲデータ・ストリームは、同じＤＱＳサイクルに基づいて、ＤＤＲデータ・ストリームの多くの連続ビットを交互に搬送することができる。一例として、図３を参照すると、第１のＳＤＲデータ・ストリームは、第１のＤＱＳサイクルに関連するビット３０２、３０４を連続的に含むことができ、第２のＳＤＲデータ・ストリームは、第２のＤＱＳサイクルに関連するビット３０６、３０８を連続的に含むことができる。従って、４つの入力ＤＤＲビットに対して、２つのストリームの各々における２つの出力ビットが、２つのＤＱＳ間隔にわたって生成され、それによりＤＤＲ入力のデータ・レートを保つ。

上述のように、ＤＤＲデータ・ストリームを分ける幾つかの方法の何れでも使用することができる。図４は、デマルチプレクスされたシーケンス（デマルチプレクス済シーケンス）３００の非限定的（限定することを意図しない）なか例示的な出力を示す。第１のＳＤＲデータ・ストリーム３４０は、各ＤＱＳサイクルからの情報の２つのビットの第１のものから成るビット・シーケンスを含む。従って、第１のＤＱＳサイクル３２０の第１半部のビット情報である０のビット３０２は、第１のＳＤＲデータ・ストリーム３４０の第１のビットのビット情報を構成する。同様に、第２のＤＱＳサイクル３２５の第１半部から取得されたビットである、１のビット３０６は、第１のＳＤＲデータ・ストリーム３４０の第２のビットのビット情報を構成し、そして、これはＤＤＲデータ・ストリームに存在するビットの数だけ同様に継続していく。反対に、第１のＤＱＳサイクル信号３２０の第２半部のビット情報である０のビット３０４は、第２のＳＤＲデータ・ストリーム３５０の第１のビットを構成し、これ以降も同様に構成されていく。

従って、ＤＤＲデータ・ストリームは、２つのＳＤＲデータ・ストリームを生成することによりデマルチプレキシングすることができ、各ＳＤＲデータ・ストリームのビット情報は、ＤＤＲデータ・ストリームのＤＱＳサイクルの交互する半部から取得される。従って、第１のＳＤＲデータ・ストリームは、すべてのＤＤＲ ＤＱＳサイクルの第１半部と関連するビットを含むことができ、第２のＳＤＲデータ・ストリームは、すべてのＤＤＲ ＤＱＳサイクルの第２半部と関連するビットを含むことができる。ＤＱＳサイクルの或る半部からのビットの選択、および或るＳＤＲデータ・ストリームとの関連づけは、デマルチプレキシング・ユニットまたはユーザにより選択することができ、必ずしも特定のデータ・ストリームやＤＱＳサイクルの半部に対応する必要はない。

従って、図１を再び参照すると、第１のＳＤＲデータ・ストリーム１６は、ＤＱＳサイクルの第１または第２の半部からのビットだけを含むことができる。各ＤＱＳサイクルの他方の半部は、第２のＳＤＲデータ・ストリーム１８へ提供されることができ、それにより、ＤＤＲデータ・ストリーム１２と同じＤＱＳ周波数で２つのＳＤＲデータ・ストリームを生成する。示した例では、各ＤＱＳサイクルの第１半部からのビットは、第１のＳＤＲデータ・ストリーム１６を構成し、各ＤＱＳサイクルの第２半部からのビットは、第２のＳＤＲデータ・ストリーム１８を構成する。ＤＱＳの半部、および対応するＳＤＲデータ・ストリームは、異なる実施形態では異なり得る。

従って、デマルチプレクス・コンポーネント１４へ提供されるＤＤＲデータ・ストリーム１２は、デマルチプレクス・コンポーネント１４によりデマルチプレクスまたは分割または分岐させられて、２つのＳＤＲデータ・ストリーム１６、１８となる。デマルチプレクス・コンポーネント１４は、ＤＤＲ ＤＱＳサイクルの２つの部分の各々からのビットが、同じクロックまたは増分型信号で並列のＳＤＲデータ・ストリームとしてデマルチプレクス・コンポーネント１４を出て行くように、第１および第２のＳＤＲデータ・ストリーム１６、１８を生成するように、構成できる。従って、第１のＳＤＲデータ・ストリーム１６が、ＤＤＲデータ・ストリーム１２の各ＤＱＳサイクルの第１の部分からのビットを含み、第２のＳＤＲデータ・ストリーム１８が、第２の部分からのビットを含む場合、各ＤＤＲ ＤＱＳサイクルからの２つのビットは、第１および第２のＳＤＲデータ・ストリーム１６、１８に沿って同時に提供される。従って、ＡＮＤゲート２０は、ＤＤＲデータ・ストリーム１２からの一つのＤＱＳサイクルの異なる部分を検出または比較することができる。ＤＤＲデータ・ストリーム１２は、交互しない形式（unaltered format）で、遅延コンポーネント３０へ提供されることもできる。

第１および第２のＳＤＲデータ・ストリーム１６、１８は、ＡＮＤゲート２０へ提供される。示された実施形態ではＡＮＤゲートが使用されるが、ＯＲ、ＸＡＮＤ、およびＸＯＲゲートなどのような他の論理デバイス、ならびにそれらの組合せも、遅延コンポーネントと共に又は遅延コンポーネントなしに、使用することができる。図１では、ＡＮＤゲート２０は、ＳＤＲデータ・ストリーム１６、１８の両方を受信し、所定のビット対またはビット・ペア（ビット対）値の検出に応答するように構成される。知られたデジタル論理演算に従って、ＡＮＤゲート２０の出力は、第１のＳＤＲデータ・ストリーム１６が論理ロー値であり第２のＳＤＲデータ・ストリーム１８が論理ハイ値のときに限り、論理ハイ値を取り、それ以外の場合、ＡＮＤゲート２０の出力は論理ロー値を取る。図１の実施形態に示されるように、ＡＮＤゲート２０は、第２のＳＤＲデータ・ストリーム１８の１または非ヌルのビットと、その反対のもの、第１のＳＤＲデータ・ストリーム１６の０またはヌルのビット、との存在を記録するように構成でき、他のゲートおよび／または論理デバイスも使用することができ、それには、ＳＤＲデータ・ストリーム１６、１８のより多くのまたは異なるビット・シーケンスを検出するための示されたＡＮＤゲートの再構成も含まれる。非限定的な一例として、第１または第２のＳＤＲデータ・ストリームのみを観測することもできる。他の実施形態では、デマルチプレクス・コンポーネント１４と１または複数の論理デバイスとの間の遅延コンポーネント３０のような１または複数の遅延コンポーネントなどのような、他のコンポーネントを導入することもできる。ある実施形態では、ＤＤＲデータ・ストリームは、２より多くのＳＤＲデータ・ストリームへとデマルチプレクスすることができる。そのような実施形態は、データ・ストリームのインテグリティを維持するために、異なるレートまたは周波数のクロック信号を有し得る。

データ・ストリームは連続的なビット・シーケンスを含むので、データ・ワードと呼ばれる個別のデータ・セグメントの形成は、データ操作を実行する際に有利である。データ・ワードの開始および／または終了を指定または画定するために、好ましくは反復パターンであるシーケンス情報が、ＤＱＳサイクルの指定された半部を用いてデータ源１０により送信されることができる。幾つかの実施形態では、シーケンス情報は、メタデータ、同期、またはフラグ・ビットと見なすことができ、このメタデータ、同期、またはフラグ・ビットは、データ・ワードの指定された開始または終了について宛先コンポーネントに通知し、また、本質的に各データ・ワードのサイズも同様に伝達するものである。従って、幾つかの実施形態では、ＤＤＲ ＤＱＳサイクルの第１半部に関連したビットは、一例として、データ源からの感覚データ（ｓｅｎｓｏｒｙ ｄａｔａ）を提供することができ、ＤＤＲ ＤＱＳサイクルの第２半部に関連したビットは、感覚データ・ビットから成るワードの開始および／または終了を示すことができるビットを含むことができ、このビットは、その存在によりまたは適切なパターンにより、感覚データ・ビットから成るワードの開始／終了を示すことができる。他の実施形態は、具体的な実施形態にとって有利なように、データおよび／またはメタデータの異なる構成を有することができる。

示された実施形態では、ＡＮＤゲート２０は、第１および第２のＳＤＲデータ・ストリーム１６、１８を受信し、その中で所定のビット・パターンを検出するように適合される。上述のように、第１のＳＤＲデータ・ストリーム１６は、そのビット値の反転について評価されることができる。従って、ヌル・ビットは、ＡＮＤゲート２０の条件を満たすことができるが、非ヌルのビットは、条件を満たさない。特定のビット・パターンおよび／またはビット・パターンの長さは、検出に使用される論理デバイスの選択に応じてシステム毎に変化し得る。異なるイベント、条件、情報、データ形成などを表すために、異なるビット・パターンが使用される。非限定的な一例では、ＡＮＤゲート２０は、第１のＳＤＲデータ・ストリーム１６におけるヌルまたは０のビットが、第２のＳＤＲデータ・ストリーム１８における対応する非ヌルまたは１のビットを伴って発生するときに、それを判定することができる。そのような発生は、第２のＳＤＲデータ・ストリーム１８におけるデータ・ワードの開始または終了を示すことができる。

図５を参照すると、後述されるタップ（ｔａｐ）を含む例示的なストリーム３９０が示されている。例示的なデータ・ストリーム３９０では、第１のＳＤＲデータ・ストリーム３６０は、データ源が生成してストリームとして送信したビット３６１、３６２、３６３、３６４、３６５、３６６、３６７、３６８、３６９のシーケンスを含む。幾つかの実施形態では、このビット・シーケンスは、ＤＤＲデータ・ストリームのＤＱＳサイクルの第１または第２の半部に関連したビットに由来する。第２のＳＤＲデータ・ストリーム３６０からのビットは、第１のＳＤＲデータ・ストリーム３７０におけるタップの開始または終了を示す、非ヌルまたは１のビット３７１などのような、メタデータ、信号、またはフラグ・ビットを、運ぶことができる。ある実施形態では、第１および第２のＳＤＲデータ・ストリーム３６０、３７０は、交互して連続的したビットを含むことができる。従って、示されたパターンでは、ＤＤＲデータ・ストリームにおけるビットの順は、「０１１１０１１０１００１００１０」であり、示されるように交互にＳＤＲデータ・ストリーム３６０、３７０へとデマルチプレクスされる。具体的には、ＤＤＲデータ・ストリームの第１のビットが、第１のＳＤＲデータ・ストリーム３６０の第１のビット３６１である。ＤＤＲデータ・ストリームの第２のビットが、第２のＳＤＲデータ・ストリーム３７０の第１のビット３７１である。ＤＤＲデータ・ストリームの第３のビットが、第１のＳＤＲデータ・ストリーム３６０の第２のビット３６２であり、以降、同様の構成となる。図１に示された実施形態を参照すると、ＳＤＲデータ・ストリームにおけるタップの開始または終了を示すパターンを運ぶビットは、第２のＳＤＲデータ・ストリーム１７に対応するものであり、また、メタデータまたは同期情報を伝達することができ、ヘッダ・ビット値ペア（ｈｅａｄｅｒ ｂｉｔ ｖａｌｕｅ ｐａｉｒ）として知られ得る。

図６は、第２の例示的なデータ・ストリーム４９０を示しており、データ・ワードは第１のＳＤＲデータ・ストリーム４６０で搬送され、第２のＳＤＲデータ・ストリーム４７０は、ヘッダやメタ情報を含むために使用される。指摘しない限り、エレメントの番号が１００だけ増加したことを除いて、図６のエレメントは図５のエレメントと同じである（例えば、ビットはＳＤＲデータ・ストリームの同じ連続的な位置を占める）。幾つかの実施形態では、図１のＡＮＤゲート２０は、第１のＳＤＲデータ・ストリーム１６の０のビットと第２のＳＤＲデータ・ストリーム１８の１のビットとの同時の存在を検出するように構成されるので、第１のＳＤＲデータ・ストリーム１６は、８ビット・データ・ワードの前部、ビット０ ４６１、に非データ・フラグ・ビットのを追加するように制限されることができる。その結果、８ビット・データ・ワードはヘッダ・ビット・ペア４６１、４７１を含み、このペアは、データ・ワードの開始を示すものてして、またはデータをデスキューする際に使用される。データ・ビットが第１のＳＤＲデータ・ストリーム４６０にのみ存在する実施形態では、そのようなシーケンスの存在（シーケンス検出器は、そのようなシーケンスを検出するように構成される）は、第１のＳＤＲデータ・ストリーム４６０のワードの開始および／または終了を示すことができる。第２のＳＤＲデータ・ストリーム４７０にだけ存在する逆のケースも可能である。

非限定的な一例として、図１に示された実施形態では、第２のＳＤＲデータ・ストリーム４７０が、第２のＳＤＲデータ・ストリーム１８に対応し、データ源１０からのデータを含む。図６に示されるように、第１のＳＤＲデータ・ストリーム４６０のビットは、シーケンス０１０１１０１０を有することができる。同様に分かるように、第２のＳＤＲデータ・ストリーム４７０のビットは、シーケンス１０００００００を有することができ、これらは、第１のＤＱＳサイクルの第１の部分におけるヌルのビットと、第１のＤＱＳサイクルの第２の部分における一つのメタデータまたはフラグ・ビットとを示している。他のシーケンスおよび配置も可能である。

図６を続けて参照すると、第１のＳＤＲデータ・ストリーム４６０のヌル・ビット４６１と、第２のＳＤＲデータ・ストリーム４７０の存在する非ヌル・ビット４７１とをペアにすることは、上述のようにＳＤＲデータ・ストリーム４６０、４７０の順次に交互にしたビット位置に配置されたデータ・ワードの開始を示すことができる。幾つかの実施形態では、データ・ワードの第１のビット４６２は、第１のＳＤＲデータ・ストリーム４６０のヘッダ・ビットの直後に続く。やはり、これらのビット・パターンは、データ源１０により生成され、ＡＮＤゲート２０により検出されるようにアプリオリ（a priori）に構成される。

加えて、所与のＳＤＲデータ・ストリームのデータ・ワードの開始および／または終了は、一つのヘッダ・ビットを用いて通知されることができるので、感覚データまたは他の有用なデータを含むデータ・ストリームのデータ・ワードのサイズは、変化することができる。非限定的な一例は、８ビット・データ・ワードに対応する感覚データの組を含むことができ、データ・ワード・サイズは１６ビットに変更される。同伴するヘッダ・ビット・ペア４６１、４７１は、データ・ワード・サイズが２倍にされたことを事前に知らなくても、１６ビット・データ・ワードの開始において検出することができる。データ・ストリーム４６０、４７０からの１６のデータ・ビットがデータ・アライニング・コンポーネント２４により受信されて、別のヘッダ・ビット・ペアが次のデータ・ワードの開始を示した後にのみ、データ・アライニング・コンポーネント２４は、以前のデータ・ワードのサイズを決定することができる。

加えて、ヘッダ・ビット・ペアは、データ・ワードの末尾にも配置されることができ、１つのデータ・ワードの終了および次への遷移を示すために使用することができる。同様に、望ましい場合、ヘッダ・ビット・ペアは、各データ・ワードの前および後に置かれることができ、その結果として、８ビット・ワードの境界を示すビットを含むようにして、８ビット・データ・ワードを送信するのに必要とされる全体のビット数を１０ビットへと増加させる。ヘッダ・ビットの使用と、その後の好ましいヘッダ・ビット・ペア（１または複数）の廃棄とを管理して、それにより、データを適切に位置合わせ（アライニング）するために、適切な構成のデータ・アライニング・コンポーネント２４または類似のデバイスが使用できる。従って、データ・ワード・サイズの絶えざる変化は、ヘッダ・ビット・ペアを用いて達成されることができ、連続するデータ・ワード間の変化にさえも対応し、その場合、適切なパターンまたはシーケンスが、開始ビットおよび／または終了ビットを示すことができ、それにより、コンポーネントがデータをデータ・ワードへと適切に位置合わせすることを可能にする。

従って、好ましくは、データ・ストリーム３２などのような所与のデータ・ストリームにおけるデータ・ワードの開始または終了を示すメタデータ・ビットは、シーケンス検出信号２２として、または別の形式で、バッファ記憶または保存することができ、コンポーネントにおいてデータ・ワードの開始および終了を同期させる。好ましくは、データ・ストリームのデータ・ビットは、追加的に、そのようにバッファ記憶または保存される。図１を参照して説明される例示的な一実施形態では、ＡＮＤゲート２０は、データ・ワードの境界の少なくとも一つを示すヘッダ・ビット・ペアの存在を検出し、そのような位置を、シーケンス検出信号２２の形式で、データ・アライニング・コンポーネント２４へ伝達する。データ・アライニング・コンポーネント２４は、シーケンス検出信号２２に応答して、データ・ワードへと位置合わせするためにデータ・ストリーム３２で搬送された可変数のビットを保存することができる。

非限定的な一例では、図６のシーケンスが図１のシステムにおいて使用される場合、データ・アライニング・コンポーネント２４は、第１および第２のＳＤＲデータ・ストリーム１６／４６０、１８／４７０からの第１のヘッダ・ビット・ペア４６１、４７１を検出すると、データ・ワードの開始を通知されるが、データ・ワードのビットの総数に関しては通知されない。なぜなら、後に続くデータ・ワードの関連するヘッダ・ビット・ペアが、ＡＮＤゲート２０によりまだ検出されていないからである。従って、データ・アライニング・コンポーネント２４は、データ・ワードの終端の境界に関して通知されるまで、データ・ストリーム３２からのシーケンスを記録するように構成されることができる。データ・ワードを開始および終了させるビットを求めた後、データ・アライニング・コンポーネント２４は、データ・ワードを形成することができ、幾つかの実施形態では、次のデータ・ワードのデータ・ビットの保存を開始するために、データが保持されていたバッファをフラッシュすることができる。

ＤＤＲデータ・ストリーム１２は、遅延コンポーネント３０へ供給されることができる。遅延コンポーネント３０は、データ・ストリーム３２を出力することができるが、好ましくは、データ・ストリーム３２のＤＱＳサイクル部分からビットを、デマルチプレクス・コンポーネント１４から出て行くビットと比較して１または複数のＤＱサイクルだけ遅延させた後に、データ・ストリーム３２を出力する。従って、ＡＮＤゲート２０は、データ・ストリーム３２に先立って、第１および第２のＳＤＲデータ・ストリーム１６、１８の１つまたは複数のビット・ペアを検査することができる。従って、シーケンス検出信号２２の生成は、データ・ストリーム３２における関連するまたは示された対象ビット・パターンに先立って生じることができる。データ・アライニング・コンポーネント２４は、遅延コンポーネント３０により生成される遅延量に関して、アプリオリの構成によりデータを正しく位置合わせするように構成することができる。

データ・ストリーム３２は、ＤＤＲデータ・ストリーム１２またはそのデマルチプレクスされた部分の時間遅延バージョンとすることができ、デマルチプレクスする場合、遅延コンポーネント３０は、ＤＤＲデータ・ストリーム１２からのビットがデータ・ストリーム３２として送信されることを１または複数のＤＱＳサイクルだけ遅延させつつ、更にデマルチプレクスを達成する。従って、データ・アライニング・コンポーネント２４によりデータ・ワードを形成するために使用されるデータは、選択された実施形態に応じて、ＳＤＲまたはＤＤＲとすることができる。データ・アライニング・コンポーネント２４は、シーケンス検出信号２２との正確な関連づけを通じて、データ・ストリーム３２により運ばれるデータ・ワードの境界を正しく示すように構成することができる。

再び図１を参照すると、ＡＮＤゲート２０は、第１および第２のＳＤＲデータ・ストリーム１６、１８を受信し、上述の検査演算を実行することにより、データ・ストリーム３２におけるデータ・ワードの開始または終了を示すヘッダ・ビットの位置を求めるように適合することができる。その後、ＡＮＤゲート２０は、所定のビット・パターンまたはヘッダ・ビットの存在を示すシーケンス検出信号２２を送信することができる。

シーケンス検出信号２２は、データ・アライニング・コンポーネント２４へ提供されることができる。シーケンス検出信号２２は、最初に遅延コンポーネント３０を通過しなければならない、データ・ストリーム３２で到着するビット・シーケンスに先行するヘッダ・ビットの存在を示す情報を、含むことができる。上述のように、ＡＮＤゲート２０およびデータ・アライニング・コンポーネント２４の構成に応じて、シーケンス検出信号２２は、ストリームのデータをデータ・ワードへとアライニングするために役立つ幾つかの情報の何れかとして解釈することができ、それは、ストリームにおけるデータ・ワードの第１のビットの位置、データ・ワードの最終のビットの位置、およびそれらの組合せや、他の任意の適切な情報などである。加えて、シーケンス検出信号２２は、遅延コンポーネント３０により、または他の処理もしくはデータ転送工程のために、好ましくはデータ・ストリームから時間的にオフセットされているので、データ・アライニング・コンポーネント２４は、データ・ストリーム３２のデータを、それが関連するシーケンス検出信号２２を用いて適切に同期させるように構成することができる。

データ・アライニング・コンポーネント２４は、シーケンス検出信号２２およびデータ・ストリーム３２の両方を受信することができる。その後、両方を用いて、データ・アライニング・コンポーネント２４は、データ・ストリーム３２からデータ・ワードを生成することができる。固定または可変サイズのそのようなデータ・ワードは、アライニングされたデータ（アライニング済データ）２６を含むことができる。アライニング済データ２６は、記録および／または更なる処理のため、ＲＡＭやハード・ディスクなどのデータ記録コンポーネント２８へ提供されることができる。

幾つかの実施形態では、ＡＮＤゲート２０、データ・アライニング・コンポーネント２４、およびデータ記録コンポーネント２８は、一つのコンポーネントとすることができる。他の実施形態では、データ・アライニングととデータ記録との組み合わせたコンポーネントなどのような、他の組み合わせも可能である。幾つかの実施形態では、より多くのコンポーネント、例えばデマルチプレクス・コンポーネント１４やＡＮＤゲート２０など、を統合することもできる。従って、図１のエレメントは、別個のコンポーネントとして示されているが、システムの実施にとって有利なように、一体化するおよび／または組み合わせることができ、例えば、集積回路の幾つかの部分を含むことができる。

幾つかの実施形態では、シリアル・データが、ＤＤＲデータ・ストリーム１２の形式でデータ源１０から提供される。ある状況下では、並列のラインを通して送信される反復するデータのシーケンスは、互いに対してスキュー状態になることがあり得る。これは、例えば、長さや、異常状態や、送信器の処理速度に起因する伝送ラインにおける変動が、そのラインを介したシリアル・データの伝送レートを変化させる場合に生じる。図１を参照すると、データ源１０は、そのようなシリアル・データ伝送の源と見なすことができる。示された実施形態では、データ源１０は、単一のデータ伝送を表す。従って、ＤＤＲデータ・ストリーム１２は、ある状況下では、スキュー状態のデータと見なすことができる。

データをデスキュー（de-skew）するため、「データ・アイ（data eye）」として知られるビットのグループを見つけることができる。データ・アイは、タップとして知られる、対象のビット・シーケンスの境界から最も遠いビットのグループである。従って、各タップについて、データ・アイの開始と終了との中間またはほぼ中間のビットが中央である。デスキュー・プロセスの一部として、データ・アイの場所の発見は、タップを順番に並べ、その中央を決定することにより達成することができる。加えて、データ・タップ間の境界に関する情報を評価することにより、データ・アライニング・コンポーネント２４は、各タップの中央を決定し、役立つ処理および／または記録のためにデータをアライニングすることができる。従って、タップの開始または終了を指定することは、データ・アイを見つけるために役立ち得る。

システム１は、２つのモードで動作することができる。第１のモード、即ち「トレーニング・モード」の間、準備されたＤＤＲトレーニング・データ・ストリームが、デマルチプレクス・コンポーネントへ提供される。ＤＤＲトレーニング・データ・ストリームは、準備されたビット・シーケンスであり、正確なパターンが、タップ間の境界を決定する間隔で発生する。示された実施形態では、ＡＮＤゲート２０は、第１のＳＤＲデータ・ストリーム１６から０のビットが、第２のＳＤＲデータ・ストリーム１８からの対応する１のビットとともに検出された場合に、シーケンス検出信号２２を送信するように構成される。従って、ＤＤＲトレーニング・データ・ストリームは、この特定のビット値ペアとその間の８個の完全なビットを含み、デマルチプレクス・コンポーネント１４へ提供されることができる。データ・アライニング・コンポーネント２４は、ＤＤＲトレーニング・データ・ストリームに応答して、シーケンス検出信号２２の送信を記録するように構成することができる。従って、「トレーニング・モード」の結果として、データ・アライニング・コンポーネント２４は、遅延コンポーネント３０からのデータ・ストリーム３２をオフセットするビットの数を決定することができ、タップの開始および終了を適切にフレームにおさめる（ｆｒａｍｅ）することができる。その後、データ・アライニング・コンポーネント２４は、データ・ストリーム３２の少なくとも一部をバッファ記憶または保存し、データ・ストリーム３２のタップの開始および終了を識別することができる。

図５の例示的なデータ・ストリームを参照して、８ビット・タップを含むトレーニングおよび通常動作シーケンスが説明される。トレーニングの間、８個の連続ビット毎の後にヘッダ・ビット値ペアを有するトレーニングＤＤＲデータ・シーケンスが、デマルチプレクス・コンポーネント１４へ提供される。従って、クロック・サイクルの間、ＡＮＤゲート２０は、第１のデータ・ストリーム１６におけるヌル・ビットおよび第２のＳＤＲデータ・ストリーム１８における非ヌル・ビットを有するヘッダ・ビット値ペアを検出する。後続の４クロック・サイクルは、上述のように、ＤＤＲデータ・ストリームの標準の通りに、クロック・サイクル当たり２ビットを有する８ビット・タップを含むことができる。４クロック・サイクルの後、別のヘッダ・ビット値ペアがＡＮＤゲートにより検出され、シーケンス検出信号２２がデータ・アライニング・コンポーネント２４へ送信される。

データ・アライニング・コンポーネント２４は、ＤＤＲデータ・ストリームにおけるヘッダ・ビット値ペアの間隔に基づいて、８ビット・タップが受信されていることを判定するように適合することができ、また、適切にビットを指定してタップへ保存および／または送るようにできる。１６ビットや３２ビットなどのような他のタップ・サイズも、適切なトレーニング・パターンを使用して決定できる。

数回の反復の後、スキューされたデータを含み得るＤＤＲデータ・ストリーム１２が、データ源１０から提供される。データ・アライニング・コンポーネント２４は、ヘッダ・ビット値ペアがＡＮＤゲート２０により検出された場合、シーケンス検出信号２２の送信されたものを受信する。トレーニング期間中にタップ・サイズを確立しているため、データ・アライニング・コンポーネント２４は、タップを形成し、データ・ストリーム３２のデータ・アイを決定するように、適合することができる。幾つかの実施形態では、データ・アライニング・コンポーネント２４は、遅延コンポーネント３０により影響を受けた任意の数のクロック・サイクルだけ、開始または終了をオフセットすることができる。加えて、幾つかの実施形態では、データ・アライニング・コンポーネント２４または他のコントローラ・コンポーネントは、タップをより良好にアライニングするために、遅延コンポーネント３０を調整して、適切な数のクロック・サイクルだけデータ・ストリーム３２をオフセットすることができる。

ある状況下では、タップの一部を形成する第１および第２のデータ・ストリーム１６、１８のデータは、ＡＮＤゲート２０により検出されるパターンに配置された配列で正しいデータを送信することができる。そのような状況下では、シーケンス検出信号２２は、次のタップの開始または連続するタップの境界を適切に示すために、時期尚早で、タップの開始後の早すぎるときに、データ・アライニング・コンポーネント２４へ送信される。

幾つかの実施形態では、トレーニング期間中に提供された情報の結果として、データ・アライニング・コンポーネント２４は、実際のヘッダ・ビット値ペアを示す別のシーケンス検出信号２２を予期して、予定数のクロック・サイクルまで、データをバッファ記憶および保存し続けるように構成することができる。従って、シーケンス検出信号２２のフォールス・ポジティブ（false positive）送信は無視することができ、タップは適切にフレームにはめられる。

幾つかの実施形態では、データ・アライニング・コンポーネント２４は、更に多くのクロック・サイクルをバッファ記憶および／または保存して、データ・ストリーム３２のより長いセグメントの分析に基づいて、何れのビット値ペアおよびそれらに対応するシーケンス検出信号２２がタップの境界と正しく関連しているかを、また、シーケンス検出信号２２の送信を引き起こした配列において生じたデータの結果が何れのものであるかを、決定することができる。従って、データ・アライニング・コンポーネント２４は、規則的なサイズの有効なタップを見つけることができる。加えて、データ・アライニング・コンポーネント２４は、タイプ・サイズが変更された時には、トレーニング中に発生した間隔とは異なる規則的な間隔で発生するヘッダ・ビット値ペアを見つけることにより、その変更を判定するように更に適合することができる。幾つかの実施形態では、トレーニング・モードは、まったく省略されることができ、データ・アライニング・コンポーネント２４は、シーケンス検出信号２２により示されるヘッダ・ビット値ペアの規則的な発生に基づいて、タップ・サイズを決定するように構成することができる。データ・アライニング・コンポーネント２４は、ＡＮＤゲート２０からのシーケンス検出信号２２をトリガするヘッダ・ビット値ペアの発生の頻度に基づいて変化するように、タップ・サイズを動的に決定するように更に構成することもできる。

従って、データのアライニングは、ヘッダ・ビット値ペアによりマークされるデータ・ワードを形成すること、または規則的な間隔でのヘッダ・ビット値ペアの存在に基づいてのタップの境界を決定することである。

図７は、データ処理方法５００の一実施形態を示すフローチャートである。方法５００に関連して実行される様々なタスクは、ソフトウェア、ハードウェア、ファームウェア、またはそれらの任意の組み合わせにより実行され得る。説明の目的で、方法５００についての以下の説明は、図１〜図６に関連して述べたエレメントに関するものとする。実際には、方法５００の幾つかの部分は、説明されたシステムの異なる要素、例えば、データ・ストリーム・デマルチプレクス・コンポーネント１４、ＡＮＤゲート２０、または他の論理コンポーネント、またはデータ記録コンポーネント２８により実行されることができる。方法５００は、任意の数の追加または代替のタスクを含むことができ、図７に示されるタスクは、示した順序で実行される必要はなく、方法５００は、本明細書で詳細には説明されない付加的な機能を有する更に包括的な手順またはプロセスへ組み込まれてもよいことを理解されたい。

最初に、ＤＤＲデータ・ストリームが、デマルチプレクス・コンポーネントにより受信される（５０２）。デマルチプレクス・コンポーネントは、ＤＤＲデータ・ストリームをデマルチプレクスすることにより、ＤＤＲデータ・ストリームを２つのＳＤＲデータ・ストリームに分岐させる（５０４）。シーケンス検出コンポーネントは、第１のＳＤＲデータ・ストリームと第２のＳＤＲデータ・ストリームとのビットを評価して、データ・ストリームの一方または両方においてのビットのパターンまたはシーケンスを検出する（５０６）。例えば第１のＳＤＲデータ・ストリームにおけるヌル・ビットが第２のＳＤＲデータ・ストリームにおける非ヌル・ビットと同時に生じるなどのような、指定または所定のシーケンスまたはデータ・ペアが検出されると（５０６）、第１または第２のＳＤＲデータ・ストリームまたはＤＤＲデータ・ストリームなどのようなデータ・ストリームからのデータは、固定または可変のサイズのデータ・ワードへと、分離、分割、またはアライニングされる（５０８）。幾つかの実施形態では、データ・ストリームの少なくとも１つが、データをアライニングする前に、遅延コンポーネントにより遅延させられることができる。タスク５０８の間に実行されるアライメントは、ＳＤＲデータ・ストリームで検出される（５０６）所定のシーケンスまたはビット・ペアにより影響され指図される。加えて、オプションとして、データは、位置合わせ（５０８）された後、記録される（５１０）ことができる。

上記の詳細な説明では、少なくとも１つの例示的な実施形態が提示されたが、多数の変形が存在することを理解されたい。１または複数の例示的な実施形態は単なる例にすぎず、本主題の範囲、適用可能性、構成を限定しないことが意図されていることも理解されたい。上記の詳細な説明は、１または複数の例示的な実施形態を実施するための便利なロード・マップを当業者に提供するものである。特許請求の範囲で説明される本発明の範囲およびその法的均等物から逸脱することなく、要素の機能および構成に様々な変更が施され得ることを理解されたい。

Claims (3)

1. データ・ストリームから個別のデータ・セグメントを生成するためのシステム（１）であって、
   ダブル・データ・レート（ＤＤＲ）・データ・ストリーム（１２）を第１のシングル・データ・レート（ＳＤＲ）・データ・ストリーム（１６）と第２のＳＤＲデータ・ストリーム（１８）とに分けるように適合されたデマルチプレクス・コンポーネント（１４）と、
   前記デマルチプレクス・コンポーネント（１４）に結合され、前記第１のＳＤＲデータ・ストリーム（１６）と前記第２のＳＤＲデータ・ストリーム（１８）の間でビット値を比較して、所定のビット配列の検出に応答して第１の信号（２２）を生成するように適合されたビット検出コンポーネント（２０）と、
   前記ＤＤＲデータ・ストリーム（１２）を受信し、前記ＤＤＲデータ・ストリーム（１２）に対して遅延操作を実行して遅延データ・ストリーム（３２）を生成するように適合された遅延コンポーネント（３０）と、
   前記遅延コンポーネント（３０）と、前記ビット検出コンポーネント（２０）とに結合され、前記第１の信号（２２）に応答して前記遅延データ・ストリーム（３２）をアライメントして配置するように適合されたデータ・アライニング・コンポーネント（２４）と
   を備えるシステム。
2. 請求項１に記載のシステムであって、前記データ・アライニング・コンポーネント（２４）に結合されたデータ記録コンポーネント（２８）を更に備え、前記データ記録コンポーネント（２８）は、前記第１の信号（２２）に応答してデータを記録するように適合されたものである、システム。
3. データをデスキューする方法であって、
   データ源（１０）からダブル・データ・レート（ＤＤＲ）・データ・ストリーム（１２）を受信するステップ（５０２）と、
   前記ＤＤＲデータ・ストリーム（１２）を、第１のシングル・データ・レート（ＳＤＲ）・データ・ストリーム（１６）および第２のＳＤＲデータ・ストリーム（１８）へとデマルチプレクスするステップ（５０４）と、
   前記第１のＳＤＲデータ・ストリーム（１６）および前記第２のＳＤＲデータ・ストリーム（１８）においてビット値ペアを検出するステップ（５０６）と、
   前記ビット・シーケンスの検出に応答して信号（２２）をデータ・アライニング・コンポーネント（２４）へ送信するステップ（５０８）と、
   前記ＤＤＲデータ・ストリーム（１２）、前記第１のＳＤＲデータ・ストリーム（１６）、および前記第２のＳＤＲデータ・ストリーム（１８）の少なくとも１つを遅延させ、その結果として遅延データ（３２）をもたらすステップと、
   前記遅延データ（３２）を前記データ・アライニング・コンポーネント（２４）へ提供するステップと、
   前記信号に応答して、前記データ・アライニング・コンポーネント（２４）を用いてデータをアライニングし、それによりアライニング済データ（２６）を生成するステップと
   を備える方法。

Images