JP2009260419A - Push-pull amplifier - Google Patents
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Abstract
Description
本発明は、無駆動時の消費電流が低くかつ高い電流駆動能力を有するプッシュプル増幅
器に関するものである。
The present invention relates to a push-pull amplifier having low current consumption when not driven and high current driving capability.
従来のプッシュプル増幅器は多種多様な構成のものが提案されており、それぞれの目的
および電源電圧などの条件によって使い分けている。
その中でも低電圧で動作するプッシュプル増幅器として、図１１のような回路が知られている（特許文献１などを参照）。
このプッシュプル増幅器は、図１１に示すように、差動増幅回路１０１と、差動差動増幅回路１１７と、レベルシフト回路１０３と、出力増幅回路４とを備えている。さらに、このプッシュプル増幅器は、反転入力端子１０５と、非反転入力端子１０６と、出力端子１１６とを備えている。
Conventional push-pull amplifiers have been proposed in a wide variety of configurations, and are selectively used according to their purpose and conditions such as power supply voltage.
Among them, a circuit as shown in FIG. 11 is known as a push-pull amplifier that operates at a low voltage (see Patent Document 1).
As shown in FIG. 11, the push-pull amplifier includes a
通常、プッシュプル増幅器は、差動増幅回路１０１を備えて演算増幅器として構成されているが、差動増幅回路１０１がない場合、または他のタイプの増幅回路が備わっている場合がある。
ここでは背景技術例としては、通常よく用いられる差動増幅回路１０１を備えたプッシュプル増幅器について説明する。
差動増幅回路１０１は、反転入力端子１０５と非反転入力端子１０６とを有し、これらの両入力端子１０５および１０６に供給される入力信号の差動増幅を行う。この差動増幅回路１０１の出力端子１１０は、差動差動増幅回路１１７の第１の反転入力端子および出力増幅回路１０４のＭＯＳトランジスタＭ２４のゲートに接続されている。
Normally, a push-pull amplifier is configured as an operational amplifier including a
Here, as a background art example, a push-pull amplifier including a
The
差動差動増幅回路１１７は、差動増幅回路１０１からの出力信号を第１の反転入力端子で受け取り、この受け取った信号を反転させ、反転信号を出力信号としてレベルシフト回路１０３のＭＯＳトランジスタＭ２２のゲートに供給する。
このため、差動差動増幅回路１１７は、上記の第１の反転入力端子の他に、第２の反転入力端子、第１の非反転入力端子、第２の非反転入力端子、および出力端子１１４を備え、その第２の反転入力端子がその出力端子１１４と接続されている。
さらに、その２つの非反転入力端子は基準電圧端子１１２に接続され、その各非反転入力端子に基準電圧Ｖｒｅｆ１が供給される。
The differential
Therefore, in addition to the first inverting input terminal, the differential
Further, the two non-inverting input terminals are connected to the
レベルシフト回路１０３は、差動差動増幅回路１１７からの出力信号のレベルシフトを行うと共に、その出力信号を反転させる回路であり、Ｐ型のＭＯＳトランジスタＭ２１とＮ型のＭＯＳトランジスタＭ２２とを組み合わせて構成されている。
上述のＭＯＳトランジスタＭ２１は、そのソースに電源電圧ＶＤＤが供給され、そのゲートとドレインが共通接続されている。そして、その共通接続部は、出力増幅部１０４のＭＯＳトランジスタＭ２３のゲートとＭＯＳトランジスタＭ２２のドレインとにそれぞれ接続されている。ＭＯＳトランジスタＭ２２は、そのゲートに差動差動増幅回路１１７の出力信号が供給され、そのソースに電源電圧ＶＳＳが供給されるようになっている。
The
The above-mentioned MOS transistor M21 is supplied with the power supply voltage VDD at its source, and its gate and drain are commonly connected. The common connection is connected to the gate of the MOS transistor M23 and the drain of the MOS transistor M22 of the
出力増幅回路１０４は、互いに極性の異なる相補型のＭＯＳトランジスタＭ２３、Ｍ２４からなり、そのＭＯＳトランジスタＭ２３、Ｍ２４が、レベルシフト回路１０３の出力信号と差動増幅回路１０１の出力信号とを入力してプッシュプル増幅動作を行う回路である。
すなわち、Ｐ型のＭＯＳトランジスタＭ２３は、そのソースに電源電圧ＶＤＤが供給さ
れ、そのゲートがレベルシフト回路１０３の出力端子に接続されている。ＭＯＳトランジスタＭ２３のドレインは、Ｎ型のＭＯＳトランジスタＭ２４のドレインと接続され、その共通接続部が出力端子１１６に接続されている。
さらに、ＭＯＳトランジスタＭ２４は、そのゲートに差動増幅回路１０１の出力信号が供給され、そのソースに電源電圧ＶＳＳが供給されるように構成されている。
The
That is, the power source voltage VDD is supplied to the source of the P-type MOS transistor M23, and the gate thereof is connected to the output terminal of the
Further, the MOS transistor M24 is configured such that the output signal of the
次に、差動差動増幅回路１１７に適用できる回路の構成例について、図１２を参照して説明する。
図１２に示す差動差動増幅回路は、Ｎ型のＭＯＳトランジスタＭ１、Ｍ２、Ｍ５から構成される差動入力部２３１と、Ｎ型のＭＯＳトランジスタＭ３、Ｍ４、Ｍ６から構成される差動入力部２３２と、Ｐ型のＭＯＳトランジスタＭ７〜Ｍ１０およびＮ型のＭＯＳトランジスタＭ１１、Ｍ１２から構成され上述の各差動入力部２３１および２３２の出力を加算する加算部２３３と、を備えている。
Next, a configuration example of a circuit applicable to the differential
The differential differential amplifier circuit shown in FIG. 12 includes a
ここで、ＭＯＳトランジスタＭ７、Ｍ８は、差動入力部２３１と差動入力部２３２との共通の負荷として使用される。
また、この差動差動増幅回路は、図１２に示すように、第１の非反転入力端子２３４と、第１の反転入力端子２３５と、第２の反転入力端子２３６と、第２の非反転入力端子２３７と、出力端子２３８とを備えている。
さらに詳述すると、ＭＯＳトランジスタＭ１、Ｍ２は差動対を構成し、ＭＯＳトランジ
スタＭ１のゲートは第１の非反転入力端子２３４に接続され、ＭＯＳトランジスタＭ２のゲートは第１の反転入力端子２３５に接続されている。
Here, the MOS transistors M7 and M8 are used as a load common to the
Further, as shown in FIG. 12, the differential differential amplifier circuit includes a first
More specifically, the MOS transistors M1 and M2 constitute a differential pair, the gate of the MOS transistor M1 is connected to the first
ＭＯＳトランジスタＭ３、Ｍ４は差動対を構成し、ＭＯＳトランジスタＭ３のゲートは第２の反転入力端子２３６に接続され、ＭＯＳトランジスタＭ４のゲートは第２の非反転入力端子２３７に接続されている。
ＭＯＳトランジスタＭ５は、ＭＯＳトランジスタＭ１、Ｍ２の定電流源として機能し、
ＭＯＳトランジスタＭ６は、ＭＯＳトランジスタＭ３、Ｍ４の定電流源として機能するも
のである。
このため、ＭＯＳトランジスタＭ５、Ｍ６の各ゲートはバイアス端子２３９に接続され、その各ゲートに所定のバイアス電圧が供給されるようになっている。
The MOS transistors M3 and M4 form a differential pair, the gate of the MOS transistor M3 is connected to the second
The MOS transistor M5 functions as a constant current source for the MOS transistors M1 and M2.
The MOS transistor M6 functions as a constant current source for the MOS transistors M3 and M4.
Therefore, the gates of the MOS transistors M5 and M6 are connected to the
ＭＯＳトランジスタＭ７、Ｍ８の各ゲートはバイアス端子２４０に接続され、その各ゲートに所定のバイアス電圧が供給されるようになっている。
また、ＭＯＳトランジスタＭ９、Ｍ１０の各ゲートはバイアス端子２４１に接続され、その各ゲートに所定のバイアス電圧が供給されるようになっている。
さらに、ＭＯＳトランジスタＭ１１、Ｍ１２はカレントミラー回路を構成している。
Each gate of the MOS transistors M7 and M8 is connected to the
The gates of the MOS transistors M9 and M10 are connected to a
Further, the MOS transistors M11 and M12 constitute a current mirror circuit.
次に、図１２に示す差動差動増幅回路の動作について説明する。
いま、図１２に示す差動差動増幅回路において、入力端子２３４、２３５に入力電圧Ｖ１、Ｖ２が供給され、入力端子２３６、２３７に入力電圧Ｖ４、Ｖ３が供給されているものとする。
また、出力端子２３８の出力電圧をＶＯＵＴとすると、これらの電圧の関係は次式で表される。
ＶＯＵＴ＝Ａ１（Ｖ１−Ｖ２）＋Ａ２（Ｖ３−Ｖ４）………（１）
ここで、（１）式中のＡ１は入力端子２３４、２３５から出力端子２３８に対するゲイン（利得）であり、Ａ２は入力端子２３６、２３７から出力端子２３８に対するゲインである。
Next, the operation of the differential differential amplifier circuit shown in FIG. 12 will be described.
Now, in the differential differential amplifier circuit shown in FIG. 12, it is assumed that the input voltages V1 and V2 are supplied to the
If the output voltage of the
VOUT = A1 (V1-V2) + A2 (V3-V4) (1)
Here, A1 in the equation (1) is a gain (gain) from the
いま、ＭＯＳトランジスタＭ１〜Ｍ４の各サイズが同じで、かつ、ＭＯＳトランジスタ
Ｍ５、Ｍ６の各サイズが同じであるとすると、ゲインＡ１およびＡ２は等しくなるので、Ａ１＝Ａ２＝Ａとおくことができ、（１）式は（２）式のように書き直すことができる。
ＶＯＵＴ＝Ａ（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）………（２）
ここで、差動差動増幅回路のゲインが十分に大きければ、（２）式により帰還回路で用
いる場合にはＶ１−Ｖ２＋Ｖ３−Ｖ４＝０が成立することになる。この関係を図１１の差動差動増幅回路１１７の出力信号に適用すると、次の（３）式のような関係が得られる。
Ｖ１４＝２×Ｖｒｅｆ１―Ｖ１０………（３）
但し、Ｖ１０は差動増幅回路１０１の出力端子１１０の電圧、Ｖ１４は差動差動増幅回路１１７の出力端子１１４の電圧である。
Now, assuming that the sizes of the MOS transistors M1 to M4 are the same and the sizes of the MOS transistors M5 and M6 are the same, the gains A1 and A2 are equal, so that A1 = A2 = A can be set. , (1) can be rewritten as (2).
VOUT = A (V1-V2 + V3-V4) (2)
Here, if the gain of the differential differential amplifier circuit is sufficiently large, V1−V2 + V3−V4 = 0 holds when used in the feedback circuit according to equation (2). When this relationship is applied to the output signal of the differential
V14 = 2 × Vref1-V10 (3)
However, V10 is the voltage of the
（３）式によれば、差動差動増幅回路１１７の出力電圧Ｖ１４は、その差動差動増幅回路１１７の入力電圧を反転したものであることがわかる。
また、レベルシフト回路１０３の出力端子１１５の電圧Ｖ１５は、差動差動増幅回路１１７の出力端子１１４の電圧Ｖ１４を反転したものとなる。
いま、差動増幅回路１０１の出力端子１１０の電圧Ｖ１０を正弦波とした場合に、その各端子１１０、１１４、１１５の各電圧Ｖ１０、Ｖ１４，Ｖ１５の各波形の関係を図１３に示す。
According to the equation (3), it can be seen that the output voltage V14 of the differential
Further, the voltage V15 at the
Now, when the voltage V10 of the
図１３において、Ｄは差動増幅回路１０１の出力端子１１０の電圧Ｖ１０の波形である。波形Ｅは、端子１１４の電圧で、（３）式で示されるように電圧Ｖ１０の反転された反転信号となっている。言い換えれば、差動差動増幅回路１１７は、信号Ｄを入力し、これを反転させた信号Ｅを生成している。
ここで、差動差動増幅回路１１７の出力端子１１４の信号Ｅは，レベルシフト回路１０３によって、基準レベルＶｒｅｆ１から基準レベルＶｒｅｆ２に変換されると共に、さらに反転されて信号Ｆのようになる。この再度の極性反転により、信号Ｆは信号Ｄの極性と同じになっている。
In FIG. 13, D is the waveform of the voltage V10 at the
Here, the signal E at the
このようなレベルシフト回路１０３の作用により、出力端子１１６から低い電源電圧ＶＳＳ側に電流を供給する場合は、端子１１０の信号レベルは基準レベルＶｒｅｆ１よりも高いレベルに移動する。これは、図１３の矢印５０付近が対応する。
すると、ＭＯＳトランジスタＭ２４のゲート電圧はより高くなるので、電流を多く流す
ことができ、一方、ＭＯＳトランジスタＭ２３のゲート電圧は高くなるため電流をより少
なくするように働き、ＭＯＳトランジスタＭ２４が電流を流すのを助ける。
Due to the action of the
Then, since the gate voltage of the MOS transistor M24 becomes higher, a larger amount of current can flow. On the other hand, the gate voltage of the MOS transistor M23 increases, so that the current is reduced, and the MOS transistor M24 flows current. To help.
また逆に、高い電源電圧ＶＤＤ側から出力端子１１６に電流を供給する場合は、端子１１０の信号レベルは基準レベルＶｒｅｆ１よりも低いレベルに移動する。これは、図１３の矢印５１付近が対応する。
すると、ＭＯＳトランジスタＭ２４のゲート電圧はより低くなるので、電流を少なめに
することができた分だけ出力端子１１６へより多くの電流が供給でき、一方、ＭＯＳトランジスタＭ２３のゲート電圧は低くなるため電流をより多く流すことができる。
Conversely, when a current is supplied to the
Then, since the gate voltage of the MOS transistor M24 becomes lower, more current can be supplied to the
このように、プッシュプル増幅回路においては、出力トランジスタＭ２３、Ｍ２４のう
ち、その一方が大きく電流を流す時、他方のトランジスタは電流を抑制しまたはオフするように作用する。このような原理で、大きな電流を流す必要がある場合、消費電流を抑えながら動作することができる。
さて、出力ＭＯＳトランジスタＭ２３，Ｍ２４が大きな出力電流を駆動するには、ＭＯ
ＳトランシスタＭ２３、Ｍ２４のゲートに印加する信号をより大きくすれば良い。例えば
、ＭＯＳトランジスタＭ２４の場合、図１３における信号波形Ｄのピークレベルがより高くなれば良い。
In this manner, in the push-pull amplifier circuit, when one of the output transistors M23 and M24 flows a large current, the other transistor acts to suppress or turn off the current. Based on such a principle, when it is necessary to flow a large current, it is possible to operate while suppressing current consumption.
In order for the output MOS transistors M23 and M24 to drive a large output current, the MO
What is necessary is just to enlarge the signal applied to the gate of S transistor M23 and M24. For example, in the case of the MOS transistor M24, the peak level of the signal waveform D in FIG.
しかし、信号波形ＤのピークレベルがＶｒｅｆ１に対してより大きくなると、ピーク時
において信号波形Ｅとの差の電圧が大きくなる。このときに、差動差動増幅器１１７の入力トランジスタＭ１〜Ｍ４のいずれかがオフ状態になるくらいに大きな信号が印加されると、差動差動増幅器１１７は（３）式で説明したような演算通りに動作しないので、信号波形Ｅ（端子１１４の電圧）がより低いレベルに到達しない。
上述のような現象の発生を解消するために、ＭＯＳトランジスタＭ１〜Ｍ４のオーバードライブ電圧（Ｖｇｓ−Ｖｔｈ）を大きくすれば良いが、大きくするにも限度があった。
In order to eliminate the above-described phenomenon, the overdrive voltage (Vgs−Vth) of the MOS transistors M1 to M4 may be increased, but there is a limit to increase the overdrive voltage.
本発明は上述のような点に鑑みてなされたものであり、オーバードライブ電圧に依存することなく、出力トランジスタのゲート電圧のピーク値を従来よりも一層高いレベルにでき、且つ、低消費電流で従来のものより高い出力電流が得られるプッシュプル増幅器を提供することを目的とする。 The present invention has been made in view of the above points. The peak value of the gate voltage of the output transistor can be made higher than before without depending on the overdrive voltage, and the current consumption can be reduced. An object of the present invention is to provide a push-pull amplifier capable of obtaining an output current higher than that of a conventional one.
上記目的を達成するべく、本願では次に列記するようなプッシュプル増幅器を提案する。
本発明の請求項１のプッシュプル増幅器は：
所定の抵抗の一端側および他端側に各接続され可変電流源を含む各所定の電流源から電流が供給されて前記抵抗の両端に生起する電圧によって入力信号に対し該電圧に相応する所定のレベルシフトを与える第一のレベルシフト回路と、
互いに極性の異なる相補型の各トランジスタからなり、前記各トランジスタのうちの一のトランジスタに前記入力信号が入力され前記各トランジスタのうちの他のトランジスタに前記レベルシフト回路の出力信号が入力されて該両入力された信号に対しプッシュプル増幅を行う出力増幅回路と、
前記第一のレベルシフト回路の該当する可変電流源に出力電流を制御するための電流制御信号を各供給する電流制御回路と、
を備えていることを特徴とする。
In order to achieve the above object, the present application proposes push-pull amplifiers listed below.
The push-pull amplifier according to claim 1 of the present invention is:
A current is supplied from each predetermined current source including a variable current source connected to one end side and the other end side of the predetermined resistor, and a predetermined voltage corresponding to the voltage is generated with respect to an input signal by a voltage generated at both ends of the resistor. A first level shift circuit for providing a level shift;
Complementary transistors having different polarities from each other, the input signal is input to one of the transistors, and the output signal of the level shift circuit is input to the other transistor of the transistors. An output amplifier circuit that performs push-pull amplification on both input signals;
A current control circuit for supplying a current control signal for controlling an output current to a corresponding variable current source of the first level shift circuit;
It is characterized by having.
本発明の請求項２のプッシュプル増幅器は：
上記請求項１のプッシュプル増幅器において特に、前記レベルシフト回路の前記電流源のうち該当する電流源は対をなす構成の可変電流源であり、該対をなす構成の可変電流源は、前記電流制御回路からの電流制御信号がゲート端子に供給されるＰＭＯＳトランジスタによる可変電流源、および、前記電流制御回路からの電流制御信号がゲート端子に供給されるＮＭＯＳトランジスタによる可変電流源であることを特徴とする。
The push-pull amplifier according to
In the push-pull amplifier according to claim 1, in particular, the corresponding current source among the current sources of the level shift circuit is a variable current source having a pair configuration, and the variable current source having the pair configuration is the current source A variable current source by a PMOS transistor to which a current control signal from a control circuit is supplied to a gate terminal, and a variable current source by an NMOS transistor to which a current control signal from the current control circuit is supplied to a gate terminal And
本発明の請求項３のプッシュプル増幅器は：
上記請求項１または２のプッシュプル増幅器において特に、前記電流制御回路は、所定の定常電流が供給されることによって第一の基準電圧を生起するＮＭＯＳトランジスタを備えた第一基準電圧回路と、所定の定常電流が供給されることによって第二の基準電圧を生起するＰＭＯＳトランジスタを備えた第二基準電圧回路と、前記第一のレベルシフト回路と同様の回路構成を有し入力端子に前記第一の基準電圧が供給されるように配された第二のレベルシフト回路と、前記第二のレベルシフト回路の出力信号レベルと前記第二の基準電圧のレベルとが等しくなるように前記第一のレベルシフト回路および前記第二のレベルシフト回路に各供給する前記電流制御信号を生成する電流制御信号生成回路とを備えていることを特徴とする。
The push-pull amplifier according to claim 3 of the present invention is:
In particular, in the push-pull amplifier according to claim 1, the current control circuit includes a first reference voltage circuit including an NMOS transistor that generates a first reference voltage when a predetermined steady current is supplied; And a second reference voltage circuit having a PMOS transistor that generates a second reference voltage by being supplied with a steady current, and a circuit configuration similar to that of the first level shift circuit, the input terminal having the first reference voltage The second level shift circuit arranged to be supplied with the reference voltage, and the output signal level of the second level shift circuit and the level of the second reference voltage are equal to each other. And a current control signal generation circuit for generating the current control signal supplied to each of the level shift circuit and the second level shift circuit.
本発明の請求項４のプッシュプル増幅器は：
上記請求項３のプッシュプル増幅器において特に、前記電流制御信号生成回路は、前記第二のレベルシフト回路の出力と前記第二基準電圧回路による第二の基準電圧とを差動増幅して第一の電流制御信号を生成する差動増幅器と、
前記差動増幅器の出力信号に基づいて第二の電流制御信号を生成する電流制御信号発生器とを備えていることを特徴とする。
The push-pull amplifier according to
In the push-pull amplifier according to claim 3, in particular, the current control signal generation circuit differentially amplifies an output of the second level shift circuit and a second reference voltage by the second reference voltage circuit to perform a first amplification. A differential amplifier for generating a current control signal of
And a current control signal generator for generating a second current control signal based on an output signal of the differential amplifier.
本発明の請求項５のプッシュプル増幅器は：
上記請求項１または２のプッシュプル増幅器において特に、前記電流制御回路は、所定の定常電流が供給されることによって第一の基準電圧を生起するＮＭＯＳトランジスタを備えた第一基準電圧回路と、前記第一のレベルシフト回路と同様の回路構成を有し入力端子に前記第一の基準電圧が供給されるように配された第二のレベルシフト回路と、前記第二のレベルシフト回路の出力信号をレベル反転するレベル反転器と、前記レベル反転器の出力と前記第一の基準電圧とが等しくなるように前記第一のレベルシフト回路および前記第二のレベルシフト回路に各供給する前記電流制御信号を生成する電流制御信号生成回路とを備えていることを特徴とする。
The push-pull amplifier according to
In the push-pull amplifier according to
本発明の請求項６のプッシュプル増幅器は：
上記請求項５のプッシュプル増幅器において特に、前記電流制御信号生成回路は、前記のレベル反転器の出力と前記第一の基準電圧とを差動増幅して第二の電流制御信号を生成する差動増幅器と、前記差動増幅器の出力信号に基づいて第二の電流制御信号を生成する電流制御信号発生器とを備えていることを特徴とする。
本発明の請求項７のプッシュプル増幅器は：
上記請求項１に記載のプッシュプル増幅器において特に、前記第一のレベルシフト回路の入力側に該第一のレベルシフト回路の入力インピーダンスを高くするためのバッファ回路を更に設けたことを特徴とする。
本発明の請求項８のプッシュプル増幅器は：
上記請求項２乃至６の何れか一のプッシュプル増幅器において特に、第一のレベルシフト回路および第二のレベルシフト回路の少なくとも何れかのレベルシフト回路の入力側に当該レベルシフト回路の入力インピーダンスを高くするためのバッファ回路を更に設けたことを特徴とする。
The push-pull amplifier according to
The push-pull amplifier according to
The push-pull amplifier according to
2. The push-pull amplifier according to claim 1, further comprising a buffer circuit for increasing the input impedance of the first level shift circuit on the input side of the first level shift circuit. .
The push-pull amplifier according to
In the push-pull amplifier according to any one of
このような構成からなる本発明によれば、低消費電流で、かつ、ＭＯＳトランジスタが
オフする状態を回避することができるため、従来のものに比べ大きな駆動電流能力を有す
るプッシュプル増幅器を提供できる。
According to the present invention having such a configuration, it is possible to provide a push-pull amplifier having a low driving current and a large driving current capability as compared with the conventional one because it is possible to avoid a state in which the MOS transistor is turned off. .
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明のプッシュプル増幅器の実施形態の構成を示すブロック図である。
この実施形態は、図１に示すように、第一のレベルシフト回路６と、電流制御回路７と、トランジスタＭ１、Ｍ２から構成される出力増幅回路１０と、入力端子１と、出力端子３と、電流制御信号を供給する電流制御端子８および９と、を備えている。
出力増幅回路１０は高電位Ｖｄｄ側の端子４と低電位Ｖｓｓ側の端子５との間にトランジスタＭ１およびＭ２が図示のとおりに接続されて、両トランジスタＭ１、Ｍ２の接続点から上記の出力端子３が導出されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a push-pull amplifier according to an embodiment of the present invention.
In this embodiment, as shown in FIG. 1, a first
In the output amplifier circuit 10, transistors M1 and M2 are connected as illustrated between a terminal 4 on the high potential Vdd side and a
通常、プッシュプル増幅器は、入力端子１の前段部に差動増幅器を備えて演算増幅器として構成されているが、差動増幅器がない場合、または他のタイプの増幅器を備えている場合がある。
第一のレベルシフト回路６は、入力端子１と出力端子２ならびに電流制御端子８、９を有しており、入力端子１の電圧Ｖ１をレベルシフトして出力端子２に電圧Ｖ２を出力している。
電流制御回路７は電流制御端子８、９を有しており、その電流制御端子８、９から電流制御信号をレベルシフト回路のレベルシフト量を調整するための電流制御端子に供給している。
In general, the push-pull amplifier is configured as an operational amplifier including a differential amplifier in the front stage portion of the input terminal 1, but there are cases where there is no differential amplifier or other types of amplifiers.
The first
The
出力増幅回路１０は、互いに極性の異なる相補型のＭＯＳトランジスタＭ１、Ｍ２からなり、そのＭＯＳトランジスタＭ１、Ｍ２が、第一のレベルシフト回路６の出力信号と入力端子１からの信号を入力してプッシュプル増幅動作を行う回路である。
すなわち、Ｐ型のＭＯＳトランジスタＭ２は、そのソースに電源電圧ＶＤＤが供給され、そのゲートがレベルシフト回路６の出力端子２に接続されている。ＭＯＳトランジスタＭ２のドレインは、Ｎ型のＭＯＳトランジスタＭ１のドレインと接続され、その共通接続部が出力端子３に接続されている。さらに、ＭＯＳトランジスタＭ１は、そのゲートに入力端子１からの信号が供給され、そのソースに電源電圧ＶＳＳが供給されるようになっている。
The output amplifier circuit 10 is composed of complementary MOS transistors M1 and M2 having different polarities, and the MOS transistors M1 and M2 receive the output signal of the first
That is, the power source voltage VDD is supplied to the source of the P-type MOS transistor M2, and the gate thereof is connected to the
次に、第一のレベルシフト回路６に用いるのに適した回路の構成について説明する。
図２は、図１の第一のレベルシフト回路６として適用可能な回路構成の一例を説明の便宜上一般的に表した図である。図２に例示した第一のレベルシフト回路６は、図示のとおり、高電位Ｖｄｄ側の端子２７と低電位Ｖｓｓ側の端子２８との間に、４つの可変電流源２３，２４，２５，２６と、１つの抵抗Ｒ２０を備えて構成されている。
この構成のレベルシフト回路の場合、抵抗Ｒ２０を挟んで配置される可変電流源２３、２４の電流は同じ値であるＩ１に、また抵抗Ｒ２０を挟んで配置するもう一組の可変電流源２５，２６の電流は同じ値であるＩ２になっている。
Next, a circuit configuration suitable for use in the first
FIG. 2 is a diagram generally showing an example of a circuit configuration applicable as the first
In the case of the level shift circuit of this configuration, the currents of the variable
次にレベルシフト回路の動作について説明する。仮に電流源２５，２６がゼロの場合、電流は正の電源端子２７から可変電流源２３を通って端子２１に流れ、続いて抵抗Ｒ２０を通って、端子２２に流れ、さらに可変電流源２４を通って電流は負の電源端子２８に流れる。ここで端子２１と端子２２のそれぞれの電圧をＶ１，Ｖ２とするとオームの法則より次の式が成立する。
Ｖ１−Ｖ２＝Ｉ１・Ｒ………（４）
Next, the operation of the level shift circuit will be described. If the
V1−V2 = I1 · R (4)
すなわち、レベルシフト回路の入力端子２１と出力端子２２の間に発生する電圧差は抵抗Ｒ２０の抵抗値Ｒと可変電流源２３，２４の電流値に比例することがわかる。
即ち、図２のレベルシフト回路では、可変電流源の電流値を制御することによって任意の値の電圧差すなわちレベルシフト量が実現できる。但し、この場合はいつも入力端子２１の電圧が出力端子２２の電圧よりも高くなる。逆の極性のレベルシフト量を実現するには、電流源２３，２４の電流をゼロにしておいて、電流が正の電源端子２７から可変電流源２５を通って端子２２に流れ、続いて抵抗Ｒ２０を通って、端子２１に流れ、さらに可変電流源２６を通って負の電源端子２８に電流が流れるようにすると良い。
That is, it can be seen that the voltage difference generated between the
That is, in the level shift circuit of FIG. 2, a voltage difference of an arbitrary value, that is, a level shift amount can be realized by controlling the current value of the variable current source. However, in this case, the voltage at the
図２の回路の場合、制御すべき可変電流源が４つと多いため、電流制御するために回路がかなり複雑になる場合がある。図１のレベルシフト回路としてより簡便に制御できるレベルシフト回路を図３に示す。
図３は、図１の第一のレベルシフト回路６として適用可能な回路構成の他の例を説明の便宜上一般的に表した図である。
図３に例示した第一のレベルシフト回路６は、図示のとおり、高電位Ｖｄｄ側の端子３７と低電位Ｖｓｓ側の端子３８との間に、２つの可変電流源３５、３６と、２つの固定電流源３３，３４と１つの抵抗Ｒ３０を備えて構成されている。また入力端子３１、出力端子３２と可変電流源３５，３６の電流値を制御するための電流制御端子８、９を有している。
In the case of the circuit of FIG. 2, since there are as many as four variable current sources to be controlled, the circuit may be considerably complicated for current control. FIG. 3 shows a level shift circuit that can be more easily controlled as the level shift circuit of FIG.
FIG. 3 is a diagram generally showing another example of a circuit configuration applicable as the first
As illustrated, the first
図３のレベルシフト回路の場合、固定電流源３３、３４の電流は同じ値であるＩ１に、可変電流源３５，３６の電流は同じ値であるＩ２になっている。この場合、抵抗Ｒ３０を端子３１から端子３２の方向へ流れる電流はＩ１−Ｉ２であるので、端子３１と端子３２の電圧差Ｖ１−Ｖ２は次式のようになる。
Ｖ１−Ｖ２＝（Ｉ１−Ｉ２）・Ｒ………（５）
ここで、固定電流値Ｉ１に対して、可変電流値Ｉ２の範囲を０から２・Ｉ１にしておけば、レベルシフト量は正方向、負方向共に同じ値となる。実際に設計する際には、電源電圧、必要な出力電流に応じて最適なＩ１に対する最適なＩ２の範囲を決定すると良い。
In the case of the level shift circuit of FIG. 3, the currents of the fixed
V1-V2 = (I1-I2) · R (5)
Here, if the range of the variable current value I2 is changed from 0 to 2 · I1 with respect to the fixed current value I1, the level shift amount becomes the same value in both the positive direction and the negative direction. When actually designing, it is preferable to determine the optimum range of I2 with respect to the optimum I1 according to the power supply voltage and the required output current.
尚、実施例の回路では固定電流源を３３，３４、可変電流源を３５，３６としたが、逆に固定電流源を３５，３６、可変電流源を３３，３４とすることもできる。
上述のように図３のレベルシフト回路は正負に関わらず任意の電圧レベルシフト量を与えることができるという特徴がある。またレベルシフトの符号がいつも正または負で良い場合には、図２の回路において、電流源２３、２４を除去するか、或は電流源２５，２６を除去すれば良い。
図２および図３の回路において、電流源の具体的な回路はＭＯＳトランジスタで容易に実現できる。すなわち、ＭＯＳトランジスタのゲート端子に一定電圧を与えると定電流源回路になるし、ＭＯＳトランジスタのゲート端子に可変電圧を与えるとその電圧に応じて可変電流源回路となる。
In the circuit of the embodiment, the fixed current sources are 33 and 34 and the variable current sources are 35 and 36, but conversely, the fixed
As described above, the level shift circuit of FIG. 3 is characterized in that it can give an arbitrary voltage level shift amount regardless of positive or negative. When the sign of the level shift is always positive or negative, the
In the circuits of FIGS. 2 and 3, a specific circuit of the current source can be easily realized by a MOS transistor. That is, when a constant voltage is applied to the gate terminal of the MOS transistor, a constant current source circuit is formed. When a variable voltage is applied to the gate terminal of the MOS transistor, a variable current source circuit is formed according to the voltage.
図４は、図２および図３に一般的な形式で表記した回路についてそれらのより具体的な構成例を表す図である。
図４に例示した第一のレベルシフト回路６は、図示のとおり、高電位Ｖｄｄ側の端子４７と低電位Ｖｓｓ側の端子４８との間に、２つの可変電流源４５、４６と、２つの固定電流源４３，４４と１つの抵抗Ｒ４０を備えて構成されている。また入力端子４１、出力端子４２と可変電流源４５，４６の電流値を制御するための電流制御端子８、９を有している。
FIG. 4 is a diagram illustrating a more specific configuration example of the circuits represented in the general format in FIGS. 2 and 3.
As illustrated, the first
即ち、図２における電流源２３，２５、および、図３における電流源３３，３５は、図４に示す電流源４３，４５のようにＰ型のＭＯＳトランジスタに置き換えられている。また、図２における電流源２４，２６、および、図３における電流源３４，３６は、図４に示す電流源４４，４６のようにＮ型のＭＯＳトランジスタに置き換えられている。
図５は、図１の出力増幅部１０を構成するＭＯＳトランジスタＭ１，Ｍ２のゲート端子に印加する電圧の振舞いについて説明するための図である。図５において、横軸は時間、縦軸は電圧をそれぞれ表し、Ｖｓｓは負の電源電圧、Ｖｄｄは正の電源電圧、Ｖ１０、Ｖ２０はそれぞれ出力端子３からの電流がゼロであると仮定した場合のＭＯＳトランジスタＭ１，Ｍ２のゲート電圧である。
That is, the
FIG. 5 is a diagram for explaining the behavior of the voltage applied to the gate terminals of the MOS transistors M1 and M2 constituting the output amplifying unit 10 of FIG. In FIG. 5, the horizontal axis represents time, the vertical axis represents voltage, Vss is a negative power supply voltage, Vdd is a positive power supply voltage, and V10 and V20 are assumed to have zero current from the output terminal 3, respectively. The gate voltages of the MOS transistors M1 and M2.
出力端子３からの電流がゼロであるということは、即ち、この端子３を通して電流の流出および流入は無いということであり、従って、この仮定に該当する場合には、ＭＯＳトランジスタＭ１，Ｍ２の電流は同じ値になっている。
従って、ＭＯＳトランジスタＭ１のゲート電圧がＶ１０より高い場合には、より多くの電流をＶｓｓ側に引っ張るので外側から出力端子３を通して電流を吸込むことを表し、逆にＭＯＳトランジスタＭ１のゲート電圧がＶ１０より低い場合には、ＭＯＳトランジスタＭ２のゲート電圧はＶ２０よりも低くなり、より多くの電流を正の電源から流して、出力端子３を介して外側に電流を排出する。
The fact that the current from the output terminal 3 is zero means that there is no outflow or inflow of current through this terminal 3, so that when this assumption is true, the currents of the MOS transistors M1 and M2 Have the same value.
Therefore, when the gate voltage of the MOS transistor M1 is higher than V10, it means that more current is pulled to the Vss side, so that current is sucked from the outside through the output terminal 3, and conversely, the gate voltage of the MOS transistor M1 is higher than V10. When the voltage is low, the gate voltage of the MOS transistor M2 becomes lower than V20, and a larger amount of current is supplied from the positive power supply, and the current is discharged to the outside through the output terminal 3.
プッシュプル増幅器の出力部のＭＯＳトランジスタＭ１、Ｍ２は出力電流がゼロの場合は可能な限り電流を小さくしておくことが好ましい。この電流値は回路の安定性を保つために必要な位相余裕を確保できるような値に設定することができれば尚好ましい。この最適な電流値は、増幅回路の電源電圧、環境温度、プロセスに無関係に一定にできることが好ましい。 The MOS transistors M1 and M2 at the output of the push-pull amplifier are preferably kept as small as possible when the output current is zero. It is more preferable that this current value be set to a value that can secure a phase margin necessary for maintaining the stability of the circuit. This optimum current value is preferably constant regardless of the power supply voltage of the amplifier circuit, the environmental temperature, and the process.
次に電源電圧、環境温度、プロセスに無関係にＭＯＳトランジスタＭ１，Ｍ２に流れる電流値を一定にする方法について説明する。
図６は、図１の電流制御回路７の構成例を表す回路図である。図１を参照して既述の通り、電流制御回路７はその出力によって第一のレベルシフト回路６の可変電流源の電流値を制御する。
図６に示す電流制御回路７は、２つの電流源６１，６２と、第二のレベルシフト回路６３と、差動増幅器６４とＭＯＳトランジスタＭ２１，Ｍ２２、Ｍ２６，Ｍ２７を備えて構成されている。
Next, a method of making the current value flowing through the MOS transistors M1 and M2 constant regardless of the power supply voltage, the environmental temperature, and the process will be described.
FIG. 6 is a circuit diagram illustrating a configuration example of the
The
ここで電流源６１とＭＯＳトランジスタＭ２１によって、第一の基準電圧を生成するための第一基準電圧回路６０１が形成され、電流源６２とＭＯＳトランジスタＭ２２によって、第二の基準電圧を生成するための第二基準電圧回路６０２が形成され、ＭＯＳトランジスタＭ２６とＭ２７によって、電流制御信号発生器６０３が形成され、また電流制御信号発生器６０３と差動増幅器６４によって、電流制御信号生成回路６０４が形成されている。
Here, a first reference voltage circuit 601 for generating a first reference voltage is formed by the
第二のレベルシフト回路６３は図１の第一のレベルシフト回路６と全く同じ回路構成を有しており、またそのレベルシフト量も端子８，９に印加する電圧に応じて全く同じになるように設定されている。
一方、ＭＯＳトランジスタＭ２１はソース端子を負の電源電圧を供給する端子に接続し、Ｖｓｓが供給されており、そのドレイン端子とゲート端子を共通接続し、その接続した端子６８のひとつはレベルシフト回路６３の入力端子６５に接続し、もうひとつは電流源６１の一端に接続してある。電流源６１の他端は正の電源電圧を供給する端子に接続し、Ｖｄｄが供給されている。
The second
On the other hand, the MOS transistor M21 has a source terminal connected to a terminal for supplying a negative power supply voltage, supplied with Vss, and has a drain terminal and a gate terminal connected in common, and one of the connected
ＭＯＳトランジスタ２２はソース端子を正の電源電圧を供給する端子に接続し、Ｖｄｄが供給されており、そのドレイン端子とゲート端子を共通接続し、その接続点は差動増幅器の非反転入力端子６７に接続されると共に電流源６２の一端に接続されている。
また電流源６２の他端は負の電源電圧を供給する端子に接続し、Ｖｓｓが供給されている。
差動増幅器６４の反転入力端子６６は第二のレベルシフト回路６３の出力端子６６に接続されており、出力端子９はＭＯＳトランジスタＭ２６のゲート端子に接続されており、かつ第二のレベルシフト回路６３の電流制御端子９に接続され、さらに図１の第一のレベルシフト回路６の電流制御端子９に接続されている。
The
The other end of the
The inverting
ＭＯＳトランジスタＭ２７のソース端子は正の電源電圧を供給する端子に接続し、Ｖｄｄが供給されていて、ゲートとドレインを共通接続した端子８はＭＯＳトランジスタＭ２６のドレイン端子に接続すると共に第二のレベルシフト回路６３の電流制御端子８に接続されている。
また、電流制御端子８は、図１の第一のレベルシフト回路６の電流制御端子８に接続されており、電気信号に着目すればこれらの端子は同一に看做せるため、単一の電流制御端子８の如くに表記してある。
ＭＯＳトランジスタ２６のソース端子は負の電源電圧を供給する端子に接続し、Ｖｓｓが供給されている。
The source terminal of the MOS transistor M27 is connected to a terminal for supplying a positive power supply voltage, Vdd is supplied, and the
Further, the
The source terminal of the
次に図６の電流制御回路の動作について図１の回路をも併せ参照しながら説明する。
ここで図６の電流制御回路に用いている第二のレベルシフト回路６３と図１における第一のレベルシフト回路６は相対的にデバイスサイズが一致していれば構わないが、説明を容易にするため完全に同じものであるとする。従って、同じ電流制御端子８、９によって制御される第一レベルシフト回路６および第二のレベルシフト回路６３のレベルシフト量は全く同じになる。
Next, the operation of the current control circuit of FIG. 6 will be described with reference to the circuit of FIG.
Here, the second
次に、図６における第二のレベルシフト回路６３に係るレベルシフト量について説明する。差動増幅器６４の２つの入力信号において、端子６７の電圧Ｖ６７が端子６６の電圧Ｖ６６よりも高いとき、差動増幅器６４の出力は高いレベルになる。この結果、ＭＯＳトランジスタＭ２６のゲート電圧は高くなるので、ＭＯＳトランジスタＭ２６およびＭ２７に流れる電流は大きくなる。
Next, the level shift amount related to the second
同時に、制御端子８，９によって制御される第二のレベルシフト回路６３のＭＯＳトランジスタで形成されている図４の可変電流源４５、４６の電流も大きくなる。すると正の電源端子から電流源４５、端子４２、抵抗Ｒ４０、端子４１、電流源４６を経由して流れる電流が増加するので、図４における端子４２と端子４１、すなわち図６における端子６６と端子６５の電圧差Ｖ６６−Ｖ６５はより大きくなる。
この結果、図６の端子６６の電圧Ｖ６６はより高い電圧になる。逆に差動増幅器６４の２つの入力信号において、端子６６の電圧Ｖ６６が端子６７の電圧Ｖ６７よりも高いとき、差動増幅器６４の出力は低いレベルになる。
At the same time, the currents of the variable
As a result, the voltage V66 of the terminal 66 in FIG. 6 becomes a higher voltage. Conversely, in the two input signals of the
従って、Ｍ２６のゲート電圧は低くなるので、Ｍ２６およびＭ２７に流れる電流は小さくなる。同時に、制御端子８，９によって制御される第二のレベルシフト回路６３のＭＯＳトランジスタで形成されている可変電流源４５、４６の電流も小さくなる。すると正の電源端子から可変電流源４５、端子４２、抵抗Ｒ４０、端子４１、可変電流源４６を経由して流れる電流が減少するので、図４における端子４２と端子４１、すなわち図６における端子６６と端子６５の電圧差Ｖ６６−Ｖ６５はより小さくなる。
Accordingly, since the gate voltage of M26 becomes low, the current flowing through M26 and M27 becomes small. At the same time, the currents of the variable
この結果、図６の端子６６の電圧Ｖ６６はより低い電圧になる。このようにして最終的には差動増幅器６４の利得が十分高ければ、端子６６の電圧Ｖ６６と端子６７の電圧Ｖ６７は同じになる。
次にレベルシフト量がどのようにして最適値に設定されるかについて説明する。図６においてＭＯＳトランジスタＭ２２のゲート電圧Ｖ６７とＭＯＳトランジスタＭ２１のゲート電圧Ｖ６５の差は第二のレベルシフト回路６３の出力端子６６と入力端子６５の電圧差と同じであると同時に、同じ回路構成のレベルシフト回路を用いている図１の第一のレベルシフト回路６の出力端子２の電圧Ｖ２と入力端子１の電圧Ｖ１との電圧差とも同じであるので、（６）式が成立する。
Ｖ６６−Ｖ６５＝Ｖ２−Ｖ１………（６）
As a result, the voltage V66 of the terminal 66 in FIG. 6 becomes a lower voltage. Thus, finally, if the gain of the
Next, how the level shift amount is set to the optimum value will be described. In FIG. 6, the difference between the gate voltage V67 of the MOS transistor M22 and the gate voltage V65 of the MOS transistor M21 is the same as the voltage difference between the
V66−V65 = V2−V1 (6)
ここで、図６の電流制御回路において、電流源６１，６２の電流を同じ値Ｉ２０にする。ＭＯＳトランジスタＭ２１のサイズは図１のＭＯＳトランジスタＭ１のサイズと同じに、またＭＯＳトランジスタＭ２２のサイズは図１のＭＯＳトランジスタＭ２のサイズと同じにする。上述のように電流が同じで、ＭＯＳトランジスタサイズが同じで、さらに（６）式を合わせると、プッシュプル増幅器が出力電流ゼロの場合或は無負荷時の場合はそれぞれのゲート電圧も同じ値になる。すなわち次式が成立する。
Ｖ１＝Ｖ６５………（７）
Ｖ２＝Ｖ６６………（８）
Here, in the current control circuit of FIG. 6, the currents of the
V1 = V65 (7)
V2 = V66 ......... (8)
さらに、この時のＭＯＳトランジスタＭ１とＭ２に流れる電流Ｉ１０はＭ２１，Ｍ２２に流れる電流Ｉ２０に一致する。すなわち次式が成立する。
Ｉ１０＝Ｉ２０………（９）
これら（７）〜（９）の関係式は電源電圧のパラメータであるＶｄｄ、Ｖｓｓが含まれていないので電源電圧に関係なく、また温度に依存する移動度、閾値のパラメータがないので環境温度に依存しないしさらには移動度、閾値、ゲート酸化膜等のパラメータがないのでプロセス条件にも依存せず成立する。言い換えると、本回路を用いると、ＭＯＳトランジスタＭ１，Ｍ２に流れる無負荷時の電流Ｉ１０は電流源６１、６２に流す電流値Ｉ２０によって自由に設定でき、しかもこの電流Ｉ１０はＩ２０が基準電圧源を元にして生成する電流の場合、電源電圧に依らずいつも一定であり、かつ環境温度、プロセスに無関係にいつも一定とすることができる。
Further, the current I10 flowing through the MOS transistors M1 and M2 at this time coincides with the current I20 flowing through M21 and M22. That is, the following equation is established.
I10 = I20 (9)
Since the relational expressions (7) to (9) do not include the power supply voltage parameters Vdd and Vss, they are independent of the power supply voltage, and since there are no temperature-dependent mobility and threshold parameters, the environmental temperature is not affected. It does not depend, and furthermore, since there are no parameters such as mobility, threshold value, and gate oxide film, it does not depend on process conditions. In other words, when this circuit is used, the no-load current I10 flowing through the MOS transistors M1 and M2 can be freely set by the current value I20 flowing through the
尚、図６のＭＯＳトランジスタＭ２１，Ｍ２２は図１のＭＯＳトランジスタＭ１，Ｍ２と同じサイズとしたが、一般に図１の出力ＭＯＳトランジスタＭ１，Ｍ２のサイズは大きいので、ＭＯＳトランジスタＭ２１，Ｍ２２も同じサイズにするとチップサイズが大きくなってしまう場合がある。
これを避けるために、ＭＯＳトランジスタＭ２１，Ｍ２２のサイズをＭＯＳトランジスタＭ１，Ｍ２のサイズの１／Ｎ倍（Ｎ＞１）にしてかつ電流源６１、６２の電流Ｉ２０はＭＯＳトランジスタＭ１，Ｍ２に流したい電流Ｉ１０の１／Ｎ倍すなわち次式のように
Ｉ１０＝Ｎ・Ｉ２０………（１０）
としても（７）式および（８）式は成立するので、同じ結果が得られる。
ここで、図６の電流制御回路は図７のように回路の接続関係を一部変更して構成することもできる。
The MOS transistors M21 and M22 in FIG. 6 are the same size as the MOS transistors M1 and M2 in FIG. 1, but since the output MOS transistors M1 and M2 in FIG. 1 are generally large, the MOS transistors M21 and M22 are also the same size. In some cases, the chip size may increase.
In order to avoid this, the size of the MOS transistors M21 and M22 is set to 1 / N times the size of the MOS transistors M1 and M2 (N> 1), and the current I20 of the
However, since the expressions (7) and (8) hold, the same result can be obtained.
Here, the current control circuit of FIG. 6 can also be configured by partially changing the circuit connection relationship as shown in FIG.
図７は、図６の電流制御回路の変形例としての構成例を表す回路図である。
図７に示す電流制御回路７は、２つの電流源７１，７２と、第二のレベルシフト回路７３と、差動増幅器７４とＭＯＳトランジスタＭ２１，Ｍ２２、Ｍ２６，Ｍ２７を備えて構成されている。
ここで電流源７１とＭＯＳトランジスタＭ２１によって、第一の基準電圧を生成するための第一基準電圧回路７０１が形成され、電流源７２とＭＯＳトランジスタＭ２２によって、第二の基準電圧を生成するための第二基準電圧回路７０２が形成され、ＭＯＳトランジスタＭ２６とＭ２７によって、電流制御信号発生器７０３が形成され、また電流制御信号発生器７０３と差動増幅器７４によって、電流制御信号生成回路７０４が形成されている。
FIG. 7 is a circuit diagram illustrating a configuration example as a modification of the current control circuit of FIG. 6.
The
Here, a first reference voltage circuit 701 for generating a first reference voltage is formed by the
この図７の回路は、図６の回路に対して、差動増幅器の極性を置き換えて、さらに差動増幅器の出力端子をレベルシフト回路７３の電流制御端子８に接続し、ＭＯＳトランジスタＭ２７のゲート端子に接続して、またＭＯＳトランジスタＭ２６のゲートとドレインを共通接続し、さらにそれをレベルシフト回路７３の電流制御端子９に接続している。
The circuit of FIG. 7 replaces the polarity of the differential amplifier with respect to the circuit of FIG. 6, further connects the output terminal of the differential amplifier to the
次に図７の電流制御回路の動作について図１の回路をも併せ参照しながら説明する。ここで図７の電流制御回路に用いている第二のレベルシフト回路７３と図１に用いられている第一のレベルシフト回路６は相対的にデバイスサイズが一致していれば構わないが、説明を容易にするため完全に同じものであるとする。
従って、同じ電流制御端子８、９によって制御される第一のレベルシフト回路６および第二のレベルシフト回路７３のレベルシフト量は全く同じになる。
次に、図７によって制御された第二のレベルシフト回路７３に係るレベルシフト量について説明する。差動増幅器７４の２つの入力信号において、端子７７の電圧Ｖ７７が端子７６の電圧Ｖ７６よりも高いとき、差動増幅器７４の出力は低いレベルになる。
Next, the operation of the current control circuit of FIG. 7 will be described with reference to the circuit of FIG. Here, the second
Accordingly, the level shift amounts of the first
Next, the level shift amount related to the second
この結果、ＭＯＳトランジスタＭ２７のゲート電圧は低くなるので、ＭＯＳトランジスタＭ２６およびＭ２７に流れる電流は大きくなる。同時に、制御端子８，９によって制御される第二のレベルシフト回路７３のＭＯＳトランジスタで形成されている図４の可変電流源４５、４６の電流も大きくなる。
すると正の電源端子から電流源４５、端子４２、抵抗Ｒ４０、端子４１、電流源４６を経由して流れる電流が増加するので、図４における端子４２と端子４１、すなわち図７における端子７６と端子７５の電圧差Ｖ７６−Ｖ７５はより大きくなる。この結果、図７の端子７６の電圧Ｖ７６はより高い電圧になる。
As a result, the gate voltage of MOS transistor M27 becomes low, so that the current flowing through MOS transistors M26 and M27 becomes large. At the same time, the currents of the variable
Then, the current flowing from the positive power supply terminal via the
逆に差動増幅器７４の２つの入力信号において、端子７６の電圧Ｖ７６が端子７７の電圧Ｖ７７よりも高いとき、差動増幅器７４の出力は高いレベルになる。この結果、Ｍ２７のゲート電圧は高くなるので、Ｍ２７およびＭ２６に流れる電流は小さくなる。同時に、制御端子８，９によって制御される第二のレベルシフト回路７３のＭＯＳトランジスタで形成されている可変電流源４５、４６の電流も小さくなる。
Conversely, in the two input signals of the
すると正の電源端子から電流源４５、端子４２、抵抗Ｒ４０、端子４１、電流源４６を経由して流れる電流が減少するので、図４における端子４２と端子４１、すなわち図７における端子７６と端子７５の電圧差Ｖ７６−Ｖ７５はより小さくなる。この結果、図７の端子７６の電圧Ｖ７６はより低い電圧になる。このようにして最終的には差動増幅器７４の利得が十分高ければ、端子７６の電圧Ｖ７６と端子７７の電圧Ｖ７７は同じになる。
Then, the current flowing from the positive power supply terminal via the
以下、図６の回路における説明と同様に（６）〜（９）式を用いてレベルシフト量について説明でき、略同様の作用・効果を奏するものであり、この点に関しては図６の電流制御回路についての説明を援用する。
図８は、図１の電流制御回路７の他の構成例を表す回路図である。図１を参照して既述の通り、電流制御回路７はその出力によって第一のレベルシフト回路６の可変電流源の電流値を制御する。
In the following, the level shift amount can be explained using the equations (6) to (9) in the same way as in the circuit of FIG. 6, and substantially the same operation and effect can be obtained. In this respect, the current control of FIG. The description about the circuit is cited.
FIG. 8 is a circuit diagram showing another configuration example of the
図８の電流制御回路７は、図示のように、電流源８１と、レベルシフト回路８２と、差動増幅器８３とＭＯＳトランジスタＭ４１，Ｍ４２、Ｍ４３，Ｍ４６，Ｍ４７を備えて構成されている。
ここで電流源８１とＭＯＳトランジスタＭ４１によって、第一の基準電圧を生成するための第一基準電圧回路８０１が形成され、ＭＯＳトランジスタＭ４２とＭＯＳトランジスタＭ４３によって、レベル反転器８０２が形成され、ＭＯＳトランジスタＭ４６とＭ４７によって、電流制御信号発生器８０３が形成され、また電流制御信号発生器８０３と差動増幅器８３によって、電流制御信号生成回路８０４が形成されている。
8, the
Here, a first reference voltage circuit 801 for generating a first reference voltage is formed by the
第二のレベルシフト回路８２は、既述の第一のレベルシフト回路６と全く同じ回路構成を有しており、またそのレベルシフト量も端子８，９に印加する電圧に応じて全く同じになるように設定されている。
ＭＯＳトランジスタＭ４１は、ソース端子が負の電源電圧を供給する端子に接続されて、Ｖｓｓが供給されており、そのドレイン端子とゲート端子が共通接続され、その接続された端子８４のひとつは第二のレベルシフト回路８２の入力端子に接続されると共に、電流源８１の一端に接続され、さらに差動増幅器８３の反転入力端子に接続されている。
The second
In the MOS transistor M41, the source terminal is connected to a terminal that supplies a negative power supply voltage, Vss is supplied, the drain terminal and the gate terminal are commonly connected, and one of the connected
電流源８１の他端は正の電源電圧を供給する端子に接続され、Ｖｄｄが供給されている。
ＭＯＳトランジスタＭ４２は、ソース端子が正の電源電圧を供給する端子に接続されて、Ｖｄｄが供給されており、そのゲート端子８５は第二のレベルシフト回路８２の出力端子と接続され、そのドレイン端子はＭＯＳトランジスタＭ４３のゲートとドレインを共通接続した端子８６に接続されているとともに差動増幅器８３の非反転入力端子に接続されている。
The other end of the
The MOS transistor M42 has a source terminal connected to a terminal that supplies a positive power supply voltage, and is supplied with Vdd. Its
ＭＯＳトランジスタＭ４３は、そのソースが負の電源電圧を供給する端子に接続されて、Ｖｓｓが供給されている。
差動増幅器８３は、その出力端子はＭＯＳトランジスタＭ４６のゲート端子に接続されており、かつ第二のレベルシフト回路８２の電流制御端子９に接続し、さらに図１の第一のレベルシフト回路６の電流制御端子９に接続されている。
The source of the MOS transistor M43 is connected to a terminal that supplies a negative power supply voltage, and Vss is supplied.
The output terminal of the
ＭＯＳトランジスタＭ４７は、そのソース端子が正の電源電圧を供給する端子に接続されて、Ｖｄｄが供給され、ゲートとドレインを共通接続した端子８がＭＯＳトランジスタＭ４６のドレイン端子に接続されると共に第二のレベルシフト回路８２の電流制御端子８に接続し、さらに図１の第一のレベルシフト回路６の電流制御端子８に接続されている。
ＭＯＳトランジスタＭ４６のソース端子は負の電源電圧を供給する端子に接続されて、Ｖｓｓが供給されている。
In the MOS transistor M47, the source terminal is connected to a terminal that supplies a positive power supply voltage, Vdd is supplied, the
The source terminal of the MOS transistor M46 is connected to a terminal that supplies a negative power supply voltage, and is supplied with Vss.
次に図８の電流制御回路の動作について図１を併せ参照して説明する。
ここで図８の電流制御回路に用いている第二のレベルシフト回路８２と図１に用いられている第一のレベルシフト回路６は相対的にデバイスサイズが一致していれば構わないが、説明を容易にするため完全に同じものであるとする。
従って、同じ電流制御端子８、９によって制御される第一のレベルシフト回路６および第二のレベルシフト回路８２のレベルシフト量は全く同じになる。
Next, the operation of the current control circuit of FIG. 8 will be described with reference to FIG.
Here, the second
Accordingly, the level shift amounts of the first
次に、図８の電流制御回路における第二のレベルシフト回路８２に係るレベルシフト量について説明する。
差動増幅器８３の２つの入力信号において、端子８６の電圧Ｖ８６が端子８７の電圧Ｖ８７よりも高いとき、差動増幅器８３の出力は高いレベルになる。この結果、ＭＯＳトランジスタＭ４６のゲート電圧は高くなるので、ＭＯＳトランジスタＭ４６およびＭ４７に流れる電流は大きくなる。
同時に、制御端子８，９によって制御される第二のレベルシフト回路８２のＭＯＳトランジスタで形成されている図４の可変電流源４５、４６の電流も大きくなる。すると正の電源端子から電流源４５、端子４２、抵抗Ｒ４０、端子４１、電流源４６を経由して流れる電流が増加するので、図４における端子４２と端子４１、すなわち図８における端子８９と端子８８の電圧差Ｖ８９−Ｖ８８はより大きくなる。
Next, the level shift amount related to the second
In the two input signals of the
At the same time, the currents of the variable
この結果、図８の端子８９の電圧Ｖ８９はより高い電圧になる。これによって、ＭＯＳトランジスタＭ４２，Ｍ４３に流れる電流は減少する。従って、ＭＯＳトランジスタＭ４３のゲート端子８６の電圧Ｖ８６も減少する。
逆に差動増幅器８３の２つの入力信号において、端子８６の電圧Ｖ８６が端子８７の電圧Ｖ８７よりも低いとき、差動増幅器８３の出力は低いレベルになる。この結果、Ｍ４６のゲート電圧は低くなるので、Ｍ４６およびＭ４７に流れる電流は小さくなる。同時に、制御端子８，９によって制御される第二のレベルシフト回路８２のＭＯＳトランジスタで形成されている図４の可変電流源４５、４６の電流も小さくなる。
As a result, the voltage V89 at the terminal 89 in FIG. 8 becomes a higher voltage. As a result, the current flowing through the MOS transistors M42 and M43 decreases. Accordingly, the voltage V86 at the
Conversely, in the two input signals of the
すると正の電源端子から電流源４５、端子４２、抵抗Ｒ４０、端子４１、電流源４６を経由して流れる電流が減少するので、図４における端子４２と端子４１、すなわち図８における端子８９と端子８８の電圧差Ｖ８９−Ｖ８８はより小さくなる。
この結果、図８の端子８９の電圧Ｖ８９はより低い電圧になる。これによって、ＭＯＳトランジスタＭ４２，Ｍ４３に流れる電流は増加する。従って、ＭＯＳトランジスタＭ４３のゲート端子８６の電圧Ｖ８６も増加する。
このようにして最終的には差動増幅器８３の利得が十分高ければ、端子８６の電圧Ｖ８６と端子８７の電圧Ｖ８７は同じになる。
Then, the current flowing from the positive power supply terminal via the
As a result, the voltage V89 at the terminal 89 in FIG. 8 becomes a lower voltage. As a result, the current flowing through the MOS transistors M42 and M43 increases. Accordingly, the voltage V86 at the
Thus, finally, if the gain of the
次にレベルシフト量がどのようにして最適値に設定されるかについて説明する。図８においてＭＯＳトランジスタＭ４３のゲート電圧Ｖ８６とＭＯＳトランジスタＭ４１のゲート電圧Ｖ８８の差はレベルシフト回路８２の出力端子８９と入力端子８８の電圧差と同じであると同時に、同じ回路構成を用いている図１の第一のレベルシフト回路６の出力端子２の電圧Ｖ２と入力端子１の電圧差とも同じであるので、（１１）式が成立する。
Ｖ８９−Ｖ８８＝Ｖ２−Ｖ１………（１１）
Next, how the level shift amount is set to the optimum value will be described. In FIG. 8, the difference between the gate voltage V86 of the MOS transistor M43 and the gate voltage V88 of the MOS transistor M41 is the same as the voltage difference between the
V89-V88 = V2-V1 (11)
またＭＯＳトランジスタＭ４１とＭ４３のサイズを同じにする。この回路は先に述べたように差動増幅器８３の２つの入力電圧Ｖ８６とＶ８７が等しくなる時がこの負帰還回路における安定点である。ＭＯＳトランジスタＭ４１とＭ４３は同じサイズであり、しかも両者のゲート電圧Ｖ８８とＶ８７が同じにするには、ＭＯＳトランジスタＭ４２に流れる電流と電流源８１の電流が等しくなる時が系の安定点である。言い換えるとＭＯＳトランジスタＭ４１とＭ４２に流れる電流は等しくＩ４０となっている。
Further, the sizes of the MOS transistors M41 and M43 are made the same. In this circuit, when the two input voltages V86 and V87 of the
ここで、ＭＯＳトランジスタＭ４１のサイズは図１のＭＯＳトランジスタＭ１のサイズと同じに、またＭＯＳトランジスタＭ４２のサイズは図１のＭＯＳトランジスタＭ２のサイズと同じにする。このようにＭＯＳトランジスタのサイズが同じである条件、Ｍ４１，Ｍ４２に流れる電流が同じであること、さらに（１１）式を合わせると、プッシュプル増幅器が出力電流ゼロの場合或は無負荷時の場合はそれぞれのゲート電圧も同じ値になる。すなわち次式が成立する。
Ｖ１＝Ｖ８８………（１２）
Ｖ２＝Ｖ８９………（１３）
さらに、この時のＭＯＳトランジスタＭ１とＭ２に流れる電流Ｉ１０はＭ４１に流れる電流Ｉ４０に一致する。すなわち次式が成立する。
Ｉ１０＝Ｉ４０………（１４）
Here, the size of the MOS transistor M41 is the same as the size of the MOS transistor M1 in FIG. 1, and the size of the MOS transistor M42 is the same as the size of the MOS transistor M2 in FIG. As described above, when the sizes of the MOS transistors are the same, the currents flowing through M41 and M42 are the same, and when the equation (11) is combined, the push-pull amplifier has zero output current or no load. Each gate voltage has the same value. That is, the following equation is established.
V1 = V88 (12)
V2 = V89 (13)
Further, the current I10 flowing through the MOS transistors M1 and M2 at this time coincides with the current I40 flowing through M41. That is, the following equation is established.
I10 = I40 ......... (14)
これら（１２）〜（１４）の関係式は電源電圧の大小に関係なく、また環境温度さらにはプロセス条件にも依存せず成立する。言い換えると、本回路を用いると、ＭＯＳトランジスタＭ１，Ｍ２に流れる無負荷時の電流Ｉ１０は電流源８１に流す電流値Ｉ４０によって自由に設定できしかもこの電流Ｉ１０はＩ４０が基準電圧源を元にして生成する電流の場合、電源電圧に依らずいつも一定であり、かつ環境温度、プロセスに無関係にいつも一定とすることができる。
These relational expressions (12) to (14) are established regardless of the magnitude of the power supply voltage, and do not depend on the environmental temperature or the process conditions. In other words, when this circuit is used, the no-load current I10 flowing through the MOS transistors M1 and M2 can be freely set by the current value I40 flowing through the
尚、図８のＭＯＳトランジスタＭ４１，Ｍ４２は図１のＭ１，Ｍ２と同じサイズとしたが一般に図１の出力ＭＯＳトランジスタのサイズは大きいので、Ｍ４１，Ｍ４２も同じサイズにするとチップサイズが大きくなってしまうという問題がある。これを避けるために、ＭＯＳトランジスタＭ４１，Ｍ４２のサイズをＭＯＳトランジスタＭ１，Ｍ２のサイズの１／Ｎ倍（Ｎ＞１）にしてかつ電流源８１の電流Ｉ４０はＭＯＳトランジスタＭ１，Ｍ２に流したい電流Ｉ１０の１／Ｎ倍すなわち次式のように
Ｉ１０＝Ｎ・Ｉ４０………（１５）
としても（１２）（１３）式は成立するので、同じ結果が得られる。
Although the MOS transistors M41 and M42 in FIG. 8 are the same size as M1 and M2 in FIG. 1, the size of the output MOS transistor in FIG. 1 is generally large, so if M41 and M42 are also the same size, the chip size increases. There is a problem of end. In order to avoid this, the size of the MOS transistors M41 and M42 is set to 1 / N times the size of the MOS transistors M1 and M2 (N> 1), and the current I40 of the
However, since the expressions (12) and (13) hold, the same result can be obtained.
ここで、図８の電流制御回路は図９のように回路の接続関係を一部変更しても構わない。
図９は、図８の電流制御回路の変形例としての構成例を表す回路図である。
図９の電流制御回路７は、図示のように、電流源９１と、レベルシフト回路９２と、差動増幅器９３とＭＯＳトランジスタＭ４１，Ｍ４２、Ｍ４３，Ｍ４６，Ｍ４７を備えて構成されている。
ここで電流源９１とＭＯＳトランジスタＭ４１によって、第一の基準電圧を生成するための第一基準電圧回路９０１が形成され、ＭＯＳトランジスタＭ４２とＭＯＳトランジスタＭ４３によって、レベル反転器９０２が形成され、ＭＯＳトランジスタＭ４６とＭ４７によって、電流制御信号発生器９０３が形成され、また電流制御信号発生器９０３と差動増幅器９３によって、電流制御信号生成回路９０４が形成されている。
Here, the current control circuit of FIG. 8 may partially change the circuit connection as shown in FIG.
FIG. 9 is a circuit diagram illustrating a configuration example as a modification of the current control circuit of FIG.
9, the
Here, a first reference voltage circuit 901 for generating a first reference voltage is formed by the
端的には、図９は図８に対して、差動増幅器の極性を置き換えている。さらに差動増幅器の出力端子を第二のレベルシフト回路９２の電流制御端子８に接続し、且つ、ＭＯＳトランジスタＭ４７のゲート端子に接続している。
またＭＯＳトランジスタＭ４６のゲートとドレインを共通接続し、さらにそれを第二のレベルシフト回路９２の電流制御端子９に接続するようにしている。
In short, FIG. 9 replaces the polarity of the differential amplifier with respect to FIG. Further, the output terminal of the differential amplifier is connected to the
Further, the gate and drain of the MOS transistor M46 are connected in common, and further connected to the
次に図９の電流制御回路の動作について図１の回路も併せ参照して説明する。
ここで図９の電流制御回路に用いている第二のレベルシフト回路と図１に用いられている第一のレベルシフト回路は相対的にデバイスサイズが一致していれば構わないが、説明を容易にするため完全に同じものであるとする。
従って、同じ電流制御端子８、９によって制御される第一のレベルシフト回路６および第二のレベルシフト回路９２のレベルシフト量は全く同じになる。
Next, the operation of the current control circuit of FIG. 9 will be described with reference to the circuit of FIG.
Here, the second level shift circuit used in the current control circuit of FIG. 9 and the first level shift circuit used in FIG. 1 may have relatively the same device size. Let it be completely the same for ease.
Therefore, the level shift amounts of the first
次に、図９における第二のレベルシフト回路９２に係るレベルシフト量について説明する。
差動増幅器９３の２つの入力信号において、端子９６の電圧Ｖ９６が端子９７の電圧Ｖ９７よりも高いとき、差動増幅器９３の出力は低いレベルになる。この結果、ＭＯＳトランジスタＭ４７のゲート電圧は低くなるので、ＭＯＳトランジスタＭ４６およびＭ４７に流れる電流は大きくなる。同時に、制御端子８，９によって制御される第二のレベルシフト回路９２のＭＯＳトランジスタで形成されている図４の可変電流源４５、４６の電流も大きくなる。
Next, the level shift amount related to the second
In the two input signals of the
すると正の電源端子から電流源４５、端子４２、抵抗Ｒ４０、端子４１、電流源４６を経由して流れる電流が増加するので、図４における端子４２と端子４１、すなわち図９における端子９９と端子９８の電圧差Ｖ９９−Ｖ９８はより大きくなる。この結果、図９の端子９９の電圧Ｖ９９はより高い電圧になる。これによって、ＭＯＳトランジスタＭ４２，Ｍ４３に流れる電流は減少する。従って、ＭＯＳトランジスタＭ４３のゲート端子９６の電圧Ｖ９６も減少する。
Then, the current flowing from the positive power supply terminal via the
逆に差動増幅器９３の２つの入力信号において、端子９６の電圧Ｖ９６が端子９７の電圧Ｖ９７よりも低いとき、差動増幅器９３の出力は高いレベルになる。この結果、Ｍ４７のゲート電圧は高くなるので、ＭＯＳトランジスタＭ４６およびＭ４７に流れる電流は小さくなる。
同時に、制御端子８，９によって制御される第二のレベルシフト回路９２のＭＯＳトランジスタで形成されている図４の可変電流源４５、４６の電流も小さくなる。すると正の電源端子から電流源４５、端子４２、抵抗Ｒ４０、端子４１、電流源４６を経由して流れる電流が減少するので、図４における端子４２と端子４１、すなわち図９における端子９９と端子９８の電圧差Ｖ９９−Ｖ９８はより小さくなる。
Conversely, in the two input signals of the
At the same time, the currents of the variable
この結果、図９の端子９９、従って、端子９５の電圧Ｖ９５はより低い電圧になる。これによって、ＭＯＳトランジスタＭ４２，Ｍ４３に流れる電流は増加する。従って、ＭＯＳトランジスタＭ４３のゲート端子９６の電圧Ｖ９６も増加する。
このようにして最終的には差動増幅器９３の利得が十分高ければ、端子９７の電圧Ｖ９７と端子９６の電圧Ｖ９６は同じになる。
As a result, the voltage V95 at the terminal 99 in FIG. 9, and therefore at the terminal 95, is lower. As a result, the current flowing through the MOS transistors M42 and M43 increases. Therefore, the voltage V96 at the
In this way, finally, if the gain of the
以下、図８の回路における説明と同様に（１１）〜（１４）式を用いてレベルシフト量について説明でき、略同様の作用・効果を奏するものであり、この点に関しては図８の電流制御回路についての説明を援用する。
図１０は、本発明のプッシュプル増幅器の他の実施形態の構成を示すブロック図である。図１０において既述の図１との対応部には同一の参照符号を附して示してそれら各部の説明は省略し、図１の回路との相違点についてのみ説明する。
In the following, the level shift amount can be explained using the equations (11) to (14) in the same manner as in the circuit of FIG. 8, and substantially the same operation and effect can be obtained. In this respect, the current control of FIG. The description about the circuit is cited.
FIG. 10 is a block diagram showing a configuration of another embodiment of the push-pull amplifier of the present invention. In FIG. 10, the same reference numerals are assigned to the corresponding parts in FIG. 1 described above, and the description of each part will be omitted, and only the differences from the circuit in FIG. 1 will be described.
図１０のプッシュプル増幅器は図１の回路と比較して、バッファ回路１００が入力端子１と第一のレベルシフト回路６の間に追加されていること以外は図１における回路と同じである。すなわち、バッファ回路１００の入力端子をプッシュプル増幅器の入力端子１と接続し、バッファ回路１００の出力端子を第一のレベルシフト回路の入力端子に接続している。
The push-pull amplifier of FIG. 10 is the same as the circuit of FIG. 1 except that a
次に図１０の実施例のプッシュプル増幅器の動作について説明する。ここで用いているバッファ回路１００は１倍のゲインを有したもので、例えばボルテージフォロワ回路、或はソースフォロワ回路をこのバッファ回路として用いることができる。
バッファ回路としてボルテージフォロワを用いる場合、バッファ回路１００の入力端子と出力端子の電圧は同じである。従って、図１のものと完全に同じ動作を行う。
Next, the operation of the push-pull amplifier of the embodiment of FIG. 10 will be described. The
When a voltage follower is used as the buffer circuit, the voltage at the input terminal and the output terminal of the
ここで、第一のレベルシフト回路６は図３或は図４のように４組の電流源と１つの抵抗から構成されており、これらが動作する前提として、電流源３３（４３）と３４（４４）の電流値が同じであり、かつ電流源３５（４５）と３６（４６）の電流値が同じであるとして説明してきた。
しかしながら、実際の回路においては製造ばらつきに伴ういわゆる製造ミスマッチによって、それぞれの電流値が完全に一致することはない。このため、入力側からレベルシフト回路を見た場合、ミスマッチによる誤差電流が入力端子に流れるという問題がある。この誤差電流が大きい場合、図１の端子１の前段に通常用いられる差動増幅器に流れて、歪を発生させる原因となる。
Here, the first
However, in an actual circuit, the respective current values do not completely match due to so-called manufacturing mismatch due to manufacturing variation. For this reason, when the level shift circuit is viewed from the input side, there is a problem that an error current due to mismatch flows to the input terminal. When this error current is large, it flows to the differential amplifier normally used in the previous stage of the terminal 1 in FIG. 1 and causes distortion.
これに対して図１０の回路の場合は、電流源に例えミスマッチがあって誤差電流が存在しても、上述のようにボルテージフォロワ等で構成されるバッファ回路に誤差電流が流れるだけで、前段に設置する差動増幅器に影響を与えることがない。
尚、図１０の回路は別途バッファ回路１００を必要とするので、電流源３５（４５）、３６（４６）の電流値の絶対値を小さくすること、或は前段の差動増幅器の出力インピーダンスを小さくして誤差電流の影響を受け難くする等対策を行えば、図１のような回路を用いても問題はない。
On the other hand, in the case of the circuit of FIG. 10, even if there is a mismatch in the current source and an error current exists, the error current only flows through the buffer circuit composed of the voltage follower as described above. It does not affect the differential amplifier installed in the.
Since the circuit of FIG. 10 requires a
バッファ回路としてソースフォロワ回路を用いる場合、バッファ回路１００の入力端子と出力端子の電圧は異なる値になる。しかしながら、図1の第一のレベルシフト回路６と電流制御回路７の中の第二のレベルシフト回路６３（７３，８２，９２）の前段にそれぞれ同じソースフォロワ回路を使用すると、それぞれのソースフォロワ回路の入力電圧、出力電圧の差は同じであるので、ソースフォロワ回路によって電圧がシフトしても図１の説明と同じ動作を行うことになり、またボルテージフォロワ回路を用いる場合と同様に電流源に例えミスマッチがあって誤差電流が存在しても、ソースフォロワ回路に誤差電流が流れるだけで、前段に設置する差動増幅器に影響を与えることがない。
When a source follower circuit is used as the buffer circuit, the voltages at the input terminal and the output terminal of the
本発明のプッシュプル増幅器は、１つの抵抗と４つの電流源から構成されるレベルシフタ回路を用いているので、ＭＯＳトランジスタのオーバードライブ電圧に無関係に、無負荷時の消費電流を抑えつつ大電流駆動能力を有する効果がある。 Since the push-pull amplifier of the present invention uses a level shifter circuit composed of one resistor and four current sources, a large current drive is achieved while suppressing current consumption during no load regardless of the overdrive voltage of the MOS transistor. There is an effect that has the ability.
１…入力端子
２…第一のレベルシフト回路の出力端子
３…出力端子
４…端子
５…端子
６…第一のレベルシフト回路
７…電流制御回路
８…電流制御端子
９…電流制御端子
１０…出力増幅回路
２１，３１，４１…端子
２２，３２，４２…端子
２３，２４，２５，２６…可変電流源
２７，２８，３７，３８…端子
３３，３４，４３，４４…固定電流源
３５，３６，４５，４６…可変電流源
６１，６２，７１，７２…電流源
６３、７３…第二のレベルシフト回路
６４、７４…差動増幅器
６５，６６，６７，６８，７５，７６，７７，７８…端子
８１，９１…電流源
８２，９２…第二のレベルシフト回路
８３，９３…差動増幅器
８４，８５，８６，８７，８８，８９…端子
９４，９５，９６，９７，９８，９９…端子
１００…バッファ回路
６０１，７０１…第一基準電圧回路
６０２，７０２…第二基準電圧回路
６０３，７０３…電流制御信号発生器
６０４，７０４…電流制御信号生成回路
８０１，９０１…第一基準電圧回路
８０２，９０２…レベル反転器
８０３，９０３…電流制御信号発生器
８０４，９０４…電流制御信号生成回路
DESCRIPTION OF SYMBOLS 1 ...
Claims (8)
互いに極性の異なる相補型の各トランジスタからなり、前記各トランジスタのうちの一のトランジスタに前記入力信号が入力され前記各トランジスタのうちの他のトランジスタに前記レベルシフト回路の出力信号が入力されて該両入力された信号に対しプッシュプル増幅を行う出力増幅回路と、
前記第一のレベルシフト回路の該当する可変電流源に出力電流を制御するための電流制御信号を各供給する電流制御回路と、
を備えていることを特徴とするプッシュプル増幅器。 A current is supplied from each predetermined current source including a variable current source connected to one end side and the other end side of the predetermined resistor, and a predetermined voltage corresponding to the voltage is generated with respect to an input signal by a voltage generated at both ends of the resistor. A first level shift circuit for providing a level shift;
Complementary transistors having different polarities from each other, the input signal is input to one of the transistors, and the output signal of the level shift circuit is input to the other transistor of the transistors. An output amplifier circuit that performs push-pull amplification on both input signals;
A current control circuit for supplying a current control signal for controlling an output current to a corresponding variable current source of the first level shift circuit;
A push-pull amplifier comprising:
前記差動増幅器の出力信号に基づいて第二の電流制御信号を生成する電流制御信号発生器とを備えていることを特徴とする請求項３に記載のプッシュプル増幅器。 The current control signal generation circuit differentially amplifies the output of the second level shift circuit and the second reference voltage by the second reference voltage circuit to generate a first current control signal; ,
The push-pull amplifier according to claim 3, further comprising a current control signal generator that generates a second current control signal based on an output signal of the differential amplifier.
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