JP2009260196A

JP2009260196A - Nand flash memory, and method of manufacturing the same

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Publication number: JP2009260196A
Application number: JP2008110447A
Authority: JP
Inventors: Mutsuo Morikado; 門六月生森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-04-21
Filing date: 2008-04-21
Publication date: 2009-11-05

Abstract

<P>PROBLEM TO BE SOLVED: To provide a further stably operable NAND flash memory. <P>SOLUTION: The NAND flash memory includes: a memory cell having a floating gate formed on a semiconductor substrate through a gate insulating film, and control gates formed on both sides of the floating gate through an IPD film; and a selection transistor connected between the memory cell and a bit line or a source line, and having a selection gate formed on the semiconductor substrate through the gate insulating film and the IPD film. The control gate on the side adjacent to the selection transistor and the selection gate are adjacent to each other through the IPD film and an insulating film. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、浮遊ゲートの両側にＩＰＤ膜を介して制御ゲートが設けられたメモリセルを備えたＮＡＮＤ型フラッシュメモリおよびその製造方法に関する。 The present invention relates to a NAND flash memory including a memory cell in which a control gate is provided on both sides of a floating gate via an IPD film, and a manufacturing method thereof.

近年、ＮＡＮＤ型フラッシュメモリの微細化が進んでいる。このように微細化が進むと、積層ポリシリコン型の従来のメモリセルでは、以下の式（１）〜（３）で表されるように、寄生容量の効果によりカップリング比の確保が困難になってくる。 In recent years, miniaturization of NAND flash memory has been advanced. As miniaturization progresses in this way, it is difficult to secure a coupling ratio due to the effect of parasitic capacitance, as shown in the following formulas (1) to (3), in a stacked polysilicon type conventional memory cell. It becomes.

ここで、トンネル酸化膜の容量Ｃｏｘと膜厚ｔｏｘ、そして面積Ｓｏｘの関係は、式（１）のように表される。なお、εはトンネル酸化膜の誘電率である。

Ｃｏｘ=εＳｏｘ／ｔｏｘ・・・（１）
Here, the relationship between the capacitance Cox of the tunnel oxide film, the film thickness tox, and the area Sox is expressed as in Expression (1). Note that ε is the dielectric constant of the tunnel oxide film.

Cox = εSox / tox (1)

また、隣接するポリシリコン間の絶縁膜（ＩＰＤ）の容量Ｃｉｐｄと絶縁膜の容量膜厚ｔｉｐｄ（ＳｉＯ_２換算）、そして面積Ｓｉｐｄの関係は、式（２）のように表される。

Ｃｉｐｄ＝εＳｉｐｄ／ｔｉｐｄ・・・（２）
Further, the relationship between the capacitance Cipd of the insulating film (IPD) between the adjacent polysilicons, the capacitance film thickness tipd (in terms of SiO ₂ ) of the insulating film, and the area Sipd is expressed as in Expression (2).

Cipd = εSipd / tipd (2)

したがって、カップリング比Ｃｒは、式（３）のように表される。

Ｃｒ＝Ｃｉｐｄ／（Ｃｏｘ＋Ｃｉｐｄ）・・・（３）
Therefore, the coupling ratio Cr is expressed as shown in Equation (3).

Cr = Cipd / (Cox + Cipd) (3)

ここで、近年、浮遊ゲートＦＧの両側に制御ゲートＣＧが配置されるセル構造を有するＮＡＮＤ型フラッシュメモリが提案されている。このＮＡＮＤ型フラッシュメモリは、浮遊ゲートの側壁において、式（３）で表される所望のカップリング比Ｃｒを確保することができる。 Here, recently, a NAND flash memory having a cell structure in which control gates CG are arranged on both sides of the floating gate FG has been proposed. This NAND flash memory can secure a desired coupling ratio Cr expressed by the equation (3) on the side wall of the floating gate.

このようなＮＡＮＤ型フラッシュメモリにおいては、例えば、ワード線ＷＬ／制御ゲートＣＧがダマシン（ｄａｍａｓｃｅｎｅ）工程を用いて製造される。この場合、以下のような問題を有する。 In such a NAND flash memory, for example, the word line WL / control gate CG is manufactured using a damascene process. In this case, there are the following problems.

（１）上記構成を有するＮＡＮＤ型フラッシュメモリの製造では、先ず、隣接する選択ゲート電極間スペースのパターンにおいて、浮遊ゲート電極になる基板上のポリシリコンのパターニングを行う。さらに、シリコン基板上に残存するポリシリコンにワード線のパターンを形成する。 (1) In the manufacture of the NAND flash memory having the above configuration, first, polysilicon is patterned on a substrate to be a floating gate electrode in the pattern of the space between adjacent select gate electrodes. Further, a word line pattern is formed on the polysilicon remaining on the silicon substrate.

この場合、選択ゲート電極のパターンは、選択ゲート電極間スペースの形成のパターンとワード線のパターンで形成されるので線幅のばらつきが大きくなる。 In this case, since the pattern of the select gate electrode is formed by the pattern of forming the space between the select gate electrodes and the pattern of the word line, the variation in line width becomes large.

これにより、最小値を保障するために、選択ゲート電極のデザイン値は大きくなってしまう。 As a result, the design value of the selection gate electrode is increased in order to ensure the minimum value.

すなわち、選択ゲートＳＧの線幅が２回のリソグラフィ（Ｌｉｔｈｏｇｒａｐｈｙ）工程で形成されるので線幅のばらつきが大きくなるので太く設計せざるを得ない。 That is, since the line width of the selection gate SG is formed by two lithography processes, the variation in the line width increases, so that the selection gate SG must be designed to be thick.

（２）また、従来のＮＡＮＤ型フラッシュメモリには、選択ゲート電極とワード線（制御ゲート）とがＩＰＤ（ｉｎｔｅｒ−ｐｏｌｙｄｉｅｌｅｃｔｒｉｃ）膜で電気的に絶縁されているものがある（例えば、特許文献１、２参照。）。 (2) In addition, in some conventional NAND flash memories, a select gate electrode and a word line (control gate) are electrically insulated by an IPD (inter-poly dielectric) film (for example, Patent Documents). 1 and 2).

上記従来のＮＡＮＤ型フラッシュメモリにおいては、データの消去動作において、ＩＰＤの耐圧に関する問題がある。 The conventional NAND flash memory has a problem regarding the withstand voltage of the IPD in the data erasing operation.

また、上記従来のＮＡＮＤ型フラッシュメモリにおいては、消去（Ｅｒａｓｅ）動作の際に、メモリセル領域のＰｗｅｌｌに消去電圧Ｖｅｒａ(〜２０Ｖ)を印加し、ワード線ＷＬを０Ｖにすることで消去を行う。その際に選択ゲートＳＧは選択ゲートトランジスタのゲート絶縁膜が高電圧により破壊または劣化しないようにフローティング状態、または、中間電位に設定しておく必要がある。 In the conventional NAND flash memory, erasing is performed by applying an erasing voltage Vera (˜20V) to Pwell in the memory cell region and setting the word line WL to 0V during an erasing operation. . At that time, the selection gate SG needs to be set to a floating state or an intermediate potential so that the gate insulating film of the selection gate transistor is not broken or deteriorated by a high voltage.

また、選択ゲートＳＧに最も近いワード線ＷＬ間の高電位差による絶縁破壊を防止するため、このワード線ＷＬを消去動作の際にフローティング状態にすることが有効である。しかし、このような場合、このワード線ＷＬは選択ゲートＳＧと同様に消去電圧Ｖｅｒａに昇圧されてしまう。これにより、このワード線ＷＬに隣接するメモリセルの消去効率が劣化し、ＮＡＮＤ型フラッシュメモリの動作が不安定となる。
特開２００５−３９２１６号公報特開２００５−５６９８９号公報 In order to prevent dielectric breakdown due to a high potential difference between the word lines WL closest to the selection gate SG, it is effective to place the word lines WL in a floating state during the erase operation. However, in such a case, the word line WL is boosted to the erase voltage Vera like the select gate SG. As a result, the erase efficiency of the memory cell adjacent to the word line WL is degraded, and the operation of the NAND flash memory becomes unstable.
JP-A-2005-39216 JP 2005-56789 A

本発明は、より安定して動作させることが可能なＮＡＮＤ型フラッシュメモリおよびその製造方法を提供することを目的とする。 An object of the present invention is to provide a NAND flash memory that can be operated more stably and a method of manufacturing the same.

本発明の一態様に係るＮＡＮＤ型フラッシュメモリは、
半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートの両側にＩＰＤ膜を介して設けられた制御ゲートと、を有するメモリセルと、
前記メモリセルとビット線またはソース線との間に接続され、前記半導体基板上にゲート絶縁膜を介して形成された選択ゲートを有する選択トランジスタと、を備え、
前記選択トランジスタに近接する側の前記制御ゲートと前記選択ゲートとが、前記ＩＰＤ膜と前記絶縁膜とを介して隣接している
ことを特徴とする。 A NAND flash memory according to one embodiment of the present invention includes:
A memory cell having a floating gate formed on a semiconductor substrate via a gate insulating film, and a control gate provided on both sides of the floating gate via an IPD film;
A selection transistor connected between the memory cell and a bit line or a source line and having a selection gate formed on the semiconductor substrate via a gate insulating film,
The control gate and the selection gate on the side close to the selection transistor are adjacent to each other through the IPD film and the insulating film.

本発明の一態様に係るＮＡＮＤ型フラッシュメモリの製造方法は、
浮遊ゲートの両側にＩＰＤ膜を介して制御ゲートが設けられたメモリセルと、このメモリセルの前記制御ゲートに隣接する選択ゲートと、を備えたＮＡＮＤ型フラッシュメモリの製造方法であって、
半導体基板上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の導電体膜を形成し、
前記第１の導電体膜上に第２のゲート絶縁膜を形成し、
前記制御ゲートの領域と前記選択ゲートの領域との間うち前記選択ゲートの領域に接する領域上、および、隣接する前記選択ゲートの領域間の領域上に開口部が形成された第１のパターンを、前記第２のゲート絶縁膜上方に形成し、
前記第１のパターンをマスクとして、前記第１の導電体膜および前記第２のゲート絶縁膜をエッチングして、前記制御ゲートの領域と前記選択ゲートの領域との間うち前記選択ゲートの領域に接する第１のトレンチ、および隣接する前記選択ゲートの領域間の第２のトレンチを形成し、
前記第１のトレンチに絶縁膜を充填すると共に、前記第２のトレンチの側面及び底面に連続する絶縁膜を形成し、
前記第２のトレンチの底部に形成された前記絶縁膜をエッチングすることにより、前記選択ゲートの側壁を形成し、
前記制御ゲートの領域上に開口部が形成された第２のパターンを、前記第２のゲート絶縁膜上方に形成し、
前記第２のパターンをマスクとして、前記第１の導電体膜および前記第２のゲート絶縁膜をエッチングして、前記第１のトレンチに接する第３のトレンチを形成し、
少なくとも前記第３のトレンチ内に前記ＩＰＤ膜を成膜し、
前記ＩＰＤ膜が成膜された前記第３のトレンチ内に、第２の導電体膜を形成する
ことを特徴とする。 A method for manufacturing a NAND flash memory according to an aspect of the present invention includes:
A method for manufacturing a NAND flash memory, comprising: a memory cell provided with a control gate on both sides of a floating gate via an IPD film; and a selection gate adjacent to the control gate of the memory cell,
Forming a first gate insulating film on the semiconductor substrate;
Forming a first conductor film on the first gate insulating film;
Forming a second gate insulating film on the first conductive film;
A first pattern in which an opening is formed between a region of the control gate and a region of the selection gate, a region in contact with the region of the selection gate, and a region between the regions of the adjacent selection gates. Forming above the second gate insulating film;
Using the first pattern as a mask, the first conductive film and the second gate insulating film are etched to form a region of the selection gate between the control gate region and the selection gate region. Forming a first trench in contact therewith and a second trench between adjacent select gate regions;
Filling the first trench with an insulating film, and forming a continuous insulating film on the side and bottom surfaces of the second trench;
Etching the insulating film formed at the bottom of the second trench to form a sidewall of the select gate;
Forming a second pattern in which an opening is formed on the region of the control gate above the second gate insulating film;
Etching the first conductive film and the second gate insulating film using the second pattern as a mask to form a third trench in contact with the first trench;
Forming the IPD film in at least the third trench;
A second conductor film is formed in the third trench in which the IPD film is formed.

本発明の一態様に係るＮＡＮＤ型フラッシュメモリによれば、より安定して動作させることができる。 The NAND flash memory according to one embodiment of the present invention can be operated more stably.

既述のように、浮遊ゲートの両側にワード線が配置されるセル構造を有するＮＡＮＤ型フラッシュメモリにおいては、選択ゲートＳＧ脇のデバイス設計が極めて重要である。同時に、該ＮＡＮＤ型フラッシュメモリにおいては、従来の構成と同様にワード線ＷＬを選択ゲートＳＧに隣接させて作成するのではなく、選択ゲートＳＧとワード線ＷＬとの間に十分な絶縁耐圧を有する絶縁膜を配置させる構造を作成することが重要である。 As described above, in the NAND flash memory having the cell structure in which the word lines are arranged on both sides of the floating gate, the device design beside the select gate SG is extremely important. At the same time, in the NAND flash memory, the word line WL is not formed adjacent to the selection gate SG as in the conventional configuration, but has a sufficient withstand voltage between the selection gate SG and the word line WL. It is important to create a structure in which an insulating film is disposed.

本発明は、上記状況に鑑みてなされたものである。 The present invention has been made in view of the above situation.

本発明に係る実施形態によれば、選択ゲート幅を決定するリソグラフィ工程を１つの工程に限定できるので、選択ゲートＳＧを細くかつばらつき小さくできる。 According to the embodiment of the present invention, since the lithography process for determining the selection gate width can be limited to one process, the selection gate SG can be made thin and the variation can be reduced.

さらに、本発明に係る実施形態によれば、選択ゲートＳＧと近接のワード線ＷＬ（制御ゲートＣＧ）との間の耐圧を向上することができる。 Furthermore, according to the embodiment of the present invention, the breakdown voltage between the selection gate SG and the adjacent word line WL (control gate CG) can be improved.

これにより、ＮＡＮＤ型フラッシュメモリをより安定して動作させることができる。 As a result, the NAND flash memory can be operated more stably.

以下、本発明を適用した各実施例について図面を参照しながら説明する。 Embodiments to which the present invention is applied will be described below with reference to the drawings.

図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。 FIG. 1 is a plan view of a schematic pattern in the vicinity of a memory cell array of a NAND flash memory 100 according to a first embodiment which is an aspect of the present invention.

図１に示すように、ＮＡＮＤ型フラッシュメモリ１００のメモリセル領域１０１では、図中縦方向に延びる素子領域ＡＡと素子分離領域（ＳＴＩ）とが図中横方向に交互に配置されている。この素子領域ＡＡには、メモリセルＭＣが複数個直列接続されてメモリセルユニットを成すように形成されている。 As shown in FIG. 1, in the memory cell region 101 of the NAND flash memory 100, element regions AA and element isolation regions (STI) extending in the vertical direction in the drawing are alternately arranged in the horizontal direction in the drawing. In the element region AA, a plurality of memory cells MC are connected in series to form a memory cell unit.

図中縦方向に一定の間隔をおいて図中横方向にワード線ＷＬが延びている。このワード線ＷＬと素子領域ＡＡの交点にメモリセルＭＣが形成されている。 Word lines WL extend in the horizontal direction in the figure at regular intervals in the figure. A memory cell MC is formed at the intersection of the word line WL and the element area AA.

メモリセルＭＣは、素子領域ＡＡ（シリコン（半導体）基板）上に形成されたゲート絶縁膜と、素子領域ＡＡ（シリコン基板）上にゲート絶縁膜を介して形成された浮遊ゲートＦＧ（ポリシリコン）と、この浮遊ゲートＦＧの両側にＩＰＤ膜と埋め込み絶縁膜（ＴＥＯＳ膜）とを介して設けられた制御ゲートＣＧと、浮遊ゲートＦＧ上に設けられたゲート絶縁膜（酸化膜）と、を有する。制御ゲートＣＧの下に位置する素子領域ＡＡ中に拡散層が形成されている。 The memory cell MC includes a gate insulating film formed on the element region AA (silicon (semiconductor) substrate) and a floating gate FG (polysilicon) formed on the element region AA (silicon substrate) via the gate insulating film. A control gate CG provided on both sides of the floating gate FG via an IPD film and a buried insulating film (TEOS film), and a gate insulating film (oxide film) provided on the floating gate FG. . A diffusion layer is formed in the element region AA located under the control gate CG.

ＮＡＮＤ型フラッシュメモリ１００には、例えば、メモリセルＭＣに接続されたトランジスタのワード線ＷＬの３２本おきに２個の選択ゲートＳＧ（ＳＧＤ、ＳＧＳ）が形成されている。言い換えれば、複数のワード線ＷＬが選択ゲートＳＧ（ＳＧＤ、ＳＧＳ）に挟まれた構造となっている。この選択ゲートＳＧと、選択ゲートＳＧで挟まれたワード線ＷＬ群をブロックと称する。 In the NAND flash memory 100, for example, two selection gates SG (SGD, SGS) are formed every 32 word lines WL of transistors connected to the memory cells MC. In other words, a plurality of word lines WL are sandwiched between selection gates SG (SGD, SGS). The selection gate SG and the word line WL group sandwiched between the selection gates SG are referred to as a block.

この選択ゲートＳＧと素子領域ＡＡの交点には選択ゲートトランジスタＳＧＴ（ＳＧＤＴ、ＳＧＳＴ）が形成されている。 Select gate transistors SGT (SGDT, SGST) are formed at the intersections of the select gate SG and the element region AA.

選択ゲートトランジスタＳＧＤＴは、素子領域ＡＡ（シリコン基板）上に形成されたゲート絶縁膜（酸化膜）と、該選択ゲートＳＧＤと、この選択ゲートＳＧＤを挟み素子領域ＡＡ中に形成された拡散層とを有する。この選択ゲートトランジスタＳＧＤＴは、メモリセルＭＣとビット線ＢＬとの間に設けられている。 The selection gate transistor SGDT includes a gate insulating film (oxide film) formed on the element region AA (silicon substrate), the selection gate SGD, and a diffusion layer formed in the element region AA across the selection gate SGD. Have The selection gate transistor SGDT is provided between the memory cell MC and the bit line BL.

選択ゲートトランジスタＳＧＳＴは、素子領域ＡＡ（シリコン基板）上に形成されたゲート絶縁膜（酸化膜）と、該選択ゲートＳＧＤと、この選択ゲートＳＧＤを挟み素子領域ＡＡ中に形成された拡散層とを有する。メモリセルＭＣとソース線ＳＬとの間に設けられている。 The selection gate transistor SGST includes a gate insulating film (oxide film) formed on the element region AA (silicon substrate), the selection gate SGD, and a diffusion layer formed in the element region AA across the selection gate SGD. Have It is provided between memory cell MC and source line SL.

また、ビット線コンタクトＣＢは、ビット線ＢＬと素子領域ＡＡ（選択ゲートトランジスタＳＧＤＴのトランジスタのドレイン）との間に接続されている。 The bit line contact CB is connected between the bit line BL and the element region AA (the drain of the transistor of the selection gate transistor SGDT).

また、ソース線コンタクトＣＳは、ソース線ＢＬと素子領域ＡＡ（選択ゲートトランジスタＳＧＳＴのトランジスタのソース）との間に接続されている。 The source line contact CS is connected between the source line BL and the element region AA (the source of the transistor of the selection gate transistor SGST).

また、ブロックはワード線ＷＬが延びる方向と垂直な方向に複数個配置され、隣接するブロックとビット線コンタクトＣＢ及びソース線コンタクトＣＳを共有している。すなわち、２つの選択ゲートＳＧＤはビット線コンタクトＣＢを挟んで隣接し、２つの選択ゲートＳＧＳはソース線コンタクトＣＳを挟んで隣接している。 A plurality of blocks are arranged in a direction perpendicular to the extending direction of the word line WL, and share the bit line contact CB and the source line contact CS with the adjacent block. That is, the two selection gates SGD are adjacent to each other with the bit line contact CB interposed therebetween, and the two selection gates SGS are adjacent to each other with the source line contact CS interposed therebetween.

また、隣接するメモリセルＭＣの制御ゲートＣＧ（ワード線ＷＬ）と選択ゲートＳＧＤとの間は、後述のように、ＩＰＤ膜と層間絶縁膜（ＴＥＯＳ膜、ＳｉＯ_２等）により絶縁されている。 Further, the control gate CG (word line WL) and the selection gate SGD of the adjacent memory cell MC are insulated by an IPD film and an interlayer insulating film (TEOS film, SiO ₂ or the like) as will be described later.

これにより、従来技術と比較して、制御ゲートＣＧ（ワード線ＷＬ）と選択ゲートＳＧＤとの間の耐圧を向上することができる。すなわち、ＮＡＮＤ型フラッシュメモリをより安定して動作させることができる。 As a result, the breakdown voltage between the control gate CG (word line WL) and the selection gate SGD can be improved as compared with the prior art. That is, the NAND flash memory can be operated more stably.

さらに、制御ゲートＣＧと選択ゲートＳＧＤとの間に絶縁膜耐圧の高いＩＰＤ膜を使用することにより、誘電率の比較的低いＳｉＯ_２膜を使用することができる。その結果、制御ゲートＣＧと選択ゲートＳＧＤ間の寄生容量を減らすことができる。 Furthermore, by using an IPD film having a high dielectric breakdown voltage between the control gate CG and the selection gate SGD, a SiO ₂ film having a relatively low dielectric constant can be used. As a result, the parasitic capacitance between the control gate CG and the selection gate SGD can be reduced.

ＮＡＮＤ型フラッシュメモリ１００のメモリセル領域１０１に隣接する領域には周辺トランジスタ領域１０２が配置されている。 A peripheral transistor region 102 is disposed in a region adjacent to the memory cell region 101 of the NAND flash memory 100.

この周辺トランジスタ領域１０２には素子分離領域ＳＴＩに囲まれた素子領域ＡＡが形成されている。この素子領域ＡＡを上下に分断するようにゲート電極ＧＥが図中横方向に延びている。このゲート電極ＧＥの端部の一端は、素子領域ＡＡの端部と一致している。また、ゲート電極ＧＥの他端には、素子分離絶縁膜ＳＴＩ上まで伸びる配線ＥＩが形成されている。このように、周辺トランジスタ領域１０２には、周辺トランジスタ１０２が配置されている。 In the peripheral transistor region 102, an element region AA surrounded by an element isolation region STI is formed. A gate electrode GE extends in the horizontal direction in the drawing so as to divide the element region AA vertically. One end of the end portion of the gate electrode GE coincides with the end portion of the element region AA. A wiring EI extending to the element isolation insulating film STI is formed at the other end of the gate electrode GE. As described above, the peripheral transistor 102 is arranged in the peripheral transistor region 102.

ここで、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の製造方法について説明する。 Here, a method of manufacturing the NAND flash memory 100 having the above configuration will be described.

以下では、ビット線側の選択ゲートＳＧＤとこの選択ゲートＳＧＤに隣接するワード線ＷＬ３１との間に、埋め込み絶縁膜（ＴＥＯＳ膜）を形成する例について説明する。なお、ソース線側の選択ゲートＳＧＳとこの選択ゲートＳＧＳに隣接するワード線ＷＬ０との間に、埋め込み絶縁膜（ＴＥＯＳ膜）を形成する場合も同様の方法で製造できる。 Hereinafter, an example in which a buried insulating film (TEOS film) is formed between the selection gate SGD on the bit line side and the word line WL31 adjacent to the selection gate SGD will be described. The same method can be used when a buried insulating film (TEOS film) is formed between the selection gate SGS on the source line side and the word line WL0 adjacent to the selection gate SGS.

図２Ａないし図１９Ｂは、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の各工程におけるメモリセルアレイ及び周辺トランジスタの各部分の断面を示す断面図である。 2A to 19B are cross-sectional views showing cross sections of the memory cell array and peripheral transistors in each step of the method of manufacturing the NAND flash memory 100 shown in FIG.

先ず、シリコン基板１にドーピングを行うことにより、ウェル（Ｗｅｌｌ）／チャネル（ｃｈａｎｎｅｌ）を形成する。 First, a well / channel is formed by doping the silicon substrate 1.

さらに、シリコン基板１上に、第１のゲート絶縁膜となる熱酸化膜（ＳｉＯ_２）２を形成する。なお、プログラム（ｐｒｏｇｒａｍ）／消去（Ｅｒａｓｅ）時に使用する高電圧が印加される領域の熱酸化膜２の膜厚は、例えば、３５ｎｍ程度である。一方、該高電圧が印加されない領域の熱酸化膜２の膜厚は、例えば、８ｎｍ程度である。 Further, a thermal oxide film (SiO ₂ ) 2 to be a first gate insulating film is formed on the silicon substrate 1. The film thickness of the thermal oxide film 2 in the region to which a high voltage used for programming / erasing is applied is, for example, about 35 nm. On the other hand, the thickness of the thermal oxide film 2 in the region where the high voltage is not applied is, for example, about 8 nm.

さらに、Ｓｉ／ＳｉＯ_２界面を窒化する。その後、浮遊ゲートＦＧ、選択ゲートＳＧとなる導電体膜であるポリシリコンを、例えば、７０ｎｍ程度堆積し、熱酸化膜２上にポリシリコン膜３を形成する。そして、熱酸化により、このポリシリコン膜３の上部を、例えば、４ｎｍ程度酸化し、第２のゲート絶縁膜となる酸化膜（ＳｉＯ_２）４を形成する。 Further, the Si / SiO ₂ interface is nitrided. Thereafter, polysilicon, which is a conductive film that becomes the floating gate FG and the selection gate SG, is deposited to a thickness of, for example, about 70 nm, and the polysilicon film 3 is formed on the thermal oxide film 2. Then, the upper portion of the polysilicon film 3 is oxidized by, for example, about 4 nm by thermal oxidation to form an oxide film (SiO ₂ ) 4 serving as a _second gate insulating film.

次に、酸化膜４上全面にＳｉＮ膜５を、例えば、７０ｎｍ程度堆積する。そして、素子領域ＡＡを形成するための所望のレジストパターン（図示せず）をＳｉＮ膜５上に形成する。そして、該レジストパターンをマスクとして、ＳｉＮ膜５、酸化膜４、ポリシリコン膜３、酸化膜２、シリコン基板１を、順次エッチングするとともに、所望の深さの溝１ａをシリコン基板１に形成する。 Next, a SiN film 5 is deposited on the entire surface of the oxide film 4 to a thickness of about 70 nm, for example. Then, a desired resist pattern (not shown) for forming the element region AA is formed on the SiN film 5. Then, using the resist pattern as a mask, the SiN film 5, the oxide film 4, the polysilicon film 3, the oxide film 2, and the silicon substrate 1 are sequentially etched, and a groove 1a having a desired depth is formed in the silicon substrate 1. .

次に、残存する該レジストパターンを除去した後、シリコン基板１の露出している表面を熱酸化法により２ｎｍ程度酸化する。そして、プラズマ（ｐｌａｓｍａ）法により形成されるＳｉＯ_２膜を堆積し、シリコン基板１に形成された溝１ａをＳｉＯ_２で埋め込む。 Next, after removing the remaining resist pattern, the exposed surface of the silicon substrate 1 is oxidized by about 2 nm by a thermal oxidation method. Then, a SiO ₂ film formed by a plasma method is deposited, and the groove 1a formed in the silicon substrate 1 is filled with SiO ₂ .

次に、シリコン基板１上に残存するＳｉＮ膜５が露出するように、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により平坦化を行う。これにより、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）６を形成する（図２Ａ、図２Ｂ）。 Next, planarization is performed by a CMP (Chemical Mechanical Polishing) method so that the SiN film 5 remaining on the silicon substrate 1 is exposed. Thereby, STI (Shallow Trench Isolation) 6 is formed (FIGS. 2A and 2B).

次に、ＳＴＩ６を形成した後に、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法により、溝１ａに埋め込んだＳｉＯ_２膜をポリシリコン膜３（酸化膜４）／ＳｉＮ膜５界面まで、エッチング除去する。さらに、残存するＳｉＮ膜５を、例えば、Ｈ_３ＰＯ_４液を用いて除去する（図３Ａ、図３Ｂ）。 Next, after the STI 6 is formed, the SiO ₂ film embedded in the trench 1a is etched and removed to the polysilicon film 3 (oxide film 4) / SiN film 5 interface by RIE (Reactive Ion Etching). Further, the remaining SiN film 5 is removed using, for example, H ₃ PO ₄ liquid (FIGS. 3A and 3B).

次に、再び、シリコン基板１上（酸化膜４上、ＳＴＩ６上）に、ＳｉＮを、例えば、７０ｎｍ程度堆積し、ＳｉＮ膜７を形成する（図４Ａ、図４Ｂ）。なお、ＳｉＮ膜７はこれに限られず、すくなくともポリシリコン膜３とエッチング選択比が取れる材料であれば良い。 Next, SiN is deposited again on the silicon substrate 1 (on the oxide film 4 and STI 6), for example, to a thickness of about 70 nm to form the SiN film 7 (FIGS. 4A and 4B). Note that the SiN film 7 is not limited to this, and any material can be used as long as it has an etching selectivity with respect to the polysilicon film 3.

次に、選択ゲートＳＧのパターンと、メモリセル領域１０１以外の周辺トランジスタＰｅｒｉＴｒのゲート電極ＧＥのパターンと、を形成するためのレジストパターン８を形成する（図５Ａ、図５Ｂ）。 Next, a resist pattern 8 for forming the pattern of the selection gate SG and the pattern of the gate electrode GE of the peripheral transistor PeriTr other than the memory cell region 101 is formed (FIGS. 5A and 5B).

すなわち、制御ゲートＣＧの領域と選択ゲートＳＧの領域との間うち選択ゲートＳＧの領域に接する領域上、および、隣接する選択ゲートＳＧの領域間の領域上に開口部８ａ、８ａｂが形成されたレジストパターン８を、絶縁膜４の上方に形成する。 That is, the openings 8a and 8ab are formed in the region between the control gate CG region and the selection gate SG region, on the region in contact with the selection gate SG region, and on the region between the adjacent selection gate SG regions. A resist pattern 8 is formed above the insulating film 4.

次に、レジストパターン８をマスクとして、ＳｉＮ膜７、酸化膜４、ポリシリコン膜３をエッチング除去する。その後、残存する該レジストパターン８を除去する（図６Ａ、図６Ｂ）。 Next, the SiN film 7, the oxide film 4, and the polysilicon film 3 are removed by etching using the resist pattern 8 as a mask. Thereafter, the remaining resist pattern 8 is removed (FIGS. 6A and 6B).

すなわち、レジストパターン８をマスクとして、ＳｉＮ膜７、酸化膜４、ポリシリコン膜３をエッチングして、制御ゲートＣＧの領域と選択ゲートＳＧの領域との間うち選択ゲートＳＧの領域に接するトレンチ１０、および隣接する選択ゲートの領域間のトレンチ９を形成する。 That is, using the resist pattern 8 as a mask, the SiN film 7, the oxide film 4, and the polysilicon film 3 are etched, and the trench 10 in contact with the selection gate SG region between the control gate CG region and the selection gate SG region. And trenches 9 between adjacent select gate regions.

この後、ＲＴＯ（ＲａｐｉｄＴｈｅｒｍａｌＯｘｉｄａｔｉｏｎ）法により、例えば、２ｎｍ程度の後酸化を行う。そして、リソグラフィ工程により所望のレジストパターン（図示せず）を形成し、該レジストパターンをマスクとしてイオン注入を行う。さらに、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）法により注入した不純物が活性化させる。これにより、選択トランジスタＳＧＴｒ、周辺トランジスタＰｅｒｉＴｒ等のデバイスが形成される領域に拡散層１ａを形成する（図６Ａ、図６Ｂ）。 Thereafter, post-oxidation of about 2 nm, for example, is performed by an RTO (Rapid Thermal Oxidation) method. Then, a desired resist pattern (not shown) is formed by a lithography process, and ion implantation is performed using the resist pattern as a mask. Further, the implanted impurity is activated by the RTA (Rapid Thermal Anneal) method. Thereby, the diffusion layer 1a is formed in a region where devices such as the selection transistor SGTr and the peripheral transistor PeriTr are formed (FIGS. 6A and 6B).

次に、ＴＥＯＳ（ＬＰＴＥＯＳ：Ｌｏｗ−ＰｒｅｓｓｕｒｅＴｅｔｒａｅｔｈｙｌＯｒｔｈｏｓｉｌｉｃａｔｅ）膜１１をシリコン基板１上に形成する。このＴＥＯＳ膜１１には、例えば、低圧ＴＥＯＳ（ＬＰＴＥＯＳ：Ｌｏｗ−ＰｒｅｓｓｕｒｅＴｅｔｒａｅｔｈｙｌＯｒｔｈｏｓｉｌｉｃａｔｅ）など、シリコン基板１上の凹凸によらず均一の厚さで堆積できる膜が選択される。これにより、トレンチ１０がＴＥＯＳ膜１１で埋まる（絶縁膜が充填される）。一方、トレンチ９はトレンチ１０の幅よりも広い幅を有するためＴＥＯＳ膜１１では埋まらず、トレンチ１０の選択ゲートＳＧの側面からトレンチ９の底面に連続して形成される。同様に、周辺トランジスタのゲート電極ＧＥ間もトレンチ１０の幅よりも広い幅を有するため、周辺トランジスタのゲート電極ＧＥのパターンを覆うようにＴＥＯＳ膜１１が形成される（図７Ａ、図７Ｂ）。 Next, a TEOS (LPTEOS: Low-Pressure Tetraethyl Orthosilicate) film 11 is formed on the silicon substrate 1. For this TEOS film 11, for example, a film that can be deposited with a uniform thickness regardless of unevenness on the silicon substrate 1, such as low-pressure TEOS (LPTEOS: Low-Pressure Tetraethyl Orthosilicate), is selected. As a result, the trench 10 is filled with the TEOS film 11 (filled with the insulating film). On the other hand, since the trench 9 is wider than the trench 10, the trench 9 is not filled with the TEOS film 11 and is continuously formed from the side surface of the selection gate SG of the trench 10 to the bottom surface of the trench 9. Similarly, since the width between the gate electrodes GE of the peripheral transistors is wider than the width of the trench 10, the TEOS film 11 is formed so as to cover the pattern of the gate electrodes GE of the peripheral transistors (FIGS. 7A and 7B).

さらに、ＴＥＯＳ膜１１、熱酸化膜２を異方性エッチングすることにより、ＳｉＮ膜７上及びトレンチ９の底部に埋め込まれたＴＥＯＳ膜がエッチングされる。これにより、選択トランジスタＳＧＴｒのゲート側壁１２ａが形成される。同時に周辺トランジスタＰｅｒｉＴｒのゲート側壁１２ｂが形成される（図８Ａ、図８Ｂ）。したがって、ＴＥＯＳ膜１１と選択トランジスタＳＧＴｒのゲート側壁１２ａを構成する絶縁膜は、メモリセルアレイ以外に配置される周辺トランジスタＰｅｒｉＴｒのゲート側壁と同じ材質である。 Further, the TEOS film 11 and the thermal oxide film 2 are anisotropically etched, so that the TEOS film embedded on the SiN film 7 and the bottom of the trench 9 is etched. Thereby, the gate sidewall 12a of the selection transistor SGTr is formed. At the same time, the gate sidewall 12b of the peripheral transistor PeriTr is formed (FIGS. 8A and 8B). Therefore, the insulating film constituting the TEOS film 11 and the gate sidewall 12a of the selection transistor SGTr is the same material as the gate sidewall of the peripheral transistor PeriTr arranged other than the memory cell array.

一方、トレンチ１０に埋め込まれたＴＥＯＳ膜１１の熱酸化膜２の上面からの高さは、トレンチ９の底部に形成されたＴＥＯＳ膜１１の熱酸化膜２の上面からの高さよりも高いため、このエッチングにより上部の一部が除去されるのみである。その結果、ＴＥＯＳ膜１１はトレンチ１０内に残存する。 On the other hand, the height of the TEOS film 11 embedded in the trench 10 from the upper surface of the thermal oxide film 2 is higher than the height of the TEOS film 11 formed at the bottom of the trench 9 from the upper surface of the thermal oxide film 2. This etching only removes a part of the upper part. As a result, the TEOS film 11 remains in the trench 10.

よって、ＴＥＯＳ膜１１は、既述のように、後に形成されるＩＰＤ膜１９とともに、ワード線ＷＬ０（制御ゲートＣＧ）と選択ゲートＳＧとの間を絶縁する。このＴＥＯＳ膜１１の幅は、要求される耐圧に応じて、トレンチ１０の大きさを制御することにより、調整することができる。例えば、要求される耐圧が４０Ｖの場合、ＴＥＯＳ膜１１の幅は３０ｍｍ〜４０ｍｍ必要になる。 Therefore, as described above, the TEOS film 11 insulates the word line WL0 (control gate CG) and the selection gate SG together with the IPD film 19 to be formed later. The width of the TEOS film 11 can be adjusted by controlling the size of the trench 10 according to the required breakdown voltage. For example, when the required breakdown voltage is 40 V, the width of the TEOS film 11 needs to be 30 mm to 40 mm.

次に、再び、リソグラフィ工程により所望のレジストパターン（図示せず）を形成し、該レジストパターンをマスクとしてイオン注入を行う。これにより、選択トランジスタＳＧＴｒ、周辺トランジスタＰｅｒｉＴｒ等のデバイスが形成される領域に所望の拡散層１ｂを形成する。 Next, a desired resist pattern (not shown) is formed again by a lithography process, and ion implantation is performed using the resist pattern as a mask. Thus, a desired diffusion layer 1b is formed in a region where devices such as the selection transistor SGTr and the peripheral transistor PeriTr are formed.

次に、シリコン基板１全面に、ＴＥＯＳ、ＳｉＮ、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｏｕｓＳｉｌｉｃｏｎＧｌａｓｓ）の順に堆積し、ＴＥＯＳ膜１３（例えば、膜厚２０ｎｍ）、ＳｉＮ膜１４（例えば、膜厚３０ｎｍ）、ＢＰＳＧ膜１５（例えば、膜厚６００ｎｍ）の積層膜を形成する。その後、８５０℃の水蒸気酸化雰囲気で３０分間アニールし、さらに、ＣＭＰ法によりＳｉＮ膜１４をストッパとして平坦化を行う（図９Ａ、図９Ｂ）。 Next, TEOS, SiN, and BPSG (Boron Phosphorous Silicon Glass) are deposited in this order on the entire surface of the silicon substrate 1 to form a TEOS film 13 (for example, a film thickness of 20 nm), a SiN film 14 (for example, a film thickness of 30 nm), and a BPSG film 15. A stacked film (eg, a film thickness of 600 nm) is formed. Thereafter, annealing is performed in a steam oxidation atmosphere at 850 ° C. for 30 minutes, and planarization is performed by the CMP method using the SiN film 14 as a stopper (FIGS. 9A and 9B).

次に、シリコン基板１全面に、ＳｉＮを例えば７０ｎｍ堆積し、ＳｉＮ膜上およびＢＰＳＧ膜１５上にＳｉＮ膜１６を形成する（図１０Ａ、図１０Ｂ）。 Next, SiN, for example, 70 nm is deposited on the entire surface of the silicon substrate 1, and the SiN film 16 is formed on the SiN film and the BPSG film 15 (FIGS. 10A and 10B).

次に、メモリセルのワード線ＷＬのトレンチを形成するためのレジストパターン１７を形成する（図１１Ａ、図１１Ｂ）。図１１Ａに示すように、該トレンチが形成される領域上のレジストパターン１７に、開口部１８が形成されている。すなわち、制御ゲートＳＧの領域上に開口部１８が形成されたレジストパターン１７を、絶縁膜４上方に形成する。 Next, a resist pattern 17 for forming a trench of the word line WL of the memory cell is formed (FIGS. 11A and 11B). As shown in FIG. 11A, an opening 18 is formed in the resist pattern 17 on the region where the trench is to be formed. That is, a resist pattern 17 having an opening 18 formed on the control gate SG region is formed above the insulating film 4.

次に、レジストパターン１７をマスクとして、ＳｉＮ膜１６、ＳｉＮ膜１４、ＴＥＯＳ膜１３、ＳｉＮ膜７、酸化膜４を順次エッチング除去する。そして、露出したＳＴＩ６を、シリコン基板１の上面から例えば３０ｎｍ程度の高さまでＳＴＩ６が残存するようにエッチングする。さらに、露出したポリシリコン４をエッチングし、シリコン基板１上の熱酸化膜２を露出させる。これにより、ＴＥＯＳ膜１１（トレンチ１０）接するワード線ＷＬ（制御ゲートＣＧ）のトレンチ１８ａが形成される（図１２Ａ、図１２Ｂ）。 Next, using the resist pattern 17 as a mask, the SiN film 16, the SiN film 14, the TEOS film 13, the SiN film 7, and the oxide film 4 are sequentially etched away. Then, the exposed STI 6 is etched so that the STI 6 remains from the upper surface of the silicon substrate 1 to a height of about 30 nm, for example. Further, the exposed polysilicon 4 is etched to expose the thermal oxide film 2 on the silicon substrate 1. Thereby, the trench 18a of the word line WL (control gate CG) in contact with the TEOS film 11 (trench 10) is formed (FIGS. 12A and 12B).

次に、ワード線ＷＬのトレンチ１８ａ内に、例えば、ヒ素（Ａｒｓｅｎｉｃ）をイオン注入し、シリコン基板１の表面に拡散層１ｃを形成する。その後、ＳｉＮ膜１６上およびトレンチ１８ａ内にＩＰＤ膜１９を形成する（図１３Ａ、図１３Ｂ）。本実施例１では、このＩＰＤ膜１９として、ＳｉＯ_２（膜厚４ｎｍ）／ＳｉＮ（膜厚７ｎｍ）／ＳｉＯ_２（膜厚４ｎｍ）の積層構造を形成した。 Next, for example, arsenic (Arsenic) is ion-implanted into the trench 18 a of the word line WL to form a diffusion layer 1 c on the surface of the silicon substrate 1. Thereafter, an IPD film 19 is formed on the SiN film 16 and in the trench 18a (FIGS. 13A and 13B). In Example 1, a laminated structure of SiO ₂ (film thickness 4 nm) / SiN (film thickness 7 nm) / SiO ₂ (film thickness 4 nm) was formed as the IPD film 19.

次に、ＩＰＤ膜１９上およびＩＰＤ膜１９が成膜されたトレンチ１８ａ内に、ポリシリコンを１００ｎｍ堆積する（図１４Ａ、図１４Ｂ）。これにより、ＩＰＤ膜１９内に導電体膜であるポリシリコン２０が形成される。 Next, 100 nm of polysilicon is deposited on the IPD film 19 and in the trench 18a where the IPD film 19 is formed (FIGS. 14A and 14B). As a result, polysilicon 20 which is a conductor film is formed in the IPD film 19.

次に、選択ゲートＳＧＤの配線となる配線ＥＩを形成するためのレジストパターン２１を形成する（図１５Ａ、図１５Ｂ）。図１５Ａに示すように、該配線ＥＩが形成される領域上のレジストパターン２１に、ポリシリコン膜３を露出する開口部２１ａが形成されている。また、図１５Ｂに示すように、周辺トランジスタのゲートに接続される配線ＥＩが形成される領域上のレジストパターン２１に、開口部２１ｂが形成されている。 Next, a resist pattern 21 for forming a wiring EI to be a wiring of the selection gate SGD is formed (FIGS. 15A and 15B). As shown in FIG. 15A, an opening 21a exposing the polysilicon film 3 is formed in the resist pattern 21 on the region where the wiring EI is to be formed. As shown in FIG. 15B, an opening 21b is formed in the resist pattern 21 on the region where the wiring EI connected to the gate of the peripheral transistor is formed.

次に、このレジストパターン２１をマスクとして、ポリシリコン膜２０、ＩＰＤ膜１９、ＳｉＮ膜１６、ＴＥＯＳ膜１５、ＳｉＮ膜１４を選択的に除去して配線ＥＩを形成するためのトレンチ２２ａ、２２ｂを形成する（図１６Ａ、図１６Ｂ）。 Next, using the resist pattern 21 as a mask, the polysilicon film 20, the IPD film 19, the SiN film 16, the TEOS film 15, and the SiN film 14 are selectively removed to form trenches 22a and 22b for forming the wiring EI. It forms (FIG. 16A, FIG. 16B).

次に、残存するレジストパターン２１を除去した後、再度、シリコン基板１上全面に、ポリシリコンを例えば、１００ｎｍ堆積し、ポリシリコン膜２３を形成する。これにより、選択ゲートＳＧＤの配線となる配線ＥＩが形成される。これと同時に、トレンチ２２ａにポリシリコンが充填され、周辺トランジスタのゲートに接続される配線ＥＩが形成される（図１７Ａ、図１７Ｂ）。 Next, after the remaining resist pattern 21 is removed, polysilicon is deposited on the entire surface of the silicon substrate 1 to a thickness of 100 nm, for example, to form a polysilicon film 23. As a result, a wiring EI to be a wiring of the selection gate SGD is formed. At the same time, the trench 22a is filled with polysilicon, and a wiring EI connected to the gates of the peripheral transistors is formed (FIGS. 17A and 17B).

次に、ＲＩＥ法によりＢａｒｒｉｅｒＳｉＮの上面が露出するようにポリシリコンをエッチング除去し、ワード線ＷＬと配線ＥＩを形成する（図１８Ａ、図１８Ｂ）。 Next, the polysilicon is etched away by RIE so that the upper surface of Barrier SiN is exposed, and word lines WL and wirings EI are formed (FIGS. 18A and 18B).

次に、ポリシリコン膜２０（ワード線ＷＬ（制御ゲートＣＧ））上およびポリシリコン膜２３（配線ＥＩ）上に、例えば、Ｎｉを堆積する。そして、熱処理によりニッケルとシリコンを反応させて、ポリシリコン膜２０、２３の上部をシリサイド化し、シリサイド膜２４を形成する（図１９Ａ、図１９Ｂ）。 Next, for example, Ni is deposited on the polysilicon film 20 (word line WL (control gate CG)) and the polysilicon film 23 (wiring EI). Then, nickel and silicon are reacted by heat treatment to silicide the upper portions of the polysilicon films 20 and 23, thereby forming a silicide film 24 (FIGS. 19A and 19B).

次に、シリサイド膜２４上にＴＥＯＳを、例えば３００ｎｍ堆積する。その後、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、ビット線ＢＬ、ソース線ＳＬ等の形成などの通常の工程を経ることにより、図１に示すＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイが完成する。また、このとき、周辺トランジスタの拡散層に接続されるコンタクト等も形成され、所望の配線が形成される。 Next, TEOS is deposited on the silicide film 24 by, for example, 300 nm. Thereafter, the memory cell array of the NAND flash memory 100 shown in FIG. 1 is completed through normal processes such as formation of the bit line contact CB, the source line contact CS, the bit line BL, the source line SL, and the like. At this time, a contact connected to the diffusion layer of the peripheral transistor is also formed, and a desired wiring is formed.

ここで、図１、図１９Ａに示すように、メモリセルＭＣは、素子領域ＡＡ（シリコン（半導体）基板１）上に形成されたゲート絶縁膜（酸化膜２）と、素子領域ＡＡ（シリコン基板１）上にゲート絶縁膜を介して形成された浮遊ゲートＦＧ（ポリシリコン膜３、シリサイド膜２４）と、この浮遊ゲートＦＧの両側にＩＰＤ膜１９と埋め込み絶縁膜（ＴＥＯＳ膜）とを介して設けられた制御ゲートＣＧ（ポリシリコン膜２０、シリサイド膜２４）と、浮遊ゲートＦＧ上に設けられたゲート絶縁膜（酸化膜）と、を有する。制御ゲートＣＧの下に位置する素子領域ＡＡ中に拡散層が形成されている。 Here, as shown in FIGS. 1 and 19A, the memory cell MC includes a gate insulating film (oxide film 2) formed on the element region AA (silicon (semiconductor) substrate 1) and an element region AA (silicon substrate). 1) A floating gate FG (polysilicon film 3, silicide film 24) formed on the gate insulating film on the upper side, and an IPD film 19 and a buried insulating film (TEOS film) on both sides of the floating gate FG. It has a control gate CG (polysilicon film 20, silicide film 24) provided and a gate insulating film (oxide film) provided on the floating gate FG. A diffusion layer is formed in the element region AA located under the control gate CG.

また、図１、図１９Ａに示すように、選択ゲートトランジスタＳＧＤＴは、素子領域ＡＡ（シリコン基板１）上に形成されたゲート絶縁膜（酸化膜２）と、選択ゲートＳＧＤ（ポリシリコン膜３、２３、シリサイド膜２４）と、選択ゲートＳＧＤを挟み素子領域ＡＡ中に形成された拡散層１ａ、１ｂと、を有する。この選択ゲートトランジスタＳＧＤＴは、メモリセルＭＣとビット線ＢＬとの間に設けられたトランジスタを構成する。 As shown in FIGS. 1 and 19A, the select gate transistor SGDT includes a gate insulating film (oxide film 2) formed on the element region AA (silicon substrate 1) and a select gate SGD (polysilicon film 3, 23, a silicide film 24), and diffusion layers 1a and 1b formed in the element region AA with the selection gate SGD interposed therebetween. This selection gate transistor SGDT constitutes a transistor provided between the memory cell MC and the bit line BL.

また、図１、図１９Ｂに示すように、メモリセルアレイ以外に配置される周辺トランジスタＰｅｒｉＴｒは、素子領域ＡＡ（シリコン基板１）上にゲート絶縁膜（熱酸化膜２）と、このゲート絶縁膜上に形成されたゲート（ポリシリコン膜３、２３、シリサイド膜２４）と、このゲートを挟み素子領域ＡＡ（シリコン基板１）上中に形成された拡散層１ａ、１ｂと、を有する。 As shown in FIGS. 1 and 19B, the peripheral transistor PeriTr arranged other than the memory cell array includes a gate insulating film (thermal oxide film 2) on the element region AA (silicon substrate 1) and the gate insulating film. And the diffusion layers 1a and 1b formed in the element region AA (silicon substrate 1) with the gate interposed therebetween.

また、既述のように、埋め込み絶縁膜であるＴＥＯＳ膜１１は、ＩＰＤ膜１９とともに、ワード線ＷＬ０（制御ゲートＣＧ）と選択ゲートＳＧとの間を絶縁する。 Further, as described above, the TEOS film 11 which is a buried insulating film insulates the word line WL0 (control gate CG) and the selection gate SG together with the IPD film 19.

これにより、選択ゲートＳＧと近接のワード線ＷＬ０（制御ゲートＣＧ）との間の耐圧を向上することができる。すなわち、ＮＡＮＤ型フラッシュメモリ１００を、より安定して動作させることができる。 Thereby, the breakdown voltage between the select gate SG and the adjacent word line WL0 (control gate CG) can be improved. That is, the NAND flash memory 100 can be operated more stably.

この埋め込み絶縁膜（ＴＥＯＳ膜１１）は、選択トランジスタＳＧＴｒのゲート側壁１２ａおよび周辺トランジスタＰｅｒｉＴｒのゲート側壁１２ｂの形成と同時に、形成することができる。 The buried insulating film (TEOS film 11) can be formed simultaneously with the formation of the gate sidewall 12a of the select transistor SGTr and the gate sidewall 12b of the peripheral transistor PeriTr.

これにより、ＮＡＮＤ型フラッシュメモリ１００を製造する工程数を増加することなく、上記酸化膜（ＴＥＯＳ膜１１）を形成することができる。 Thus, the oxide film (TEOS film 11) can be formed without increasing the number of steps for manufacturing the NAND flash memory 100.

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、より安定して動作させることができる。 As described above, the NAND flash memory according to this embodiment can be operated more stably.

実施例１では、ワード線ＷＬ（制御ゲートＣＧ）と選択ゲートＳＧとの間を、埋め込み絶縁膜であるＴＥＯＳ膜とＩＰＤ膜で絶縁する構成の一例および製造方法について説明した。すなわち、実施例１では、レジストパターンを用いて選択ゲートＳＧ／ワード線ＷＬ（選択ゲートＣＧ）間にトレンチを形成する場合について説明した。 In the first embodiment, the configuration example and the manufacturing method in which the word line WL (control gate CG) and the selection gate SG are insulated by the TEOS film and the IPD film which are the buried insulating films have been described. That is, in the first embodiment, the case where a trench is formed between the selection gate SG / word line WL (selection gate CG) using a resist pattern has been described.

本実施例２では、上記構成の製造方法の他の例について述べる。すなわち、実施例２では、該トレンチを側壁転写技術により形成する場合について説明する。 In Example 2, another example of the manufacturing method having the above configuration will be described. That is, in the second embodiment, the case where the trench is formed by the sidewall transfer technique will be described.

図２０Ａないし図２４Ａは、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の各工程におけるメモリセルアレイの各部分の断面を示す断面図である。 20A to 24A are cross-sectional views showing cross sections of respective portions of the memory cell array in the respective steps of the method of manufacturing the NAND flash memory 100 shown in FIG.

なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。 In the figure, the same reference numerals as those in the first embodiment indicate the same configurations as those in the first embodiment.

また、本実施例２の半導体装置の製造方法は、実施例１で説明した図４Ａ、図４Ｂまでの工程は同様である。 The manufacturing method of the semiconductor device according to the second embodiment is the same as the steps up to FIGS. 4A and 4B described in the first embodiment.

実施例１の図４Ａ、図４Ｂまでと同様の工程により、シリコン基板１上（酸化膜４上、ＳＴＩ６上）に、ＳｉＮを、例えば、７０ｎｍ程度堆積し、ＳｉＮ膜７を形成する。 4A and 4B of the first embodiment, SiN is deposited on the silicon substrate 1 (on the oxide film 4 and on the STI 6) by about 70 nm, for example, to form the SiN film 7.

次に、シリコン基板１上（ＳｉＮ膜７上）にＴＥＯＳをマスク材として例えば３００ｎｍ堆積することにより、ＳｉＮ膜７上にＴＥＯＳ膜３１を形成する。 Next, a TEOS film 31 is formed on the SiN film 7 by depositing, for example, 300 nm on the silicon substrate 1 (on the SiN film 7) using TEOS as a mask material.

さらに、開口部３２ａを有するレジストパターン３２を形成する（図２０Ａ、図２０Ｂ）。なお、この開口部３２ａは、例えば、最終的に形成したい隣接する選択ゲートＳＧ間の長さと、選択ゲートＳＧ幅の２倍の長さと、選択ゲートＳＧとワード線ＷＬ０との間隔の２倍の長さと、を足した幅を有する。すなわち、一方の選択ゲートＳＧに隣接するワード線ＷＬの一方の選択ゲートＳＧ側の側面から、他方の選択ゲートＳＧに隣接するワード線ＷＬの他方の選択ゲートＳＧ側の側面までの幅を意味する。 Further, a resist pattern 32 having an opening 32a is formed (FIGS. 20A and 20B). The opening 32a is, for example, the length between adjacent selection gates SG to be finally formed, twice the length of the selection gate SG, and twice the distance between the selection gate SG and the word line WL0. It has a width obtained by adding the length. That is, it means the width from the side surface on the one selection gate SG side of the word line WL adjacent to one selection gate SG to the side surface on the other selection gate SG side of the word line WL adjacent to the other selection gate SG. .

次に、レジストパターン３２をマスクとして、ＴＥＯＳ膜３１を下層のＳｉＮ膜７の上面が露出するまでエッチング除去する（図２１Ａ、図２１Ｂ）。 Next, using the resist pattern 32 as a mask, the TEOS film 31 is removed by etching until the upper surface of the underlying SiN film 7 is exposed (FIGS. 21A and 21B).

次に、薬液等により残存するレジストパターン３２を除去する。その後、シリコン基板１上にポリシリコンを例えば７０ｎｍ堆積して、ＳｉＮ膜上およびＴＯＥＳ膜３１上にポリシリコン膜３３を形成する。さらに、このポリシリコン膜３３上に、ＴＥＯＳを例えば、１７０ｎｍ堆積し、ポリシリコン膜３３上にＴＥＯＳ膜３４を形成する（図２２Ａ、図２２Ｂ）。 Next, the remaining resist pattern 32 is removed with a chemical solution or the like. Thereafter, polysilicon is deposited to, for example, 70 nm on the silicon substrate 1 to form a polysilicon film 33 on the SiN film and the TOES film 31. Further, TEOS is deposited to 170 nm, for example, on the polysilicon film 33 to form a TEOS film 34 on the polysilicon film 33 (FIGS. 22A and 22B).

なお、ポリシリコン膜３３の膜厚は、後に形成する埋め込み絶縁膜（ＴＥＯＳ膜１１）の幅に応じて決定される。すなわち、開口部３２ａにより露出されたＴＥＯＳ膜３１の側壁に形成されたポリシリコン膜３３の膜厚を制御することにより、選択ゲートＳＧの幅を変更することができる。 The thickness of the polysilicon film 33 is determined according to the width of a buried insulating film (TEOS film 11) to be formed later. That is, the width of the selection gate SG can be changed by controlling the thickness of the polysilicon film 33 formed on the side wall of the TEOS film 31 exposed through the opening 32a.

また、ＴＥＯＳ膜３４の膜厚は、後に形成する選択ゲートＳＧの幅に応じて決定される。すなわち、開口部３２ａ中に形成されたポリシリコン膜３３の側壁に形成されたＴＥＯＳ膜３４の膜厚を制御することにより、選択ゲートＳＧの幅を変更することができる。 The film thickness of the TEOS film 34 is determined according to the width of the selection gate SG to be formed later. That is, the width of the select gate SG can be changed by controlling the film thickness of the TEOS film 34 formed on the side wall of the polysilicon film 33 formed in the opening 32a.

次に、例えばＲＩＥ法により、ＴＥＯＳ膜３４をエッチングする。このＲＩＥ法によるエッチングは、ポリシリコン膜３３の上面で止まるようにする。（図２３Ａ、図２３Ｂ）。 Next, the TEOS film 34 is etched by, eg, RIE. Etching by this RIE method stops at the upper surface of the polysilicon film 33. (FIG. 23A, FIG. 23B).

次に、例えばＲＩＥ法により、ＳｉＮ膜７の上面が露出するように、ポリシリコン膜３３をエッチング除去する（図２４Ａ、図２４Ｂ）。 Next, the polysilicon film 33 is removed by etching so that the upper surface of the SiN film 7 is exposed, for example, by RIE (FIGS. 24A and 24B).

次に、周辺トランジスタのゲート電極のパターンを形成するためにリソグラフィにてパターンを形成し、例えばＲＩＥ法により、ＳｉＮ膜７の上面が露出するように、ポリシリコン膜３３をエッチング除去する（図２５Ａ、図２５Ｂ）。 Next, a pattern is formed by lithography to form a pattern of the gate electrode of the peripheral transistor, and the polysilicon film 33 is etched away by, for example, RIE so that the upper surface of the SiN film 7 is exposed (FIG. 25A). FIG. 25B).

これにより、ＴＥＯＳ膜３４、ポリシリコン膜３３から成るパターン３５を形成する。 Thereby, a pattern 35 composed of the TEOS film 34 and the polysilicon film 33 is formed.

特に、図２４Ａに示すように、選択ゲートＳＧを形成するためのパターンには、選択ゲートＳＧ間のスペース９に対応する開口部３１ａと、選択ゲートＳＧとワード線ＷＬとの間で、選択ゲートＳＧに隣接するスペース１０に対応する開口部３１ｂと、が形成されている。すなわち、実施例１の図５Ａ、図５Ｂに示すレジストパターン８と同様のパターンがＳｉＮ膜７上に形成される。 In particular, as shown in FIG. 24A, the pattern for forming the selection gate SG includes a selection gate between the opening 31a corresponding to the space 9 between the selection gates SG and the selection gate SG and the word line WL. An opening 31b corresponding to the space 10 adjacent to SG is formed. That is, a pattern similar to the resist pattern 8 shown in FIGS. 5A and 5B of Example 1 is formed on the SiN film 7.

以降の工程は、実施例１の図６Ａ、図６Ｂ〜図１９Ａ、図１９Ｂに示す工程と同様である。 The subsequent steps are the same as the steps shown in FIGS. 6A, 6B to 19A, and 19B of the first embodiment.

そして、図１９Ａ、図１９Ｂに示す工程の後、実施例１と同様に、シリサイド膜２４上にＴＥＯＳ膜を、例えば３００ｎｍ堆積する。その後、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、ビット線ＢＬ、ソース線ＳＬ等の形成などの通常の工程を経ることにより、図１に示すＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイが完成する。また、このとき、周辺トランジスタの拡散層に接続されるコンタクト等も形成され、所望の配線が形成される。 Then, after the steps shown in FIGS. 19A and 19B, a TEOS film is deposited to 300 nm, for example, on the silicide film 24 as in the first embodiment. Thereafter, the memory cell array of the NAND flash memory 100 shown in FIG. 1 is completed through normal processes such as formation of the bit line contact CB, the source line contact CS, the bit line BL, the source line SL, and the like. At this time, a contact connected to the diffusion layer of the peripheral transistor is also formed, and a desired wiring is formed.

実施例１と同様に、埋め込み絶縁膜であるＴＥＯＳ膜１１は、ＩＰＤ膜１９とともに、ワード線ＷＬ０（制御ゲートＣＧ）と選択ゲートＳＧとの間を絶縁する。 Similar to the first embodiment, the TEOS film 11 as a buried insulating film insulates the word line WL0 (control gate CG) and the selection gate SG together with the IPD film 19.

また、実施例１と同様に、埋め込み絶縁膜（ＴＥＯＳ膜１１）は、選択トランジスタＳＧＴｒのゲート側壁１２ａおよび周辺トランジスタＰｅｒｉＴｒのゲート側壁１２ｂの形成と同時に、形成することができる。 Similarly to the first embodiment, the buried insulating film (TEOS film 11) can be formed simultaneously with the formation of the gate sidewall 12a of the select transistor SGTr and the gate sidewall 12b of the peripheral transistor PeriTr.

また、実施例１と異なり、１つの開口３２ａでトレンチ９及び１０を形成することができる。すなわち、図５Ａに示すようなリソグラフィにて開口８ａ及び８ｂを同時に形成するのが難しい場合に有効である。例えば、トレンチ１０の幅が小さい場合、または、トレンチ１０とトレンチ９間が狭い場合である。 Further, unlike the first embodiment, the trenches 9 and 10 can be formed by one opening 32a. That is, it is effective when it is difficult to form the openings 8a and 8b at the same time by lithography as shown in FIG. 5A. For example, the width of the trench 10 is small, or the space between the trench 10 and the trench 9 is narrow.

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、実施例１と同様に、より安定して動作させることができる。 As described above, the NAND flash memory according to the present embodiment can be operated more stably as in the first embodiment.

本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。FIG. 3 is a plan view of a schematic pattern in the vicinity of the memory cell array of the NAND flash memory 100 according to the first embodiment which is an aspect of the present invention. 図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 2 is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1. 図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 2 is a cross-sectional view showing a cross section of peripheral transistors around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 図２Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 2B is a cross-sectional view showing a cross section of each part of the memory cell array in the manufacturing method of the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 2A. 図２Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 2B is a cross-sectional view showing a cross section of peripheral transistors around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 2B. 図３Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 3B is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 3A. 図３Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 3B is a cross-sectional view showing a cross section of a peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 3B. 図４Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 4B is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the manufacturing method of the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 4A. 図４Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 4B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 4B. 図５Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 5B is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the manufacturing method of the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 5A. 図５Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 5B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 5B. 図６Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。6B is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 6A. FIG. 図６Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 6B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 6B. 図７Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。7B is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 7A. FIG. 図７Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 7B is a cross-sectional view showing a cross section of peripheral transistors around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 7B. 図８Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 8B is a cross-sectional view showing a cross section of each portion of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 8A. 図８Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 8B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 8B. 図９Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 9B is a cross-sectional view showing a cross section of each portion of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 9A. 図９Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 9B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 9B. 図１０Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 10B is a cross-sectional view showing a cross section of each portion of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 10A. 図１０Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 10B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 10B. 図１１Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 11B is a cross-sectional view showing a cross section of each portion of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 11A. 図１１Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 11B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 11B. 図１２Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。12B is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 12A. FIG. 図１２Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。12B is a cross-sectional view showing a cross section of a peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 12B. FIG. 図１３Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 13B is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the manufacturing method of the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 13A. 図１３Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 13B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 13B. 図１４Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。14B is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 14A. FIG. 図１４Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 14C is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 14B. 図１５Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 15B is a cross-sectional view showing a cross section of each portion of the memory cell array in the manufacturing method of the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 15A. 図１５Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 15B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 15B. 図１６Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 16B is a cross-sectional view showing a cross section of each portion of the memory cell array in a process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 16A. 図１６Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 16B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 16B. 図１７Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 17B is a cross-sectional view showing a cross section of each portion of the memory cell array in a process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 17A. 図１７Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 17B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 17B. 図１８Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 18B is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the manufacturing method of the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 18A. 図１８Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 19B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 18B. 図４Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 4B is a cross-sectional view showing a cross section of each part of the memory cell array in the process of the manufacturing method of the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 4A. 図４Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 4B is a cross-sectional view showing a cross section of the peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 4B. 図２０Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 20B is a cross-sectional view showing a cross section of each portion of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 20A. 図２０Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 20 is a cross-sectional view showing a cross-section of a peripheral transistor in the periphery of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 20B. 図２１Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 21B is a cross-sectional view showing a cross section of each portion of the memory cell array in a process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 21A. 図２１Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 22 is a cross-sectional view showing a cross-section of a peripheral transistor in the periphery of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 21B. 図２２Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 22B is a cross-sectional view showing a cross section of each portion of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1, following the process shown in FIG. 22A. 図２２Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 22 is a cross-sectional view showing a cross-section of a peripheral transistor around the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 22B; 図２３Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 23B is a cross-sectional view showing a cross section of each portion of the memory cell array in a process of the manufacturing method of the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 23A. 図２３Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 24 is a cross-sectional view showing a cross-section of a peripheral transistor in the periphery of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 23B. 図２４Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。FIG. 24B is a cross-sectional view showing a cross section of each portion of the memory cell array in a process of the manufacturing method of the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 24A. 図２４Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。FIG. 24 is a cross-sectional view showing a cross-section of a peripheral transistor in the periphery of the memory cell array in the process of the method for manufacturing the NAND flash memory 100 shown in FIG. 1 following the process shown in FIG. 24B.

Explanation of symbols

１シリコン基板（半導体基板）
１ａ、１ｂ、１ｃ拡散層
２熱酸化膜（ゲート絶縁膜）
３ポリシリコン膜
４酸化膜
５ＳｉＮ膜
６ＳＴＩ（素子分離領域）
７ＳｉＮ膜
８レジストパターン
８ａ、８ｂ開口部
９、１０トレンチ
１１埋め込み絶縁膜（ＴＥＯＳ膜）
１２ａ選択トランジスタのゲート側壁
１２ｂ周辺トランジスタのゲート側壁
１３ＴＥＯＳ膜
１４、１６ＳｉＮ膜
１５ＢＰＳＧ膜
１７レジストパターン
１８開口部
１８ａトレンチ
１９ＩＰＤ膜
２０、２３ポリシリコン膜
２１レジストパターン
２１ａ、２１ｂ開口部
２２ａ、２２ｂトレンチ
２３ポリシリコン膜
２４シリサイド膜
３１ＴＥＯＳ膜
３２レジストパターン
３２ａ開口部
３３ポリシリコン膜
３４ＴＥＯＳ膜
３５パターン
１００ＮＡＮＤ型フラッシュメモリ
１０１メモリセル領域
１０２周辺トランジスタ領域
ＡＡ素子領域
ＢＬビット線
ＣＢビット線コンタクト
ＣＧ制御ゲート
ＣＳソース線コンタクト
ＥＩ配線
ＦＧ浮遊ゲート
ＧＥゲート電極
ＰｅｒｉＴｒ周辺トランジスタ
ＳＧ選択ゲート
ＳＧＴｒ選択トランジスタ
ＳＬソース線
ＷＬ０〜ＷＬ３１ワード線 1 Silicon substrate (semiconductor substrate)
1a, 1b, 1c Diffusion layer 2 Thermal oxide film (gate insulating film)
3 Polysilicon film 4 Oxide film 5 SiN film 6 STI (element isolation region)
7 SiN film 8 Resist pattern 8a, 8b Opening 9, 10 Trench 11 Embedded insulating film (TEOS film)
12a Gate side wall 12b of selection transistor Gate side wall 13 of peripheral transistor 13 TEOS film 14, 16 SiN film 15 BPSG film 17 Resist pattern 18 Opening 18a Trench 19 IPD film 20, 23 Polysilicon film 21 Resist pattern 21a, 21b Opening 22a, 22b trench 23 polysilicon film 24 silicide film 31 TEOS film 32 resist pattern 32a opening 33 polysilicon film 34 TEOS film 35 pattern 100 NAND flash memory 101 memory cell area 102 peripheral transistor area AA element area BL bit line CB bit line contact CG control gate CS source line contact EI wiring FG floating gate GE gate electrode PeriTr peripheral transistor SG selection gate SGTr selection transistor L source line WL0~WL31 word line

Claims

A memory cell having a floating gate formed on a semiconductor substrate via a gate insulating film, and a control gate provided on both sides of the floating gate via an IPD film;
A selection transistor connected between the memory cell and a bit line or a source line and having a selection gate formed on the semiconductor substrate via a gate insulating film,
The NAND flash memory, wherein the control gate and the selection gate adjacent to the selection transistor are adjacent to each other through the IPD film and the insulating film.

2. The NAND flash memory according to claim 1, wherein the insulating film is made of the same material as a gate sidewall insulating film of a peripheral transistor arranged other than the memory cell array.

The NAND flash memory according to claim 1, wherein the insulating film is made of SiO ₂ .

A method for manufacturing a NAND flash memory, comprising: a memory cell provided with a control gate on both sides of a floating gate via an IPD film; and a selection gate adjacent to the control gate of the memory cell,
Forming a first gate insulating film on the semiconductor substrate;
Forming a first conductor film on the first gate insulating film;
Forming a second gate insulating film on the first conductive film;
A first pattern in which an opening is formed between a region of the control gate and a region of the selection gate, a region in contact with the region of the selection gate, and a region between the regions of the adjacent selection gates. Forming above the second gate insulating film;
Using the first pattern as a mask, the first conductive film and the second gate insulating film are etched to form a region of the selection gate between the control gate region and the selection gate region. Forming a first trench in contact therewith and a second trench between adjacent select gate regions;
Filling the first trench with an insulating film, and forming a continuous insulating film on the side and bottom surfaces of the second trench;
Etching the insulating film formed at the bottom of the second trench to form a sidewall of the select gate;
Forming a second pattern in which an opening is formed on the region of the control gate above the second gate insulating film;
Etching the first conductive film and the second gate insulating film using the second pattern as a mask to form a third trench in contact with the first trench;
Forming the IPD film in at least the third trench;
A method of manufacturing a NAND flash memory, comprising: forming a second conductor film in the third trench in which the IPD film is formed.

In the first pattern, an opening is further formed on a region in contact with both sides of a gate region of a peripheral transistor arranged other than the memory cell array,
Using the first pattern as a mask, together with the first and second trenches, a fourth trench contacting both sides of the gate region of the peripheral transistor is formed,
Filling the first trench with an insulating film, and forming continuous insulating films on the side and bottom surfaces of the second and fourth trenches;
5. The method of manufacturing a NAND flash memory according to claim 4, wherein a sidewall of the gate of the peripheral transistor is formed by etching the insulating film formed at a bottom of the fourth trench.