JP2009251724A

JP2009251724A - Vector processor controller

Info

Publication number: JP2009251724A
Application number: JP2008096037A
Authority: JP
Inventors: Takashi Omori; 貴志大森; Masaya Nakahata; 昌也中畑
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-04-02
Filing date: 2008-04-02
Publication date: 2009-10-29
Anticipated expiration: 2028-04-02
Also published as: JP5255885B2

Abstract

<P>PROBLEM TO BE SOLVED: To reduce sections not supplied with arithmetic data to improve arithmetic processing speed, in a vector processor having a plurality of arithmetic pipelines. <P>SOLUTION: Mechanisms each for selecting a data element each are provided between a vector register and the arithmetic pipeline. By selecting the arithmetic pipeline to be input with the data element, arithmetic target data of a next instruction are input to the arithmetic pipeline not performed with an arithmetic operation because there are not the arithmetic data to reduce a state that there are not the arithmetic data. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ベクトルプロセッサ制御装置に係り、特に複数の演算処理を並行的に行う計算機において、１つの演算命令で複数のデータを同時に演算処理する演算機構の効率的な処理に関する。 The present invention relates to a vector processor control apparatus, and more particularly to efficient processing of an arithmetic mechanism that performs arithmetic processing on a plurality of data simultaneously with one arithmetic instruction in a computer that performs a plurality of arithmetic processings in parallel.

大量の演算処理を高速に実行する計算機として、複数のデータ要素からなるベクトルデータをベクトル演算器で処理するベクトルプロセッサが知られている。ベクトルプロセッサは、最低１つのベクトル演算パイプラインを備えており、ベクトル演算パイプラインの中では、ベクトルデータの各データ要素が次々とベクトル演算器に供給され、供給データが途切れない限り演算が連続的に実行される。 As a computer that executes a large amount of arithmetic processing at high speed, a vector processor that processes vector data composed of a plurality of data elements with a vector arithmetic unit is known. The vector processor has at least one vector operation pipeline. In the vector operation pipeline, each data element of the vector data is supplied to the vector calculator one after another, and the calculation is continuous unless the supplied data is interrupted. To be executed.

ベクトル演算を高速に行う方法としては、図２のように、複数のベクトル演算パイプラインを備え、１つのベクトル演算命令によりそれら複数の演算パイプラインがそれぞれ別のデータ要素を同時に演算処理することで実現される。図２の例では、例えば、演算パイプライン１０９,１１９,１２９〜１３９まで８個の演算パイプラインを持つ。これによれば、ベクトルデータが途切れずに供給されれば、演算パイプラインが１個の場合に比べて演算パイプライン数倍に近い演算性能を発揮できる。 As a method of performing vector operations at high speed, as shown in FIG. 2, a plurality of vector operation pipelines are provided, and each of the plurality of operation pipelines simultaneously calculates different data elements by one vector operation instruction. Realized. In the example of FIG. 2, for example, there are eight operation pipelines 109, 119, and 129 to 139. According to this, when the vector data is supplied without interruption, it is possible to exhibit the calculation performance close to the number of calculation pipelines compared to the case of one calculation pipeline.

ベクトル演算命令を実行する際には、演算処理の対象であるベクトルデータのデータ要素数すなわちベクトル長が、何らかの方法で決定される。一般にプログラム中の１個の１次元配列データ、または、配列データ中のある範囲等がベクトルデータとして処理されるが、そのデータ要素数がベクトルレジスタの保持可能なデータ要素数を超える場合には、ソフトウェアまたはハードウェアによりベクトルレジスタの保持可能なデータ要素数づつに区切って処理される。また、プログラムが処理しようとするデータ要素数が、ベクトルレジスタの保持可能なデータ要素数より小さい場合には、区切られずに処理される。
この種のベクトル処理装置として、例えば、特許文献１（特開平３−６６６２公報）に開示されてものが知られている。 When a vector operation instruction is executed, the number of data elements of vector data, that is, the vector length, which is the object of the operation process, is determined by some method. In general, one one-dimensional array data in a program or a certain range in the array data is processed as vector data. When the number of data elements exceeds the number of data elements that can be held in the vector register, Processing is performed by dividing the number of data elements that can be held in the vector register by software or hardware. If the number of data elements to be processed by the program is smaller than the number of data elements that can be stored in the vector register, the data elements are processed without being divided.
As this type of vector processing apparatus, for example, one disclosed in Patent Document 1 (Japanese Patent Laid-Open No. 3-6662) is known.

特開平３−６６６２公報JP-A-3-6662

１つのベクトル演算命令でＰ個の演算パイプライン（Ｐは１以上の整数）を使用して演算項数×Ｐ個のデータ要素に対するＰ個の演算処理を同時に行う要素並列処理方式のベクトルプロセッサにおいて、ベクトル長Ｎ（Ｎは１以上の整数）が演算パイプライン数Ｐの倍数でない場合、図３に示すように、演算パイプラインにデータが供給されず、演算が行われない時間が発生することがあり、その結果、演算処理速度が低下する。 In an element parallel processing vector processor that simultaneously performs P arithmetic processing on the number of arithmetic terms × P data elements using P arithmetic pipelines (P is an integer of 1 or more) with one vector arithmetic instruction When the vector length N (N is an integer greater than or equal to 1) is not a multiple of the operation pipeline number P, as shown in FIG. 3, there is a time during which no operation is performed because no data is supplied to the operation pipeline. As a result, the calculation processing speed decreases.

図３は、演算パイプライン数Ｐ＝８、ベクトル長Ｎ＝５０のベクトル演算命令を演算命令１、演算命令２のように続けて複数実行する例である。この場合、１つの演算命令において、最初から最後の１つ前までの時間は８個の演算パイプラインが同時に演算処理を行うが、各命令の最後の時間に３０１,３０２のように演算対象データ要素のない区間が発生する。そのため、演算パイプライン１０９,１１９は演算を行うが、１２９〜１３９で示される６個の演算パイプラインは演算処理を行わない。その結果、本例の場合の演算実行率は１００％でなく、
５０÷（切り上げ（５０÷８））×８＝５０／５６
に低下する。 FIG. 3 shows an example in which a plurality of vector operation instructions having the number of operation pipelines P = 8 and a vector length N = 50 are executed in succession, such as operation instruction 1 and operation instruction 2. In this case, in one operation instruction, eight operation pipelines perform operation processing simultaneously from the beginning to the last one, but the operation target data such as 301 and 302 at the last time of each instruction. An interval with no elements occurs. For this reason, the arithmetic pipelines 109 and 119 perform arithmetic operations, but the six arithmetic pipelines indicated by 129 to 139 do not perform arithmetic processing. As a result, the calculation execution rate in this example is not 100%,
50 ÷ (round up (50 ÷ 8)) × 8 = 50/56
To drop.

本発明の目的は、複数の演算パイプラインを持つベクトルプロセッサにおいて、演算データが供給されない区間を減少させることにより演算実行率の低下を防ぎ、演算処理速度を向上させることである。 An object of the present invention is to prevent a decrease in the operation execution rate by reducing a section in which operation data is not supplied in a vector processor having a plurality of operation pipelines, and to improve the operation processing speed.

本発明は、好ましは、複数のベクトルレジスタバンクに保持されるベクトルデータを、１つのベクトル演算命令で複数の演算パイプラインを使用して並行的に演算処理するベクトルプロセッサにおいて、演算対象のベクトルデータのデータ要素数が、１つの命令で同時に動作する演算パイプライン数の整数倍でないときに発生する、一部の演算パイプラインに演算対象データがある一方で演算パイプラインの演算対象データがない区間に、次の命令のデータと演算制御情報を送り込むことを特徴とするベクトルプロセサ制御装置として構成される。 The present invention is preferably a vector processor that performs arithmetic processing on vector data held in a plurality of vector register banks in parallel using a plurality of operation pipelines with a single vector operation instruction. Occurs when the number of data elements in the data is not an integral multiple of the number of operation pipelines that operate simultaneously with one instruction. Some operation pipelines have operation target data, but there are no operation target data in the operation pipeline. It is configured as a vector processor control device characterized in that the next instruction data and calculation control information are sent to the section.

好ましい例では、前記ベクトルレジスタバンクから読み出された各データ要素が入るべき前記演算パイプラインを選択する複数のデータ要素選択部と、各ベクトルレジスタのデータ要素０が何れのベクトルレジスタバンクに入っているか示す情報を保持する要素０位置情報保持部と、ベクトル長を示す情報を保持するベクトル長保持部と、該要素０位置情報保持部に保持される該情報と、該ベクトル長保持部の情報を用いて、該データ要素選択部を制御するための制御情報を生成するデータ要素選択情報生成部と、を有する前記ベクトルプロセサ制御装置として構成される。 In a preferred example, a plurality of data element selection units for selecting the operation pipeline into which each data element read from the vector register bank is to enter, and a data element 0 of each vector register enter any vector register bank. The element 0 position information holding unit for holding information indicating whether or not, the vector length holding unit for holding information indicating the vector length, the information held in the element 0 position information holding unit, and the information of the vector length holding unit And a data element selection information generation unit that generates control information for controlling the data element selection unit.

また、好ましくは、前記データ要素選択情報生成部は、ベクトル長を命令毎に積算加算し演算パイプライン数で割った余りと、演算に使用するベクトルレジスタの要素０位置情報から前記制御情報を求め、かつ、該制御情報を用いて何れの演算パイプラインが何れの演算命令を行うべきか判定して、各該演算パイプラインに前記演算制御情報を与える前記ベクトルプロセサ制御装置として構成される。 Preferably, the data element selection information generation unit obtains the control information from a remainder obtained by adding and summing the vector length for each instruction and dividing by the number of operation pipelines, and element 0 position information of a vector register used for the operation. In addition, the vector processor control device is configured to determine which operation pipeline should execute which operation instruction using the control information, and supply the operation control information to each operation pipeline.

本発明はまた、表現形式を変えれば、複数のベクトルレジスタバンクに保持されるベクトルデータを、１つのベクトル演算命令で複数の演算パイプラインを使用して並行的に演算処理するベクトルプロセッサにおいて、該ベクトルレジスタバンクと該演算パイプラインの間にデータ要素を選択する機構を設け、データ要素が入るべき該演算パイプラインを選択することで、演算データが無いために演算の行われない該演算パイプラインに次の命令の演算対象データを入れることを特徴とするベクトルプロセサ制御装置として構成される。 According to another aspect of the present invention, there is provided a vector processor that performs arithmetic processing of vector data held in a plurality of vector register banks in parallel using a plurality of operation pipelines with a single vector operation instruction. By providing a mechanism for selecting a data element between the vector register bank and the operation pipeline, and selecting the operation pipeline into which the data element is to be inserted, the operation pipeline in which no operation is performed because there is no operation data Is configured as a vector processor control device characterized in that the operation target data of the next instruction is entered in.

本発明によれば、複数の演算パイプラインを持つベクトルプロセッサにおいて、演算データが供給されない区間を減少させることにより演算実行率の低下を防ぎ、演算処理速度を向上させることができる。 According to the present invention, in a vector processor having a plurality of operation pipelines, it is possible to prevent a decrease in an operation execution rate by reducing a section in which operation data is not supplied and to improve an operation processing speed.

以下、図面を参照して、本発明の一実施例について説明する。
図１において、ベクトルプロセッサは、８個の演算パイプライン１０９,１１９,１２９〜１３９と、演算で使用されるベクトルデータを保持するための８個のベクトルレジスタバンク１００〜１３０を備える。 An embodiment of the present invention will be described below with reference to the drawings.
In FIG. 1, the vector processor includes eight operation pipelines 109, 119 and 129 to 139 and eight vector register banks 100 to 130 for holding vector data used in the operations.

各ベクトルレジスタバンク１００〜１３０のレジスタを選択するために、それぞれ複数のレジスタ選択部１０１〜１０４、１１１〜１１４、１２１〜１２４、１３１〜１３４（以下１０１〜１３４と示す）が設けられる。ベクトル演算命令によってあるベクトルレジスタが選択されると、関係するレジスタ選択部１０１〜１３４は対応するレジスタを選択する。選択されたレジスタから読み出されたベクトルデータは演算パイプライン１０９〜１３９へ供給され、その演算結果は命令で指定されたベクトルレジスタに格納される。 In order to select the registers of the vector register banks 100 to 130, a plurality of register selection units 101 to 104, 111 to 114, 121 to 124, and 131 to 134 (hereinafter referred to as 101 to 134) are provided. When a vector register is selected by a vector operation instruction, the related register selection units 101 to 134 select a corresponding register. The vector data read from the selected register is supplied to the operation pipelines 109 to 139, and the operation result is stored in the vector register specified by the instruction.

図１は二項演算を行う構造の例である。そのために、１つのベクトルレジスタバンク例えばベクトルレジスタバンク０（１００）に２個ずつのレジスタ選択部１０１,１０３があり、２個の入力オペランドを同時に演算パイプラインに供給している。一般にベクトルレジスタは、ベクトルプロセッサでない計算機のレジスタと同様に数個から数十個有り、それぞれのベクトルレジスタが数十個から数百個のデータ要素を保持することができる。図１の例では、それぞれ６４個のデータ要素を保持できるベクトルレジスタが３２個有る。 FIG. 1 is an example of a structure for performing a binary operation. For this purpose, there are two register selection units 101 and 103 in one vector register bank, for example, vector register bank 0 (100), and two input operands are simultaneously supplied to the operation pipeline. In general, there are several to several tens of vector registers in the same manner as the registers of computers that are not vector processors, and each vector register can hold several tens to several hundreds of data elements. In the example of FIG. 1, there are 32 vector registers each capable of holding 64 data elements.

本発明の実施例に特徴的なことは、１つのベクトル演算命令の最後の演算実行と次のベクトル演算命令の最初の演算実行を同時に行うことを可能とするために、ベクトルレジスタバンク１００〜１３０から読み出すベクトルレジスタを選択するレジスタ選択部１０１〜１３４を、図３の例の２倍の個数用意する。また、ベクトルレジスタバンク１００,１１０,１２０,１３０とベクトル演算パイプライン１０９,１１９,１２９,１３９との間にデータ要素選択部１０５,１０６,１１５,１１６,１２５,１２６,１３５,１３６を設け、ベクトルレジスタバンクから読み出された各データ要素が入るべき演算パイプラインを選択できるようにする。 What is characteristic of the embodiment of the present invention is that the vector register banks 100 to 130 are capable of simultaneously executing the last operation execution of one vector operation instruction and the first operation execution of the next vector operation instruction. The number of register selection units 101 to 134 for selecting vector registers to be read from is prepared twice as many as the example of FIG. Further, data element selectors 105, 106, 115, 116, 125, 126, 135, 136 are provided between the vector register banks 100, 110, 120, 130 and the vector operation pipelines 109, 119, 129, 139, An operation pipeline into which each data element read from the vector register bank should be selected can be selected.

更に、要素０位置情報保持部１５０に各ベクトルレジスタのデータ要素０がどのベクトルレジスタバンクに入っているかを保持し、この情報とベクトル長保持部１４０に保持されているベクトル長の情報を用いて、データ要素選択情報生成部１６０でデータ要素選択部の制御情報１６１を生成し、各データ要素選択部１０５，１０６，１１５，１１６，１２５，１２６，１３５，１３６を制御する。データ要素選択情報生成部１６０はまた、演算結果を書き込むベクトルレジスタの要素０位置情報１６２を生成し、要素０位置情報保持部１５０に書き込む。 Furthermore, the element 0 position information holding unit 150 holds which vector register bank contains the data element 0 of each vector register, and uses this information and the vector length information held in the vector length holding unit 140. The data element selection information generation unit 160 generates control information 161 for the data element selection unit, and controls each data element selection unit 105, 106, 115, 116, 125, 126, 135, 136. The data element selection information generation unit 160 also generates the element 0 position information 162 of the vector register into which the calculation result is written, and writes the element 0 position information 162 in the element 0 position information holding unit 150.

データ要素選択部の制御情報１６１は、ベクトル長を命令毎に積算加算し演算パイプライン数で割った余りと、演算に使用するベクトルレジスタの要素０位置情報から求める。また同じ情報を使用して、どの演算パイプラインがどの演算命令を行うべきか判定し、各演算パイプラインに演算の種類等適切な演算制御情報を与える。 The control information 161 of the data element selection unit is obtained from the remainder obtained by integrating and adding the vector length for each instruction and dividing by the number of operation pipelines, and element 0 position information of the vector register used for the operation. Also, using the same information, it is determined which operation pipeline should perform which operation instruction, and appropriate operation control information such as the type of operation is given to each operation pipeline.

本発明の実施例によれば、ベクトルレジスタバンク１００〜１３０と演算パイプライン１０９〜１３９の間に、データ要素選択部１０５,１０６,１１５,１１６,１２５,１２６,１３５,１３６を設け、ベクトルレジスタバンクと演算パイプラインの関係を必要に応じてずらすことができる。これにより、図３の演算対象データ要素のない区間３０１，３０２に、図４のように次の命令の演算対象データ要素を入れることができる。 According to the embodiment of the present invention, the data element selectors 105, 106, 115, 116, 125, 126, 135, 136 are provided between the vector register banks 100 to 130 and the operation pipelines 109 to 139. The relationship between the bank and the operation pipeline can be shifted as necessary. As a result, the operation target data element of the next instruction can be placed in the sections 301 and 302 having no operation target data element in FIG. 3 as shown in FIG.

一実施形態によるベクトルプロセッサの構成を示す図。The figure which shows the structure of the vector processor by one Embodiment. 複数の演算パイプラインを持つベクトルプロセッサの構成例を示す図。The figure which shows the structural example of the vector processor which has a some arithmetic pipeline. 複数の演算パイプラインを持つベクトルプロセッサの演算データの流れの一例を示す図。The figure which shows an example of the flow of the arithmetic data of the vector processor which has a some arithmetic pipeline. 一実施形態による演算データの流れの一例を示す図。The figure which shows an example of the flow of the calculation data by one Embodiment.

Explanation of symbols

１００、１１０、１２０、１３０：ベクトルレジスタバンク
１０１〜１０４、１１１〜１１４、１２１〜１２４、１３１〜１３４：レジスタ選択部
１０５、１０６、１１５、１１６、１２５、１２６、１３５、１３６：データ要素選択部
１０９、１１９、１２９、１３９：演算パイプライン１４０：ベクトル長保持部１５０：要素０位置情報保持部１５１、１５２、１５３、１５４：要素０位置情報の選択器
１６０：データ要素選択情報生成部１６１：データ要素選択情報１６２：生成された要素０位置情報３０１、３０２：演算対象データ要素のない区間。 100, 110, 120, 130: Vector register bank
101-104, 111-114, 121-124, 131-134: Register selector
105, 106, 115, 116, 125, 126, 135, 136: data element selector
109, 119, 129, 139: calculation pipeline 140: vector length holding unit 150: element 0 position information holding unit 151, 152, 153, 154: element 0 position information selector
160: Data element selection information generation unit 161: Data element selection information 162: Generated element 0 position information 301, 302: Section without calculation target data element.

Claims

In a vector processor that performs parallel processing of vector data held in a plurality of vector register banks using a plurality of operation pipelines with one vector operation instruction, the number of data elements of the target vector data is 1 The data of the next instruction that occurs when there is no operation target data in some operation pipelines but there is operation target data in some operation pipelines, which occurs when the number is not an integral multiple of the number of operation pipelines that operate simultaneously with one instruction A vector processor control device characterized by sending operation control information.

In a vector processor that performs parallel processing of vector data held in a plurality of vector register banks using a plurality of operation pipelines with a single vector operation instruction, the vector data between the vector register bank and the operation pipeline By providing a mechanism for selecting a data element and selecting the operation pipeline into which the data element is to be inserted, the operation target data of the next instruction is input to the operation pipeline where no operation is performed because there is no operation data. A vector processor control device characterized by

A plurality of data element selectors for selecting the operation pipeline into which each data element read from the vector register bank is to enter, and information indicating which vector register bank data element 0 of each vector register is in Using the element 0 position information holding unit to hold, the vector length holding unit holding information indicating the vector length, the information held in the element 0 position information holding unit, and the information of the vector length holding unit, The vector processor control device according to claim 1, further comprising: a data element selection information generation unit that generates control information for controlling the data element selection unit.

The data element selection information generation unit obtains the control information from the remainder obtained by adding and adding the vector length for each instruction and dividing by the number of operation pipelines, and the element 0 position information of the vector register used for the operation, and the control 4. The vector processor control device according to claim 3, wherein which operation pipeline should execute which operation instruction using information is determined, and the operation control information is given to each operation pipeline.