JP2009238935A - Optical detecting circuit and optical detector, device and system using the same, and control method for bias power source - Google Patents
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Abstract
Description
本発明は、単一光子検出器及び微弱光検出器とその制御回路に関し、特に、アフターパルス低減のためのブランキング制御回路とその制御方式とに関する。 The present invention relates to a single photon detector, a weak light detector, and a control circuit thereof, and more particularly, to a blanking control circuit for reducing afterpulses and a control system thereof.
単一光子検出器は、量子暗号を始めとする量子情報技術において不可欠なデバイスである。特に、アバランシェフォトダイオード(Avalanche PhotoDiode:APD)を用いた光子検出器は、ペルチェ冷却での運用が可能であり、比較的低いバイアス電圧、高い検出効率、小型化可能な構造などの点から装置化に最適と考えられている。 Single photon detectors are indispensable devices in quantum information technology including quantum cryptography. In particular, a photon detector using an avalanche photo diode (APD) can be operated with Peltier cooling, and is implemented from the viewpoint of relatively low bias voltage, high detection efficiency, and a miniaturizable structure. Is considered the best.
APDを用いた光子検出器では、APDにブレークダウン電圧を超えるバイアス電圧を短時間印加し、アバランシェ増倍率を高くすることで、単一光子から発生する僅か1個のキャリアをトリガとして外部回路で検出可能なまでに増幅している(非特許文献1参照)。 In a photon detector using an APD, by applying a bias voltage exceeding the breakdown voltage to the APD for a short time and increasing the avalanche multiplication factor, an external circuit triggers only one carrier generated from a single photon. It is amplified until it can be detected (see Non-Patent Document 1).
このようなブレークダウン電圧を超えるバイアス電圧をAPDに印加して信号受信する方式を「ガイガーモード」と呼び、特に、パルスによって短時間のガイガーモードをAPDに発生させることを「ゲートモード」と呼ぶ。このゲートモードでのアバランシェ増倍率は、一例として、1000〜10万倍を超える値となる。 A method of receiving a signal by applying a bias voltage exceeding the breakdown voltage to the APD is called a “Geiger mode”, and in particular, generating a short Geiger mode by a pulse in the APD is called a “gate mode”. . For example, the avalanche multiplication factor in the gate mode is a value exceeding 1000 to 100,000 times.
光ファイバの伝送損失が最低となる1.55μm帯において単一光子伝送を行う場合には、1.55μm帯に受信感度を持つInGaAs系のAPDを用いるのが一般的である。このようなInGaAs−APD(以下、単にAPDと記す)を用いた光子検出では、APDの高い暗電流レベルによって、連続的なガイガーモードの維持が不可能であるため、ゲートモードの適用が不可欠となっている。 When single-photon transmission is performed in the 1.55 μm band where the transmission loss of the optical fiber is minimum, it is common to use an InGaAs-based APD having reception sensitivity in the 1.55 μm band. In photon detection using such InGaAs-APD (hereinafter simply referred to as APD), continuous Geiger mode cannot be maintained due to the high dark current level of APD. It has become.
なお、ガイガーモードに対して、通常の光通信などで使用するブレークダウン電圧以下のバイアス状態で、増倍率10〜100程度の状態を、以下の説明では「ノーマルモード」と記す。 Note that a state where the multiplication factor is about 10 to 100 in a bias state equal to or lower than a breakdown voltage used in normal optical communication or the like with respect to the Geiger mode is referred to as a “normal mode” in the following description.
図18は、ゲートモードの原理を示すタイムチャートである。ゲートモードでは、光子信号に同期して非常に短時間だけAPDのバイアスをガイガーモードとし、同時に光子の入射があれば光子を検出し、光子の入射が無ければノーマルモードへ戻る。 FIG. 18 is a time chart showing the principle of the gate mode. In the gate mode, the APD bias is set to the Geiger mode for a very short time in synchronization with the photon signal. At the same time, if a photon is incident, the photon is detected, and if no photon is incident, the normal mode is restored.
例えば、ゲート時間が数nsec以下のゲートモードであれば、その間に生成される暗電流のキャリアは非常に小さいと見なせるため、十分なS/N比(Signal-to-Noise ratio)で光子を検出可能である。暗電流のキャリアによって発生するノイズは「ダークカウント」と呼ばれ、ゲート時間に対して定常的な確率(ゲート時間にかかわらずほぼ一定の確率)で発生する。
ダークカウントは、APDの暗電流を起源とするため、APDの素子を冷却して暗電流を低減することで抑制が可能である。一般に、APDでの光子検出では、ペルチェ素子や冷凍機を冷却手段として用いている。
For example, in the gate mode with a gate time of several nsec or less, the dark current carriers generated during that time can be considered very small, so photons can be detected with a sufficient signal-to-noise ratio. Is possible. Noise generated by dark current carriers is called “dark count” and is generated with a constant probability with respect to the gate time (almost constant probability regardless of the gate time).
Since the dark count originates from the dark current of the APD, it can be suppressed by cooling the APD element to reduce the dark current. In general, in photon detection with APD, a Peltier device or a refrigerator is used as a cooling means.
なお、ゲートモードを用いる場合、ゲートパルスの微分成分がAPDから出力される。これは「チャージパルス」と呼ばれるものであり、その除去が必要とされる。チャージパルスの除去に関しては、特許文献1、2、3に開示されている。
When the gate mode is used, the differential component of the gate pulse is output from the APD. This is called “charge pulse” and needs to be removed. The removal of the charge pulse is disclosed in
光子検出器を、量子暗号システムなどの情報通信機器へ適用する場合には、ノイズの発生は、情報量の低下に直結するため、その低減が求められる。ゲートモードによるAPD光子検出器から発生するノイズは、上記のダークカウントと、アフターパルスとの二つの成分から構成される。 When the photon detector is applied to an information communication device such as a quantum cryptography system, the generation of noise is directly linked to a decrease in the amount of information, so that reduction is required. The noise generated from the APD photon detector in the gate mode is composed of two components, the dark count and the after pulse.
図19に、APDのノイズ特性の一例を示す。横軸はゲートパルス間隔、縦軸はゲートパルス1回当たりのノイズ発生確率である。アフターパルス確率(Probability of After Pulse:PAP)は、ブレークダウンしたゲートパルスに続く次のゲートパルスにおける」:−ブレークダウン発生確率である。ダークカウント確率(Probability of DarK count:PDK)は、ブランキング時間にかかわらず一定の発生確率であるのに対して、アフターパルス確率は、ゲートパルス間隔が広がるに従って低減している。 FIG. 19 shows an example of APD noise characteristics. The horizontal axis represents the gate pulse interval, and the vertical axis represents the noise generation probability per gate pulse. The after pulse probability (Probability of After Pulse: PAP) is the probability of occurrence of breakdown in the next gate pulse following the broken gate pulse. The dark count probability (Probability of DarK count: PDK) is a constant occurrence probability regardless of the blanking time, whereas the after pulse probability decreases as the gate pulse interval increases.
アフターパルスは、あるゲートパルスにおいてAPDがブレークダウンした場合に、それに続くゲートパルスにおいて光子が入射していないにもかかわらず、ある確率でブレークダウンが発生するというノイズ現象である。
アフターパルスの原因となるAPDのブレークダウンは、光子検出とダークカウントのいずれによっても発生する可能性がある。このアフターパルスは、ブレークダウンによって大量に発生したキャリアが、APD素子を構成する結晶内部に残留し続け、次のゲートパルスの印加によって再増倍される現象である(非特許文献2参照)。
The after pulse is a noise phenomenon in which when an APD breaks down in a certain gate pulse, breakdown occurs with a certain probability even though no photon is incident on the subsequent gate pulse.
APD breakdown that causes afterpulses can occur either by photon detection or by dark count. This after-pulse is a phenomenon in which a large amount of carriers generated by breakdown continue to remain inside the crystal constituting the APD element and are re-multiplied by application of the next gate pulse (see Non-Patent Document 2).
アフターパルスを抑制するには、図20のタイムチャートに示すように、ブレークダウン後に、ある時間だけゲートパルスの印加を停止し、アフターパルス確率を低下させる制御を行う必要がある(非特許文献3参照)。又は、アフターパルス確率は必ず1以下であり、繰り返しアフターパルスが発生しても、有限の時間で停止することを利用して、APD出力信号をある時間だけマスクし、信号検出を無視する必要がある(非特許文献4参照)。
このゲートパルス停止時間やマスク時間は、「ブランキング時間」と呼ばれている。ブランキング時間は、APDの品種や個体差により100nsec〜数十μsecとされる(非特許文献4、5参照)。
In order to suppress the after pulse, as shown in the time chart of FIG. 20, after the breakdown, it is necessary to stop the application of the gate pulse for a certain time and perform control to reduce the after pulse probability (Non-Patent Document 3). reference). Or, the after-pulse probability is always 1 or less, and even if repeated after-pulses occur, it is necessary to mask the APD output signal for a certain period of time and ignore the signal detection by using the fact that it stops in a finite time. Yes (see Non-Patent Document 4).
This gate pulse stop time and mask time are called “blanking time”. The blanking time is set to 100 nsec to several tens of μsec depending on APD varieties and individual differences (see Non-Patent
ブランキング中は、ゲートパルスが停止し光子を検出できないため、光子検出により受信する情報量の低下を避けるためには、ブランキング時間の短縮が求められる。ブランキング時間は、APD内部に残留するキャリア寿命で決定され、その値は、素子材料の物性に強く依存する。そのため、ブランキング時間を短縮するには、APD素子そのものを改良する手法や、品種や個体差によるブランキング時間の差を利用して、ブランキング時間が短いものを選別する手法が用いられていた。
しかし、ブランキング時間を短縮するための上記の手法には、次のような問題がある。 However, the above method for shortening the blanking time has the following problems.
第1の問題は、ブランキング時間がAPDの素子製造段階で決定され、事後的に制御できないことである。これは、アフターパルス確率の減少率が、APDの結晶や素子構造に依存し、外部回路によって制御することが不可能であることを意味する。すなわち、図21に示すような光子検出回路において、システム的にブランキング時間を短縮することができなかったため、ブランキング時間を短縮するためには、高性能の(ブランキング時間の短い)APD素子を用いるしかなかった。 The first problem is that the blanking time is determined in the APD element manufacturing stage and cannot be controlled afterwards. This means that the reduction rate of the after-pulse probability depends on the APD crystal and device structure and cannot be controlled by an external circuit. That is, in the photon detection circuit as shown in FIG. 21, since the blanking time could not be shortened systematically, a high-performance (short blanking time) APD element is needed to shorten the blanking time. There was no choice but to use.
第2の問題は、ゲート繰り返し周波数の向上の効果が、光子検出によって得られる情報量に十分に反映されないことである。これは、長時間のブランキングによって光子検出動作を停止する時間が支配的になることが原因であり、光子検出回路の量子暗号システムへの適用に際して量子鍵の生成時間が減少すること、つまり、システムの性能が低下することを意味している。特に、光子検出動作の高速化が可能なゲートモードであるにもかかわらず、光子検出の実効的な繰り返し周期がブランキング時間で制約されるため、光子検出回路を高速化しても、その効果が十分に得られないことが問題となる。 The second problem is that the effect of improving the gate repetition frequency is not sufficiently reflected in the amount of information obtained by photon detection. This is because the time to stop the photon detection operation becomes dominant due to the blanking for a long time, and the generation time of the quantum key decreases when the photon detection circuit is applied to the quantum cryptosystem, that is, This means that the system performance is degraded. In particular, the effective repetition period of photon detection is limited by the blanking time in spite of the gate mode that can speed up the photon detection operation. The problem is that it cannot be obtained sufficiently.
本発明は係る問題に鑑みて為されたものであり、APDのアフターパルスを事後的に制御するとともに、高い繰り返し周期で光子を検出できる光検出回路及びこれを用いた光検出器、測定器、量子暗号装置、量子通信装置、量子計算機並びにこれらを用いたシステム及びバイアス電源の制御方法を提供することを目的とする。 The present invention has been made in view of such problems, and controls the after pulse of the APD after the fact and detects a photon with a high repetition period, and a photodetector and a measuring instrument using the same. It is an object of the present invention to provide a quantum cryptography device, a quantum communication device, a quantum computer, a system using them, and a bias power supply control method.
上記目的を達成するため、本発明は、第1の態様として、アバランシェフォトダイオードと、DC電源電圧を出力するDC電源回路と、外部から入力されるタイミングクロックに応じてゲートパルスを生成するゲートパルスドライバ回路と、DC電源電圧にゲートパルスを重畳する第1の重畳回路と、アバランシェフォトダイオードに印加されるバイアス電圧を所定時間だけ低下させるアフターパルス抑制信号を生成するアフターパルス抑制回路と、DC電源電圧にアフターパルス抑制信号を重畳する第2の重畳回路とを有し、アバランシェフォトダイオードは、ゲートパルスとアフターパルス抑制信号とが重畳されたDC電源電圧が一方の電極に印加され、他方の電極から光検出信号を出力することを特徴とする光検出回路を提供するものである。 In order to achieve the above object, the present invention provides, as a first aspect, an avalanche photodiode, a DC power supply circuit that outputs a DC power supply voltage, and a gate pulse that generates a gate pulse according to a timing clock input from the outside. A driver circuit; a first superimposing circuit that superimposes a gate pulse on a DC power supply voltage; an afterpulse suppression circuit that generates an afterpulse suppression signal that reduces a bias voltage applied to the avalanche photodiode for a predetermined time; and a DC power supply. A second superposition circuit for superposing the after-pulse suppression signal on the voltage, and the avalanche photodiode is configured such that the DC power supply voltage on which the gate pulse and the after-pulse suppression signal are superimposed is applied to one electrode and the other electrode Providing a photodetection circuit characterized by outputting a photodetection signal from A.
また、上記目的を達成するため、本発明は、第2の態様として、ゲートモードによるアバランシェフォトダイオードを用いた光検出回路のアバランシェフォトダイオードに印加するバイアス電圧の直流成分にゲートパルスを重畳し、光子検出後にゲートパルスを停止するブランキング時間を生成するバイアス電圧制御方法であって、ブランキング時間の少なくとも一部において、アバランシェフォトダイオードに印加するバイアス電圧に、その直流成分で規定される電圧よりもさらに低下させるアフターパルス抑制信号を印加することを特徴とするバイアス電圧の制御方法を提供するものである。 In order to achieve the above object, as a second aspect, the present invention superimposes a gate pulse on a DC component of a bias voltage applied to an avalanche photodiode of a photodetection circuit using a gate mode avalanche photodiode, A bias voltage control method for generating a blanking time for stopping a gate pulse after photon detection, wherein at least part of the blanking time, a bias voltage applied to an avalanche photodiode is more than a voltage defined by its DC component. Further, the present invention provides a method for controlling a bias voltage, characterized by applying an after-pulse suppression signal that further lowers the voltage.
また、上記目的を達成するため、本発明は、第3の態様として、上記本発明の第1の態様に係る光検出回路を用いた光検出器を提供するものである。 In order to achieve the above object, the present invention provides, as a third aspect, a photodetector using the photodetector circuit according to the first aspect of the present invention.
また、上記目的を達成するため、本発明は、第4の態様として、上記本発明の第3の態様に係る光検出器を用いた測定器を提供するものである。 Moreover, in order to achieve the said objective, this invention provides the measuring device using the photodetector which concerns on the said 3rd aspect of this invention as a 4th aspect.
また、上記目的を達成するため、本発明は、第5の態様として、上記本発明の第3の態様に係る光検出器を用いた量子暗号装置を提供するものである。 Moreover, in order to achieve the said objective, this invention provides the quantum cryptography apparatus using the photodetector which concerns on the said 3rd aspect of this invention as a 5th aspect.
また、上記目的を達成するため、本発明は、第6の態様として、上記本発明の第3の態様に係る光検出器を用いた量子通信装置を提供するものである。 In order to achieve the above object, the present invention provides, as a sixth aspect, a quantum communication device using the photodetector according to the third aspect of the present invention.
また、上記目的を達成するため、本発明は、第7の態様として、上記本発明の第3の態様に係る光検出器を用いた量子計算機を提供するものである。 In order to achieve the above object, the present invention provides, as a seventh aspect, a quantum computer using the photodetector according to the third aspect of the present invention.
また、上記目的を達成するため、本発明は、第8の態様として、上記本発明の第4の態様に係る測定器を用いた測定システムを提供するものである。 Moreover, in order to achieve the said objective, this invention provides the measuring system using the measuring device which concerns on the said 4th aspect of this invention as an 8th aspect.
また、上記目的を達成するため、本発明は、第9の態様として、上記本発明の第5の態様に係る量子暗号装置、上記本発明の第6の態様に係る量子通信装置及び上記本発明の第7の態様に係る量子計算機の少なくともいずれかを備えた情報通信システムを提供するものである。 In order to achieve the above object, the present invention provides, as a ninth aspect, a quantum cryptography apparatus according to the fifth aspect of the present invention, a quantum communication apparatus according to the sixth aspect of the present invention, and the present invention. An information communication system comprising at least one of the quantum computers according to the seventh aspect of the present invention is provided.
本発明によれば、APDのアフターパルスを事後的に制御するとともに、高い繰り返し周期で光子を検出できる光検出回路及びこれを用いた光検出器、測定器、量子暗号装置、量子通信装置、量子計算機並びにこれらを用いたシステム及びバイアス電源の制御方法を提供できる。 According to the present invention, a photodetection circuit that can control an afterpulse of an APD after the fact and can detect photons at a high repetition period, and a photodetector, a measuring instrument, a quantum cryptography device, a quantum communication device, a quantum using the same It is possible to provide a computer, a system using these, and a control method of a bias power source.
本発明においては、APDに印加するバイアス電圧をブランキング中に変化させることにより、アフターパルスの元となる残留キャリアを効率的に減少させ、ブランキング時間の短縮を可能とする。 In the present invention, by changing the bias voltage applied to the APD during blanking, the residual carriers that are the source of the after pulse can be efficiently reduced, and the blanking time can be shortened.
図1に示すように、本発明に係る光検出回路は、APD101と、DC電源電圧VB1を出力するDCバイアス電源回路107と、外部から入力されるタイミングクロックC1に応じてゲートパルスGP1を生成するゲートパルスドライバ回路106と、DC電源電圧VB1にゲートパルスGP1を重畳する重畳回路181と、APD1に印加されるバイアス電圧を所定時間だけ低下させるアフターパルス抑制信号AC1を生成するアフターパルス抑制回路104と、DC電源電圧VB2にアフターパルス抑制信号AC1を重畳する重畳回路182とを有し、APD1は、ゲートパルスGP1とアフターパルス抑制信号AC1とが重畳されたDC電源電圧VB3が一方の電極に印加され、他方の電極から光検出信号S2を出力する。
As shown in FIG. 1, the photodetection circuit according to the present invention generates an
または、図2に示すように、本発明に係る光検出回路は、APD101と、DC電源電圧を出力するDCバイアス電源回路107と、外部から入力されるタイミングクロックC1に応じてゲートパルスGP1を生成するゲートパルスドライバ回路106と、DC電源電圧VB1にゲートパルスGP1を重畳する重畳回路181と、所定時間だけAPD1に印加されるバイアス電圧を低下させるアフターパルス抑制信号AC1を生成するアフターパルス抑制回路104とを有し、APD1の一方の電極には、ゲートパルスGP1が重畳されたDC電源電圧VB3が印加され、APD1の他方の電極には、0を含む有限の抵抗値を持つ抵抗を介してアフターパルス抑制回路104が接続され、アフターパルス抑制信号AC1によって他の電極の電位を上昇させてAPD1の両極間の電位差を低減する。
Alternatively, as shown in FIG. 2, the photodetection circuit according to the present invention generates an
図1や図2のような構成を採用したAPDは、以下のように動作する。 An APD adopting the configuration shown in FIGS. 1 and 2 operates as follows.
図3に示すように、APDに印加するバイアス電圧をブランキング時間中に低下させるか、又はブレークダウン電圧を超えない電圧でバイアス電流を振動させる。これにより、このような制御を行わない場合と比較して、ブランキング時間中に印加される実効バイアス電圧を低下させる。 As shown in FIG. 3, the bias voltage applied to the APD is lowered during the blanking time, or the bias current is oscillated at a voltage not exceeding the breakdown voltage. As a result, the effective bias voltage applied during the blanking time is reduced as compared with the case where such control is not performed.
まず、ブランキング時間中のAPDの増倍について説明する。
図4に、ブランキング中のバイアス電圧の変化と、残留キャリア数との関係を示す。図4の上段は、APDに印加されたバイアス電圧に対するAPDの増倍率、中段は、APDのI−V(電流−電圧)特性、下段は、ゲートモードにおいてAPDに印加される電圧の時間(縦方向)とI−V特性との対応を示している。
First, APD multiplication during the blanking time will be described.
FIG. 4 shows the relationship between the change in bias voltage during blanking and the number of residual carriers. The upper part of FIG. 4 shows the multiplication factor of the APD with respect to the bias voltage applied to the APD, the middle part shows the IV (current-voltage) characteristics of the APD, and the lower part shows the time (vertical length) of the voltage applied to the APD in the gate mode. Direction) and the IV characteristic.
ゲートモードにおいてAPDに印加されるバイアス電圧は、静的なI−V特性上で、70V前後の図中の網掛け領域に相当する。APDに印加されるバイアス電圧は、70V以下のノーマルモード状態と、ゲートパルスによって70Vを超えたガイガーモードの状態との二つの状態が繰り返される。 The bias voltage applied to the APD in the gate mode corresponds to a shaded region in the drawing around 70 V on the static IV characteristic. The bias voltage applied to the APD is repeated in two states: a normal mode state of 70V or less and a Geiger mode state in which the bias voltage exceeds 70V by the gate pulse.
ノーマルモード状態は、ブレークダウン電圧以下となるため、APDに対して光入射が無ければ暗電流相当の電流しか発生しない。しかし、ノーマルモードにおいても数10倍のアバランシェ増倍が可能なバイアス条件であり、APDの増倍層の内部では、一部のキャリアの増倍が繰り返し行われていると考えられる。 Since the normal mode state is lower than the breakdown voltage, a current corresponding to the dark current is generated if no light is incident on the APD. However, in the normal mode, it is a bias condition that enables a several tens of times avalanche multiplication, and it is considered that some carriers are repeatedly multiplied inside the APD multiplication layer.
ゲートパルスが終了し、バイアス電圧がノーマルモードに戻り、アバランシェ増倍率が低くなっても、減衰しつつも再生成されるキャリアが存在する。直前のゲートにおいてブレークダウンが発生した場合には、1×106個程度の莫大なキャリアが発生しAPD内部に充満した直後の状態であるから、次のゲートパルスの印加において雪崩増倍を開始させるのに十分な数のキャリアが増倍層内部に滞留し続けることとなる。 Even when the gate pulse ends, the bias voltage returns to the normal mode, and the avalanche multiplication factor decreases, there are carriers that are regenerated while being attenuated. When breakdown occurs at the previous gate, it is in the state immediately after a huge carrier of about 1 × 10 6 is generated and filled in the APD, so avalanche multiplication is started at the next gate pulse application. A sufficient number of carriers will remain in the multiplication layer.
上記のモデルにおいて、ブランキング中のキャリアの再生成を抑制するために、図3に示すように、ブランキング時間中にバイアス電圧を一時的に低下させる。このようなバイアス電圧の制御により、ゲートパルス振幅を拡大させることなく、効果的に残留キャリアを抑制させ、ブランキング時間を短縮する。 In the above model, in order to suppress the regeneration of carriers during blanking, as shown in FIG. 3, the bias voltage is temporarily lowered during the blanking time. By controlling the bias voltage in this way, residual carriers are effectively suppressed and the blanking time is shortened without increasing the gate pulse amplitude.
バイアス電圧の制御と利得との関係を図5に示す。ブランキング時間中にバイアス電圧をノーマルモードよりも下げることで、増倍率を一時的に低下させる。図5においては、ノーマルモード領域でのアバランシェ増倍率10倍に対して、ブランキング時間中にバイアス電流を更に低下させることで、一時的に増倍率を2倍まで低下させている。
具体的には、一般的には、ゲートパルスの尖頭でのAPD1の増倍率は104〜106倍であり、ブランキング時間中のバイアス電圧の直流成分で規定される電圧によるAPD1の増倍率が10〜数百倍であるため、アフターパルス抑制信号AC1の印加時のAPD1の増倍率が数倍〜10倍となるようにアフターパルス抑制信号AC1を印加している。
The relationship between bias voltage control and gain is shown in FIG. The multiplication factor is temporarily lowered by lowering the bias voltage than the normal mode during the blanking time. In FIG. 5, with respect to the avalanche multiplication factor of 10 in the normal mode region, the multiplication factor is temporarily reduced to 2 times by further reducing the bias current during the blanking time.
Specifically, in general, the multiplication factor of APD1 at the peak of the gate pulse is 10 4 to 10 6 times, and the increase of APD1 by the voltage specified by the DC component of the bias voltage during the blanking time is performed. Since the magnification is 10 to several hundred times, the after pulse suppression signal AC1 is applied so that the multiplication factor of APD1 when the after pulse suppression signal AC1 is applied is several times to 10 times.
このように、本発明においては、APDがノーマルモード状態にある時間のバイアス電圧を制御することで、APDの増倍率を低下させ、その結果としてアフターパルス確率を低下させるため、電子回路によりアフターパルス確率を制御できる。すなわち、APDの素子自体の特性に依存することなくアフターパルス確率を低減できる。このため、素子の性能向上によるアフターパルス確率の低減も並行して行えば、素子の性能向上のみによってアフターパルス確率の低減を図る場合と比較して、より短い開発期間で同程度のアフターパルス低減効果を得ることが可能となる。 Thus, in the present invention, by controlling the bias voltage during the time when the APD is in the normal mode state, the APD multiplication factor is lowered, and as a result, the afterpulse probability is lowered. Probability can be controlled. That is, the after-pulse probability can be reduced without depending on the characteristics of the APD element itself. For this reason, if the after-pulse probability is reduced by improving the device performance in parallel, the after-pulse reduction can be reduced to the same extent in a shorter development period compared to reducing the after-pulse probability only by improving the device performance. An effect can be obtained.
また、本発明においては、ブランキング時間を短縮することにより光子検出回路の不感期間も短縮されるため、光子の検出機会を増加させることができる。上記各文献に記載の方法では、実質的な光子検出レートがブランキング時間で制約されることとなるが、本発明においてはブランキング時間の短縮の効果により、光子検出動作の繰り返し周波数の上昇が反映しやすくなる。 In the present invention, the dead time of the photon detection circuit is also shortened by shortening the blanking time, so that the photon detection opportunities can be increased. In the methods described in the above documents, the substantial photon detection rate is limited by the blanking time. However, in the present invention, the repetition frequency of the photon detection operation is increased due to the effect of shortening the blanking time. It becomes easy to reflect.
さらに、この効果により、APDを冷却することによって増加するアフターパルス確率を抑制することも可能となり、ダークカウントの抑制とアフターパルスの抑制とを両立できる。 Furthermore, this effect also makes it possible to suppress the after-pulse probability that increases when the APD is cooled, and it is possible to achieve both dark count suppression and after-pulse suppression.
このような光検出回路は、光検出器、測定器、量子暗号装置、量子通信装置、量子計算機及びこれらを用いた測定システムや情報通信システムに適用可能である。 Such a light detection circuit can be applied to a light detector, a measuring device, a quantum cryptography device, a quantum communication device, a quantum computer, and a measurement system and an information communication system using these.
以下、本発明の好適な実施の形態について説明する。 Hereinafter, preferred embodiments of the present invention will be described.
〔第1の実施形態〕
本発明を好適に実施した第1の実施形態について説明する。
図6に、本実施形態に係る光子検出器の構成を示す。この光子検出器は、APD1、チャージパルスキャンセル回路21、識別回路22、DCバイアス電源回路7、ブランキング制御回路5、ゲートパルスドライバ回路6、遅延回路3、及びアフターパルス抑制回路4を有する。信号の入出力としては、単一光子信号S1の入力とゲートパルス生成のタイミングクロック信号C1とが入力され、光子検出信号S3を出力する。
[First Embodiment]
A first embodiment in which the present invention is suitably implemented will be described.
FIG. 6 shows the configuration of the photon detector according to this embodiment. The photon detector includes an
なお、以下の説明においてはDCバイアス電圧に正電圧を用い、APDのカソードにバイアス電圧を印加し、アノードから光子検出信号の出力を得る構成として説明する。DCバイアス電圧として負電圧を使用する場合の構成は、APDの極性が逆転するのみであって、基本的な機能構成は不変であるため、これに関する説明は省略する。 In the following description, a positive voltage is used as the DC bias voltage, a bias voltage is applied to the cathode of the APD, and a photon detection signal output is obtained from the anode. In the case of using a negative voltage as the DC bias voltage, the polarity of the APD is only reversed, and the basic functional configuration is not changed, and thus description thereof is omitted.
APD1のカソードには、定常的にDCバイアス電源回路7からバイアス電圧の直流成分VB1が印加される。バイアス電圧の直流成分VB1は、APD1のブレークダウン電圧を下回る電圧である。
A DC component VB1 of a bias voltage is constantly applied from the DC bias
ゲートパルスドライバ回路6は、APD1への単一光子信号S1の入射に同期したタイミングクロック信号C1からゲートパルスGP1を生成する。ゲートパルスGP1は、加算回路81でバイアス電圧VB1に重畳される。
The gate
光子を検出した際にAPD1のアノードから出力される信号S2は、チャージパルスキャンセル回路21へ入力される。チャージパルスキャンセル回路21は、入力された信号S2を基にチャージパルスキャンセル信号S21を生成し、識別回路22へ出力する。識別回路22は、入力されたチャージパルスキャンセル信号S21を基に光子検出信号S3を生成し、外部回路へ出力する。光子検出信号S3は、ブランキング回路5にも入力され、これを基にブランキング回路5はブランキング信号S5を出力する。ブランキング信号S5は、ゲートパルスドライバ回路6へ入力され、ゲートパルスの発生を一定時間停止させる。また、光子検出信号S3は、遅延回路3にも入力され、所定時間遅延された後にアフターパルス抑制回路4へ入力される。アフターパルス抑制回路4は、入力された信号(遅延された光子検出信号S3)を基にアフターパルス抑制信号AC1を生成し、減算回路82へ出力する。アフターパルス抑制信号AC1は、ゲートパルスが重畳されたバイアス電圧VB2へ減算回路82によって重畳される。なお、ここではアフターパルス抑制信号AC1が正電圧の信号である場合を想定して、減算回路82にてバイアス電圧VB2から減算することによってアフターパルス抑制信号AC1をVB2へ重畳する構成を示しているが、アフターパルス抑制信号AC1が負電圧の信号として生成される場合には、バイアス電圧VB2とアフターパルス抑制信号AC1とを加算することによってアフターパルス抑制信号AC1を重畳すればよい。
A signal S2 output from the anode of the
DCバイアス電圧VB1、VB2に、ゲートパルスGP1やアフターパルス抑制信号AC1を重畳する加算回路81及び減算回路82は、バイアスTなどの高周波フィルタ回路で構成できる。加算回路81及び減算回路82の構成に関しては、後段でより詳細に説明する。
The
ブランキング回路5は、光子検出信号S3が入力されたことに応じて、別途設定される任意の時間だけブランキング制御信号S5を発生させる。ゲートパルスドライバ回路6は、ブランキング制御信号S5が入力されたことに応じて出力を停止し、ゲートパルスGP1のAPD1への印加を停止することによってブランキングを実現する。
In response to the input of the photon detection signal S3, the blanking
アフターパルス抑制回路4は、遅延を受けた光子検出信号S3が入力されたことに応じて、ブランキング信号S5の出力中にアフターパルス抑制信号AC1を生成することで、APD1に印加されるバイアス電圧を低下させる。アフターパルス制御信号AC1の出力タイミングは、遅延回路3によりブランキング時間の適切な時間に調整される。
The after
図7に、光子検出器の動作の一例を示す。説明の簡略化のため、ここでは回路遅延や配線遅延は発生しないものとみなしている。
ゲートパルスGP1は、タイミングクロックC1の立ち上がり遷移に応じて、短パルスとして生成される。図中のタイミングクロックC1の2クロック目では、APD1が光子を検出したことにより、続いてブランキング信号S5が発生している。2クロック目で発生したブランキング信号S5により、タイミングクロックC1の3クロック目から5クロック目の間はタイミングクロックC1がマスクされ、ゲートパルスGP1の発生が停止している。
FIG. 7 shows an example of the operation of the photon detector. For simplification of explanation, it is assumed here that no circuit delay or wiring delay occurs.
The gate pulse GP1 is generated as a short pulse in response to the rising transition of the timing clock C1. In the second clock of the timing clock C1 in the figure, the blanking signal S5 is subsequently generated because the
APD1に印加されるゲート電圧VB3は、ゲートパルスGP1からアフターパルス抑制信号AC1を減算した波形である。なお、図7においては直流成分VB1の絶対値は省略している。 The gate voltage VB3 applied to the APD1 has a waveform obtained by subtracting the after pulse suppression signal AC1 from the gate pulse GP1. In FIG. 7, the absolute value of the DC component VB1 is omitted.
光子の入射は、全てのタイムスロットにおいて必ずしも発生しないことを想定して、3回(タイミングクロックC1の2クロック目、5クロック目、7クロック目)のみとしている。なお、ゲートパルスGP1のタイミングに同期しない光子の入射は無いものとする。これらの光子入射のうち、タイミングクロックC1の5クロック目において入射した光子は、ブランキング時間中でゲートパルスが印加されないため、検出されずに破棄される。 Assuming that photons do not necessarily occur in all time slots, only three times (second clock, fifth clock, and seventh clock of timing clock C1) are used. It is assumed that no photons are incident that are not synchronized with the timing of the gate pulse GP1. Among these photon incidents, the photon incident at the fifth clock of the timing clock C1 is discarded without being detected because no gate pulse is applied during the blanking time.
APD1の出力信号S2、チャージパルスキャンセル回路21の出力であるチャージパルスキャンセル信号S21、光子検出信号S3は、検出回路の処理過程においてアナログからデジタルに変換されるが、光子検出としての情報は不変であるため、各々の説明は省略する。光子検出信号S3は、光子検出器外の回路へ出力されるため、クロック周期の幅を持ったデジタル信号とする。
The output signal S2 of APD1, the charge pulse cancel signal S21 that is the output of the charge pulse cancel
ブランキング制御回路5は、光子検出信号S3を基にブランキング信号S5を生成する。ブランキング信号S5は、予めブランキング制御回路5に対して設定された時間幅に従って生成される。ここでは、タイミングクロックC1の3クロック分の時間幅であるものとしている。
The blanking
光子検出信号S3は、アフターパルス抑制回路4にも入力され、これに応じてアフターパルス抑制回路4からはアフターパルス抑制信号AC1が出力される。アフターパルス抑制信号AC1は、ブランキング時間中の任意のタイミングで発生させることを可能とするために、遅延回路3によって遅延させた光子検出信号S3に応じて発生させる。ここでは、タイミングクロックC1の1クロック分光子検出信号S3を遅延させ、1クロック分の幅でバイアス電圧を低下させている。
The photon detection signal S3 is also input to the after-
残留キャリア数は、光子検出によりAPD1がブレークダウンする直前までは、十分に少ないものとする。タイミングクロックC1の2クロック目において、APD1がブレークダウンするとキャリア数は急増する。その後、ブランキング時間中は所定の時定数で残留キャリアは漸減する。アフターパルス抑制回路4が無い場合には、残留キャリア数は図中に点線で示すように直線的に減少するものと仮定する。これに対し、アフターパルス抑制回路4を備えることにより、タイミングクロックC1の4クロック目においてアフターパルス抑制信号AC1がバイアス電圧VB2に重畳され、残留キャリア数は図中に実線で示すよう急激に減少する。
The number of residual carriers is sufficiently small until just before the
アフターパルス抑制回路4が無い場合、ブレークダウン後の3クロック分のブランキング時間後、タイミングクロックC1の6クロック目の時点では、点線で示した残留キャリア数となる。この場合、タイミングクロックC1の6クロック目でのゲートパルスの印加に際して、光子入力が無いにもかかわらず、アフターパルスとしてAPD1がブレークダウンを起こしてしまう確率が高くなる。その結果、タイミングクロックC1の7クロック目から再びブランキング状態となるため、7クロック目で入射する光子を検出できない。
また、アフターパルス抑制回路4が無い場合、漸減する残留キャリア数をベースラインに近づけるためには、さらに長いブランキング時間が必要であり、同じく7クロック目に入射する光子を検出できない。
In the absence of the after-
Further, in the absence of the after-
<加算回路及び減算回路の構成例1>
APD1のバイアス電圧印加に関する加算回路及び減算回路の構成について説明する。
ゲートモードでAPD1に印加されるバイアス電圧は、数百psec〜数nsec程度の時間幅のゲートパルスが数nsec〜数十nsecの一定周期で繰り返されることが基本動作であり、ブランキング時には、数十nsec〜数μsec以上の規定時間だけゲートパルスが停止する。このような動作のために、加算回路81及び減算回路82には、広い周波数帯域の伝送特性を要求する電子回路が必要とされる。
<Configuration Example 1 of Adder Circuit and Subtractor Circuit>
A configuration of an addition circuit and a subtraction circuit regarding application of a bias voltage to the
The basic operation of the bias voltage applied to the
ここで、一般にブランキング時間は、ゲートパルスGP1と比較し10倍以上長い時間である。また、アフターパルス抑制信号AC1は、ブランキング時間の中で所望のバイアス電圧低下があれば、矩形波である必要はない。これらのことから、アフターパルス抑制回路4は、ゲートパルスドライバ回路6と比較して低速な回路で構成することが可能である。このため、nsecクラスの高周波回路で必要となる50ohmの特性インピーダンスを維持しつつ、減算回路82を実現できる。
Here, in general, the blanking time is 10 times longer than the gate pulse GP1. Further, the after-pulse suppression signal AC1 does not need to be a rectangular wave as long as a desired bias voltage drop occurs during the blanking time. For these reasons, the after-
図8に、APD1のカソード端子へ印加するバイアス電圧VB3を生成する加算回路81及び減算回路82の構成を示す。
加算回路81は、ローパスフィルタ(Low Pass Filter:LPF)81aとハイパスフィルタ(High Pass Filter:HPF)81bとを有する。DCバイアス電源回路7が、ローパスフィルタ81aを介して、ゲートパルスドライバ回路6が、ハイパスフィルタ81bを介して接続され、直流成分VB1とゲートパルスGP1とが加算される。
また、減算回路82は、バンドパスフィルタ(Band Pass Filter:BPF)82bを有する。直流成分VB1とゲートパルスGP1との加算結果であるバイアス電圧VB2には、バンドパスフィルタ82bを介して、アフターパルス抑制回路4の出力であるアフターパルス抑制信号AC1が加算され、APD1のカソード端子へ印加される。また、APD1のカソード端子には、伝送路のインピーダンスマッチングのための終端抵抗91とDC成分を遮断するためのコンデンサ92とが接続される。
FIG. 8 shows the configuration of an
The
The subtracting
図9に、LPF81a、HPF81b及びBPF82bの透過帯域スペクトルの関係を示す。高電圧のDCバイアスVB1が印加されるために、終端抵抗91や各回路へのDC成分の流入を防ぐために、HPF81b及びBPF82bは、不図示のコンデンサでDC成分を遮断する。
FIG. 9 shows the relationship of the transmission band spectra of
ここで、ゲートパルスドライバ回路6とアフターパルス抑制回路4との出力を、同一のハイパスフィルタ回路へ並列に接続すると、APD1のカソードに続く一連の高周波回路の特性インピーダンスが低下してしまい、ゲートパルス振幅の低下や波形劣化が発生する。このインピーダンスの低下を防ぐために、アフターパルス抑制信号AC1の減算回路82にはBPF82を用いて、ゲートパルスとの周波数帯域を分離することで、特性インピーダンスの低下を回避する。
図9のスペクトル成分に示すように、アフターパルス抑制信号AC1のスペクトル成分は、ゲートパルスGP1の周波数成分よりも低周波成分からなるように帯域を選択することで、適切なフィルタ透過特性の設計が可能となり、ゲートパルスGP1の波形劣化を回避できる。
Here, when the outputs of the gate
As shown in the spectral component of FIG. 9, the spectral component of the after-pulse suppression signal AC1 is selected to have a lower frequency component than the frequency component of the gate pulse GP1, so that an appropriate filter transmission characteristic can be designed. This makes it possible to avoid the waveform deterioration of the gate pulse GP1.
<加算回路及び減算回路の構成例2>
図10に、APD1のカソード端子へ印加するバイアス電圧VB3を生成する加算回路81及び減算回路82の別の構成を示す。
加算回路81をバイアスT回路で実現している。減算回路82は、フィルタではなく高インピーダンス回路を介してアフターパルス抑制信号AC1を重畳する。ここでは、直列に抵抗82cを挿入し、バイアス電圧VB3の伝送線路から見たアフターパルス抑制回路4の出力インピーダンスを上昇させることで、伝送線路の特定インピーダンスの低下を低減している。
<Configuration Example 2 of Adder Circuit and Subtractor Circuit>
FIG. 10 shows another configuration of the
The
<加算回路及び減算回路の構成例3>
図11に、APD1のカソード端子へ印加するバイアス電圧VB3を生成する加算回路81及び減算回路82の別の構成を示す。
アフターパルス抑制回路4に設けられているスイッチ素子41のON/OFF状態を光子検出信号S3で制御することで、コンデンサ82dを介した電荷の引き込みによる電圧低下により、アフターパルス抑制信号AC1を加算する。電圧の低下量と時間幅とは、抵抗82c及びコンデンサ82dの抵抗値及び容量の回路定数で調整する。バイアスTである加算回路81のインダクタンスとDCバイアス電源回路7の内部抵抗とによって定まる時定数は、CR時定数と比較して十分に大きいことが必要である。アフターパルス抑制回路4のスイッチ素子41には、トランジスタや電界効果トランジスタ(Field Effect Transistor:FET)を用いることで、高速なスイッチング動作が可能である。
<Configuration Example 3 of Adder Circuit and Subtractor Circuit>
FIG. 11 shows another configuration of the
By controlling the ON / OFF state of the switch element 41 provided in the after-
<加算回路及び減算回路の構成例4>
図12に、APD1のカソード端子へ印加するバイアス電圧VB3に関する加算回路81及び減算回路82の別の構成を示す。
図示する構成では、サーキュレータ81c、82eを用いることで、ゲートパルスGP1とアフターパルス抑制信号AC1との加算、及び伝送路の特性インピーダンスの維持を可能としている。
<Configuration Example 4 of Adder Circuit and Subtractor Circuit>
FIG. 12 shows another configuration of the
In the illustrated configuration, by using the
具体的には、ゲートパルスドライバ回路6から出力されたゲートパルス信号GP1は、サーキュレータ81cを通過し、バイアスTにてバイアス電圧VB1へ重畳され、APD1へ印加される。それに続いて、ゲートパルスGP1の成分はコンデンサ92を通過し、サーキュレータ82eを介して終端抵抗91で終端される。
Specifically, the gate pulse signal GP1 output from the gate
続いて、アフターパルス抑制信号の伝達について説明する。アフターパルス抑制信号AC1は、ゲートパルスGP1とは独立してアフターパルス抑制回路4から出力され、サーキュレータ82eとコンデンサ92とを経由してAPD1に印加され、加算回路81内のバイアスTの高周波ポートへ出力され、サーキュレータ81cを介して終端抵抗93で終端される。
Subsequently, transmission of the after-pulse suppression signal will be described. The after pulse suppression signal AC1 is output from the after
図示する構成においては、サーキュレータ81c、82eを用いることで、ゲートパルスGP1とアフターパルス抑制信号AC1とが、それぞれ独立に、伝送路上を逆方向に伝送される。この結果、伝送路の特性インピーダンスとゲートパルスドライバ回路6及びアフターパルス抑制回路4の出力インピーダンスとが、高周波領域においても整合される。よって、ゲートパルスGP1及びアフターパルス抑制信号AC1のそれぞれの高周波成分が波形劣化することなく伝送して、APD1へ印加できる。これにより、図9で説明したようなBPFの設計を省略できる。
さらに、フィルタの帯域制限によるアフターパルス抑制信号をAPD1に印加できるため、ブランキング時間の制約か解消される。その結果、ブランキング時間の短縮とアフターパルス抑制信号AC1のパルス幅の短縮との相乗効果により、光子検出の実効周波数を更に高速化できる。
In the illustrated configuration, by using the
Furthermore, since the after pulse suppression signal due to the band limitation of the filter can be applied to the
なお、上記の構成においては、二つのサーキュレータ81c、82e、バイアスT、コンデンサ92及びAPD1を含む伝送路(主にバイアス電圧VB3の領域)が、高周波的に均一な特性インピーダンスであることが求められる。このため、例えば、50ohmの出力インピーダンス回路を用いた場合には、50ohmの特性インピーダンスを持った1本の伝送路上に、スタブ構造を極力避けて(換言すると伝送路の分岐を極力少なくして)APDのカソードを接続することが好ましい。
In the above configuration, the transmission path (mainly the region of the bias voltage VB3) including the two
サーキュレータ81c、82eに関しては、公知のものを適用可能であるため、これに関しての詳細な説明は省略する。
As the
〔第2の実施形態〕
本発明を好適に実施した第2の実施形態について説明する。
図13に、本実施形態に係る光子検出器の要部の構成を示す。図13においては、第1の実施形態と同様の部分は省略し、相違する部分のみ図示している。具体的には、APD1のアノード端子から出力される光子検出電流S2に対する電圧の印加と、チャージパルスキャンセル回路21に内蔵される抵抗23及び増幅回路24とに関する構成を示している。
[Second Embodiment]
A second embodiment in which the present invention is suitably implemented will be described.
FIG. 13 shows a configuration of a main part of the photon detector according to the present embodiment. In FIG. 13, the same parts as those of the first embodiment are omitted, and only different parts are shown. Specifically, a configuration relating to the application of a voltage to the photon detection current S2 output from the anode terminal of the
本実施形態に係る光子検出器においては、アフターパルス抑制のためのバイアス電圧は、APD1のアノードとカソードとの間に印加されるバイアス電圧の電位差の制御を、アノード側の信号S2の電圧を変化させることによって実現する。
In the photon detector according to this embodiment, the bias voltage for suppressing the after-pulse is controlled by controlling the potential difference of the bias voltage applied between the anode and the cathode of the
光子検出信号S3を基にして遅延回路3を介して生成された論理信号により、アフターパルス抑制回路4内のスイッチ素子41が制御される。これにより、DC電源回路42から供給される電圧が、アフターパルス抑制信号AC1として、APD1のアノードに印加される。
スイッチ素子41がOFFの状態では、APD1のアノード側の出力S2は、抵抗23を介して接地されている。この状態でブランキング時間中は、APD1の暗電流がnAオーダであり、アノード電位はほぼ0Vと見なして差し支えないため、APD1に印加されるバイアス電圧は、DCバイアス電源回路7の出力VB1に従う値となる(より正確には、ゲートパルスGP1のマーク率に依存したDCオフセットが発生するが、詳細は省略する。)。
それに対して、スイッチ素子41をON状態とすると、DC電源回路42から供給される電圧により、アノード電位が上昇する。このとき、APD1のバイアス電圧は、アノードとカソードとの電位差であるため、DC電源回路42の出力電圧に相当するだけのバイアス電圧の低下が得られる。
The switch element 41 in the after-
When the switch element 41 is OFF, the output S2 on the anode side of the
On the other hand, when the switch element 41 is turned on, the anode potential is increased by the voltage supplied from the DC power supply circuit 42. At this time, since the bias voltage of the
本実施形態においては、上記第1の実施形態において説明した、カソード側にスイッチ素子を配置する構成(図11に示した構成)と比較して、スイッチ素子に接続される電圧の絶対値が低くなるため、素子構成を簡素化できる。なお、APD1のアノードとアフターパルス抑制回路4とは抵抗を介して接続しても良い。
ここで、スイッチ素子41としては、トランジスタやFETを用いることが可能であるが、スイッチ回路の構成及び設計は、本発明の本旨ではないため、説明は省略する。
In the present embodiment, the absolute value of the voltage connected to the switch element is lower than that of the configuration (configuration shown in FIG. 11) in which the switch element is arranged on the cathode side described in the first embodiment. Therefore, the element configuration can be simplified. Note that the anode of the
Here, a transistor or FET can be used as the switch element 41, but the configuration and design of the switch circuit are not the gist of the present invention, and thus the description thereof is omitted.
〔第3の実施形態〕
本発明を好適に実施した第3の実施形態について説明する。
図14に、本実施形態に係る光子検出器の構成を示す。第1の実施形態とほぼ同様の構成であるが、遅延回路3には光子検出信号S3ではなく、ブランキング信号S5が入力される点が相違する。
[Third Embodiment]
A third embodiment in which the present invention is preferably implemented will be described.
FIG. 14 shows the configuration of the photon detector according to this embodiment. Although the configuration is almost the same as that of the first embodiment, the
本実施形態に係る光子検出器も、ブランキング時間中にアフターパルス抑制信号AC1を生成できるため、ゲートパルス振幅を拡大させることなく、効果的に残留キャリアを抑制させ、ブランキング時間を短縮できる。 Since the photon detector according to the present embodiment can also generate the after-pulse suppression signal AC1 during the blanking time, the residual carriers can be effectively suppressed and the blanking time can be shortened without increasing the gate pulse amplitude.
〔第4の実施形態〕
本発明を好適に実施した第4の実施形態について説明する。
図15に、本実施形態に係る光子検出器の構成を示す。第1の実施形態とほぼ同様の構成であるが、アフターパルス抑制回路4から出力されるアフターパルス抑制信号AC1がDCバイアス電源回路7に入力される点が相違する。
[Fourth Embodiment]
A fourth embodiment in which the present invention is preferably implemented will be described.
FIG. 15 shows the configuration of the photon detector according to this embodiment. The configuration is almost the same as that of the first embodiment, except that the after pulse suppression signal AC1 output from the after
本実施形態に係る光子検出器は、アフターパルス抑制回路4から出力されるアフターパルス抑制信号AC1を制御で、DCバイアス電源回路7の出力電圧を制御することによって、アフターパルス抑制のためのバイアス電圧を制御する。このため、本実施形態においては、外部入力によって制御可能な可変電圧電源回路をDCバイアス電源回路7として適用する。可変電圧電源回路自体は公知の構成を適用可能であるため、これに関する詳細な説明は省略する。
The photon detector according to the present embodiment controls the output voltage of the DC bias
本実施形態においては、アフターパルス抑制回路4にドライバ回路が不要となる。また、ゲートパルスGP1の伝送路の特性インピーダンスの乱れを回避できる。これらにより、回路構成を簡略化することが可能となる。
In the present embodiment, the after-
〔第5の実施形態〕
本発明を好適に実施した第5の実施形態について説明する。
図16に、本実施形態に係る光検出器の構成を示す。本実施形態に係る光子検出器は、第1の実施形態に係る光子検出器から遅延回路とブランキング制御回路とを省略した構成である。
[Fifth Embodiment]
A fifth embodiment preferably implementing the present invention will be described.
FIG. 16 shows the configuration of the photodetector according to this embodiment. The photon detector according to the present embodiment has a configuration in which the delay circuit and the blanking control circuit are omitted from the photon detector according to the first embodiment.
本実施形態においては、アフターパルス抑制信号AC1を基に、ブランキング時間を生成する。図17に示すように、アフターパルス抑制信号AC1の振幅がゲートパルスと等しいか、それよりも大きい場合には、ブランキング時間をアフターパルス抑制信号を元に生成し、その間にゲートパルスGP1の印加を継続しても、APDのバイアス電圧は十分に低くなる。これにより、効果的に残留キャリアを抑制させ、ブランキング時間を短縮できる。 In the present embodiment, the blanking time is generated based on the after-pulse suppression signal AC1. As shown in FIG. 17, when the amplitude of the after-pulse suppression signal AC1 is equal to or greater than the gate pulse, the blanking time is generated based on the after-pulse suppression signal, and the gate pulse GP1 is applied during that time. Even if the operation is continued, the bias voltage of the APD becomes sufficiently low. This effectively suppresses residual carriers and shortens the blanking time.
加算回路81、減算回路82やアフターパルス抑制回路4としては、上記各実施形態と同様の構成のものを適用可能である。
As the
なお、上記各実施形態は本発明の好適な実施の一例であり、本発明はこれらに限定されることはない。
例えば、上記各実施形態においては、単一の光子を検出する場合を例としたが、複数の光子からなる微弱光を検出する回路としても適用可能である。
また、上記各実施形態においては、光子検出回路を例として説明したが、公知の光測定器、量子暗号装置、量子通信装置、量子計算機が備える公知の光子検出回路を上記各実施形態において説明したもので置き換えて構成することも可能である。
このように、本発明は様々な変形が可能である。
Each of the above embodiments is an example of a preferred embodiment of the present invention, and the present invention is not limited to these.
For example, in each of the above embodiments, the case where a single photon is detected is taken as an example, but the present invention can also be applied to a circuit that detects weak light composed of a plurality of photons.
In each of the above embodiments, the photon detection circuit has been described as an example. However, the well-known photon detection circuit included in the known optical measuring device, quantum cryptography device, quantum communication device, and quantum computer has been described in each of the above embodiments. It is also possible to replace it with something.
As described above, the present invention can be variously modified.
1、101 APD
3 遅延回路
4、104 アフターパルス抑制回路
5 ブランキング制御回路
6、106 ゲートパルスドライバ回路
7、107 DCバイアス電源回路
21 チャージパルスキャンセル回路
22 識別回路
23、82c 抵抗
24 増幅回路
41 スイッチ素子
42 DC電源回路
81 加算回路
81a LPF
81b HPF
81c、82e サーキュレータ
82 減算回路
82b BPF
82d、92 コンデンサ
91、93 終端抵抗
181、182 重畳回路
S1 光子信号(光信号)
S2 APD出力信号(光子検出波形:アナログ)
S3 光子検出信号(論理信号)
S5 ブランキング信号
S21 チャージパルスキャンセル波形(アナログ)
C1 タイミングクロック信号
GP1 ゲートパルス信号
AC1 アフターパルス抑制信号
VB1 バイアス電圧の直流成分
VB2 ゲートパルスを重畳したバイアス電圧
VB3 APDに印加するバイアス電圧
1, 101 APD
3 Delay
81b HPF
81c,
82d, 92
S2 APD output signal (photon detection waveform: analog)
S3 Photon detection signal (logic signal)
S5 Blanking signal S21 Charge pulse cancel waveform (analog)
C1 Timing clock signal GP1 Gate pulse signal AC1 After pulse suppression signal VB1 DC component of bias voltage VB2 Bias voltage superimposed with gate pulse VB3 Bias voltage applied to APD
Claims (27)
DC電源電圧を出力するDC電源回路と、
外部から入力されるタイミングクロックに応じてゲートパルスを生成するゲートパルスドライバ回路と、
前記DC電源電圧に前記ゲートパルスを重畳する第1の重畳回路と、
前記アバランシェフォトダイオードに印加される前記バイアス電圧を所定時間だけ低下させるアフターパルス抑制信号を生成するアフターパルス抑制回路と、
前記DC電源電圧に前記アフターパルス抑制信号を重畳する第2の重畳回路とを有し、
前記アバランシェフォトダイオードは、前記ゲートパルスと前記アフターパルス抑制信号とが重畳されたDC電源電圧が一方の電極に印加され、他方の電極から光検出信号を出力することを特徴とする光検出回路。 An avalanche photodiode,
A DC power supply circuit for outputting a DC power supply voltage;
A gate pulse driver circuit that generates a gate pulse in accordance with an externally input timing clock; and
A first superimposing circuit for superimposing the gate pulse on the DC power supply voltage;
An after-pulse suppression circuit that generates an after-pulse suppression signal that reduces the bias voltage applied to the avalanche photodiode for a predetermined time;
A second superimposing circuit that superimposes the after-pulse suppression signal on the DC power supply voltage,
The avalanche photodiode is characterized in that a DC power supply voltage in which the gate pulse and the after-pulse suppression signal are superimposed is applied to one electrode, and a photodetection signal is output from the other electrode.
前記ブランキング回路の動作中に、前記アフターパルス抑制回路を作動させる遅延回路とを有することを特徴とする請求項1記載の光検出回路。 A blanking circuit that stops the gate pulse driver circuit for a predetermined time according to the light detection signal;
The photodetector circuit according to claim 1, further comprising a delay circuit that activates the after-pulse suppression circuit during the operation of the blanking circuit.
前記ゲートパルスを重畳するために用いられ通過帯域が最も高い第1のフィルタ回路と、
前記電源電圧を重畳するために用いられ通過帯域が最も低い第2のフィルタ回路とを有し、
前記第2の重畳回路は、
前記アフターパルス抑制信号を重畳するために用いられ、前記第1のフィルタ回路の通過帯域と前記第2のフィルタ回路の中間の帯域を通過させる第3のフィルタ回路とを有することを特徴とする請求項4記載の光検出回路。 The first superposition circuit includes:
A first filter circuit used to superimpose the gate pulse and having the highest passband;
A second filter circuit used for superimposing the power supply voltage and having the lowest passband,
The second superposition circuit includes:
A third filter circuit that is used to superimpose the after-pulse suppression signal and that passes a pass band of the first filter circuit and an intermediate band of the second filter circuit. Item 5. The photodetector circuit according to Item 4.
前記ゲートパルスを重畳するために用いる第4のフィルタ回路と、
前記DC電源電圧を重畳するために用いられ、前記第4のフィルタ回路よりも通過帯域が低い第5のフィルタ回路とを有し、
前記第2の重畳回路は、
前記アフターパルス抑制信号を用いられ、前記ゲートパルスドライバ回路の出力インピーダンスよりも十分に高い抵抗値を持つ抵抗器とを有することを特徴とする請求項4記載の光検出回路。 The first superposition circuit includes:
A fourth filter circuit used for superimposing the gate pulse;
A fifth filter circuit used to superimpose the DC power supply voltage and having a pass band lower than that of the fourth filter circuit;
The second superposition circuit includes:
5. The photodetector circuit according to claim 4, further comprising a resistor that uses the after-pulse suppression signal and has a resistance value sufficiently higher than an output impedance of the gate pulse driver circuit.
前記DC電源電圧を重畳するために用いられる第6のフィルタ回路と
前記ゲートパルスを重畳するために用いれ、前記第6のフィルタ回路よりも通過帯域が高い第7のフィルタ回路と、
前記ゲートパルスドライバ回路と前記第7のフィルタ回路との間に挿入された3端子型の第1のサーキュレータと、
前記第1のサーキュレータの残りの一端に接続された第1の終端回路とを有し、
前記第2の重畳回路は、
前記アフターパルス抑制信号を重畳するために用いる第8のフィルタ回路と、
前記アフターパルス抑制回路と前記第8のフィルタ回路との間に挿入された3端子型の第2のサーキュレータと、
前記第2のサーキュレータの残りの一端に接続された第2の終端回路とを有することを特徴とする請求項4記載の光検出回路。 The first superposition circuit includes:
A sixth filter circuit used for superimposing the DC power supply voltage; a seventh filter circuit used for superimposing the gate pulse; and having a passband higher than that of the sixth filter circuit;
A three-terminal first circulator inserted between the gate pulse driver circuit and the seventh filter circuit;
A first termination circuit connected to the remaining one end of the first circulator;
The second superposition circuit includes:
An eighth filter circuit used for superimposing the after-pulse suppression signal;
A three-terminal second circulator inserted between the after-pulse suppressing circuit and the eighth filter circuit;
The photodetection circuit according to claim 4, further comprising a second termination circuit connected to the other end of the second circulator.
前記アフターパルス抑制回路から出力された前記アフターパルス抑制信号は、前記第2のサーキュレータを前記アバランシェフォトダイオード側へ通過し、
前記アバランシェフォトダイオード側から前記第1又は第2のサーキュレータに入力された信号は、前記第1又は第2の終端回路へ通過することを特徴とする請求項7記載の光検出回路。 The gate pulse output from the gate pulse generation circuit passes through the first circulator to the avalanche photodiode side,
The after-pulse suppression signal output from the after-pulse suppression circuit passes through the second circulator to the avalanche photodiode side,
8. The photodetection circuit according to claim 7, wherein a signal input from the avalanche photodiode side to the first or second circulator passes to the first or second termination circuit.
DC電源電圧を出力するDC電源回路と、
外部から入力されるタイミングクロックに応じてゲートパルスを生成するゲートパルスドライバ回路と、
前記DC電源電圧に前記ゲートパルスを重畳する第1の重畳回路と、
所定時間だけ前記アバランシェフォトダイオードに印加される前記バイアス電圧を低下させるアフターパルス抑制信号を生成するアフターパルス抑制回路とを有し、
前記アバランシェフォトダイオードの一方の電極には、前記ゲートパルスが重畳されたDC電源電圧が印加され、
前記アバランシェフォトダイオードの他方の電極には、0を含む有限の抵抗値を持つ抵抗を介して前記アフターパルス抑制回路が接続され、
前記アフターパルス抑制信号によって前記他の電極の電位を上昇させて前記アバランシェフォトダイオードの両極間の電位差を低減することを特徴とする光検出回路。 An avalanche photodiode,
A DC power supply circuit for outputting a DC power supply voltage;
A gate pulse driver circuit that generates a gate pulse in accordance with an externally input timing clock; and
A first superimposing circuit for superimposing the gate pulse on the DC power supply voltage;
An after-pulse suppression circuit that generates an after-pulse suppression signal that lowers the bias voltage applied to the avalanche photodiode for a predetermined time;
A DC power supply voltage on which the gate pulse is superimposed is applied to one electrode of the avalanche photodiode,
The afterpulse suppression circuit is connected to the other electrode of the avalanche photodiode via a resistor having a finite resistance value including zero,
The photodetection circuit, wherein the potential difference between the two electrodes of the avalanche photodiode is reduced by increasing the potential of the other electrode by the after-pulse suppression signal.
前記ブランキング回路の動作中に、前記アフターパルス抑制回路を作動させる遅延回路とを有することを特徴とする請求項9記載の光検出回路。 A blanking circuit that stops the gate pulse driver circuit for a predetermined time according to a light detection signal output from the other electrode of the avalanche photodiode;
The photodetection circuit according to claim 9, further comprising a delay circuit that activates the after-pulse suppression circuit during the operation of the blanking circuit.
前記ブランキング時間の少なくとも一部において、前記アバランシェフォトダイオードに印加するバイアス電圧に、その直流成分で規定される電圧よりもさらに低下させるアフターパルス抑制信号を印加することを特徴とするバイアス電圧の制御方法。 Bias voltage control for generating a blanking time to stop the gate pulse after detecting a photon by superimposing a gate pulse on a DC component of a bias voltage applied to the avalanche photodiode of a photodetection circuit using an avalanche photodiode in a gate mode A method,
Bias voltage control characterized by applying an after-pulse suppression signal that further lowers the bias voltage applied to the avalanche photodiode to a voltage defined by its DC component during at least a part of the blanking time. Method.
前記ブランキング時間の少なくとも一部において、前記アバランシェフォトダイオードに印加されるゲートパルスの尖頭電圧が前記アバランシェフォトダイオードのブレークダウン電圧を下回る振幅のアフターパルス抑制信号によって、前記バイアス電圧の直流成分を減少させることを特徴とするバイアス電圧の制御方法。 Bias voltage control for generating a blanking time to stop the gate pulse after detecting a photon by superimposing a gate pulse on a DC component of a bias voltage applied to the avalanche photodiode of a photodetection circuit using an avalanche photodiode in a gate mode A method,
At least part of the blanking time, a DC component of the bias voltage is reduced by an afterpulse suppression signal having an amplitude in which the peak voltage of the gate pulse applied to the avalanche photodiode is lower than the breakdown voltage of the avalanche photodiode. A method for controlling a bias voltage, wherein the bias voltage is decreased.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008081603A JP2009238935A (en) | 2008-03-26 | 2008-03-26 | Optical detecting circuit and optical detector, device and system using the same, and control method for bias power source |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008081603A JP2009238935A (en) | 2008-03-26 | 2008-03-26 | Optical detecting circuit and optical detector, device and system using the same, and control method for bias power source |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009238935A true JP2009238935A (en) | 2009-10-15 |
Family
ID=41252553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008081603A Withdrawn JP2009238935A (en) | 2008-03-26 | 2008-03-26 | Optical detecting circuit and optical detector, device and system using the same, and control method for bias power source |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009238935A (en) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010283266A (en) * | 2009-06-08 | 2010-12-16 | Mitsubishi Electric Corp | Photon detector, quantum cipher communication device using the same, and photon detection method |
JP2015117970A (en) * | 2013-12-17 | 2015-06-25 | 株式会社デンソー | Rader system |
JP2016145776A (en) * | 2015-02-09 | 2016-08-12 | 三菱電機株式会社 | Laser receiving device |
CN107271055A (en) * | 2016-04-20 | 2017-10-20 | 中国科学技术大学 | A kind of infrared single photon detectorses system of parallel avalanche photodiode array structure |
JP2018151380A (en) * | 2017-03-10 | 2018-09-27 | 株式会社東芝 | Mmic and on-chip integration of single photon detector |
KR20190048594A (en) * | 2017-10-31 | 2019-05-09 | 국방과학연구소 | Multi quenching mode photo detector |
JP2019125717A (en) * | 2018-01-17 | 2019-07-25 | シャープ株式会社 | Single photon avalanche diode control circuit |
JP2020129673A (en) * | 2020-04-14 | 2020-08-27 | 株式会社東芝 | Photodetector and subject detection system using the same |
WO2020175251A1 (en) * | 2019-02-27 | 2020-09-03 | ソニーセミコンダクタソリューションズ株式会社 | Measurement device, rangefinding device, electronic apparatus, and measurement method |
-
2008
- 2008-03-26 JP JP2008081603A patent/JP2009238935A/en not_active Withdrawn
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010283266A (en) * | 2009-06-08 | 2010-12-16 | Mitsubishi Electric Corp | Photon detector, quantum cipher communication device using the same, and photon detection method |
JP2015117970A (en) * | 2013-12-17 | 2015-06-25 | 株式会社デンソー | Rader system |
JP2016145776A (en) * | 2015-02-09 | 2016-08-12 | 三菱電機株式会社 | Laser receiving device |
CN107271055A (en) * | 2016-04-20 | 2017-10-20 | 中国科学技术大学 | A kind of infrared single photon detectorses system of parallel avalanche photodiode array structure |
CN107271055B (en) * | 2016-04-20 | 2023-04-25 | 中国科学技术大学 | Infrared single photon detection system of parallel avalanche photodiode array structure |
JP2020003498A (en) * | 2017-03-10 | 2020-01-09 | 株式会社東芝 | On-chip integration of MMIC and single photon detector |
US10680130B2 (en) | 2017-03-10 | 2020-06-09 | Kabushiki Kaisha Toshiba | On-chip integration of MMIC and single photon detectors |
US11177409B2 (en) | 2017-03-10 | 2021-11-16 | Kabushiki Kaisha Toshiba | On-chip integration of MMIC and single photon detectors |
JP2018151380A (en) * | 2017-03-10 | 2018-09-27 | 株式会社東芝 | Mmic and on-chip integration of single photon detector |
KR102014391B1 (en) * | 2017-10-31 | 2019-10-21 | 국방과학연구소 | Multi quenching mode photo detector |
KR20190048594A (en) * | 2017-10-31 | 2019-05-09 | 국방과학연구소 | Multi quenching mode photo detector |
JP2019125717A (en) * | 2018-01-17 | 2019-07-25 | シャープ株式会社 | Single photon avalanche diode control circuit |
WO2020175251A1 (en) * | 2019-02-27 | 2020-09-03 | ソニーセミコンダクタソリューションズ株式会社 | Measurement device, rangefinding device, electronic apparatus, and measurement method |
US11566939B2 (en) | 2019-02-27 | 2023-01-31 | Sony Semiconductor Solutions Corporation | Measurement device, distance measurement device, electronic device, and measurement method |
JP7491897B2 (en) | 2019-02-27 | 2024-05-28 | ソニーセミコンダクタソリューションズ株式会社 | Measurement device, distance measuring device, electronic device, and measurement method |
JP2020129673A (en) * | 2020-04-14 | 2020-08-27 | 株式会社東芝 | Photodetector and subject detection system using the same |
JP7087018B2 (en) | 2020-04-14 | 2022-06-20 | 株式会社東芝 | Photodetector and subject detection system using it |
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