JP2009225167A - Method of providing reception circuit with high breakdown voltage - Google Patents
Method of providing reception circuit with high breakdown voltage Download PDFInfo
- Publication number
- JP2009225167A JP2009225167A JP2008068159A JP2008068159A JP2009225167A JP 2009225167 A JP2009225167 A JP 2009225167A JP 2008068159 A JP2008068159 A JP 2008068159A JP 2008068159 A JP2008068159 A JP 2008068159A JP 2009225167 A JP2009225167 A JP 2009225167A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- input
- gate
- inverting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
Description
本発明は、高電圧の入力信号からトランジスタを保護する技術に関連する。 The present invention relates to a technique for protecting a transistor from a high voltage input signal.
近年、トランジスタを用いた回路において、その回路に供給する電源電圧より低い電源電圧のトランジスタを使用することがある。例えば、電源電圧３．３ＶのＣＭＯＳ（Metal-Oxide-Semiconductor）回路に、１．２Ｖ用トランジスタを使用することがある。理由として、低い電源電圧のトランジスタは相互コンダクタンス（ｇｍ）が大きいためである。 In recent years, in a circuit using a transistor, a transistor having a power supply voltage lower than a power supply voltage supplied to the circuit may be used. For example, a 1.2V transistor may be used in a CMOS (Metal-Oxide-Semiconductor) circuit with a power supply voltage of 3.3V. This is because a transistor having a low power supply voltage has a large mutual conductance (gm).
通常、３．３Ｖを供給する電源電圧の回路では３．３Ｖ用トランジスタを使用する、また１．２Ｖを供給する電源電圧の回路では１．２Ｖ用トランジスタを使用する。また、電源電圧３．３Ｖの回路内の信号が３．３Ｖ以上になるようなことは通常避ける。同じように電源電圧１．２Ｖの回路内の信号においても、回路内の信号が１．２Ｖ以上にならないようにしている。さらに、３．３Ｖ用トランジスタのゲート酸化膜は３．３Ｖ程度の入力信号が入ってきても破壊されないし、１．２Ｖ用トランジスタのゲート酸化膜は１．２Ｖ程度の入力信号が入ってきても破壊されない。図５にＣＭＯＳトランジスタの電源電圧における「耐圧」「ｇｍ」「酸化膜厚」の分類を示す。 Normally, a 3.3V transistor is used in a power supply voltage circuit for supplying 3.3V, and a 1.2V transistor is used in a power supply voltage circuit for supplying 1.2V. Also, it is usually avoided that the signal in the circuit of the power supply voltage 3.3V becomes 3.3V or higher. Similarly, the signal in the circuit with the power supply voltage of 1.2V is prevented from exceeding 1.2V. Further, the gate oxide film of the 3.3V transistor is not destroyed even if an input signal of about 3.3V is input, and the gate oxide film of the 1.2V transistor is not damaged even if an input signal of about 1.2V is input. It will not be destroyed. FIG. 5 shows the classification of “breakdown voltage”, “gm”, and “oxide film thickness” in the power supply voltage of the CMOS transistor.
しかしながら、ｇｍが大きいトランジスタはゲート酸化膜の耐圧が低いため次のような問題がある。
例えば、図６に示す受信回路のように、初段アンプＯＰ１が高利得モードで動作している時にＶｉｎから大信号入力Ｖｉｎ＿ｓｉｇが入ってくると、その大信号入力Ｖｉｎ＿ｓｉｇが初段アンプＯＰ１で増幅される。増幅された信号が次段アンプの１．２Ｖ用トランジスタＴｒ１（Ｖｄｄ３．３Ｖに接続）のゲートに入力されるとゲート酸化膜に大電圧がかかりゲート酸化膜が破壊されてしまう。
However, a transistor with a large gm has the following problems because the breakdown voltage of the gate oxide film is low.
For example, when the large signal input Vin_sig is input from Vin when the first stage amplifier OP1 is operating in the high gain mode as in the receiving circuit shown in FIG. 6, the large signal input Vin_sig is amplified by the first stage amplifier OP1. . When the amplified signal is input to the gate of the 1.2V transistor Tr1 (connected to Vdd 3.3V) of the next-stage amplifier, a large voltage is applied to the gate oxide film and the gate oxide film is destroyed.
図７は、図６の受信回路に示した矢印の各ポイントの波形を（Ｖｉｎ＿ｓｉｇ、Ｖｌｎａ＿ｏｕｔ、Ｖｍｉｘ＿ｉｎ）示す図（電圧−時間）である。図７では０ｄＢｍ信号が入力され、バイアス電圧源Ｖｄｃ１により直流電圧Ｖｄｃ分プラス側にＶｉｎ＿ｓｉｇがある。Ｖｉｎ＿ｓｉｇが初段アンプＯＰ１（インダクタ負荷型）で増幅されＶｌｎａ＿ｏｕｔの電圧振幅が最大で電源電圧の２倍に達して出力される。そして、Ｖｌａｎ＿ｏｕｔはコンデンサＣ１により直流分がカットされＶｍｉｘ＿ｉｎになり、トランジスタＴｒ１のゲートにＶｍｉｘ＿ｉｎが入力される。つまり、図６に示す回路構成ではトランジスタＴｒ１に規格以上の電圧が入力され破壊されることが分かる。 FIG. 7 is a diagram (voltage-time) showing (Vin_sig, Vlna_out, Vmix_in) waveforms at respective points indicated by arrows in the receiving circuit of FIG. In FIG. 7, a 0 dBm signal is input, and Vin_sig is present on the plus side by the DC voltage Vdc by the bias voltage source Vdc1. Vin_sig is amplified by the first-stage amplifier OP1 (inductor load type), and the voltage amplitude of Vlna_out reaches twice the power supply voltage at the maximum and is output. Then, the direct current component of Vlan_out is cut by the capacitor C1 to become Vmix_in, and Vmix_in is input to the gate of the transistor Tr1. That is, it can be seen that in the circuit configuration shown in FIG. 6, a voltage exceeding the standard is input to the transistor Tr1 and is destroyed.
そこで、図８に示すようにダイオードＤ１とＤ２を抵抗Ｒ１と並列に、ダイオードＤ１とダイオードＤ２の接続が逆向きになるように接続する。このダイオードＤ１、Ｄ２は、閾値Ｖｔの信号クリッピングダイオードであり、初段アンプＯＰ１で増幅されるＶｌｎａ＿ｏｕｔを閾値Ｖｔでクリッピングする。 Therefore, as shown in FIG. 8, the diodes D1 and D2 are connected in parallel with the resistor R1 so that the connections of the diode D1 and the diode D2 are reversed. The diodes D1 and D2 are signal clipping diodes with a threshold value Vt, and clip Vlna_out amplified by the first-stage amplifier OP1 with the threshold value Vt.
図９は、図８の受信回路に示した矢印の各ポイントの波形（Ｖｉｎ＿ｓｉｇ、Ｖｌｎａ＿ｏｕｔ、Ｖｍｉｘ＿ｉｎ）を示す図（電圧−時間）である。図８では０ｄＢｍの信号が入力され、バイアス電圧源Ｖｄｃ１により直流電圧Ｖｄｃ分プラス側にＶｉｎ＿ｓｉｇがある。Ｖｉｎ＿ｓｉｇは初段アンプＯＰ１で増幅され、Ｖｌｎａ＿ｏｕｔの電圧振幅がダイオードＤ１、Ｄ２により２Ｖｔ幅でクリップされる。このＶｌａｎ＿ｏｕｔはコンデンサＣ１により直流分がカットされＶｍｉｘ＿ｉｎになり、トランジスタＴｒ１のゲートに
Ｖｍｉｘ＿ｉｎが入力される。つまり、トランジスタＴｒ１にかかる電圧はＶｄｃ±Ｖｔの範囲となるが、それでもゲート酸化膜耐圧を超えている場合があり、トランジスタＴｒ１に規格以上の電圧が入力され破壊または劣化することが分かる。
FIG. 9 is a diagram (voltage-time) illustrating waveforms (Vin_sig, Vlna_out, Vmix_in) at respective points indicated by arrows in the receiving circuit of FIG. In FIG. 8, a signal of 0 dBm is input, and Vin_sig is on the plus side by the DC voltage Vdc by the bias voltage source Vdc1. Vin_sig is amplified by the first-stage amplifier OP1, and the voltage amplitude of Vlna_out is clipped with a width of 2 Vt by the diodes D1 and D2. The direct current component of Vlan_out is cut by the capacitor C1 to become Vmix_in, and Vmix_in is input to the gate of the transistor Tr1. That is, although the voltage applied to the transistor Tr1 is in the range of Vdc ± Vt, it may still exceed the gate oxide film breakdown voltage, and it can be seen that a voltage higher than the standard is input to the transistor Tr1 and is destroyed or deteriorated.
また、特許文献１〜４などが提案されている。
特許文献１では、演算増幅器を用いた電圧増幅回路の出力短絡回復時に大きなスパイク電圧を発生させない電圧増幅回路が提案されている。
Patent documents 1 to 4 have been proposed.
Patent Document 1 proposes a voltage amplification circuit that does not generate a large spike voltage when the output short circuit of the voltage amplification circuit using an operational amplifier is recovered.
特許文献２では、印加された高周波電力の増大に伴いインピーダンスが低下する回路として、ダイオードの逆並列接続によるダイオード対(ＡＰＤＰ)を半導体装置の入力部とＧＮＤ間に接続する提案がされている。 In Patent Document 2, as a circuit whose impedance decreases with an increase in applied high frequency power, a diode pair (APDP) based on antiparallel connection of diodes is proposed to be connected between an input portion of a semiconductor device and GND.
特許文献３では、伝送信号が直流分の変動を伴わない時は，クランプＰダイオ−ドに並列に抵抗を接続することにより、クランプ回路を排除し、受信ダイナミツクレンジを広くする提案がされている。 In Patent Document 3, when the transmission signal is not accompanied by a change in DC component, a resistor is connected in parallel to the clamp P diode to eliminate the clamp circuit and widen the reception dynamic range. Yes.
特許文献４では、信号入力端子に接続するダイオ−ドと同特性の第２のダイオ−ドを、前記のダイオ−ドと過電圧吸収回路の間に直列に挿入し、この第２のダイオ−ドの両端の電圧を過電圧吸収回路の基準電圧から減算することにより、ダイオ−ド特性に起因する誤差を補償する提案がされている。
トランジスタに高電圧の入力信号が入力されてもゲート酸化膜の破壊および劣化を防止することを目的とする。 An object is to prevent the gate oxide film from being destroyed and deteriorated even when a high voltage input signal is inputted to the transistor.
第１の態様では、トランジスタのゲートにゲート酸化膜の耐圧範囲を超える入力信号が入力される受信回路であって、前記入力信号を反転して反転信号を出力する反転回路と、前記トランジスタのゲートと前記反転回路の出力との間に設けられ、前記入力信号と前記反転信号の電圧差が前記ゲート酸化膜の耐圧範囲内に収まるように制御する保護回路と、を備える受信回路を用いる。 In the first aspect, a receiving circuit in which an input signal exceeding the breakdown voltage range of the gate oxide film is input to the gate of the transistor, the inverting circuit for inverting the input signal and outputting the inverted signal, and the gate of the transistor And a protection circuit that is provided between the output signal of the inverter circuit and controls the voltage difference between the input signal and the inverted signal to be within the breakdown voltage range of the gate oxide film.
第２の態様では、トランジスタのゲートにゲート酸化膜の耐圧範囲を超える入力信号が入力されるシングル差動変換回路は、前記入力信号を反転して反転信号を出力する反転回路と、前記トランジスタのゲートと前記反転回路の出力との間に設けられ、前記入力信号と前記反転信号の電圧差が前記ゲート酸化膜の耐圧範囲内に収まるように制御する保護回路と、前記保護回路の両端にそれぞれ前記トランジスタと同等のトランジスタを配置し、前記保護回路の両端それぞれにゲートを接続したシングル差動変換回路を用いる。 In a second aspect, a single differential conversion circuit in which an input signal exceeding the breakdown voltage range of a gate oxide film is input to a gate of a transistor, an inverting circuit that inverts the input signal and outputs an inverted signal, A protection circuit that is provided between a gate and an output of the inverting circuit and controls the voltage difference between the input signal and the inverting signal to be within a breakdown voltage range of the gate oxide film; A single differential conversion circuit in which a transistor equivalent to the transistor is arranged and a gate is connected to each of both ends of the protection circuit is used.
トランジスタに高電圧の入力信号が入力されてもゲート酸化膜の破壊および劣化を防止することができる。 Even when a high voltage input signal is input to the transistor, the gate oxide film can be prevented from being broken and deteriorated.
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
図１は、無線装置などの受信部に使用されるＣＭＯＳ（Metal-Oxide-Semiconductor）受信回路の一部を示す図である。図１に示す回路はトランジスタのゲート酸化膜の破壊または劣化を防止するための保護回路が示されている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Example 1
FIG. 1 is a diagram illustrating a part of a CMOS (Metal-Oxide-Semiconductor) receiving circuit used in a receiving unit such as a wireless device. The circuit shown in FIG. 1 shows a protection circuit for preventing destruction or deterioration of a gate oxide film of a transistor.
図１の受信回路は、初段アンプＯＰ１、コンデンサＣ１、コンデンサＣ２、インバータＩＮＶ１（反転回路）、コンデンサＣ３、ダイオードＤ１、ダイオードＤ２、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、トランジスタＴｒ１、バイアス電圧源Ｖｄｃ１などから構成される。 1 includes a first-stage amplifier OP1, a capacitor C1, a capacitor C2, an inverter INV1 (inverting circuit), a capacitor C3, a diode D1, a diode D2, a resistor R1, a resistor R2, a resistor R3, a transistor Tr1, a bias voltage source Vdc1, and the like. Consists of
初段アンプＯＰ１の入力端子は例えば、アンテナ（不図示）などから入力された信号を入力する回路に接続されている。初段アンプＯＰ１の出力はコンデンサＣ１、Ｃ２に接続されている。ここで、コンデンサＣ１とコンデンサＣ２は別々に設けているが、コンデンサＣ１だけを用いコンデンサＣ１の出力信号をインバータＩＮＶ１に入力してもよい。 The input terminal of the first stage amplifier OP1 is connected to, for example, a circuit for inputting a signal input from an antenna (not shown). The output of the first stage amplifier OP1 is connected to capacitors C1 and C2. Here, although the capacitor C1 and the capacitor C2 are provided separately, the output signal of the capacitor C1 may be input to the inverter INV1 using only the capacitor C1.
保護回路は、トランジスタＴｒ１のゲートと反転回路であるインバータＩＮＶ１の出力との間に設けられ、入力信号と反転信号の電圧差がゲート酸化膜の耐圧範囲内に収まるように制御する。そして、保護回路は、２つのダイオードから構成され、ダイオードは逆向きに並列に接続し、ダイオードの両端にバイアス電圧源から給電抵抗を介して直流電圧を供給し、ダイオードの両端の直流電圧を同じにする。 The protection circuit is provided between the gate of the transistor Tr1 and the output of the inverter INV1, which is an inversion circuit, and controls the voltage difference between the input signal and the inversion signal to be within the breakdown voltage range of the gate oxide film. The protection circuit is composed of two diodes. The diodes are connected in parallel in opposite directions, and a DC voltage is supplied to both ends of the diode from a bias voltage source via a feeding resistor, so that the DC voltages at both ends of the diode are the same. To.
実施例１では、コンデンサＣ１の出力には、ダイオードＤ１のカソードと、ダイオードＤ２のアノードと、抵抗Ｒ１の一方と、トランジスタＴｒ１のゲートが接続されている。コンデンサＣ３には、ダイオードＤ１のアノードと、ダイオードＤ２のカソードと、抵抗Ｒ３の一方とが接続されている。 In the first embodiment, the output of the capacitor C1 is connected to the cathode of the diode D1, the anode of the diode D2, one of the resistors R1, and the gate of the transistor Tr1. The capacitor C3 is connected to the anode of the diode D1, the cathode of the diode D2, and one of the resistors R3.
コンデンサＣ２とコンデンサＣ３の間にはインバータＩＮＶ１が接続されている。
バイアス電圧源Ｖｄｃ１のプラス側には、抵抗Ｒ１と抵抗Ｒ２の他端が接続されている。バイアス電圧源Ｖｄｃ１のマイナス側はＧＮＤ（グランド）に接続されている。抵抗Ｒ２の一端はＶｄｄ（電源電圧）に接続され、他端はトランジスタＴｒ１のソースに接続されている。トランジスタＴｒ１のドレインはＧＮＤ（グランド）に接続されている。
An inverter INV1 is connected between the capacitor C2 and the capacitor C3.
The other ends of the resistor R1 and the resistor R2 are connected to the plus side of the bias voltage source Vdc1. The negative side of the bias voltage source Vdc1 is connected to GND (ground). One end of the resistor R2 is connected to Vdd (power supply voltage), and the other end is connected to the source of the transistor Tr1. The drain of the transistor Tr1 is connected to GND (ground).
初段アンプＯＰ１は、例えばＲＦ（Radio Frequency）部に設けられたローノイズアンプなどの増幅器であり、高負荷利得モードで動作している。受信した信号（Ｖｉｎ＿ｓｉｇ）を増幅する。 The first-stage amplifier OP1 is an amplifier such as a low noise amplifier provided in an RF (Radio Frequency) section, for example, and operates in a high load gain mode. The received signal (Vin_sig) is amplified.
コンデンサＣ１、コンデンサＣ２は、初段アンプＯＰ１の出力信号（Ｖｌｎａ＿ｏｕｔ）の直流成分を除去するコンデンサである。
インバータＩＮＶ１は、入力端子から入力された信号を反転して出力する。例えば、ＣＭＯＳインバータ回路である。
Capacitor C1 and capacitor C2 are capacitors that remove the DC component of the output signal (Vlna_out) of first-stage amplifier OP1.
The inverter INV1 inverts and outputs the signal input from the input terminal. For example, a CMOS inverter circuit.
コンデンサＣ３は、インバータＩＮＶ１の出力の直流成分を除去するコンデンサである。
ダイオードＤ１、ダイオードＤ２は、コンデンサＣ１とコンデンサＣ３の出力信号を、各ダイオードの有する閾値でクリップする。
The capacitor C3 is a capacitor that removes the DC component of the output of the inverter INV1.
The diode D1 and the diode D2 clip the output signals of the capacitors C1 and C3 with the threshold values of the respective diodes.
トランジスタＴｒ１は、例えば、初段アンプＯＰ１の次段に接続されるミキサ回路の入力回路の一部を構成するＮＭＯＳトランジスタである。
バイアス電圧源Ｖｄｃ１は、直流電源であり抵抗Ｒ１、Ｒ３（給電抵抗）を介してダイオードＤ１、ダイオードＤ２の両端に直流電圧を供給する。また、ダイオードＤ１、Ｄ２
の両端にバイアス電圧源から給電抵抗Ｒ１、Ｒ３を介して直流電圧を供給し、ダイオードの両端の直流電圧を同じにする。
The transistor Tr1 is, for example, an NMOS transistor that constitutes a part of the input circuit of the mixer circuit connected to the next stage of the first stage amplifier OP1.
The bias voltage source Vdc1 is a DC power supply, and supplies a DC voltage to both ends of the diodes D1 and D2 via resistors R1 and R3 (feeding resistors). Diodes D1 and D2
A DC voltage is supplied to both ends of the diode via the feed resistors R1 and R3 from the bias voltage source, so that the DC voltages at both ends of the diode are the same.
図２は、図１の受信回路に示した矢印の各ポイントの波形（Ｖｉｎ＿ｓｉｇ、Ｖｌｎａ＿ｏｕｔ、Ｖｍｉｘ＿ｉｎ）を示す図（電圧−時間）である。図１のＶｉｎ＿ｓｉｇは、Ｖｉｎ端子に入力された０ｄＢｍの信号がバイアス電圧源Ｖｄｃ１から供給抵抗Ｒ１を介して供給される直流電圧Ｖｄｃ分プラス側に上昇した波形である。次に、Ｖｉｎ＿ｓｉｇは初段アンプＯＰ１で増幅されＶｌｎａ＿ｏｕｔが出力される。ダイオードＤ１、Ｄ２の一方の端子に信号電圧、他方の端子に反転信号が加わるため、ダイオードＤ１、Ｄ２の閾値（一般的なダイオードでは約０．７Ｖ〜１．０Ｖ）が半分になる。次に、このＶｌａｎ＿ｏｕｔはコンデンサＣ１により直流分がカットされＶｍｉｘ＿ｉｎになり、トランジスタＴｒ１のゲートにＶｍｉｘ＿ｉｎが入力される。 FIG. 2 is a diagram (voltage-time) illustrating waveforms (Vin_sig, Vlna_out, Vmix_in) at respective points indicated by arrows in the receiving circuit of FIG. Vin_sig in FIG. 1 is a waveform in which the 0 dBm signal input to the Vin terminal is increased to the plus side by the DC voltage Vdc supplied from the bias voltage source Vdc1 via the supply resistor R1. Next, Vin_sig is amplified by the first-stage amplifier OP1 and Vlna_out is output. Since a signal voltage is applied to one terminal of the diodes D1 and D2 and an inverted signal is applied to the other terminal, the threshold values of the diodes D1 and D2 (about 0.7 V to 1.0 V for a general diode) are halved. Next, the direct current component of this Vlan_out is cut by the capacitor C1 to become Vmix_in, and Vmix_in is input to the gate of the transistor Tr1.
つまり、トランジスタＴｒ１にかかる電圧はＶｄｃ±Ｖｔ／２となり、振幅が０．８Ｖ程度の電圧がかかるだけになりトランジスタＴｒ１が破壊されたり特性劣化したりすることを防止できる。 That is, the voltage applied to the transistor Tr1 is Vdc ± Vt / 2, and only a voltage having an amplitude of about 0.8 V is applied, so that the transistor Tr1 can be prevented from being destroyed or deteriorated in characteristics.
（実施例２）
図２は、無線装置などの受信部に使用されるＣＭＯＳ（Metal-Oxide-Semiconductor）受信回路の一部を示す図である。図２に示す回路は図１に示すインバータＩＮＶ１を奇数個のインバータにより構成した場合のトランジスタのゲート酸化膜の破壊または劣化を防止するための保護回路を示す図である。
(Example 2)
FIG. 2 is a diagram illustrating a part of a CMOS (Metal-Oxide-Semiconductor) receiving circuit used in a receiving unit such as a wireless device. The circuit shown in FIG. 2 is a diagram showing a protection circuit for preventing the breakdown or deterioration of the gate oxide film of the transistor when the inverter INV1 shown in FIG. 1 is composed of an odd number of inverters.
図２の受信回路は、初段アンプＯＰ１、コンデンサＣ１、コンデンサＣ２、インバータＩＮＶ２、インバータＩＮＶ３、インバータＩＮＶ４、コンデンサＣ３、ダイオードＤ１、ダイオードＤ２、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、トランジスタＴｒ１、バイアス電圧源Ｖｄｃ１などから構成される。 2 includes a first-stage amplifier OP1, a capacitor C1, a capacitor C2, an inverter INV2, an inverter INV3, an inverter INV4, a capacitor C3, a diode D1, a diode D2, a resistor R1, a resistor R2, a resistor R3, a transistor Tr1, and a bias voltage source. It consists of Vdc1 and the like.
図３の構成は、図１に示したインバータＩＮＶ１の代わりにインバータＩＮＶ２、インバータＩＮＶ３、インバータＩＮＶ４に置き換えたものである。
インバータＩＮＶ２の入力はコンデンサＣ２に接続され、インバータＩＮＶ２の出力はインバータＩＮＶ３の入力に接続され、インバータＩＮＶ３の出力はインバータＩＮＶ４の入力に接続され、インバータＩＮＶ４の出力はコンデンサＣ３に接続される。
The configuration of FIG. 3 is obtained by replacing the inverter INV1 shown in FIG. 1 with an inverter INV2, an inverter INV3, and an inverter INV4.
The input of the inverter INV2 is connected to the capacitor C2, the output of the inverter INV2 is connected to the input of the inverter INV3, the output of the inverter INV3 is connected to the input of the inverter INV4, and the output of the inverter INV4 is connected to the capacitor C3.
このように奇数個のインバータを直列に接続することにより反転信号が実施例１と同様に生成することができる。
また、初段アンプＯＰ１の負荷容量を小さくするためにインバータを複数段にする。そして、初段のインバータＩＮＶ２から順にインバータのサイズを大きくしていく。つまり、インバータサイズをインバータＩＮＶ２＜インバータＩＮＶ３＜インバータＩＮＶ４になるように構成する。ここで、インバータのサイズとはインバータを構成するトランジスタのスケールサイズのことである。
なお、インバータＩＮＶ２、３、４は１．２Ｖ用インバータを使用することが望ましい。
Thus, by connecting an odd number of inverters in series, an inverted signal can be generated as in the first embodiment.
Further, in order to reduce the load capacity of the first stage amplifier OP1, a plurality of inverters are provided. Then, the size of the inverter is sequentially increased from the first-stage inverter INV2. That is, the inverter size is configured such that inverter INV2 <inverter INV3 <inverter INV4. Here, the size of the inverter is the scale size of the transistors constituting the inverter.
The inverters INV2, 3, and 4 are preferably 1.2V inverters.
（実施例３）
図４は、無線装置などの受信部に使用されるＣＭＯＳ（Metal-Oxide-Semiconductor）受信回路の一部を示す図である。図４に示す回路はトランジスタのゲート酸化膜の破壊または劣化を防止するための保護回路を用いたシングル差動変換回路を示す。
(Example 3)
FIG. 4 is a diagram illustrating a part of a CMOS (Metal-Oxide-Semiconductor) receiving circuit used in a receiving unit such as a wireless device. The circuit shown in FIG. 4 shows a single differential conversion circuit using a protection circuit for preventing destruction or deterioration of a gate oxide film of a transistor.
図４の回路は、初段アンプＯＰ１、コンデンサＣ１、コンデンサＣ２、反転回路ＯＰ２（例えば、高耐圧の０ｄＢ反転アンプ）、コンデンサＣ３、ダイオードＤ１、ダイオード
Ｄ２、抵抗Ｒ４、抵抗Ｒ５、抵抗Ｒ６、抵抗Ｒ７、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４、バイアス電圧源Ｖｄｃ３、バイアス電圧源Ｖｄｃ４などから構成される。
4 includes a first-stage amplifier OP1, a capacitor C1, a capacitor C2, an inverting circuit OP2 (for example, a high-voltage 0 dB inverting amplifier), a capacitor C3, a diode D1, a diode D2, a resistor R4, a resistor R5, a resistor R6, and a resistor R7. , Transistor Tr1, transistor Tr2, transistor Tr3, transistor Tr4, bias voltage source Vdc3, bias voltage source Vdc4, and the like.
初段アンプＯＰ１の入力端子はアンテナ（不図示）などから入力された信号を入力する回路に接続されている。初段アンプＯＰ１の出力はコンデンサＣ１、Ｃ２に接続されている。ここで、コンデンサＣ１とコンデンサＣ２は別々に設けているが、コンデンサＣ１だけを用いコンデンサＣ１の出力信号を反転回路ＯＰ１に入力してもよい。 The input terminal of the first stage amplifier OP1 is connected to a circuit for inputting a signal input from an antenna (not shown). The output of the first stage amplifier OP1 is connected to capacitors C1 and C2. Here, although the capacitor C1 and the capacitor C2 are provided separately, the output signal of the capacitor C1 may be input to the inverting circuit OP1 using only the capacitor C1.
保護回路は、トランジスタＴｒ１のゲートと反転回路であるインバータＩＮＶ１の出力との間に設けられ、入力信号と反転信号の電圧差がゲート酸化膜の耐圧範囲内に収まるように制御する。そして、保護回路は、２つのダイオードから構成され、ダイオードは逆向きに並列に接続し、ダイオードの両端にバイアス電圧源から給電抵抗を介して直流電圧を供給し、ダイオードの両端の直流電圧を同じにする。 The protection circuit is provided between the gate of the transistor Tr1 and the output of the inverter INV1, which is an inversion circuit, and controls the voltage difference between the input signal and the inversion signal to be within the breakdown voltage range of the gate oxide film. The protection circuit is composed of two diodes. The diodes are connected in parallel in opposite directions, and a DC voltage is supplied to both ends of the diode from a bias voltage source via a feeding resistor, so that the DC voltages at both ends of the diode are the same. To.
実施例３では、コンデンサＣ１の出力には、ダイオードＤ１のカソードと、ダイオードＤ２のアノードと、抵抗Ｒ４の一方と、トランジスタＴｒ１のゲートが接続されている。コンデンサＣ３の出力には、ダイオードＤ１のアノードと、ダイオードＤ２のカソードと、抵抗Ｒ５の一方と、トランジスタＴｒ３のゲートが接続されている。 In the third embodiment, the output of the capacitor C1 is connected to the cathode of the diode D1, the anode of the diode D2, one of the resistors R4, and the gate of the transistor Tr1. The output of the capacitor C3 is connected to the anode of the diode D1, the cathode of the diode D2, one of the resistors R5, and the gate of the transistor Tr3.
バイアス電圧源Ｖｄｃ３のプラス側には、抵抗Ｒ４の他端が接続されている。バイアス電圧源Ｖｄｃ３のマイナス側はＧＮＤ（グランド）に接続されている。
コンデンサＣ２とコンデンサＣ３の間には反転回路ＯＰ２が接続されている。
The other end of the resistor R4 is connected to the positive side of the bias voltage source Vdc3. The negative side of the bias voltage source Vdc3 is connected to GND (ground).
An inverting circuit OP2 is connected between the capacitors C2 and C3.
バイアス電圧源Ｖｄｃ４のプラス側には、抵抗Ｒ５の他端が接続されている。バイアス電圧源Ｖｄｃ４のマイナス側はＧＮＤ（グランド）に接続されている。
抵抗Ｒ６の一端はＶｄｄ（電源電圧）に接続され、他端はトランジスタＴｒ２のソースに接続されている。また、トランジスタＴｒ２のドレインはトランジスタＴｒ１のソースに接続されている。トランジスタＴｒ１のドレインはＧＮＤ（グランド）に接続されている。
The other end of the resistor R5 is connected to the positive side of the bias voltage source Vdc4. The negative side of the bias voltage source Vdc4 is connected to GND (ground).
One end of the resistor R6 is connected to Vdd (power supply voltage), and the other end is connected to the source of the transistor Tr2. The drain of the transistor Tr2 is connected to the source of the transistor Tr1. The drain of the transistor Tr1 is connected to GND (ground).
抵抗Ｒ７の一端はＶｄｄ（電源電圧）に接続され、他端はトランジスタＴｒ４のソースに接続されている。また、トランジスタＴｒ４のドレインはトランジスタＴｒ３のソースに接続されている。トランジスタＴｒ３のドレインはＧＮＤ（グランド）に接続されている。 One end of the resistor R7 is connected to Vdd (power supply voltage), and the other end is connected to the source of the transistor Tr4. The drain of the transistor Tr4 is connected to the source of the transistor Tr3. The drain of the transistor Tr3 is connected to GND (ground).
トランジスタＴｒ２、Ｔｒ４のゲートは直流電圧源に接続されている。例えば、Ｖｄｄと接続してもよいし、Ｖｄｄ×３／２程度の電圧でもよい。なお、トランジスタＴｒ２、Ｔｒ４を用いず直接抵抗Ｒ６、Ｒ７と接続してもよい。 The gates of the transistors Tr2 and Tr4 are connected to a DC voltage source. For example, it may be connected to Vdd or a voltage of about Vdd × 3/2. Note that the transistors Tr2 and Tr4 may be directly connected to the resistors R6 and R7 without using them.
初段アンプＯＰ１は、例えばＲＦ（Radio Frequency）部に設けられたローノイズアンプなどの増幅器であり、高負荷利得モードで動作している。受信した信号（Ｖｉｎ＿ｓｉｇ）を増幅する。 The first-stage amplifier OP1 is an amplifier such as a low noise amplifier provided in an RF (Radio Frequency) section, for example, and operates in a high load gain mode. The received signal (Vin_sig) is amplified.
コンデンサＣ１、コンデンサＣ２は、初段アンプＯＰ１の出力信号（Ｖｌｎａ＿ｏｕｔ）の直流成分を除去するコンデンサである。
コンデンサＣ３は、インバータＩＮＶ１の出力の直流成分を除去するコンデンサである。
Capacitor C1 and capacitor C2 are capacitors that remove the DC component of the output signal (Vlna_out) of first-stage amplifier OP1.
The capacitor C3 is a capacitor that removes the DC component of the output of the inverter INV1.
ダイオードＤ１、ダイオードＤ２は、コンデンサＣ１とコンデンサＣ３の出力信号を、
各ダイオードの有する閾値でクリップする。
トランジスタＴｒ１は、例えば、初段アンプＯＰ１の次段に接続される回路の入力回路の一部を構成するＮＭＯＳトランジスタである。トランジスタＴｒ２とトランジスタＴｒ１はカスケード接続されたＮＭＯＳトランジスタである。
The diodes D1 and D2 output the output signals from the capacitors C1 and C3,
Clip at the threshold of each diode.
The transistor Tr1 is, for example, an NMOS transistor that constitutes a part of an input circuit of a circuit connected to the next stage of the first stage amplifier OP1. The transistors Tr2 and Tr1 are cascaded NMOS transistors.
同様に、トランジスタＴｒ３は、例えば、次段に接続される回路の入力回路の一部を構成するＮＭＯＳトランジスタである。なお、トランジスタＴｒ４とトランジスタＴｒ３はカスケード接続されたＮＭＯＳトランジスタである。 Similarly, the transistor Tr3 is an NMOS transistor that constitutes a part of an input circuit of a circuit connected to the next stage, for example. Note that the transistor Tr4 and the transistor Tr3 are cascaded NMOS transistors.
バイアス電圧源Ｖｄｃ３、Ｖｄｃ４は、直流電源であり抵抗Ｒ４、Ｒ５（給電抵抗）を介してダイオードＤ１、ダイオードＤ２に直流電圧を供給し、ダイオードの両端の直流電圧を同じにする。 The bias voltage sources Vdc3 and Vdc4 are direct current power supplies and supply direct current voltages to the diodes D1 and D2 via the resistors R4 and R5 (feeding resistors), so that the direct current voltages at both ends of the diodes are the same.
反転回路ＯＰ２は、線形性が高く高耐圧な反転アンプであることが望ましい。
上記のように保護回路を用いたシングル差動変換回路を構成することにより、トランジスタＴｒ１、Ｔｒ３にかかる電圧はＶｄｃ±Ｖｔ／２を越えることがなくなる。本例では振幅が０．８Ｖ程度の電圧がかかるだけになりトランジスタＴｒ１、Ｔｒ３が破壊されたり特性劣化したりすることを防止することもできる。
The inverting circuit OP2 is desirably an inverting amplifier with high linearity and high withstand voltage.
By configuring the single differential conversion circuit using the protection circuit as described above, the voltage applied to the transistors Tr1 and Tr3 does not exceed Vdc ± Vt / 2. In this example, only a voltage with an amplitude of about 0.8 V is applied, and it is possible to prevent the transistors Tr1 and Tr3 from being destroyed or deteriorating in characteristics.
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。 The present invention is not limited to the above-described embodiment, and various improvements and modifications can be made without departing from the gist of the present invention.
ＯＰ１ 初段アンプ
ＯＰ２ 反転回路
Ｃ１、Ｃ２、Ｃ３ コンデンサ
Ｄ１、Ｄ２ ダイオード
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７ 抵抗
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４ トランジスタ
Ｖｄｃ１、Ｖｄｃ３、Ｖｄｃ４ バイアス電圧源
OP1 First stage amplifier OP2 Inversion circuit C1, C2, C3 Capacitor D1, D2 Diode R1, R2, R3, R4, R5, R6, R7 Resistor Tr1, Tr2, Tr3, Tr4 Transistors Vdc1, Vdc3, Vdc4 Bias voltage source
Claims (6)
前記入力信号を反転して反転信号を出力する反転回路と、
前記トランジスタのゲートと前記反転回路の出力との間に設けられ、前記入力信号と前記反転信号の電圧差が前記ゲート酸化膜の耐圧範囲内に収まるように制御する保護回路と、
を備えることを特徴とする受信回路。 A receiving circuit in which an input signal exceeding the breakdown voltage range of the gate oxide film is input to the gate of the transistor,
An inverting circuit for inverting the input signal and outputting an inverted signal;
A protection circuit that is provided between the gate of the transistor and the output of the inversion circuit, and controls the voltage difference between the input signal and the inversion signal to be within the breakdown voltage range of the gate oxide film;
A receiving circuit comprising:
２つのダイオードから構成され、前記ダイオードは逆向きに並列に接続し、前記ダイオードの両端にバイアス電圧源から給電抵抗を介して直流電圧を供給し、前記ダイオードの両端の直流電圧を同じにすることを特徴とする請求項１に記載の受信回路。 The protection circuit is
It is composed of two diodes, the diodes are connected in parallel in opposite directions, and a DC voltage is supplied to both ends of the diode from a bias voltage source via a feeding resistor so that the DC voltages at both ends of the diode are the same. The receiving circuit according to claim 1.
トランジスタで構成されるインバータを奇数段直列接続し、入力側からスケールの小さい前記インバータを配置することを特徴とする請求項１または２に記載の受信回路。 The inverting circuit is
3. The receiving circuit according to claim 1, wherein an inverter composed of transistors is connected in an odd number of stages in series, and the inverter having a small scale is arranged from the input side.
前記入力信号を反転して反転信号を出力する反転回路と、
前記トランジスタのゲートと前記反転回路の出力との間に設けられ、前記入力信号と前記反転信号の電圧差が前記ゲート酸化膜の耐圧範囲内に収まるように制御する保護回路と、
前記保護回路の両端にそれぞれ前記トランジスタと同等のトランジスタを配置し、前記保護回路の両端それぞれにゲートを接続することを特徴とするシングル差動変換回路。 A single differential conversion circuit in which an input signal exceeding the breakdown voltage range of the gate oxide film is input to the gate of the transistor,
An inverting circuit for inverting the input signal and outputting an inverted signal;
A protection circuit that is provided between the gate of the transistor and the output of the inversion circuit, and controls the voltage difference between the input signal and the inversion signal to be within the breakdown voltage range of the gate oxide film;
A single differential conversion circuit, wherein a transistor equivalent to the transistor is disposed at both ends of the protection circuit, and a gate is connected to each of both ends of the protection circuit.
２つのダイオードから構成され、前記ダイオードは逆向きに並列に接続し、前記ダイオードの両端にバイアス電圧源から給電抵抗を介して直流電圧を供給し、前記ダイオードの両端の直流電圧を同じにすることを特徴とする請求項４または５に記載のシングル差動変換回路。 The protection circuit is
It is composed of two diodes, the diodes are connected in parallel in opposite directions, and a DC voltage is supplied to both ends of the diode from a bias voltage source via a feeding resistor so that the DC voltages at both ends of the diode are the same. 6. The single differential conversion circuit according to claim 4 or 5, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008068159A JP4983665B2 (en) | 2008-03-17 | 2008-03-17 | Receiving circuit high withstand voltage method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008068159A JP4983665B2 (en) | 2008-03-17 | 2008-03-17 | Receiving circuit high withstand voltage method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009225167A true JP2009225167A (en) | 2009-10-01 |
| JP4983665B2 JP4983665B2 (en) | 2012-07-25 |
Family
ID=41241482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008068159A Expired - Fee Related JP4983665B2 (en) | 2008-03-17 | 2008-03-17 | Receiving circuit high withstand voltage method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4983665B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8581666B2 (en) | 2011-10-28 | 2013-11-12 | Kabushiki Kaisha Toshiba | Integrated circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519556A (en) * | 1974-07-12 | 1976-01-26 | Mitsubishi Electric Corp | |
| JPH05300042A (en) * | 1991-03-11 | 1993-11-12 | Mitsubishi Electric Corp | Photoelectric conversion circuit |
| JPH09130163A (en) * | 1995-10-30 | 1997-05-16 | Toshiba Corp | Offset elimination circuit |
| JP2007184759A (en) * | 2006-01-06 | 2007-07-19 | New Japan Radio Co Ltd | Operational amplifier |
-
2008
- 2008-03-17 JP JP2008068159A patent/JP4983665B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519556A (en) * | 1974-07-12 | 1976-01-26 | Mitsubishi Electric Corp | |
| JPH05300042A (en) * | 1991-03-11 | 1993-11-12 | Mitsubishi Electric Corp | Photoelectric conversion circuit |
| JPH09130163A (en) * | 1995-10-30 | 1997-05-16 | Toshiba Corp | Offset elimination circuit |
| JP2007184759A (en) * | 2006-01-06 | 2007-07-19 | New Japan Radio Co Ltd | Operational amplifier |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8581666B2 (en) | 2011-10-28 | 2013-11-12 | Kabushiki Kaisha Toshiba | Integrated circuit |
| US9214910B2 (en) | 2011-10-28 | 2015-12-15 | Kabushiki Kaisha Toshiba | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4983665B2 (en) | 2012-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101606400B1 (en) | High Speed Differential Level Shifter and the Boot Strap Driver including the same | |
| US6028485A (en) | Power amplification apparatus and method therefor | |
| US8648656B2 (en) | Low-noise amplifier with through-mode | |
| EP2750287B1 (en) | Cascode bias of power MOS transistors | |
| US7768328B2 (en) | Semiconductor circuit | |
| US20190319596A1 (en) | Low voltage inverter-based amplifier | |
| WO2020006990A1 (en) | Stacked power amplifiers using core devices | |
| US7259626B2 (en) | Apparatus and method for biasing cascode devices in a differential pair using the input, output, or other nodes in the circuit | |
| EP3826176B1 (en) | High-linearity input buffer | |
| US20030112064A1 (en) | Power amplifier | |
| CN111819789A (en) | Dual bootstrap circuit of open loop pulse width modulation driver | |
| JP4983665B2 (en) | Receiving circuit high withstand voltage method | |
| KR102304514B1 (en) | Amplifier circuit | |
| US9520838B2 (en) | Inverter type power amplifier | |
| JP2008103889A (en) | Low-noise amplifier | |
| CN112042115A (en) | Amplifying circuit | |
| US20130002355A1 (en) | Differential amplifier and comparator | |
| US10931244B2 (en) | Common gate amplifier with high isolation from output to input | |
| US10367458B2 (en) | Signal amplifier | |
| CN113258908A (en) | Dual bootstrapping for open loop pulse width modulation drivers | |
| JP4244890B2 (en) | Piezoelectric oscillation circuit | |
| US11736073B2 (en) | Amplifier circuit and circuit system using the same | |
| US20240128933A1 (en) | Class-d amplifier circuit | |
| US10574193B2 (en) | Class AB amplifier having cascode stage with filter for improving linearity | |
| US9065398B2 (en) | Amplifying circuit capable of suppressing spikes of an audio signal |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101018 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110822 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110830 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120327 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120409 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |