JP2009217932A - Driving method of non-volatile dynamic random access memory - Google Patents

Driving method of non-volatile dynamic random access memory Download PDF

Info

Publication number
JP2009217932A
JP2009217932A JP2009155007A JP2009155007A JP2009217932A JP 2009217932 A JP2009217932 A JP 2009217932A JP 2009155007 A JP2009155007 A JP 2009155007A JP 2009155007 A JP2009155007 A JP 2009155007A JP 2009217932 A JP2009217932 A JP 2009217932A
Authority
JP
Japan
Prior art keywords
cell
voltage
cells
threshold voltage
driving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009155007A
Other languages
Japanese (ja)
Other versions
JP5102812B2 (en
Inventor
Shinko An
進 弘 安
Sang-Hoon Hong
▲祥▼ 熏 洪
Young-June Park
榮 俊 朴
Sang Don Lee
相 敦 李
Il-Wook Kim
一 旭 金
基 鉉 ▲ベ▼
Gi-Hyun Bae
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2009217932A publication Critical patent/JP2009217932A/en
Application granted granted Critical
Publication of JP5102812B2 publication Critical patent/JP5102812B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a driving method of a non-volatile DRAM which can be driven by a low internal voltage. <P>SOLUTION: This driving method of the non-volatile DRAM includes a recall mode and a plurality of cells, the recall mode includes a first step for charging a cell capacitor 207 of a plurality of cells, a second step for discharging the cell capacitor 207 of which the threshold voltage is lower relatively out of the plurality of cells, and a third step for refreshing the plurality of cells. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、不揮発性ダイナミックランダムアクセスメモリの駆動方法に関する。 The present invention relates to a driving dynamic method for a nonvolatile dynamic random access memory.

現在広く用いられている半導体メモリは、ＤＲＡＭ、ＳＲＡＭなどのＲＡＭと、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのＲＯＭに大別される。ＤＲＡＭとＳＲＡＭには、書き込みと読み出しを高速で行うことができるという長所があるが、メモリに供給される電源が遮断されると、メモリに格納されていた記憶内容が消失してしまうという短所がある。一方、マスクＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭには、メモリに供給される電源が遮断されても、記憶内容が維持されるという長所がある。しかし、いったん記憶させた内容を変更することができないか、又は変更に長時間を要するという短所がある。   Semiconductor memories widely used at present are roughly classified into RAMs such as DRAM and SRAM, and ROMs such as mask ROM, EPROM and EEPROM. DRAM and SRAM have the advantage that writing and reading can be performed at high speed, but if the power supplied to the memory is cut off, the memory content stored in the memory is lost. is there. On the other hand, the mask ROM, EPROM, and EEPROM have an advantage that the stored contents are maintained even when the power supplied to the memory is cut off. However, there is a disadvantage that the contents once stored cannot be changed, or it takes a long time to change.

このため、高速でデータの書き込みや読み出しを行うことが可能で、かつ電源が遮断されても記憶内容を格納された状態で維持することができる不揮発性ＤＲＡＭ(ＮＶＤＲＡＭ: Non-Volatile Dynamic Random Access Memory)が提案されている。   Therefore, non-volatile DRAM (NVDRAM: Non-Volatile Dynamic Random Access Memory) that can write and read data at high speed and can maintain the stored contents even when the power is cut off. ) Has been proposed.

例えば、特許文献１には、フローティングゲートと伝達ゲートとの間に、ＤＥＩＳ(Dual Electron Injector Structure)を採用した不揮発性ＤＲＡＭが開示されている。しかし、特許文献１に開示されているＤＥＩＳスタック構造は、セルのビットライン側に位置するので、全てのセルが並列に並んだフローティングゲートには、ＤＲＡＭからデータを伝送することができない。   For example, Patent Document 1 discloses a nonvolatile DRAM adopting a DEIS (Dual Electron Injector Structure) between a floating gate and a transmission gate. However, since the DEIS stack structure disclosed in Patent Document 1 is located on the bit line side of the cell, data cannot be transmitted from the DRAM to the floating gate in which all the cells are arranged in parallel.

上記の問題点を解決するため、特許文献２には、第１層１８と第２層２０によって形成されたフローティングゲートを使用して、ｐ＋領域に近い第１層１８の薄い絶縁膜に、電界が集中するようにした「NON VOLATILE DRAM CELL」が開示されている。図１は、特許文献２に開示されているＮＶＤＲＡＭの構成を示す断面図である。図１に示されているように、セルキャパシタのプレートライン電圧を接地電圧に固定したまま、ワードライン電圧とビットライン電圧のみで電界を形成させる構成となっている。したがって、フローティングゲートが２つの層で形成されるため、セルの面積が増加するとともに、製造工程が複雑になるという短所がある。また、プレートライン電圧を調整することができる不揮発性ＤＲＡＭに比べて、相対的に高いワードライン電圧とビットライン電圧とが印加されるので、ＮＶＤＲＡＭの消費電力が増加するという問題点がある。 In order to solve the above problem, Patent Document 2 discloses that a thin insulating film of the first layer 18 near the p + region is formed using a floating gate formed by the first layer 18 and the second layer 20. “NON VOLATILE DRAM CELL” in which the electric field is concentrated is disclosed. FIG. 1 is a cross-sectional view showing the configuration of the NVDRAM disclosed in Patent Document 2. As shown in FIG. As shown in FIG. 1, the electric field is formed only by the word line voltage and the bit line voltage while the plate line voltage of the cell capacitor is fixed to the ground voltage. Therefore, since the floating gate is formed of two layers, the area of the cell increases and the manufacturing process becomes complicated. Further, since a relatively high word line voltage and bit line voltage are applied as compared with a nonvolatile DRAM capable of adjusting the plate line voltage, there is a problem in that the power consumption of the NVDRAM increases.

米国特許第４４７１４７１号公報U.S. Pat. No. 4,471,471 米国特許第５３３１１８８号公報US Pat. No. 5,331,188

本発明は、上述した従来の問題点を解決するためになされたものであって、プレートに異なる電圧を印加することによって、低い内部電圧で駆動させることができる不揮発性ＤＲＡＭの駆動方法を提供することを目的としている。 The present invention was made to solve the conventional problems described above, by applying different voltages to the plate, providing a driving dynamic method of the nonvolatile DRAM which can be driven at a low internal voltage The purpose is to do.

本発明に係る第１のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、複数のセルを含む不揮発性ＤＲＡＭの駆動方法であって、前記リコールモードが、前記複数のセルのセルキャパシタを充電する第１ステップと、前記複数のセルのうち、相対的にしきい値電圧が低いセルの前記セルキャパシタを放電させる第２ステップと、前記複数のセルをリフレッシュする第３ステップとを含むことを特徴としている。 Method for driving the nonvolatile DRAM including a first recall mode according to the present invention, there is provided a method for driving the nonvolatile DRAM which includes a plurality of cells, the recall mode, first to charge the cell capacitor of the plurality of cells 1 step, a second step of discharging the cell capacitor of a cell having a relatively low threshold voltage among the plurality of cells, and a third step of refreshing the plurality of cells. .

また、本発明に係る第１のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップが、前記複数のセルのセルキャパシタを充電することを特徴としている。 The driving method of a nonvolatile DRAM including a first recall mode according to the present invention, the first step is, is characterized by charging the cell capacitor of the plurality of cells.

また、本発明に係る第１のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップが、前記複数のセルのワードラインに、「Ｈ」状態のデータの電圧より高い「Ｈ」状態のデータのしきい値電圧を印加し、前記複数のセルに、「Ｈ」状態のデータを書き込むプロセスであることを特徴としている。 The driving method of a nonvolatile DRAM including a first recall mode according to the present invention, the first step is, the word lines of the plurality of cells, higher than the voltage of the data of "H" state "H" state The threshold voltage of the data is applied, and data in the “H” state is written to the plurality of cells.

また、本発明に係る第１のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第２ステップが、前記複数のセルのワードラインに、セルフローティングゲートにプログラムされる「Ｈ」状態のデータのしきい値電圧と、「Ｌ」状態のデータのしきい値電圧との間の電圧を印加し、前記セルのビットラインプリチャージ電圧を０ボルトとして、所定時間待機するプロセスであることを特徴としている。 The driving method of a nonvolatile DRAM including a first recall mode according to the present invention, the second step is, to the word lines of the plurality of cells is programmed into the cell floating gate "H" state of the data A process of applying a voltage between a threshold voltage and a threshold voltage of data in an “L” state, setting the bit line precharge voltage of the cell to 0 volt, and waiting for a predetermined time. Yes.

また、本発明に係る第２のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、複数のセルを含む不揮発性ＤＲＡＭの駆動方法であって、各ロー（Ｒｏｗ）のワードライン電圧Ｖwlが、下記（１）式を満足するように設定する第１ステップと、前記複数のセルに、「Ｈ」状態のデータを書き込む第２ステップと、前記ワードラインに、「Ｈ」状態のデータの電圧より高い電圧Ｖppを印加することにより、前記複数のセルをリフレッシュする第３ステップとを含むことを特徴としている。
Ｖwl＝Ｖbl＋（Ｖth,h＋Ｖth,l）／２ （１）
ここで、
Ｖbl：ＤＲＡＭモード動作時のビットラインプリチャージ電圧
Ｖth,h：プログラムモードにおいて、キャパシタのデータが「Ｌ」状態であるセルの目標プログラムしきい値電圧
Ｖth,l：プログラムモードにおいて、キャパシタのデータが「Ｈ」状態であるセルの目標プログラムしきい値電圧。 The driving method of a nonvolatile DRAM which includes a second recall mode according to the present invention, there is provided a method for driving the nonvolatile DRAM which includes a plurality of cells, the word line voltage Vwl of each row (Row) is the following ( 1) a first step for setting so as to satisfy the expression; a second step for writing data in the “H” state to the plurality of cells; and a voltage higher than the voltage of the data in the “H” state on the word line. And a third step of refreshing the plurality of cells by applying Vpp.
Vwl = Vbl + (Vth, h + Vth, l) / 2 (1)
here,
Vbl: bit line precharge voltage Vth, h during DRAM mode operation: target program threshold voltage Vth, l of the cell in which the capacitor data is in the “L” state in the program mode: the capacitor data is in the program mode The target program threshold voltage of a cell that is in the “H” state.

また、本発明に係る第２のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップが、前記各ローのワードライン電圧とビットラインプリチャージ電圧とが、前記（１）式を満足する間、残りのワードラインに所定のマイナス電圧を印加することを特徴としている。 The driving method of a nonvolatile DRAM which includes a second recall mode according to the present invention, the first step is, the word line voltage and a bit line precharge voltage of each row, satisfying the equation (1) In the meantime, a predetermined negative voltage is applied to the remaining word lines.

また、本発明に係る第２のリコールモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップにおける所定のマイナス電圧が、前記目標プログラムしきい値電圧のうち、前記セルキャパシタとビットラインとの間に漏れが発生しない電圧であることを特徴としている。 The driving method of a nonvolatile DRAM which includes a second recall mode according to the present invention, a predetermined negative voltage at said first step, of the target program threshold voltage of the cell capacitor and the bit line The voltage is such that no leakage occurs between them.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、複数のセルを含む不揮発性ＤＲＡＭの駆動方法であって、前記セルしきい値電圧正常化モードが、前記複数のセルがＤＲＡＭとして動作するのに必要なしきい値電圧より高いしきい値電圧になるようにする第１ステップと、前記セルのキャパシタを充電させる第２ステップと、前記セルのしきい値電圧をチェックする第３ステップと、前記セルのしきい値電圧が目標しきい値電圧より高い場合、前記セルのしきい値電圧を降下させる第４ステップと、前記セルをリフレッシュさせる第５ステップとを含むことを特徴としている。   Further, a non-volatile DRAM driving method including a cell threshold voltage normalization mode according to the present invention is a non-volatile DRAM driving method including a plurality of cells, and the cell threshold voltage normalization mode includes: A first step of causing the plurality of cells to have a threshold voltage higher than a threshold voltage necessary for operating as a DRAM; a second step of charging a capacitor of the cell; and a threshold of the cell A third step of checking the voltage; a fourth step of lowering the threshold voltage of the cell if the threshold voltage of the cell is higher than a target threshold voltage; and a fifth step of refreshing the cell. It is characterized by including.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップが、前記セルのワードライン電圧として約５ボルト、前記セルのビットラインプリチャージ電圧及びボディー電圧として約−３ボルトを印加するプロセスであることを特徴としている。   According to another aspect of the present invention, there is provided a method for driving a non-volatile DRAM including a cell threshold voltage normalization mode, wherein the first step includes a word line voltage of about 5 volts, a bit line precharge voltage of the cell, and It is characterized by a process of applying about -3 volts as a body voltage.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第２ステップが、前記セルのワードラインに、電源電圧と、電子注入によって上昇されたしきい値電圧の最大値とをプラスした電圧より高いか、又は同じ電圧を印加し、前記セルに「Ｈ」状態のデータを書き込むプロセスであることを特徴としている。   Also, in the driving method of the nonvolatile DRAM including the cell threshold voltage normalization mode according to the present invention, the second step includes a power supply voltage and a threshold value increased by electron injection in the word line of the cell. It is a process of writing data in the “H” state to the cell by applying a voltage that is higher than or equal to the maximum voltage plus the same voltage.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第３ステップが、前記セルの実際のしきい値電圧が目標しきい値電圧より低い場合には、前記セルの伝達トランジスタがターンオンされ、実際のしきい値電圧が目標しきい値電圧より高い場合には、前記セルのトランジスタがターンオンされないようにするプロセスであることを特徴としている。   Further, in the driving method of the nonvolatile DRAM including the cell threshold voltage normalization mode according to the present invention, the third step may be performed when the actual threshold voltage of the cell is lower than the target threshold voltage. The process of preventing the transistor of the cell from being turned on when the transmission transistor of the cell is turned on and the actual threshold voltage is higher than the target threshold voltage.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第３ステップが、前記セルのワードライン電圧を目標しきい値電圧とし、前記セルのビットラインプリチャージ電圧を０ボルトとするプロセスであることを特徴としている。   In the nonvolatile DRAM driving method including the cell threshold voltage normalization mode according to the present invention, the third step uses the cell word line voltage as a target threshold voltage, and the cell bit line pre-configuration. The process is characterized in that the charge voltage is 0 volts.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第３ステップが、前記セルのワードライン電圧を０ボルト、前記セルのビットラインプリチャージ電圧をマイナスの目標しきい値電圧とするプロセスであることを特徴としている。   In the non-volatile DRAM driving method including the cell threshold voltage normalization mode according to the present invention, the third step may be configured such that the word line voltage of the cell is 0 volt and the bit line precharge voltage of the cell is negative. The process is characterized by a target threshold voltage.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第４ステップが、前記セル内のキャパシタに「Ｈ」状態のデータを格納する場合に限って、前記セル内のフローティングゲート内に格納されている電子が放出されるようにするプロセスであることを特徴としている。   Further, the non-volatile DRAM driving method including the cell threshold voltage normalization mode according to the present invention is limited to the case where the fourth step stores data in the “H” state in the capacitor in the cell. The process is characterized in that electrons stored in a floating gate in the cell are emitted.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第４ステップが、前記複数のワードライン電圧を約−３ボルトとし、前記セルのキャパシタのプレート電圧を０ボルトから約２．５ボルトとするプロセスであることを特徴としている。   In the non-volatile DRAM driving method including the cell threshold voltage normalization mode according to the present invention, the fourth step sets the plurality of word line voltages to about -3 volts, and the plate voltage of the capacitor of the cell. The process is characterized in that the process is performed from 0 to about 2.5 volts.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方は、前記複数のセルすべてのセルキャパシタに、「Ｌ」状態のデータが格納されるまで、前記第３ステップ〜第５ステップを繰り返すことを特徴としている。   In addition, the non-volatile DRAM including the cell threshold voltage normalization mode according to the present invention includes the third step until “L” state data is stored in the cell capacitors of all the plurality of cells. -It is characterized by repeating the fifth step.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第１ステップの前に、前記複数のセルに格納されているデータをバックアップする第６ステップを、さらに含むことを特徴としている。 The non-volatile DRAM driving method including the cell threshold voltage normalization mode according to the present invention may include a sixth step of backing up data stored in the plurality of cells before the first step. Furthermore, it is characterized by including.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第６ステップが、前記データの論理状態を反転させるステップを、さらに含むことを特徴としている。   In the nonvolatile DRAM driving method including the cell threshold voltage normalization mode according to the present invention, the sixth step further includes a step of inverting the logic state of the data.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第５ステップの後、前記複数のセルに、バックアップされているデータを再度格納する第７ステップを、さらに含むことを特徴としている。   The non-volatile DRAM driving method including the cell threshold voltage normalization mode according to the present invention includes a seventh step of storing backed-up data in the plurality of cells again after the fifth step. , Further including.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記第７ステップが、前記データの論理状態を反転させるステップを、さらに含むことを特徴としている。   In the nonvolatile DRAM driving method including the cell threshold voltage normalization mode according to the present invention, the seventh step further includes a step of inverting the logic state of the data.

また、本発明に係るセルしきい値電圧正常化モードを含む不揮発性ＤＲＡＭの駆動方法は、前記複数のセルが、ＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)型セルであることを特徴としている。   The nonvolatile DRAM driving method including the cell threshold voltage normalization mode according to the present invention is characterized in that the plurality of cells are SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) type cells. Yes.

また、本発明に係るプログラムモードを含む不揮発性ＤＲＡＭの駆動方法は、複数のセルを含む不揮発性ＤＲＡＭの駆動方法であって、前記プログラムモードが、前記複数のセルをリフレッシュする第１ステップと、前記複数のセルのうち、セルキャパシタのデータが「Ｈ」状態であるセルのしきい値電圧が、目標プログラムしきい値電圧に到達したか否かをチェックする第２ステップと、前記複数のセルのセルキャパシタに格納されている情報の論理状態に応じて、セルフローティングゲート内の電子を選択的に放出させることにより、しきい値電圧を降下させる第３ステップとを含むことを特徴としている。   Further, a non-volatile DRAM driving method including a program mode according to the present invention is a non-volatile DRAM driving method including a plurality of cells, wherein the program mode refreshes the plurality of cells; A second step of checking whether a threshold voltage of a cell in which data of a cell capacitor is in an “H” state among the plurality of cells has reached a target program threshold voltage; and the plurality of cells And a third step of lowering the threshold voltage by selectively discharging electrons in the cell floating gate according to the logic state of the information stored in the cell capacitor.

また、本発明に係るプログラムモードを含む不揮発性ＤＲＡＭの駆動方法は、前記複数のセル全ての前記セルキャパシタのデータが「Ｌ」状態となるまで、前記第１ステップ〜前記第３ステップを繰り返すことを特徴としている。 Also, in the non-volatile DRAM driving method including the program mode according to the present invention, the first step to the third step are repeated until the data of the cell capacitors of all the plurality of cells are in the “L” state. It is characterized by.

また、本発明に係るプログラムモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第２ステップが、前記複数セル全てのセルのワードライン電圧Ｖwlを目標プログラムしきい値電圧（０ボルト）とし、ビットラインプリチャージ電圧Ｖblを０ボルトとして、所定時間維持することを特徴としている。   In the nonvolatile DRAM driving method including the program mode according to the present invention, the second step sets the word line voltage Vwl of all the cells to the target program threshold voltage (0 volt), and the bit line. The precharge voltage Vbl is set to 0 volt and is maintained for a predetermined time.

また、本発明に係るプログラムモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第３ステップが、前記複数の不揮発性ＤＲＡＭセルのうち、前記セルキャパシタのデータが「Ｈ」状態であるセルのセルフローティングゲート内の電子を前記セルキャパシタ側に放出させることを特徴としている。   According to another aspect of the present invention, there is provided a method for driving a non-volatile DRAM including a program mode, wherein the third step is a cell floating of a cell in which data of the cell capacitor is “H” among the plurality of non-volatile DRAM cells. Electrons in the gate are emitted to the cell capacitor side.

また、本発明に係るプログラムモードを含む不揮発性ＤＲＡＭの駆動方法は、前記第３ステップが、前記複数のセル全てのセルのワードライン電圧を約−３ボルトに降下させ、前記セルキャパシタのプレート電圧を約２．５ボルトに上昇させるプロセスであることを特徴としている。   In the non-volatile DRAM driving method including a program mode according to the present invention, the third step lowers the word line voltage of all cells of the plurality of cells to about -3 volts, and the plate voltage of the cell capacitor. Is characterized by a process that raises to about 2.5 volts.

前記のような構成とすることによって、本発明に係る不揮発性ＤＲＡＭの駆動方法では、プレートに電圧を印加する。それによって、低い内部電圧のみでも不揮発性ＤＲＡＭを駆動させることができる。また、このような駆動方法を使用することが可能であり、不揮発性ＤＲＡＭの構造が通常のＤＲＡＭの構造とあまり相違しないため、製造設備を増強したり、製造ラインを新しく構築したりすることなく、不揮発性ＤＲＡＭを製造することができる。したがって、製造コストを下げることができる。 With the configuration as described above, in the nonvolatile DRAM driving method according to the present invention, a voltage is applied to the plate. Thereby, the nonvolatile DRAM can be driven only with a low internal voltage. Further, such a driving method can be used , and the structure of the nonvolatile DRAM is not so different from the structure of a normal DRAM, so that there is no need to reinforce manufacturing facilities or build a new manufacturing line. A nonvolatile DRAM can be manufactured. Therefore, the manufacturing cost can be reduced.

従来の技術に係るＮＶＤＲＡＭの構成を示す断面図Sectional drawing which shows the structure of NVDRAM based on a prior art 本発明の実施の形態に係る不揮発性ＤＲＡＭ（ＮＶＤＲＡＭ）のセルの構成を示す模式的断面図Schematic sectional view showing a configuration of a cell of a nonvolatile DRAM (NVDRAM) according to an embodiment of the present invention. 図２Ａに示したＮＶＤＲＡＭの回路図Circuit diagram of NVDRAM shown in FIG. 2A 別の実施の形態に係るＮＶＤＲＡＭのセルの構成を示す模式的断面図Typical sectional drawing which shows the structure of the cell of NVDRAM which concerns on another embodiment. 図３Ａに示したＮＶＤＲＡＭの回路図Circuit diagram of NVDRAM shown in FIG. 3A 本発明の実施の形態に係るＮＶＤＲＡＭを駆動させるための全体の装置構成を示すブロック図1 is a block diagram showing an overall apparatus configuration for driving an NVDRAM according to an embodiment of the present invention; 本発明の実施の形態に係るＮＶＤＲＡＭのデータのバックアップの例を示す図The figure which shows the example of the backup of the data of NVDRAM which concerns on embodiment of this invention 本発明の実施の形態に係るＮＶＤＲＡＭにおいて、しきい値電圧を上昇させるのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図Schematic sectional view showing an NVDRAM for illustrating a bias condition necessary for increasing a threshold voltage in the NVDRAM according to the embodiment of the present invention. 各セルのフローティングゲートに電子が注入される前後のしきい値電圧を例示するグラフであり、（ａ）は電子が注入される前、（ｂ）は電子が注入された後、（ｃ）は、しきい値電圧がクランプされた場合を示す図It is a graph which illustrates the threshold voltage before and after an electron is inject | poured into the floating gate of each cell, (a) is before electron injection, (b) is after electron injection, (c) is , Diagram showing when threshold voltage is clamped 本発明の実施の形態に係るＮＶＤＲＡＭにおいて、しきい値電圧をチェックするのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図Schematic cross-sectional view showing an NVDRAM for illustrating a bias condition necessary for checking a threshold voltage in the NVDRAM according to the embodiment of the present invention. 本発明の実施の形態に係るＮＶＤＲＡＭのしきい値電圧を降下させるのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図Schematic sectional view showing an NVDRAM for illustrating a bias condition necessary for lowering the threshold voltage of the NVDRAM according to the embodiment of the present invention. 本発明の実施の形態に係るＮＶＤＲＡＭのしきい値電圧の正常化を例示するグラフThe graph which illustrates normalization of the threshold voltage of the NVDRAM according to the embodiment of the present invention 本発明の実施の形態に係るＮＶＤＲＡＭのプログラムモードにおけるしきい値電圧の変化を示すグラフThe graph which shows the change of the threshold voltage in the program mode of NVDRAM which concerns on embodiment of this invention

以下に、本発明の最も好ましい実施の形態を添付する図面を参照しながら説明する。   The most preferred embodiment of the present invention will be described below with reference to the accompanying drawings.

図２Ａは、本発明の実施の形態に係る不揮発性ＤＲＡＭ（ＮＶＤＲＡＭ）のセルの構成を示す模式的断面図である。また、図２Ｂは、図２Ａに示したＮＶＤＲＡＭの回路図である。図２Ａ及び図２Ｂに示したように、通常のフローティングゲート型フラッシュメモリの構造に、キャパシタが付加された構成となっている。   FIG. 2A is a schematic cross-sectional view showing a configuration of a cell of a nonvolatile DRAM (NVDRAM) according to the embodiment of the present invention. FIG. 2B is a circuit diagram of the NVDRAM shown in FIG. 2A. As shown in FIGS. 2A and 2B, a capacitor is added to the structure of a normal floating gate flash memory.

図３Ａは、別の実施の形態に係る不揮発性ＤＲＡＭ（ＮＶＤＲＡＭ）のセルの構成を示す模式的断面図である。また、図３Ｂは、図３Ａに示したＮＶＤＲＡＭの回路図である。図３Ａ及び図３Ｂに示したように、ＳＯＮＯＳ型フラッシュメモリの構造に、キャパシタが付加された構成となっている。この別の実施の形態に係るＮＶＤＲＡＭは、図３Ａ及び図３Ｂに示したように、制御ゲート３０１のすぐ下層の酸化膜３０２を除去することによって、ＭＮＯＳ型フラッシュメモリの構造に、キャパシタを付加した構成とすることができる。   FIG. 3A is a schematic cross-sectional view showing a configuration of a non-volatile DRAM (NVDRAM) cell according to another embodiment. FIG. 3B is a circuit diagram of the NVDRAM shown in FIG. 3A. As shown in FIGS. 3A and 3B, a capacitor is added to the structure of the SONOS type flash memory. In the NVDRAM according to another embodiment, as shown in FIGS. 3A and 3B, a capacitor is added to the structure of the MNOS type flash memory by removing the oxide film 302 immediately below the control gate 301. It can be configured.

図４は、実施の形態に係るＮＶＤＲＡＭを駆動させるための全体の装置構成を示すブロック図である。なお、ＮＶＤＲＡＭセルアレイブロック４０６は、実施の形態に係るＮＶＤＲＡＭセルを、アレイの形態に配列することができることを示している。   FIG. 4 is a block diagram showing an overall apparatus configuration for driving the NVDRAM according to the embodiment. The NVDRAM cell array block 406 indicates that the NVDRAM cells according to the embodiment can be arranged in the form of an array.

実施の形態に係るＮＶＤＲＡＭセルアレイブロック４０６を駆動させるための駆動回路は、一般的にＤＲＡＭを駆動させるために必要な構成要素以外に、外部電源から供給される電力を基に、異なる複数の内部電圧を発生させるための内部電圧発生部４０２と、内部電圧発生部４０２から、ワードラインで必要な複数の電圧の供給を受けて、スイッチングを行うためのワードライン電圧スイッチング部４０７と、内部電圧発生部４０２から、ビットラインで必要な複数の電圧の供給を受けて、スイッチングを行うためのビットラインプリチャージ電圧スイッチング部４０３と、内部電圧発生部４０２から、プレートラインで必要な複数の電圧の供給を受けて、スイッチングを行うためのプレートライン電圧スイッチング部４０５と、ビットラインプリチャージ電圧スイッチング部４０３と、プレートライン電圧スイッチング部４０５のスイッチングを制御するためのモード制御部４０１とを含んで構成されている。 The drive circuit for driving the NVDRAM cell array block 406 according to the embodiment generally includes a plurality of different internal voltages based on power supplied from an external power source in addition to the components necessary for driving the DRAM. An internal voltage generation unit 402 for generating a voltage, a word line voltage switching unit 407 for switching by receiving a plurality of voltages required for the word line from the internal voltage generation unit 402, and an internal voltage generation unit A plurality of voltages necessary for the bit line are supplied from the bit line precharge voltage switching unit 403 for switching and a plurality of voltages necessary for the plate line are supplied from the internal voltage generating unit 402. And a plate line voltage switching unit 405 for switching, The emission precharge voltage switching unit 403 is configured to include a mode controller 401 for controlling the switching of the plate line voltage switching unit 405.

以下に、図２Ａ及び図２Ｂに示したフローティングゲート型ＮＶＤＲＡＭセルの動作を説明する。ただし、ＳＯＮＯＳ型ＮＶＤＲＡＭセルやＭＮＯＳ型ＮＶＤＲＡＭセルの動作は、フローティングゲート型ＮＶＤＲＡＭセルの動作と類似するので、それらの動作は、相違する部分のみを後に説明する。   The operation of the floating gate type NVDRAM cell shown in FIGS. 2A and 2B will be described below. However, since the operation of the SONOS type NVDRAM cell and the MNOS type NVDRAM cell is similar to the operation of the floating gate type NVDRAM cell, only the differences will be described later.

実施の形態に係るＮＶＤＲＡＭは、電源が遮断された場合には不揮発性メモリとして利用可能で、電圧が印加された場合には揮発性ＤＲＡＭとして利用可能なように、次の四つのモードを備えている。すなわち、実施の形態に係るＮＶＤＲＡＭには、（１）リコールモード、（２）セルしきい値電圧Ｖth正常化モード、（３）ＤＲＡＭモード及び（４）プログラムモードが設けられている。   The NVDRAM according to the embodiment has the following four modes so that it can be used as a non-volatile memory when the power is cut off and can be used as a volatile DRAM when a voltage is applied. Yes. That is, the NVDRAM according to the embodiment is provided with (1) a recall mode, (2) a cell threshold voltage Vth normalization mode, (3) a DRAM mode, and (4) a program mode.

リコールモードは、ＮＶＤＲＡＭに電圧が印加された場合に、セルフローティングゲート２０２にあるデータ情報をセルキャパシタ２０７に伝送するプロセスである。セルしきい値電圧Ｖth正常化モードは、全てのセルフローティングゲート２０２に、同じ量の電子を満たすことによって、全てのセルが同じしきい値電圧になるようにするプロセスである。ＤＲＡＭモードは、ＮＶＤＲＡＭがＤＲＡＭと同様に動作するようにするプロセスである。プログラムモードは、ＮＶＤＲＡＭへの電源が遮断された場合に、セルキャパシタ２０７に格納されているデータ情報を、セルフローティングゲート２０２に伝送するプロセスである。以下、各モードについて詳細に説明する。   The recall mode is a process for transmitting data information in the cell floating gate 202 to the cell capacitor 207 when a voltage is applied to the NVDRAM. The cell threshold voltage Vth normalization mode is a process in which all cells have the same threshold voltage by filling all the cell floating gates 202 with the same amount of electrons. DRAM mode is a process that allows NVDRAM to operate in the same way as DRAM. The program mode is a process of transmitting data information stored in the cell capacitor 207 to the cell floating gate 202 when the power to the NVDRAM is cut off. Hereinafter, each mode will be described in detail.

リコールモードに関する第１の実施の形態：
第１の実施の形態に係るリコールモードでは、セルフローティングゲート２０２にある情報をセルキャパシタ２０７に伝送するために、セルフローティングゲート２０２に格納された「Ｈ」状態のデータのしきい値電圧Ｖth,hと、「Ｌ」状態のデータのしきい値電圧Ｖth,lとの電位差を利用する。すなわち、ワードラインとビットライン間に適切な電圧が印加されている場合、セルフローティングゲート内に「Ｈ」状態のデータが格納されているセルは、相対的にしきい値電圧Ｖthが低いので、セル内の伝達トランジスタがオンになる。それに対し、「Ｌ」状態のデータが格納されているセルは、しきい値電圧Ｖthが相対的に高いので、伝達トランジスタがオフ状態を維持するという特性を利用する。 First embodiment regarding the recall mode:
In the recall mode according to the first embodiment, in order to transmit information in the cell floating gate 202 to the cell capacitor 207, the threshold voltage Vth, “H” state data stored in the cell floating gate 202 is stored. The potential difference between h and the threshold voltage Vth, l of the data in the “L” state is used. That is, when an appropriate voltage is applied between the word line and the bit line, the cell in which the data in the “H” state is stored in the cell floating gate has a relatively low threshold voltage Vth. The internal transfer transistor is turned on. On the other hand, since the threshold voltage Vth is relatively high in the cell in which the data in the “L” state is stored, the characteristic that the transfer transistor maintains the off state is used.

(1) まず、全てのワードライン電圧Ｖwlとして、「Ｈ」状態のデータの電圧よりＶh,h以上高い約４ボルトの電圧を印加し、全てのセルに「Ｈ」状態のデータを書き込む。またはビットラインプリチャージ電圧Ｖblとして電源電圧レベルＶddの電圧を印加する。それによって、ターンオンされたセルトランジスタを介してセルキャパシタ２０７が充電され、「Ｈ」状態に相当する電圧に維持されるようになる。   (1) First, as all word line voltages Vwl, a voltage of about 4 volts, which is higher than the voltage of data in the “H” state by Vh, h, is applied, and the data in the “H” state is written in all the cells. Alternatively, a voltage at the power supply voltage level Vdd is applied as the bit line precharge voltage Vbl. As a result, the cell capacitor 207 is charged through the turned-on cell transistor, and is maintained at a voltage corresponding to the “H” state.

(2)のプロセスの後、ワードライン電圧Ｖwlとして、Ｖth,hとＶth,lとの間の電圧を印加し、ビットラインプリチャージ電圧Ｖblとして、０ボルトの電圧を印加して所定時間待機する。セルフローティングゲート２０２内に「Ｈ」状態のデータが格納されていたセルは、しきい値電圧が相対的に低いので、セルキャパシタ２０７の電荷が放電されて、セルキャパシタ２０７は「Ｌ」状態に変化する。しかし、「Ｌ」状態のデータを格納していたセルはしきい値電圧が相対的に高いので、セルキャパシタ２０７の電荷が放電されることなく、セルキャパシタ２０７は「Ｈ」状態に維持される。   After the process (2), a voltage between Vth, h and Vth, l is applied as the word line voltage Vwl, a voltage of 0 volt is applied as the bit line precharge voltage Vbl, and a predetermined time is awaited. . Since the cell in which the data in the “H” state is stored in the cell floating gate 202 has a relatively low threshold voltage, the charge of the cell capacitor 207 is discharged and the cell capacitor 207 is set to the “L” state. Change. However, since the threshold voltage of the cell storing the data in the “L” state is relatively high, the cell capacitor 207 is maintained in the “H” state without discharging the cell capacitor 207. .

(3) 配列された全てのセルをリフレッシュする。それによって、セルフローティングゲート２０２内の「Ｈ」状態のデータが、セルキャパシタ２０７に「Ｌ」状態のデータとして格納され、セルフローティングゲート２０２内の「Ｌ」状態のデータが、セルキャパシタ２０７に「Ｈ」状態のデータとして格納される。   (3) Refresh all the arranged cells. Thereby, the “H” state data in the cell floating gate 202 is stored as “L” state data in the cell capacitor 207, and the “L” state data in the cell floating gate 202 is stored in the cell capacitor 207. It is stored as “H” state data.

このように、リコールモードが実行されると、セルキャパシタ２０７に反転した論理状態のデータが格納される。そのために、論理状態を反転させたデータを格納することによって、セルに格納されたデータの論理状態を元の状態にする必要がある。このプロセスは、以下に説明するセルしきい値電圧正常化モードを実行する過程で行うことができる。   Thus, when the recall mode is executed, the inverted logic state data is stored in the cell capacitor 207. Therefore, it is necessary to restore the logical state of the data stored in the cell to the original state by storing the data whose logical state is inverted. This process can be performed in the process of executing the cell threshold voltage normalization mode described below.

リコールモードに関する第２の実施の形態：
リコールモードに関する第２の実施の形態によれば、セルフローティングゲート２０２の論理状態を反転させずにセルキャパシタ２０７に格納することができる。これは、次のようなプロセスによって実施可能である。 Second embodiment regarding the recall mode:
According to the second embodiment relating to the recall mode, the logic state of the cell floating gate 202 can be stored in the cell capacitor 207 without being inverted. This can be performed by the following process.

(1) ＮＶＤＲＡＭセルアレイブロック４０６内の一つのロー（Ｒｏｗ）に対するワードライン電圧Ｖwlが、下記の（１）式で表される関係を持つようにする。そして、該当するローの全てのセルに対して、データを「Ｈ」状態で書き込む。この場合、残りのワードラインには、目標プログラムしきい値電圧Ｖth,lであっても、セルキャパシタ２０７とビットラインとの間に漏れがないように所定の電圧を印加する。
Ｖwl＝Ｖbl＋（Ｖth,h＋Ｖth,l）／２ （１）
ここで、Ｖblは、ＤＲＡＭモードで動作する時のビットラインプリチャージ電圧、Ｖth,hは、以下に説明するプログラムモードにおいて、キャパシタのデータが「Ｌ」状態であるセルの目標プログラムしきい値電圧、Ｖth,lは、以下に説明するプログラムモードにおいて、キャパシタのデータが「Ｈ」状態であるセルの目標プログラムしきい値電圧である。 (1) The word line voltage Vwl for one row in the NVDRAM cell array block 406 has a relationship represented by the following equation (1). Then, data is written in the “H” state to all the cells in the corresponding row. In this case, a predetermined voltage is applied to the remaining word lines so that there is no leakage between the cell capacitor 207 and the bit line even at the target program threshold voltage Vth, l.
Vwl = Vbl + (Vth, h + Vth, l) / 2 (1)
Here, Vbl is the bit line precharge voltage when operating in the DRAM mode, and Vth, h is the target program threshold voltage of the cell whose capacitor data is in the “L” state in the program mode described below. , Vth, l is the target program threshold voltage of the cell in which the capacitor data is in the “H” state in the program mode described below.

(2) ＮＶＤＲＡＭセルアレイブロック４０６内の全体のローに対して、前記(1)のプロセスを繰り返す。それによって、配列された全てのセルのセルキャパシタ２０７に、しきい値電圧の差に応じて「Ｈ」状態のデータと「Ｌ」状態のデータに該当する電荷が格納される。すなわち、下記（２）式で表される電圧を有するデータが格納される。
Ｖwl＝Ｖbl±（Ｖth,h−Ｖth,l）／２ （２）
(3) ワードライン電圧Ｖwlとして、「Ｈ」状態のデータに該当する電圧より高い電圧Ｖppを印加し、配列されたすべてのセルをリフレッシュする。それによって、正常なデータがセルキャパシタ２０７に格納される。 (2) The process of (1) is repeated for all rows in the NVDRAM cell array block 406. As a result, charges corresponding to the data in the “H” state and the data in the “L” state are stored in the cell capacitors 207 of all the arranged cells according to the threshold voltage difference. That is, data having a voltage represented by the following equation (2) is stored.
Vwl = Vbl ± (Vth, h-Vth, l) / 2 (2)
(3) As the word line voltage Vwl, a voltage Vpp higher than the voltage corresponding to the data in the “H” state is applied, and all the arranged cells are refreshed. Thereby, normal data is stored in the cell capacitor 207.

セルしきい値電圧Ｖth正常化モード：
リコールモードを実行した後には、セルフローティングゲート２０２に格納されている情報によって、「Ｈ」状態のデータが格納されたセルのしきい値電圧と、「Ｌ」状態のデータが格納されたセルのしきい値電圧とが相違している。したがって、実施の形態に係るＮＶＤＲＡＭをＤＲＡＭのように動作させるためには、ＮＶＤＲＡＭセルアレイブロック４０６の全てのセルのしきい値電圧を同じ値にする必要がある。 Cell threshold voltage Vth normalization mode:
After executing the recall mode, the threshold voltage of the cell storing the “H” state data and the cell storing the “L” state data are determined according to the information stored in the cell floating gate 202. The threshold voltage is different. Therefore, in order for the NVDRAM according to the embodiment to operate like a DRAM, the threshold voltages of all cells in the NVDRAM cell array block 406 need to be the same value.

(1) まず、配列されたセル各々のセルキャパシタ２０７に格納されている全てのデータをバックアップする。図５は、実施の形態に係るＮＶＤＲＡＭのデータのバックアップ例を示す図である。図５に示したように、データをバックアップする方式は、バックアップ用メモリセルアレイブロック５００のサイズによって異なる。別の実施の形態では、データをバックアップする方式は、バックアップ用メモリセルアレイブロック５００を全て利用するか、または一部利用するかによって決定される。   (1) First, all data stored in the cell capacitor 207 of each of the arranged cells is backed up. FIG. 5 is a diagram showing an example of data backup of the NVDRAM according to the embodiment. As shown in FIG. 5, the method for backing up data differs depending on the size of the backup memory cell array block 500. In another embodiment, the method for backing up data is determined depending on whether all or part of the backup memory cell array block 500 is used.

例えば、バックアップ用メモリセルアレイブロック５００のサイズが、４バンクで構成されたＮＶＤＲＡＭセルアレイブロック４０６のうち、いずれかのバンクに該当し、バックアップ用メモリセルアレイ全体をデータのバックアップに利用する場合には、各バンク別にバックアップすることができる。一方、バックアップ用メモリセルアレイブロック５００のサイズが、４バンクで構成されたＮＶＤＲＡＭセルアレイブロック４０６と同一であり、バックアップ用メモリセルアレイ全体をデータのバックアップに利用する場合には、ＮＶＤＲＡＭセルアレイブロック４０６のデータを一時的にバックアップすることもできる。   For example, when the size of the backup memory cell array block 500 corresponds to any one of the NVDRAM cell array blocks 406 composed of 4 banks, and the entire backup memory cell array is used for data backup, You can back up by bank. On the other hand, when the size of the backup memory cell array block 500 is the same as that of the NVDRAM cell array block 406 composed of 4 banks and the entire backup memory cell array is used for data backup, the data in the NVDRAM cell array block 406 is used. You can also back up temporarily.

バックアップ用メモリセルアレイブロック５００のセル構造は、実施の形態に係る配列されたセル構造と同じにすることが、製造の容易さと経済性などの観点で好ましいが、必ずしも同じ構造にする必要はない。すなわち、データを所定時間格納できる構造であればよい。バックアップ用メモリセルアレイに印加されるワードライン電圧Ｖwl、ビットラインプリチャージ電圧Ｖbl及びプレートライン電圧Ｖcpは、データのバックアップ方式に応じて、適切に調整することが好ましい。   The cell structure of the backup memory cell array block 500 is preferably the same as the arrayed cell structure according to the embodiment from the viewpoint of ease of manufacture and economy, but it is not necessarily required to have the same structure. That is, any structure that can store data for a predetermined time may be used. The word line voltage Vwl, the bit line precharge voltage Vbl and the plate line voltage Vcp applied to the backup memory cell array are preferably adjusted appropriately according to the data backup method.

(2) 図６は、実施の形態に係るＮＶＤＲＡＭにおいて、しきい値電圧を上昇させるのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図である。図６に示したように、配列された全てのセルに約５ボルト以上のワードライン電圧Ｖwlを印加した状態で、ビットラインプリチャージ電圧Ｖblとボディー電圧Ｖbbを−３ボルト程度に低くする。それによって、各セルは、セルキャパシタ２０７からセルフローティングゲート２０２に電子がトンネルリングされ、配列された全てのセルを、ＤＲＡＭとして動作するのに必要なしきい値電圧より高いしきい値電圧に維持することができる。例えば、セルフローティングゲート２０２に電子が注入される前のしきい値電圧が０ボルトであった場合は１ボルト程度に、１ボルトであった場合は１．８ボルト程度に上昇させることができる。   (2) FIG. 6 is a schematic cross-sectional view showing an NVDRAM for illustrating a bias condition necessary for increasing a threshold voltage in the NVDRAM according to the embodiment. As shown in FIG. 6, the bit line precharge voltage Vbl and the body voltage Vbb are lowered to about -3 volts in a state where the word line voltage Vwl of about 5 volts or more is applied to all the arranged cells. Thereby, electrons are tunneled from the cell capacitor 207 to the cell floating gate 202 so that each cell maintains all the arranged cells at a threshold voltage higher than that required to operate as a DRAM. be able to. For example, when the threshold voltage before electrons are injected into the cell floating gate 202 is 0 volt, it can be raised to about 1 volt, and when it is 1 volt, it can be raised to about 1.8 volt.

図７（ａ）は、複数のセルのセルフローティングゲート２０２に電子が注入される前のしきい値電圧を示し、図７（ｂ）は、複数のセルのセルフローティングゲートに電子が注入された後のしきい値電圧を示すグラフである。図７（ａ）及び（ｂ）から、各セルのしきい値電圧が、ＤＲＡＭとして動作するのに必要な目標しきい値電圧Ｖth,hより高いことが分かる。   FIG. 7A shows the threshold voltage before electrons are injected into the cell floating gates 202 of a plurality of cells, and FIG. 7B shows the case where electrons are injected into the cell floating gates of a plurality of cells. It is a graph which shows the threshold voltage after. 7A and 7B, it can be seen that the threshold voltage of each cell is higher than the target threshold voltage Vth, h required to operate as a DRAM.

(3) その後、ワードライン電圧Ｖwlを十分に上昇させた状態で、配列された全てのセルに「Ｈ」状態のデータを書き込むことによって、セルキャパシタ２０７を充電させる。ここで、十分に上昇されたワードライン電圧Ｖwlは、例えば「Ｈ」状態のデータの電圧と、電子の注入によって上昇されたしきい値電圧の最大値とをプラスした電圧より高いか、同じかである。一方、このプロセスは、ビットラインプリチャージ電圧Ｖblを「Ｈ」状態のデータの電圧レベルに上昇させて、配列された全てのセルに、「Ｈ」状態のデータを書き込むことによって実行することができる。   (3) Then, with the word line voltage Vwl sufficiently raised, the cell capacitor 207 is charged by writing “H” state data to all the arranged cells. Here, the sufficiently raised word line voltage Vwl is, for example, higher than or equal to a voltage obtained by adding the data voltage in the “H” state and the maximum value of the threshold voltage raised by the electron injection. It is. On the other hand, this process can be performed by raising the bit line precharge voltage Vbl to the voltage level of the data in the “H” state and writing the data in the “H” state in all the arranged cells. .

(4) セルの実際のしきい値電圧をチェックする。図８は、実施の形態に係るＮＶＤＲＡＭにおいて、しきい値電圧をチェックするのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図である。セルの実際のしきい値電圧をチェックするためには、一実施の形態として、図８に示したように、ワードライン電圧Ｖwlを目標しきい値電圧Ｖth,hとし、ビットラインプリチャージ電圧Ｖblを０ボルトとする。別の実施の形態として、ワードライン電圧Ｖwlを０ボルトとし、ビットラインプリチャージ電圧Ｖblをマイナスの目標しきい値電圧−Ｖth,hとする。このように設定することによって、セルの実際のしきい値電圧をチェックすることができる。   (4) Check the actual threshold voltage of the cell. FIG. 8 is a schematic cross-sectional view showing an NVDRAM for illustrating a bias condition necessary for checking a threshold voltage in the NVDRAM according to the embodiment. In order to check the actual threshold voltage of the cell, as one embodiment, as shown in FIG. 8, the word line voltage Vwl is set to the target threshold voltage Vth, h, and the bit line precharge voltage Vbl is set. Is 0 volts. In another embodiment, the word line voltage Vwl is 0 volts, and the bit line precharge voltage Vbl is a negative target threshold voltage -Vth, h. By setting in this way, the actual threshold voltage of the cell can be checked.

実際のしきい値電圧が目標しきい値電圧Ｖth,hより低いセルは、ターンオンされてセルキャパシタ２０７が放電される。これによって、セルキャパシタは、「Ｈ」状態から「Ｌ」状態に変化する。これに対し、実際のしきい値電圧が目標しきい値電圧Ｖth,hより高いセルは、ターンオンされないので、セルキャパシタ２０７の放電も起こらない。   A cell whose actual threshold voltage is lower than the target threshold voltage Vth, h is turned on and the cell capacitor 207 is discharged. As a result, the cell capacitor changes from the “H” state to the “L” state. On the other hand, since the cell whose actual threshold voltage is higher than the target threshold voltage Vth, h is not turned on, the cell capacitor 207 does not discharge.

(5) 実際のしきい値電圧が目標しきい値電圧Ｖth,hより高いセルのしきい値電圧を降下させる。図９は、実施の形態に係るＮＶＤＲＡＭのしきい値電圧を降下させるのに必要なバイアス条件を例示するためのＮＶＤＲＡＭを示す模式的断面図である。図９に示したように、ワードライン全体の電圧を約−３ボルトに下げ、キャパシタのプレート電圧を０ボルトから２．５ボルト以上に上昇させることによって、しきい値電圧を降下させることが可能である。この条件では、「Ｈ」状態のデータを格納するキャパシタのストレージノード電圧は５ボルトに上昇し、「Ｌ」状態のデータを格納するキャパシタのストレージノード電圧は２．５ボルトに維持される。これによって、約８ボルトの電位差が発生する。この電位差は、「Ｈ」状態のデータが格納されているキャパシタのみに、ストレージノードと制御ゲートとの間のフローティングゲートに格納されている電子を放出させるのに充分な電位差である。   (5) The threshold voltage of the cell whose actual threshold voltage is higher than the target threshold voltage Vth, h is dropped. FIG. 9 is a schematic cross-sectional view showing an NVDRAM for illustrating a bias condition necessary for lowering the threshold voltage of the NVDRAM according to the embodiment. As shown in Figure 9, the threshold voltage can be lowered by lowering the voltage across the word line to about -3 volts and raising the capacitor plate voltage from 0 volts to over 2.5 volts. It is. Under this condition, the storage node voltage of the capacitor storing the “H” state data rises to 5 volts, and the storage node voltage of the capacitor storing the “L” state data is maintained at 2.5 volts. This creates a potential difference of about 8 volts. This potential difference is a potential difference sufficient to cause only the capacitor storing the data in the “H” state to emit electrons stored in the floating gate between the storage node and the control gate.

このような電圧ストレスにより、フローティングゲートから電子が放出され、実際のしきい値電圧が低くなる。一方、実際のしきい値電圧がすでに目標しきい値電圧Ｖth,hに到達したセルでは、これ以上電子がフローティングゲート２０２からキャパシタに放出されることがない（図７（ｃ）及び図１０参照。なお、図１０は、実施の形態に係るＮＶＤＲＡＭのしきい値電圧の正常化を例示するグラフである。）。   Due to such voltage stress, electrons are emitted from the floating gate, and the actual threshold voltage is lowered. On the other hand, in the cell where the actual threshold voltage has already reached the target threshold voltage Vth, h, no more electrons are emitted from the floating gate 202 to the capacitor (see FIG. 7C and FIG. 10). 10 is a graph illustrating normalization of the threshold voltage of the NVDRAM according to the embodiment.

(6) 配列された全てのセルをリフレッシュすることによって、セルキャパシタ内の「Ｌ」状態のデータと「Ｈ」状態のデータを明確化する。   (6) The data in the “L” state and the data in the “H” state in the cell capacitor are clarified by refreshing all the arranged cells.

(7) セル内のキャパシタに格納されたデータが「Ｌ」状態となり、配列された全てのセルの実際のしきい値電圧が目標しきい値電圧Ｖth,hに到達して、それ以上実際のしきい値電圧が降下しなくなるまで、前記(4)、(5)及び(6)のプロセスを繰り返す。その理由は、セルキャパシタ２０７に充電される電荷量が、セルを一度にプログラムする程十分な量ではないからである。なお、本明細書では、上記のプロセスをＳＲＣプロセス(Stress Refresh Check Process)と称する。   (7) The data stored in the capacitor in the cell becomes the “L” state, and the actual threshold voltages of all the arranged cells reach the target threshold voltage Vth, h, and the actual The processes (4), (5) and (6) are repeated until the threshold voltage does not drop. This is because the amount of charge charged in the cell capacitor 207 is not sufficient to program the cell at one time. In the present specification, the above process is referred to as an SRC process (Stress Refresh Check Process).

しかし、ＳＲＣプロセスのうち、(4)のプロセスにおいて、「Ｈ」状態から「Ｌ」状態に変化したセルの場合は、(5)のプロセスにおいて、それ以上電子が放出されないため、しきい値電圧が目標しきい値電圧より低くなることが防止される（図（ｃ）参照）。本明細書では、この現象をしきい値電圧クランプという。   However, in the SRC process, in the case of the cell changed from the “H” state to the “L” state in the process (4), no more electrons are emitted in the process (5). Is prevented from becoming lower than the target threshold voltage (see FIG. 3C). In this specification, this phenomenon is referred to as a threshold voltage clamp.

(8) 最後に、バックアップしておいたデータをセルに書き込む。ここで、リコールモードで反転されて格納されたデータの論理状態は、データをバックアップする時やバックアップしたデータを再度セルに書き込む時に、並列に接続された複数のインバータなどを利用して簡単に反転させることができる。   (8) Finally, write the backed up data to the cell. Here, the logical state of the data that is inverted and stored in the recall mode is easily inverted using a plurality of inverters connected in parallel when the data is backed up or when the backed up data is written to the cell again. Can be made.

一方、ＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)型ＮＶＤＲＡＭの場合には、上記(2)のプロセスによって、図３に示したように、窒化膜３０３のソース３０８側に近接した領域と、ドレイン３０７側に近接した領域に電子が格納される。この場合、ソース側に近接した領域に格納された電子を強制的に放出させる必要がある。このために、(2)のプロセスと(3)のプロセスとの間で、ワードライン電圧Ｖwlを−３ボルト、ビットラインプリチャージ電圧Ｖblを５ボルトとする。   On the other hand, in the case of a SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) type NVDRAM, a region close to the source 308 side of the nitride film 303 as shown in FIG. Electrons are stored in a region close to the drain 307 side. In this case, it is necessary to forcibly emit electrons stored in a region close to the source side. For this purpose, the word line voltage Vwl is set to -3 volts and the bit line precharge voltage Vbl is set to 5 volts between the processes (2) and (3).

ＤＲＡＭモード：
本実施の形態に係るＮＶＤＲＡＭは、ＤＲＡＭモードにおいて、一般的なＤＲＡＭの動作と同様に動作するので、具体的な動作説明を省略する。 DRAM mode:
The NVDRAM according to the present embodiment operates in the DRAM mode in the same manner as a general DRAM, and thus a specific description of the operation is omitted.

プログラムモード：
電源に障害が検出されるか、電源が遮断された時には、プログラムモードが実行されて、セルキャパシタ２０７に格納されているデータ情報が、セルフローティングゲート２０２に伝送される。 Program mode:
When a failure is detected in the power source or the power source is shut off, the program mode is executed, and the data information stored in the cell capacitor 207 is transmitted to the cell floating gate 202.

(1) プログラムモードを実行するため、まずＤＲＡＭモードにある全てのセルをリフレッシュする。リフレッシュによって、セルキャパシタ２０７に格納されているデータの論理状態が明確化される。   (1) To execute the program mode, all the cells in the DRAM mode are first refreshed. By refreshing, the logical state of the data stored in the cell capacitor 207 is clarified.

(2) セルキャパシタ２０７のデータが「Ｈ」状態であるセルのしきい値電圧を、目標プログラムしきい値電圧Ｖth,lでクランプする。このため、ワードライン電圧Ｖwlとして目標プログラムしきい値電圧Ｖth,l（例えば、０ボルト）を印加し、ビットラインプリチャージ電圧Ｖblとして所定時間の間、印加する電圧を０ボルトにする。下記の(3)のプロセスにより、伝達トランジスタのしきい値電圧が目標プログラムしきい値電圧Ｖth,l以下に降下すると、伝達トランジスタがターンオンされる前にセルキャパシタ２０７に格納されたデータが「Ｈ」状態であった場合に、伝達トランジスタがターンオンして「Ｌ」状態に変化する。   (2) The threshold voltage of the cell in which the data of the cell capacitor 207 is in the “H” state is clamped at the target program threshold voltage Vth, l. Therefore, a target program threshold voltage Vth, l (for example, 0 volt) is applied as the word line voltage Vwl, and the applied voltage is set to 0 volt for a predetermined time as the bit line precharge voltage Vbl. When the threshold voltage of the transfer transistor falls below the target program threshold voltage Vth, l by the process (3) below, the data stored in the cell capacitor 207 before the transfer transistor is turned on becomes “H In the "" state, the transfer transistor is turned on and changes to the "L" state.

(3) セルキャパシタ２０７に格納されている情報の論理状態によって、セルフローティングゲート２０２内の電子を選択的に放出させることにより、セルのしきい値電圧を降下させる。このために、図９に示したように、セルフローティングゲート２０２の電子がセルキャパシタ２０７側に放出されるように、配列された全てのセルのワードライン電圧Ｖwlを約−３ボルトに降下させ、セルキャパシタのプレート電圧Ｖcpを２．５ボルト程度に上昇させる。その結果、キャパシタの特性の上、「Ｈ」状態のデータを格納するセルキャパシタ２０７のストレージノードには５ボルトの電圧Ｖnがかかり、「Ｌ」状態のデータを格納するセルキャパシタ２０７のストレージノードには、２．５ボルトの電圧Ｖｎがかかる。これによって、「Ｈ」状態のデータを格納するセルキャパシタ２０７を含むセルにおいてのみ、セルフローティングゲート２０２に格納されている電子がセルキャパシタ側に放出され、セルしきい値電圧が低下する。   (3) The threshold voltage of the cell is lowered by selectively discharging electrons in the cell floating gate 202 according to the logic state of the information stored in the cell capacitor 207. For this purpose, as shown in FIG. 9, the word line voltage Vwl of all the arranged cells is lowered to about -3 volts so that the electrons of the cell floating gate 202 are emitted to the cell capacitor 207 side, The plate voltage Vcp of the cell capacitor is raised to about 2.5 volts. As a result, a voltage Vn of 5 volts is applied to the storage node of the cell capacitor 207 storing “H” state data due to the characteristics of the capacitor, and the storage node of the cell capacitor 207 storing “L” state data is applied to the storage node. Takes a voltage Vn of 2.5 volts. As a result, only in the cell including the cell capacitor 207 storing the data in the “H” state, the electrons stored in the cell floating gate 202 are emitted to the cell capacitor side, and the cell threshold voltage is lowered.

(4) 配列された全てのセルのセルキャパシタのデータが「Ｌ」状態となるまで、(1)、(2)及び(3)のプロセスが繰り返される。これは、上記のセルしきい値電圧正常化モードで説明したＳＲＣプロセスと同じである。   (4) The processes of (1), (2), and (3) are repeated until the data of the cell capacitors of all the arranged cells are in the “L” state. This is the same as the SRC process described in the cell threshold voltage normalization mode.

図１１は、実施の形態に係るＮＶＤＲＡＭのプログラムモードにおけるしきい値電圧の変化を示すグラフである。図１１に示したように、セルのプログラミングが終わると、セルキャパシタ２０７のデータが「Ｈ」状態であったセルのしきい値電圧だけが、目標プログラムしきい値電圧Ｖth,lに変化し、セルキャパシタ２０７のデータが「Ｌ」状態であったセルのしきい値電圧には変化が生じない。   FIG. 11 is a graph showing a change in threshold voltage in the program mode of the NVDRAM according to the embodiment. As shown in FIG. 11, when the programming of the cell is completed, only the threshold voltage of the cell whose data in the cell capacitor 207 is in the “H” state changes to the target program threshold voltage Vth, l. There is no change in the threshold voltage of the cell in which the data of the cell capacitor 207 is in the “L” state.

なお、本発明は、上記の実施の形態として開示した範囲に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で多くの改良、変更が可能であり、それらも本発明の技術的範囲に属する。   In addition, this invention is not limited to the range disclosed as said embodiment. Many improvements and modifications can be made without departing from the technical idea of the present invention, and these also belong to the technical scope of the present invention.

４０１ モード制御部
４０２ 内部電圧発生部
４０３ ビットラインプリチャージ電圧スイッチング部
４０５ プレートライン電圧スイッチング部
４０６ ＮＶＤＲＡＭセルアレイブロック
４０７ ワードライン電圧スイッチング部 401 mode control unit 402 internal voltage generation unit 403 bit line precharge voltage switching unit 405 plate line voltage switching unit 406 NVDRAM cell array block 407 word line voltage switching unit

Claims (30)

リコールモードを含み、複数のセルを含む不揮発性ＤＲＡＭの駆動方法であって、
前記リコールモードが、
前記複数のセルのセルキャパシタを充電する第１ステップと、
前記複数のセルのうち、相対的にしきい値電圧が低いセルの前記セルキャパシタを放電させる第２ステップと、
前記複数のセルをリフレッシュする第３ステップと
を含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。 A method for driving a nonvolatile DRAM including a recall mode and including a plurality of cells,
The recall mode is
Charging a cell capacitor of the plurality of cells;
A second step of discharging the cell capacitor of a cell having a relatively low threshold voltage among the plurality of cells;
And a third step of refreshing the plurality of cells. 前記第１ステップが、
前記複数のセルのワードラインに、「Ｈ」状態のデータの電圧より高い「Ｈ」状態のデータのしきい値電圧を印加し、前記複数のセルに、「Ｈ」状態のデータを書き込むプロセスであることを特徴とする請求項１に記載の不揮発性ＤＲＡＭの駆動方法。 The first step includes
A process of applying a threshold voltage of “H” state data higher than a voltage of “H” state data to the word lines of the plurality of cells and writing data of “H” state to the plurality of cells; The method for driving a nonvolatile DRAM according to claim 1 , wherein: 前記第２ステップが、
前記複数のセルのワードラインに、セルフローティングゲートにプログラムされる「Ｈ」状態のデータのしきい値電圧と、「Ｌ」状態のデータのしきい値電圧との間の電圧を印加し、前記セルのビットラインプリチャージ電圧を０ボルトとして、所定時間待機するプロセスであることを特徴とする請求項１に記載の不揮発性ＤＲＡＭの駆動方法。 The second step includes
Applying a voltage between a threshold voltage of "H" state data programmed in the cell floating gate and a threshold voltage of "L" state data to the word lines of the plurality of cells; 2. The method of driving a nonvolatile DRAM according to claim 1 , which is a process of waiting for a predetermined time by setting a bit line precharge voltage of the cell to 0 volts. リコールモードを含み、複数のセルを含む不揮発性ＤＲＡＭの駆動方法であって、
前記リコールモードが、
各ロー（Ｒｏｗ）のワードライン電圧Ｖwlが、下記（１）式を満足するように設定する第１ステップと、
前記複数のセルに、「Ｈ」状態のデータを書き込む第２ステップと、
前記ワードラインに、「Ｈ」状態のデータの電圧より高い電圧Ｖppを印加することにより、前記複数のセルをリフレッシュする第３ステップと
を含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。
Ｖwl＝Ｖbl＋（Ｖth,h＋Ｖth,l）／２ （１）
ここで、
Ｖbl：ＤＲＡＭモード動作時のビットラインプリチャージ電圧
Ｖth,h：プログラムモードにおいて、キャパシタのデータが「Ｌ」状態であるセルの目標プログラムしきい値電圧
Ｖth,l：プログラムモードにおいて、キャパシタのデータが「Ｈ」状態であるセルの目標プログラムしきい値電圧 A method for driving a nonvolatile DRAM including a recall mode and including a plurality of cells,
The recall mode is
A first step in which each row word line voltage Vwl is set to satisfy the following equation (1):
A second step of writing “H” state data to the plurality of cells;
And a third step of refreshing the plurality of cells by applying a voltage Vpp higher than the voltage of the data in the “H” state to the word line.
Vwl = Vbl + (Vth, h + Vth, l) / 2 (1)
here,
Vbl: bit line precharge voltage Vth, h during DRAM mode operation: target program threshold voltage Vth, l of the cell in which the capacitor data is in the “L” state in the program mode: the capacitor data is in the program mode Target program threshold voltage of cell in "H" state 前記第１ステップが、
前記各ローのワードライン電圧と前記ビットラインプリチャージ電圧とが、前記（１）式を満足している間、残りのワードラインに所定のマイナス電圧を印加することを特徴とする請求項４に記載の不揮発性ＤＲＡＭの駆動方法。 The first step includes
Wherein the word line voltage and the bit line precharge voltage for each row, while satisfying the (1) formula, in claim 4, wherein applying a predetermined negative voltage to the remaining word lines A driving method of the nonvolatile DRAM as described. 前記所定のマイナス電圧が、前記目標プログラムしきい値電圧のうち、前記セルキャパシタとビットラインとの間に漏れが発生しない電圧であることを特徴とする請求項５に記載の不揮発性ＤＲＡＭの駆動方法。 6. The driving of a nonvolatile DRAM according to claim 5 , wherein the predetermined negative voltage is a voltage that does not cause leakage between the cell capacitor and the bit line among the target program threshold voltage. Method. セルしきい値電圧正常化モードを含み、複数のセルを含む不揮発性ＤＲＡＭの駆動方法であって、
前記セルしきい値電圧正常化モードが、
前記複数のセルが、ＤＲＡＭとして動作するのに必要なしきい値電圧より高いしきい値電圧になるようにする第１ステップと、
前記セルのキャパシタを充電させる第２ステップと、
前記セルのしきい値電圧をチェックする第３ステップと、
前記セルのしきい値電圧が目標しきい値電圧より高い場合、前記セルのしきい値電圧を降下させる第４ステップと、
前記セルをリフレッシュさせる第５ステップと
を含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。 A method of driving a nonvolatile DRAM including a cell threshold voltage normalization mode and including a plurality of cells,
The cell threshold voltage normalization mode is
A first step of causing the plurality of cells to have a threshold voltage higher than a threshold voltage necessary for operating as a DRAM;
A second step of charging the capacitor of the cell;
A third step of checking the threshold voltage of the cell;
A fourth step of lowering the threshold voltage of the cell if the threshold voltage of the cell is higher than a target threshold voltage;
And a fifth step of refreshing the cell. A method of driving a nonvolatile DRAM. 前記第１ステップが、
前記セルのワードライン電圧として約５ボルト、前記セルのビットラインプリチャージ電圧及びボディー電圧として約−３ボルトを印加するプロセスであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。 The first step includes
8. The method for driving a nonvolatile DRAM according to claim 7 , wherein the process is a process of applying about 5 volts as the word line voltage of the cell and about -3 volts as the bit line precharge voltage and body voltage of the cell. . 前記第２ステップが、
前記セルのワードラインに、電源電圧と、電子注入によって上昇されたしきい値電圧の最大値とをプラスした電圧より高いか、又は同じ電圧を印加し、前記セルに「Ｈ」状態のデータを書き込むプロセスであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。 The second step includes
A voltage higher than or equal to a voltage obtained by adding a power supply voltage and a maximum threshold voltage increased by electron injection to the word line of the cell is applied, and data in an “H” state is applied to the cell. 8. The method for driving a nonvolatile DRAM according to claim 7 , wherein the driving process is a writing process. 前記第３ステップが、
前記セルの実際のしきい値電圧が目標しきい値電圧より低い場合には、前記セルの伝達トランジスタがターンオンされ、実際のしきい値電圧が目標しきい値電圧より高い場合には、前記セルのトランジスタがターンオンされないようにするプロセスであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。 The third step includes
When the actual threshold voltage of the cell is lower than the target threshold voltage, the transfer transistor of the cell is turned on, and when the actual threshold voltage is higher than the target threshold voltage, the cell 8. The method of driving a nonvolatile DRAM according to claim 7 , wherein the transistor is not turned on. 前記第３ステップが、
前記セルのワードライン電圧を目標しきい値電圧とし、前記セルのビットラインプリチャージ電圧を０ボルトとするプロセスであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。 The third step includes
8. The method of driving a nonvolatile DRAM according to claim 7 , wherein the word line voltage of the cell is a target threshold voltage and the bit line precharge voltage of the cell is 0 volts. 前記第３ステップが、
前記セルのワードライン電圧を０ボルトとし、前記セルのビットラインプリチャージ電圧をマイナスの目標しきい値電圧とするプロセスであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。 The third step includes
8. The method of driving a nonvolatile DRAM according to claim 7 , wherein the cell word line voltage is set to 0 volts and the bit line precharge voltage of the cell is set to a negative target threshold voltage. 前記第４ステップが、
前記セル内のキャパシタに「Ｈ」状態のデータを格納する場合に限って、前記セル内のフローティングゲート内に格納されている電子が放出されるようにするプロセスであることを特徴とする請求項９に記載の不揮発性ＤＲＡＭの駆動方法。 The fourth step includes
2. The process of causing electrons stored in a floating gate in the cell to be emitted only when data in an “H” state is stored in a capacitor in the cell. 10. A method for driving a nonvolatile DRAM as described in item 9 . 前記第４ステップが、
前記複数のセルのワードライン電圧を約−３ボルトとし、前記セルのキャパシタのプレート電圧を０ボルトから約２．５ボルトとするプロセスであることを特徴とする請求項１３に記載の不揮発性ＤＲＡＭの駆動方法。 The fourth step includes
14. The nonvolatile DRAM of claim 13 , wherein the non-volatile DRAM is a process in which the word line voltage of the plurality of cells is about -3 volts and the plate voltage of the capacitor of the cells is about 0 volts to about 2.5 volts. Driving method. 前記複数のセルすべてのセルキャパシタに、「Ｌ」状態のデータが格納されるまで、前記第３ステップ〜第５ステップを繰り返すことを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。 8. The method of driving a nonvolatile DRAM according to claim 7 , wherein the third step to the fifth step are repeated until data in the "L" state is stored in the cell capacitors of all the plurality of cells. 前記第１ステップの前に、前記複数のセルに格納されているデータをバックアップする第６ステップを、さらに含むことを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。 8. The method of driving a nonvolatile DRAM according to claim 7 , further comprising a sixth step of backing up data stored in the plurality of cells before the first step. 前記第６ステップが、前記データの論理状態を反転させるステップを、さらに含むことを特徴とする請求項１６に記載の不揮発性ＤＲＡＭの駆動方法。 The method according to claim 16 , wherein the sixth step further includes a step of inverting the logic state of the data. 前記第５ステップの後、前記複数のセルに、バックアップされているデータを再度格納する第７ステップを、さらに含むことを特徴とする請求項１６に記載の不揮発性ＤＲＡＭの駆動方法。 17. The method of driving a nonvolatile DRAM according to claim 16 , further comprising a seventh step of storing the backed up data again in the plurality of cells after the fifth step. 前記第７ステップが、前記データの論理状態を反転させるステップを、さらに含むことを特徴とする請求項１８に記載の不揮発性ＤＲＡＭの駆動方法。 19. The method of driving a nonvolatile DRAM according to claim 18 , wherein the seventh step further includes a step of inverting the logic state of the data. 前記複数のセルが、ＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)型セルであることを特徴とする請求項７に記載の不揮発性ＤＲＡＭの駆動方法。 8. The method of driving a nonvolatile DRAM according to claim 7 , wherein the plurality of cells are SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) type cells. 前記第１ステップと前記第２ステップとの間に、前記ナイトライド(nitride)層のうち、ソース側に近接した位置に含まれる電子を放出させる第６ステップを、さらに含むことを特徴とする請求項２０に記載の不揮発性ＤＲＡＭの駆動方法。 The method may further include a sixth step of emitting electrons included in a position close to the source side in the nitride layer between the first step and the second step. Item 21. The method for driving a nonvolatile DRAM according to Item 20 . 前記セルのワードライン電圧を約−３ボルトとし、前記セルのビットラインプリチャージ電圧を約＋５ボルトとする第６ステップを、さらに含むことを特徴とする請求項２０に記載の不揮発性ＤＲＡＭの駆動方法。 21. The nonvolatile DRAM driving of claim 20 , further comprising a sixth step of setting a word line voltage of the cell to about -3 volts and a bit line precharge voltage of the cell to about +5 volts. Method. プログラムモード含み、複数のセルを含む不揮発性ＤＲＡＭの駆動方法であって、
前記プログラムモードが、
前記複数のセルをリフレッシュする第１ステップと、
前記複数のセルのうち、セルキャパシタのデータが「Ｈ」状態であるセルのしきい値電圧が、目標プログラムしきい値電圧に到達したか否かをチェックする第２ステップと、
前記複数のセルのセルキャパシタに格納されている情報の論理状態に応じて、セルフローティングゲート内の電子を選択的に放出させることにより、しきい値電圧を降下させる第３ステップと
を含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。 A driving method of a nonvolatile DRAM including a program mode and including a plurality of cells,
The program mode is
A first step of refreshing the plurality of cells;
A second step of checking whether a threshold voltage of a cell in which data of a cell capacitor is in an “H” state among the plurality of cells has reached a target program threshold voltage;
And a third step of lowering the threshold voltage by selectively discharging electrons in the cell floating gate according to the logic state of the information stored in the cell capacitors of the plurality of cells. A non-volatile DRAM driving method. 前記複数のセル全ての前記セルキャパシタのデータが「Ｌ」状態となるまで、前記第１ステップ〜前記第３ステップを繰り返すことを特徴とする請求項２３に記載の不揮発性ＤＲＡＭの駆動方法。 24. The method of driving a nonvolatile DRAM according to claim 23 , wherein the first step to the third step are repeated until data of the cell capacitors of all the plurality of cells are in an “L” state. 前記第２ステップが、
前記複数のセル全てのセルのワードライン電圧（Ｖwl）を目標プログラムしきい値電圧（０ボルト）とし、ビットラインプリチャージ電圧（Ｖbl）を０ボルトとして、所定時間維持するプロセスであることを特徴とする請求項２４に記載の不揮発性ＤＲＡＭの駆動方法。 The second step includes
A process of maintaining the word line voltage (Vwl) of all of the plurality of cells as a target program threshold voltage (0 volt) and a bit line precharge voltage (Vbl) as 0 volt and maintaining for a predetermined time. The method for driving a nonvolatile DRAM according to claim 24 . 前記第３ステップが、
前記複数の不揮発性ＤＲＡＭセルのうち、前記セルキャパシタのデータが「Ｈ」状態であるセルのセルフローティングゲート内の電子を前記セルキャパシタ側に放出させるプロセスであることを特徴とする請求項２４に記載の不揮発性ＤＲＡＭの駆動方法。 The third step includes
25. The process according to claim 24 , wherein the non-volatile DRAM cell is a process of emitting electrons in a cell floating gate of a cell in which data of the cell capacitor is in an “H” state to the cell capacitor side. A driving method of the nonvolatile DRAM as described. 前記第３ステップが、
前記複数のセル全てのセルのワードライン電圧を約−３ボルトに降下させ、セルキャパシタのプレート電圧を約２．５ボルトに上昇させるプロセスであることを特徴とする請求項２４に記載の不揮発性ＤＲＡＭの駆動方法。 The third step includes
25. The process of claim 24 , wherein the non-volatile process is a process of lowering the word line voltage of all the plurality of cells to about -3 volts and raising the cell capacitor plate voltage to about 2.5 volts. DRAM driving method. 前記各セルが、フローティングゲート型セルであることを特徴とする請求項１３〜３２、請求項２３〜２７のいずれかの項に記載の不揮発性ＤＲＡＭの駆動方法。 28. The method of driving a nonvolatile DRAM according to any one of claims 13 to 32 and 23 to 27, wherein each of the cells is a floating gate type cell. 前記各セルが、ＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)型セルであることを特徴とする請求項１〜１９及び請求項２３〜２７のうちのいずれかの項に記載の不揮発性ＤＲＡＭの駆動方法。 Wherein each cell, a non-volatile DRAM according to any of of the preceding claims 1 to 19 and claims 23 to 27, characterized in that a SONOS (Silicon-Oxide-Nitride- Oxide-Silicon) type cell Driving method. 前記各セルが、ＭＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon)型セルであることを特徴とする請求項１〜１９及び請求項２３〜２７のうちのいずれかの項に記載の不揮発性ＤＲＡＭ駆動方法。 Wherein each cell, a non-volatile DRAM according to any of of the preceding claims 1 to 19 and claims 23 to 27, characterized in that a MNOS (Metal-Oxide-Nitride- Oxide-Silicon) type cell Driving method.
JP2009155007A 2003-08-22 2009-06-30 Driving method of nonvolatile dynamic random access memory Expired - Fee Related JP5102812B2 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20030058300 2003-08-22
KR2003-058300 2003-08-22
KR1020030064354A KR100543938B1 (en) 2003-08-22 2003-09-17 Driving circuit for non volatile dynamic random access menory and its method
KR2003-064354 2003-09-17

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004103570A Division JP4589647B2 (en) 2003-08-22 2004-03-31 Nonvolatile dynamic random access memory drive circuit

Publications (2)

Publication Number Publication Date
JP2009217932A true JP2009217932A (en) 2009-09-24
JP5102812B2 JP5102812B2 (en) 2012-12-19

Family

ID=37229445

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009155007A Expired - Fee Related JP5102812B2 (en) 2003-08-22 2009-06-30 Driving method of nonvolatile dynamic random access memory

Country Status (4)

Country Link
JP (1) JP5102812B2 (en)
KR (1) KR100543938B1 (en)
CN (1) CN101494084B (en)
TW (1) TWI296153B (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100988812B1 (en) * 2008-04-10 2010-10-20 주식회사 하이닉스반도체 Semiconductor Device Equipped With Comprising Solid Transistor In Peri Area
CN102201411B (en) * 2010-03-25 2013-04-03 上海丽恒光微电子科技有限公司 Moire nonvolatile flash storage unit, storage device and manufacturing method thereof
US8441850B2 (en) * 2010-10-08 2013-05-14 Qualcomm Incorporated Magnetic random access memory (MRAM) layout with uniform pattern
KR101987934B1 (en) * 2012-12-07 2019-06-13 에스케이하이닉스 주식회사 Semiconductor device including current compensator
KR102002942B1 (en) * 2013-04-18 2019-07-24 에스케이하이닉스 주식회사 Nonvolatile memory device and method of fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065801A (en) * 1992-02-25 1994-01-14 Internatl Business Mach Corp <Ibm> Nonvolatile dynamic random access memory
JPH10189891A (en) * 1996-12-27 1998-07-21 Sharp Corp Non-volatile memory and its operation method

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1109347C (en) * 1994-10-19 2003-05-21 英特尔公司 Voltage supplies for flash memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065801A (en) * 1992-02-25 1994-01-14 Internatl Business Mach Corp <Ibm> Nonvolatile dynamic random access memory
JPH10189891A (en) * 1996-12-27 1998-07-21 Sharp Corp Non-volatile memory and its operation method

Also Published As

Publication number Publication date
CN101494084A (en) 2009-07-29
CN101494084B (en) 2012-10-31
KR20050020546A (en) 2005-03-04
KR100543938B1 (en) 2006-01-23
TWI296153B (en) 2008-04-21
JP5102812B2 (en) 2012-12-19
TW200509375A (en) 2005-03-01

Similar Documents

Publication Publication Date Title
JP4589647B2 (en) Nonvolatile dynamic random access memory drive circuit
US6954377B2 (en) Non-volatile differential dynamic random access memory
US5623442A (en) Memory cells and memory devices with a storage capacitor of parasitic capacitance and information storing method using the same
US5267209A (en) EEPROM programming method
US7672170B2 (en) Flash memory device and program method thereof
JP4050048B2 (en) Fast switching to fast program and program verification
US7859899B1 (en) Non-volatile memory and method of operating the same
US20050047210A1 (en) Non-volatile semiconductor memory device
US20090190402A1 (en) Integrated SRAM and FLOTOX EEPROM memory device
US9214465B2 (en) Structures and operational methods of non-volatile dynamic random access memory devices
US6798008B2 (en) Non-volatile dynamic random access memory
US9779814B2 (en) Non-volatile static random access memory devices and methods of operations
JP5102812B2 (en) Driving method of nonvolatile dynamic random access memory
US7054201B2 (en) Driving circuit for non-volatile DRAM
JP4106028B2 (en) Method and apparatus for soft program verification in a memory device
US7099181B2 (en) Non-volatile dynamic random access memory
TWI687929B (en) Hybrid memory system and method of operating the same
JP3908432B2 (en) Nonvolatile semiconductor memory device and writing method thereof
JP2010238361A (en) Driving circuit for nonvolatile dram, and riving method thereof
US20040109356A1 (en) Non-volatile memory architecture and method thereof
JP4001945B2 (en) Method for refreshing semiconductor memory
US20030190771A1 (en) Integrated ram and non-volatile memory cell method and structure
JP2007058964A (en) Nonvolatile semiconductor storage device
JP2003091993A (en) Data storage device, and nonvolatile semiconductor memory device to be used therefor
TWI533306B (en) Structures and operational methods of non-volatile dynamic random access memory devices

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120515

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120810

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120904

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120928

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees