JP2009217581A - 欠陥誤り耐性機能付きクロスバーバス回路 - Google Patents
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Abstract
【課題】クロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を回避することを可能にする。
【解決手段】バス間を接続する複数のトランジスタスイッチとを有し、データ伝送先部へのデータ転送を一対一に行うことのできるクロスバーバス10と、データに判定ビットを付加して、クロスバーバスに送る判定ビット付加装置6と、データ転送の結果が成功したか否かの判定を行う転送結果判定装置15と、データを保持するデータ保持装置17と、再転送要求を出力し、データ保持部に保持されているデータをデータ伝送先部に送出させる再転送判定装置19と、クロスバーバス内の転送経路を選択するとともにこの選択されたトランジスタスイッチの状態をメモリに記憶させ、転送経路に含まれるトランジスタスイッチをオンさせる選択信号を出力する転送経路選択回路11と、を備えている。
【選択図】図9
【解決手段】バス間を接続する複数のトランジスタスイッチとを有し、データ伝送先部へのデータ転送を一対一に行うことのできるクロスバーバス10と、データに判定ビットを付加して、クロスバーバスに送る判定ビット付加装置6と、データ転送の結果が成功したか否かの判定を行う転送結果判定装置15と、データを保持するデータ保持装置17と、再転送要求を出力し、データ保持部に保持されているデータをデータ伝送先部に送出させる再転送判定装置19と、クロスバーバス内の転送経路を選択するとともにこの選択されたトランジスタスイッチの状態をメモリに記憶させ、転送経路に含まれるトランジスタスイッチをオンさせる選択信号を出力する転送経路選択回路11と、を備えている。
【選択図】図9
Description
本発明は、欠陥誤り耐性機能付きクロスバーバス回路に関する。
半導体製造プロセスの微細化によるトランジスタの集積度の向上が、これまでのプロセッサの性能向上を支えてきた。しかし、単一プロセッサ内のトランジスタを増やす事による性能向上は、トランジスタの微細化が進むにつれその向上に限界がでてきており、さらにトランジスタの微細化そのものに限界が見え始めてきている。そこで新しい性能向上方法として、近年盛んに行われているのがマルチコアプロセッサ化である。このマルチコアプロセッサは、トランジスタの微細化により可能となった方式である。これにより従来の単一コアプロセッサを越える性能を得る事が可能である。
しかしマルチコアプロセッサの性能は、コア内のトランジスタ数によってのみ決まるのではなく、コア間の接続方法によっても左右される。現在のマルチコアプロセッサは、バス型やリング型などの相互接続ネットワークを使用して接続され、データの伝送を行っている。バス型のネットワークは、バスが備える調停機能によって、指定された1個のコアにだけバスの使用を許可する(例えば、特許文献1参照)。リング型のネットワークは、それぞれのコアに接続しているスイッチを、調停機能が管理する事で複数のコアに同時にバスの使用権が与えられる。これらの方法は、どちらもコア数が増えても共有するバス数が増えるわけではないので、1個のコアがバスを占有できる時間が減るか、あるいはコア間の距離が結果的に長くなるため、最悪の場合の伝送時間が長くなってしまうという欠点がある。結果としてコア数が増えると、コア間の通信が全体の性能のボトルネックとなってしまうという欠点を抱えている。さらに、マルチコア化することにより、コア間の配線などの領域が増え、全体的な面積が増えてしまうという欠点も抱えている。
特開平06−259343号公報
本発明は、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することのできるクロスバーバス回路を提供することを目的とする。
本発明の一態様によるクロスバーバス回路は、それぞれがデータを伝送することのできる複数のデータ伝送元部と、前記データの伝送先となる複数のデータ伝送先部と、交差する複数のバスと、交差するバス間を接続する複数のトランジスタスイッチとを有し、これらのトランジスタスイッチを選択することにより、複数の前記データ伝送元部から複数のデータ伝送先部へのデータ転送を一対一に行うことのできるクロスバーバスと、複数の前記データ伝送元部のそれぞれから伝送されるデータに判定ビットを付加して、前記クロスバーバスに送る判定ビット付加装置と、前記クロスバーバスから出力されるデータに付加された判定ビットに基づいて、前記データ転送の結果が成功したか否かの判定を行う転送結果判定装置と、前記データ転送の結果が成功した場合に、前記データ転送された前記データを保持するデータ保持装置と、前記データ転送の結果に基づいて、前記データを再転送させるか否かの判定を行い、再転送させる場合に再転送要求を出力し、再転送させない場合に転送要求を前記データ保持部に送り、前記データ保持部に保持されているデータを前記データ伝送先部に送出させる再転送判定装置と、前記データ転送の伝送元および伝送先に関する情報に基づいて前記クロスバーバスの前記トランジスタスイッチを選択する選択信号を出力して選択された前記トランジスタスイッチをオンさせることにより前記データ伝送元部から前記データ伝送先部への前記クロスバーバス内の転送経路を選択するとともにこの選択されたトランジスタスイッチの状態をメモリに記憶させ、かつ前記再転送要求に基づいて再転送のための転送経路を選択し、この選択された転送経路に含まれる前記トランジスタスイッチをオンさせる選択信号を出力する転送経路選択回路と、を備えていることを特徴とする。
本発明によれば、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することができる。
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
まず、一般的な2次元クロスバーバス回路について説明する。この2次元クロスバーバス回路は、図1に示すように、複数のメモリコア21〜24からなるメモリコア部2と、複数のプロセッサコア221〜224からなるプロセッサコア部22と、それらの間に設けられ、内部に複数のトランジスタスイッチ(図1においては図示せず)を有する2次元クロスバーバス10と、転送要求対情報(すなわち、伝送元および伝送先の情報)に基づいて、メモリコア21〜2からプロセッサコア221〜224へのデータの転送経路を選択し、この選択された転送経路に含まれるクロスバーバス10のトランジスタスイッチを選択する選択信号を出力する転送経路選択装置8と、を備えている。転送経路選択装置8から出力される選択信号は、スイッチ接続線9を通ってクロスバーバス10のトランジスタスイッチに送られ、トランジスタスイッチをオンさせる。また、メモリコア21〜24は、入力データ線41〜44をそれぞれ介してクロスバーバス10に接続され、プロセッサコア221〜224は、出力データ線201〜204を介してクロスバーバス10に接続される。なお、クロスバーバス10の上側にプロセッサコア221〜224を配置し、下側にメモリコア21〜24を配置する構成であってもよい。
この2次元クロスバーバス回路は、図2に示すように、2次元クロスバーバス10を通って、メモリコア21〜24とプロセッサコア221〜224との間のデータ転送を1対1に並列に行う事が可能な回路である。例えば、図2においては、クロスバーバス10内のトランジスタスイッチを適宜選択することによって、メモリコア21はプロセッサコア223と接続され、メモリコア22はプロセッサコア224と接続され、メモリコア23はプロセッサコア222と接続され、メモリコア24はプロセッサコア221と接続されることにより、データ転送を1対1に並列に行う。
4メモリコア×4プロセッサコア用の2次元クロスバーバス10は図3に示す構成を有している。縦方向のバス10aは、重複しないように入力データ線もしくは出力データ線のどれかと接続している。横方向のバス10bはメモリコア数と同じ数だけ設けられ、それぞれの横方向のバス10bは全ての縦方向バス10aと交差するように配置される。縦横のバス10a、10bの交差領域にトランジスタスイッチ10cが設けられ、これらのトランジスタスイッチ10cをオン、オフすることによって縦のバス10aと横のバス10bとの間を電気的に接続する。そして図4に示すように、縦バス10a、横バス10bの全ての縦バス10a上に、オン状態のトランジスタスイッチ10cが高々1個存在するように、トランジスタスイッチの状態を決定する。4個のメモリコア、4個のプロセッサコアの場合、横バス10bは4本用意しているので、これにより4対のデータ転送を同時に行う事が可能となる。図5は、図4に示すデータ転送路のうちの1つのデータ転送路を表している。このデータ転送路は破線で示され、入力データ線41と出力データ線204とを接続している。
次に、一般的な3次元クロスバーバス回路について説明する。この3次元クロスバーバス回路は、図12に示すように、複数のメモリコア211〜222からなるメモリコア部2と、プロセッサコア2211〜2222からなるプロセッサコア部22と、それらの間に配置され、内部に複数のトランジスタスイッチを有する3次元クロスバーバス50と、転送要求対情報に基づいてメモリコア211〜222からプロセッサコア2211〜2222への転送経路を選択し、この選択された転送経路に含まれるクロスバーバス50のトランジスタスイッチを選択する選択信号を出力する転送経路選択装置8とを備えている。転送経路選択装置8から出力される選択信号は、スイッチ接続線9を通ってクロスバーバス50のトランジスタスイッチに送られ、トランジスタスイッチをオンさせる。また、メモリコア211〜222は、入力データ線411〜422をそれぞれ介してクロスバーバス50に接続され、プロセッサコア2211〜2222は、出力データ線2011〜2022を介してクロスバーバス50に接続される。なお、クロスバーバス50の上側にプロセッサコア2211〜2222を配置し、下側にメモリコア211〜222を配置する構成であってもよい。
この3次元クロスバーバス回路は、3次元クロスバーバス50を通って、メモリコア211〜222とプロセッサコア2211〜2222との間のデータ転送を1対1に並列に行うことが可能となる回路である。3次元クロスバーバス50は、図7に示すように、レイヤー群A、レイヤー群B、およびレイヤー群Cが積層された構成を有している。レイヤー群Aは、水平面内の第1方向に沿って配置されたバス50aと、上記水平面に垂直な方向に沿って配置されたバス50bと上記バス50aとの間に設置されたトランジスタスイッチ50を有するレイヤーを複数積層させた構成となっている。レイヤー群Bは、水平面内の第2の方向に沿って配置された配線50dと、上記水平面に垂直な方向に沿って配置された配線50bと上記配線50dとの間のトランジスタスイッチ50cとを有するレイヤーを複数積層させた構成となっている。また、レイヤー群Cは、レイヤー群Aと同じ構成を有している。図7においては、同一のレイヤーは破線で囲まれた領域で表されている。垂直方向のバス50bについては、入力データ線411〜422に接続しているバス(以下、入力バスともいう)50bは、レイヤー群Aとレイヤー群Bとの間で、切断されている。入力データ線411〜422と同じ位置にある、レイヤー群Bとレイヤー群Cとを通る垂直方向のバス50bを、プリメモリバスと呼ぶ。また、出力データ線2011〜2022に接続しているバス(以下、出力バスともいう)50bはレイヤー群BとCの間で切断されており、入力データ線411〜422と出力データ線2011〜2022に接続している入力バスおよび出力バスは、同じ位置に配置しない。図7に示すように、出力データ線と同位置のレイヤー群Aとレイヤー群Bとを通る垂直方向のバス50bをプリプロセッサバスと呼ぶ。
オン状態にするトランジスタスイッチ50cは、全ての入力バス、出力バス、プリプロセッサバス、プリメモリバス上では、各レイヤー群内で1個、オン状態になるように設定する。プリプロセッサバスとプリメモリバスは、2つのレイヤー群にまたがっているので、それぞれのレイヤー上で1個ずつ、計2個のスイッチがオンされていなくてはいけない。またこのとき、あるレイヤー上の1本のバス上では、同じ種類のバスと接合しているトランジスタスイッチが同時にオンにはならないようにする。つまり、レイヤー群A内のレイヤー上のバスならば、入力バスに接続するトランジスタスイッチと、プリプロセッサバスに接続するトランジスタスイッチがオンになるようにする。これらのトランジスタスイッチの選択は、データを転送要求コア対の情報に基づいて、転送経路選択装置8によって選択される。選択装置8内では、それぞれのコア間通信要求の情報を元に、上記条件を各バス上のトランジスタスイッチが満たすように、トランジスタスイッチを選択する。図8は上記条件を満たすように、それぞれのトランジスタスイッチをオン状態にした場合の、ある1つのデータ転送経路を表している。
このような層構造を持つクロスバーバスにおいて欠陥や故障耐性を上げるためにはレイヤー数を増やして回路を作成し、さらには、欠陥箇所及び故障箇所の特定を行わなくてはいけない。この場合の問題点は、元々、必要なレイヤー数が多いのに関わらず、欠陥の割合や故障の割合に応じてレイヤーの総数を増やすなどの冗長性をさらに最初に用意する必要があるということである。しかし、実際の製品ではそれが困難となる。というのも、単なる冗長性では転送時のエラー率をある所定の値以下になることを保証することができないからである。更に、製造後の故障を確定する作業は、時間的場所的な制約によりとても困難になってしまう。
そこで、本発明者達は、鋭意研究に努め、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することのできる欠陥誤り耐性機能付きクロスバーバス回路を開発した。この欠陥誤り耐性機能付きクロスバーバス回路の実施形態を以下に説明する。
(第1実施形態)
本発明の第1実施形態による2次元クロスバーバス回路を図9に示す。本実施形態の2次元クロスバーバス回路は、メモリコア部2と、判定ビット付加装置6と、内部に複数のトランジスタスイッチ(図示せず)を有する2次元クロスバーバス10と、転送経路選択装置11と、メモリ13と、転送結果判定装置15と、転送データ保持装置17と、再送判定装置19と、プロセッサコア部22とを備えている。
本発明の第1実施形態による2次元クロスバーバス回路を図9に示す。本実施形態の2次元クロスバーバス回路は、メモリコア部2と、判定ビット付加装置6と、内部に複数のトランジスタスイッチ(図示せず)を有する2次元クロスバーバス10と、転送経路選択装置11と、メモリ13と、転送結果判定装置15と、転送データ保持装置17と、再送判定装置19と、プロセッサコア部22とを備えている。
本実施形態においても、メモリコア部2およびプロセッサコア部22は、図1に示す2次元クロスバーバス回路と同様に、複数のメモリプロセッサ(図示せず)および複数のプロセッサコア(図示せず)をそれぞれ備えている。また同様に、各メモリコアに対応して入力データ線4が設けられ、各プロセッサコアに対応して出力データ線20が設けられている。
判定ビット付加装置6は、各メモリプロセッサから対応する入力データ線4を介して送られてくる入力データに必要なビット数の判定ビットを付加して2次元クロスバーバス10に送付する。本実施形態の2次元クロスバーバス10は、図3に示す2次元クロスバーバス10と同じ構成を有している。すなわち、複数のトランジスタスイッチを有している。
転送経路選択装置11は、転送要求対情報(すなわち、伝送元および伝送先の情報)に基づいて、2次元クロスバーバス10における、メモリコア部2からプロセッサコア部22へのデータの転送経路を選択し、この選択された転送経路に含まれる、クロスバーバス10のトランジスタスイッチをオンさせる選択信号を出力するとともに、この選択結果に応じたクロスバーバス10におけるトランジスタスイッチの状態(オン状態またはオフ状態)をメモリ13に記憶させる。本実施形態においては、後述する再転送判定装置19から送られてくる再転送要求に基づいて、再転送経路を選択し、この選択された再転送経路に含まれるクロスバーバス10のトランジスタスイッチを選択する選択信号を出力するとともに、この選択結果に応じたクロスバーバス10におけるトランジスタスイッチの状態をメモリ13に記憶させる。なお、メモリ13は転送経路選択装置11に内蔵されていてもよい。
転送結果判定装置15の一具体例を図24に示す。この具体例の転送結果判定装置15は、各判定ビットに対して、確認ビット照合回路15aと、フリップフロップ回路15bとが設けられている。クロスバーバス10を介して送られてくる判定ビットを含む信号が入力Inとして受ける。この入力Inは、確認ビット照合回路15aと、フリップフロップ回路15bに入力される。確認ビット照合回路15aは、入力された判定ビットを照合し、転送が成功の場合には出力信号Out_1を「1」として出力し、転送が不成功の場合には出力信号Out_1を「0」として出力する。フリップフロップ回路15bは、確認ビット照合回路15aの出力信号Out_1が「1」となった場合に、判定ビット以降のデータを出力信号Out_2として出力する。転送結果判定装置15の出力はデータ保持装置17に保持される。
次に、本実施形態に係る転送経路選択装置11、メモリ13、転送結果判定装置15、転送データ保持装置17、および再送判定装置19の動作を、図10を参照して説明する。図10は、本実施形態の2次元クロスバーバス回路の動作を説明するフローチャートである。
まず、メモリコア部2から入力データ線4を介して送られてくる入力データに、判定ビット付加装置6が転送結果判定用ビットを付加し、2次元クロスバーバス10に送出する。
これと並行して、転送要求対情報に基づいて、2次元クロスバーバス10における、メモリコア部2からプロセッサコア部22へのデータの転送経路が転送経路選択装置11によって選択される(図10のステップS1)。すると、この選択された転送経路に含まれる、クロスバーバス10のトランジスタスイッチをオンさせる選択信号が転送経路選択装置11から出力されるとともに、この選択結果に応じたクロスバーバス10におけるトランジスタスイッチの状態がメモリ13に記憶される(図10のステップS2)。
転送経路選択装置8から出力される選択信号は、スイッチ接続線9を通ってクロスバーバス10のトランジスタスイッチに送られ、選択された転送経路に含まれるトランジスタスイッチをオンさせる。これにより、判定ビットが付加されたデータが2次元クロスバーバス10を通って転送結果判定装置15に送られる(図10のステップS3)。すると、転送結果判定装置15において、転送結果判定用ビットに基づいて、転送が成功したか否かの判定が行われ(図10のステップS4)、転送が成功した場合は、転送データは、データ保持装置17に一時的に保持される(図10のステップS5)。その後、転送が成功したことを示す転送結果が再送判定装置19に送られる(図10のステップS6)。また、転送が成功しなかった場合は、転送が成功しなかったことを示す転送結果が再送判定装置19に送られる(図10のステップS6)。
再転送判定装置19は、これまでの転送結果も入れてそれぞれの転送が最低1回成功しているか判定し(図10のステップS7)、転送が1回も成功していない場合には、再転送要求を転送経路選択装置11に送る。また、転送が成功している場合には、再転送判定装置19は、データ保持装置17に転送要求信号を送り、データ保持装置17に一時的に保持されているデータを、出力データ線20を介してプロセッサコア部22に一斉に転送する(図10のステップS9)。
再転送判定装置19から再転送要求を転送経路選択装置11が受けると、転送経路選択装置11は、転送経路を縦方向にシフトすることによって再転送経路を選択し(図10のステップS8)、この選択された再転送経路に含まれるクロスバーバス10のトランジスタスイッチを選択する選択信号を出力するとともに、この選択結果に応じたクロスバーバス10におけるトランジスタスイッチの状態をメモリ13に記憶させる(図10のステップS2)。この再転送経路に基づいて、再度データ転送を実行させる。データ転送を終了するまでこの操作を繰り返し行う。
転送経路を縦方向にシフトすることによって再転送経路を選択する一具体例を図11に示す。この縦方向シフトは、図11に示すようにトランジスタスイッチの状態を、前回の転送時の経路から1つ下の段のバスを使用してデータ転送を行う方法である。なお、一番下のバスを使用して転送した場合には、次の再転送時には一番上のバスを使用する。また、一番初めの転送要求時には、転送経路選択装置60によって計算されたスイッチ状態を保持し、その値を3次元クロスバーバス内のトランジスタスイッチにそれぞれスイッチ接続線9を通して反映させることも可能である。
以上説明したように、本実施形態によれば、欠陥や出荷後に故障が発生した場合でも、クロスバーバス内部のデータ経路を何度か切り替え再度転送することが可能となり、最終的に全てのデータの転送を行う事ができる。これにより、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することができる。なお、本実施形態においては、再転送した場合は、1回のデータ転送にかかる遅延が、転送経路を再選択するための処理時間および再転送時間の分だけ大きくなる。しかし、再選択のための処理は、1回選択を行うと、それをシフトするだけの処理しか行わない為、遅延はそれほどかからず、またクロスバーバスの場合、1回のデータ転送にかかる配線遅延が他のバスよりも格段に小さいという特徴を有しているため、データの再転送を行ったとしても、システム全体の遅延にはつながらないという利点がある。
なお、本実施形態において、メモリコア部2とプロセッサコア部22の配置を逆にしてもよい。すなわち、入力データがプロセッサコア部22から出力され、メモリコア部2が転送データを受けるように構成してもよい。
(変形例)
次に、本実施形態の一変形例による欠陥誤り耐性機能付き2次元クロスバーバス回路を図12に示す。本変形例の2次元クロスバーバス回路は、図9に示す第1実施形態の2次元クロスバーバス回路において、再転送判定装置19を再転送判定装置19Aに置き換えた構成となっている。この再転送判定装置19Aは、再転送回数をカウントし、このカウント値が所定回数以上の場合には、転送が失敗であるとして、OUT信号を出力し、転送作業を中止する機能を再転送判定装置19に付加した構成を有している。
次に、本実施形態の一変形例による欠陥誤り耐性機能付き2次元クロスバーバス回路を図12に示す。本変形例の2次元クロスバーバス回路は、図9に示す第1実施形態の2次元クロスバーバス回路において、再転送判定装置19を再転送判定装置19Aに置き換えた構成となっている。この再転送判定装置19Aは、再転送回数をカウントし、このカウント値が所定回数以上の場合には、転送が失敗であるとして、OUT信号を出力し、転送作業を中止する機能を再転送判定装置19に付加した構成を有している。
本変形例も、再転送回数が所定値未満の場合には、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することができる。また、再転送回数に制限を設けたことにより、転送が不可能な場合に無駄な処理を永遠に行うことを回避することができるという利点を有する。
(第2実施形態)
次に、本発明の第2実施形態による3次元クロスバーバス回路を図13に示す。本実施形態の3次元クロスバーバス回路は、メモリコア部2と、判定ビット付加装置6と、内部に複数のトランジスタスイッチ(図示せず)を有する3次元クロスバーバス50と、転送経路選択装置60と、メモリ62と、転送結果判定装置15と、転送データ保持装置17と、再送判定装置19と、プロセッサコア部22とを備えている。
次に、本発明の第2実施形態による3次元クロスバーバス回路を図13に示す。本実施形態の3次元クロスバーバス回路は、メモリコア部2と、判定ビット付加装置6と、内部に複数のトランジスタスイッチ(図示せず)を有する3次元クロスバーバス50と、転送経路選択装置60と、メモリ62と、転送結果判定装置15と、転送データ保持装置17と、再送判定装置19と、プロセッサコア部22とを備えている。
本実施形態においても、メモリコア部2およびプロセッサコア部22は、図6に示す3次元クロスバーバス回路と同様に、複数のメモリプロセッサ(図示せず)および複数のプロセッサコア(図示せず)をそれぞれ備えている。また同様に、各メモリコアに対応して入力データ線4が設けられ、各プロセッサコアに対応して出力データ線20が設けられている。
判定ビット付加装置6は、各メモリプロセッサから対応する入力データ線4を介して送られてくる入力データに転送結果判定用ビットを付加して2次元クロスバーバス10に送付する。本実施形態の3次元クロスバーバス10は、図7に示す3次元クロスバーバス10と同じ構成を有している。すなわち、レイヤー群A、レイヤー群B、およびレイヤー群Cを有しており、各レイヤー群は複数のレイヤーを有しており、各レイヤーには複数のトランジスタスイッチを有している。
転送経路選択装置60は、転送要求対情報(すなわち、伝送元および伝送先の情報)に基づいて、3次元クロスバーバス50における、メモリコア部2からプロセッサコア部22へのデータの転送経路を選択し、この選択された転送経路に含まれる、クロスバーバス50のトランジスタスイッチをオンさせる選択信号を出力するとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態(オン状態またはオフ状態)をメモリ62に記憶させる。なお、本実施形態においては、後述する再転送判定装置19から送られてくる再転送要求に基づいて、再転送経路を選択し、この選択された再転送経路に含まれるクロスバーバス50のトランジスタスイッチを選択する選択信号を出力するとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態をメモリ62に記憶させる。なお、メモリ62は転送経路選択装置60に内蔵されていてもよい。
次に、本実施形態に係る転送経路選択装置60、メモリ62、転送結果判定装置15、転送データ保持装置17、および再送判定装置19の動作を、図14を参照して説明する。図14は、本実施形態の3次元クロスバーバス回路の動作を説明するフローチャートである。
まず、メモリコア部2から入力データ線4を介して送られてくる入力データに、判定ビット付加装置6が転送結果判定用ビットを付加し、3次元クロスバーバス50に送出する。
これと並行して、転送要求対情報に基づいて、3次元クロスバーバス50における、メモリコア部2からプロセッサコア部22へのデータの転送経路が転送経路選択装置60によって選択される(図14のステップS11)。すると、この選択された転送経路に含まれる、クロスバーバス50のトランジスタスイッチをオンさせる選択信号が転送経路選択装置60から出力されるとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態がメモリ62に記憶される(図14のステップS12)。
転送経路選択装置60から出力される選択信号は、スイッチ接続線9を通ってクロスバーバス50のトランジスタスイッチに送られ、選択された転送経路に含まれるトランジスタスイッチをオンさせる。これにより、判定ビットが付加されたデータが3次元クロスバーバス50を通って転送結果判定装置15に送られる(図14のステップS13)。すると、転送結果判定装置15において、転送結果判定用ビットに基づいて、転送が成功したか否かの判定が行われ(図14のステップS14)、転送が成功した場合は、転送データは、データ保持装置17に一時的に保持される(図14のステップS15)。その後、転送が成功したことを示す転送結果が再送判定装置19に送られる(図14のステップS16)。また、転送が成功しなかった場合は、転送が成功しなかったことを示す転送結果が再送判定装置19に送られる(図14のステップS16)。
再転送判定装置19は、これまでの転送結果も入れてそれぞれの転送が最低1回成功しているか判定し(図14のステップS17)、転送が1回も成功していない場合には、再転送要求を転送経路選択装置60に送る。また、転送が成功している場合には、再転送判定装置19は、データ保持装置17に転送要求信号を送り、データ保持装置17に一時的に保持されているデータを、出力データ線20を介してプロセッサコア部22に一斉に転送する(図14のステップS19)。
再転送判定装置19から再転送要求を転送経路選択装置60が受けると、転送経路選択装置60は、転送経路を垂直方向にシフトすることによって再転送経路を選択し(図14のステップS18)、この選択された再転送経路に含まれるクロスバーバス50のトランジスタスイッチを選択する選択信号を出力するとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態をメモリ62に記憶させる(図14のステップS12)。この再転送経路に基づいて、再度データ転送を実行させる。データ転送を終了するまでこの操作を繰り返し行う。
転送経路を垂直方向にシフトすることによって再転送経路を選択する一具体例を図15に示す。垂直方向にシフトするとは、図15に示すようにトランジスタスイッチの状態を、前回の転送時の経路からレイヤー群A、レイヤー群B、およびレイヤー群Cのいずれかのみのレイヤー群のレイヤー内で、1つ下の段のレイヤー上のバスを使用してデータ転送を行うように決定する方法である。なお、一番下のレイヤー上のバスを使用して転送を行っている場合は、次の再転送時には一番上のレイヤー上のバスを使用する。レイヤー群A内で再転送をレイヤー数分行ったら、次に再転送要求がきた場合はレイヤー群A内のシフト操作は行わず、レイヤー群B内でシフト操作を行い、その後、レイヤー群C内でのみシフト操作を行う。また、一番初めの転送要求時には、転送経路選択装置60によって計算されたスイッチ状態を保持し、その値を3次元クロスバーバス内のトランジスタスイッチにそれぞれスイッチ接続線9を通して反映させることも可能である。
以上説明したように、本実施形態によれば、欠陥や出荷後に故障が発生した場合でも、クロスバーバス内部のデータ経路を何度か切り替え再度転送することが可能となり、最終的に全てのデータの転送を行う事ができる。これにより、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することができる。なお、本実施形態においては、再転送した場合は、1回のデータ転送にかかる遅延が、転送経路を再選択するための処理時間および再転送時間の分だけ大きくなる。しかし、再選択のための処理は、1回選択を行うと、それをシフトするだけの処理しか行わない為、遅延はそれほどかからず、またクロスバーバスの場合、1回のデータ転送にかかる配線遅延が他のバスよりも格段に小さいという特徴を有しているため、データの再転送を行ったとしても、システム全体の遅延にはつながらないという利点がある。
なお、本実施形態において、メモリコア部2とプロセッサコア部22の配置を逆にしてもよい。すなわち、入力データがプロセッサコア部22から出力され、メモリコア部2が転送データを受けるように構成してもよい。
(変形例)
次に、本実施形態の一変形例による欠陥誤り耐性機能付き3次元クロスバーバス回路を図16に示す。本変形例の3次元クロスバーバス回路は、図13に示す第2実施形態の3次元クロスバーバス回路において、再転送判定装置19を再転送判定装置19Aに置き換えた構成となっている。この再転送判定装置19Aは、再転送回数をカウントし、このカウント値が所定回数以上の場合には、転送が失敗であるとして、OUT信号を出力し、転送作業を中止する機能を再転送判定装置19に付加した構成を有している。
次に、本実施形態の一変形例による欠陥誤り耐性機能付き3次元クロスバーバス回路を図16に示す。本変形例の3次元クロスバーバス回路は、図13に示す第2実施形態の3次元クロスバーバス回路において、再転送判定装置19を再転送判定装置19Aに置き換えた構成となっている。この再転送判定装置19Aは、再転送回数をカウントし、このカウント値が所定回数以上の場合には、転送が失敗であるとして、OUT信号を出力し、転送作業を中止する機能を再転送判定装置19に付加した構成を有している。
本変形例も、再転送回数が所定値未満の場合には、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することができる。また、再転送回数に制限を設けたことにより、転送が不可能な場合に無駄な処理を永遠に行うことを回避することができるという利点を有する。
(第3実施形態)
次に、本発明の第3実施形態による3次元クロスバーバス回路を図17に示す。本実施形態の3次元クロスバーバス回路は、メモリコア部2と、判定ビット付加装置6と、内部に複数のトランジスタスイッチ(図示せず)を有する3次元クロスバーバス50と、転送経路選択装置60Aと、メモリ62と、転送結果判定装置15と、転送データ保持装置17と、再送判定装置19と、プロセッサコア部22とを備えている。
次に、本発明の第3実施形態による3次元クロスバーバス回路を図17に示す。本実施形態の3次元クロスバーバス回路は、メモリコア部2と、判定ビット付加装置6と、内部に複数のトランジスタスイッチ(図示せず)を有する3次元クロスバーバス50と、転送経路選択装置60Aと、メモリ62と、転送結果判定装置15と、転送データ保持装置17と、再送判定装置19と、プロセッサコア部22とを備えている。
本実施形態においても、メモリコア部2およびプロセッサコア部22は、図6に示す3次元クロスバーバス回路と同様に、複数のメモリプロセッサ(図示せず)および複数のプロセッサコア(図示せず)をそれぞれ備えている。また同様に、各メモリコアに対応して入力データ線4が設けられ、各プロセッサコアに対応して出力データ線20が設けられている。
判定ビット付加装置6は、各メモリプロセッサから対応する入力データ線4を介して送られてくる入力データに転送結果判定用ビットを付加して2次元クロスバーバス10に送付する。本実施形態の3次元クロスバーバス10は、図7に示す3次元クロスバーバス10と同じ構成を有している。すなわち、レイヤー群A、レイヤー群B、およびレイヤー群Cを有しており、各レイヤー群は複数のレイヤーを有しており、各レイヤーには複数のトランジスタスイッチを有している。
転送経路選択装置60Aは、転送要求対情報(すなわち、伝送元および伝送先の情報)に基づいて、3次元クロスバーバス50における、メモリコア部2からプロセッサコア部22へのデータの転送経路を選択し、この選択された転送経路に含まれる、クロスバーバス50のトランジスタスイッチをオンさせる選択信号を出力するとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態(オン状態またはオフ状態)をメモリ62に記憶させる。なお、本実施形態においては、後述する再転送判定装置19から送られてくる再転送要求に基づいて、再転送経路を選択し、この選択された再転送経路に含まれるクロスバーバス50のトランジスタスイッチを選択する選択信号を出力するとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態をメモリ62に記憶させる。
次に、本実施形態に係る転送経路選択装置60A、メモリ62、転送結果判定装置15、転送データ保持装置17、および再送判定装置19の動作を、図18を参照して説明する。図18は、本実施形態の3次元クロスバーバス回路の動作を説明するフローチャートである。
まず、メモリコア部2から入力データ線4を介して送られてくる入力データに、判定ビット付加装置6が転送結果判定用ビットを付加し、3次元クロスバーバス50に送出する。
これと並行して、転送要求対情報に基づいて、3次元クロスバーバス50における、メモリコア部2からプロセッサコア部22へのデータの転送経路が転送経路選択装置60Aによって選択される(図18のステップS21)。すると、この選択された転送経路に含まれる、クロスバーバス50のトランジスタスイッチをオンさせる選択信号が転送経路選択装置60Aから出力されるとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態がメモリ62に記憶される(図18のステップS22)。
転送経路選択装置60Aから出力される選択信号は、スイッチ接続線9を通ってクロスバーバス50のトランジスタスイッチに送られ、選択された転送経路に含まれるトランジスタスイッチをオンさせる。これにより、判定ビットが付加されたデータが3次元クロスバーバス50を通って転送結果判定装置15に送られる(図18のステップS23)。すると、転送結果判定装置15において、転送結果判定用ビットに基づいて、転送が成功したか否かの判定が行われ(図18のステップS24)、転送が成功した場合は、転送データは、データ保持装置17に一時的に保持される(図18のステップS25)。その後、転送が成功したことを示す転送結果が再送判定装置19に送られる(図18のステップS26)。また、転送が成功しなかった場合は、転送が成功しなかったことを示す転送結果が再送判定装置19に送られる(図18のステップS26)。
再転送判定装置19は、これまでの転送結果も入れてそれぞれの転送が最低1回成功しているか判定し(図18のステップS27)、転送が1回も成功していない場合には、再転送要求を転送経路選択装置60Aに送る。また、転送が成功している場合には、再転送判定装置19は、データ保持装置17に転送要求信号を送り、データ保持装置17に一時的に保持されているデータを、出力データ線20を介してプロセッサコア部22に一斉に転送する(図18のステップS29)。
再転送判定装置19から再転送要求を転送経路選択装置60Aが受けると、転送経路選択装置60Aは、転送経路を水平方向にシフトすることによって再転送経路を選択し(図18のステップS28)、この選択された再転送経路に含まれるクロスバーバス50のトランジスタスイッチを選択する選択信号を出力するとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態をメモリ62に記憶させる(図18のステップS22)。この再転送経路に基づいて、再度データ転送を実行させる。データ転送を終了するまでこの操作を繰り返し行う。
転送経路を水平方向にシフトすることによって再転送経路を選択する一具体例を図19に示す。水平方向にシフトするとは、図19に示すように、トランジスタスイッチの状態を、全てのデータ転送経路に対して、前回の転送時の経路から各レイヤー上の各バス上で、オンにするトランジスタを1つずつずらして設定することである。全てのスイッチを同じ向きでシフトする必要がある。すなわち、水平方向にシフトするとは、レイヤー集合Aとレイヤー集合Bとを接続するプリプロセッサバスまたはレイヤー集合Bとレイヤー集合Cとを接続するプリメモリバスの少なくとも一方のバスを前回までの転送経路に含まれていたバスと異なるバスを含む転送経路を再転送経路として選択する方法である。また、一番初めの転送要求時には、転送経路選択装置60Aによって選択されたスイッチ状態を保持し、その値を3次元クロスバーバスのトランジスタスイッチにそれぞれスイッチ接続線9を通して反映させることも可能である。
以上説明したように、本実施形態によれば、欠陥や出荷後に故障が発生した場合でも、クロスバーバス内部のデータ経路を何度か切り替え再度転送することが可能となり、最終的に全てのデータの転送を行う事ができる。これにより、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することができる。なお、本実施形態においては、再転送した場合は、1回のデータ転送にかかる遅延が、転送経路を再選択するための処理時間および再転送時間の分だけ大きくなる。しかし、再選択のための処理は、1回選択を行うと、それをシフトするだけの処理しか行わない為、遅延はそれほどかからず、またクロスバーバスの場合、1回のデータ転送にかかる配線遅延が他のバスよりも格段に小さいという特徴を有しているため、データの再転送を行ったとしても、システム全体の遅延にはつながらないという利点がある。
なお、本実施形態において、メモリコア部2とプロセッサコア部22の配置を逆にしてもよい。すなわち、入力データがプロセッサコア部22から出力され、メモリコア部2が転送データを受けるように構成してもよい。
(変形例)
次に、本実施形態の一変形例による欠陥誤り耐性機能付き3次元クロスバーバス回路を図20に示す。本変形例の3次元クロスバーバス回路は、図17に示す第3実施形態の3次元クロスバーバス回路において、再転送判定装置19を再転送判定装置19Aに置き換えた構成となっている。この再転送判定装置19Aは、再転送回数をカウントし、このカウント値が所定回数以上の場合には、転送が失敗であるとして、OUT信号を出力し、転送作業を中止する機能を再転送判定装置19に付加した構成を有している。
次に、本実施形態の一変形例による欠陥誤り耐性機能付き3次元クロスバーバス回路を図20に示す。本変形例の3次元クロスバーバス回路は、図17に示す第3実施形態の3次元クロスバーバス回路において、再転送判定装置19を再転送判定装置19Aに置き換えた構成となっている。この再転送判定装置19Aは、再転送回数をカウントし、このカウント値が所定回数以上の場合には、転送が失敗であるとして、OUT信号を出力し、転送作業を中止する機能を再転送判定装置19に付加した構成を有している。
本変形例も、再転送回数が所定値未満の場合には、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することができる。また、再転送回数に制限を設けたことにより、転送が不可能な場合に無駄な処理を永遠に行うことを回避することができるという利点を有する。
(第4実施形態)
次に、本発明の第4実施形態による3次元クロスバーバス回路を図21に示す。本実施形態の3次元クロスバーバス回路は、メモリコア部2と、判定ビット付加装置6と、内部に複数のトランジスタスイッチ(図示せず)を有する3次元クロスバーバス50と、転送経路選択装置60Bと、メモリ62と、転送結果判定装置15と、転送データ保持装置17と、再送判定装置19と、プロセッサコア部22とを備えている。
次に、本発明の第4実施形態による3次元クロスバーバス回路を図21に示す。本実施形態の3次元クロスバーバス回路は、メモリコア部2と、判定ビット付加装置6と、内部に複数のトランジスタスイッチ(図示せず)を有する3次元クロスバーバス50と、転送経路選択装置60Bと、メモリ62と、転送結果判定装置15と、転送データ保持装置17と、再送判定装置19と、プロセッサコア部22とを備えている。
本実施形態においても、メモリコア部2およびプロセッサコア部22は、図6に示す3次元クロスバーバス回路と同様に、複数のメモリプロセッサ(図示せず)および複数のプロセッサコア(図示せず)をそれぞれ備えている。また同様に、各メモリコアに対応して入力データ線4が設けられ、各プロセッサコアに対応して出力データ線20が設けられている。
判定ビット付加装置6は、各メモリプロセッサから対応する入力データ線4を介して送られてくる入力データに転送結果判定用ビットを付加して2次元クロスバーバス10に送付する。本実施形態の3次元クロスバーバス10は、図7に示す3次元クロスバーバス10と同じ構成を有している。すなわち、レイヤー群A、レイヤー群B、およびレイヤー群Cを有しており、各レイヤー群は複数のレイヤーを有しており、各レイヤーには複数のトランジスタスイッチを有している。
転送経路選択装置60Bは、転送要求対情報(すなわち、伝送元および伝送先の情報)に基づいて、3次元クロスバーバス50における、メモリコア部2からプロセッサコア部22へのデータの転送経路を選択し、この選択された転送経路に含まれる、クロスバーバス50のトランジスタスイッチをオンさせる選択信号を出力するとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態(オン状態またはオフ状態)をメモリ62に記憶させる。なお、本実施形態においては、後述する再転送判定装置19から送られてくる再転送要求に基づいて、再転送経路を選択し、この選択された再転送経路に含まれるクロスバーバス50のトランジスタスイッチを選択する選択信号を出力するとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態をメモリ62に記憶させる。
次に、本実施形態に係る転送経路選択装置60B、メモリ62、転送結果判定装置15、転送データ保持装置17、および再送判定装置19の動作を、図22を参照して説明する。図22は、本実施形態の3次元クロスバーバス回路の動作を説明するフローチャートである。
まず、メモリコア部2から入力データ線4を介して送られてくる入力データに、判定ビット付加装置6が転送結果判定用ビットを付加し、3次元クロスバーバス50に送出する。
これと並行して、転送要求対情報に基づいて、3次元クロスバーバス50における、メモリコア部2からプロセッサコア部22へのデータの転送経路が転送経路選択装置60Bによって選択される(図22のステップS31)。すると、この選択された転送経路に含まれる、クロスバーバス50のトランジスタスイッチをオンさせる選択信号が転送経路選択装置60Bから出力されるとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態がメモリ62に記憶される(図22のステップS32)。
転送経路選択装置60Bから出力される選択信号は、スイッチ接続線9を通ってクロスバーバス50のトランジスタスイッチに送られ、選択された転送経路に含まれるトランジスタスイッチをオンさせる。これにより、判定ビットが付加されたデータが3次元クロスバーバス50を通って転送結果判定装置15に送られる(図22のステップS33)。すると、転送結果判定装置15において、転送結果判定用ビットに基づいて、転送が成功したか否かの判定が行われ(図22のステップS34)、転送が成功した場合は、転送データは、データ保持装置17に一時的に保持される(図22のステップS35)。その後、転送が成功したことを示す転送結果が再送判定装置19に送られる(図22のステップS36)。また、転送が成功しなかった場合は、転送が成功しなかったことを示す転送結果が再送判定装置19に送られる(図22のステップS36)。
再転送判定装置19は、これまでの転送結果も入れてそれぞれの転送が最低1回成功しているか判定し(図22のステップS37)、転送が1回も成功していない場合には、再転送要求を転送経路選択装置60Bに送る。また、転送が成功している場合には、再転送判定装置19は、データ保持装置17に転送要求信号を送り、データ保持装置17に一時的に保持されているデータを、出力データ線20を介してプロセッサコア部22に一斉に転送する(図22のステップS39)。
再転送判定装置19から再転送要求を転送経路選択装置60Bが受けると、転送経路選択装置60Bは、転送経路を垂直または水平方向にシフトすることによって再転送経路を選択し(図22のステップS38)、この選択された再転送経路に含まれるクロスバーバス50のトランジスタスイッチを選択する選択信号を出力するとともに、この選択結果に応じたクロスバーバス50におけるトランジスタスイッチの状態をメモリ62に記憶させる(図22のステップS32)。この再転送経路に基づいて、再度データ転送を実行させる。データ転送を終了するまでこの操作を繰り返し行う。すなわち、本実施形態の転送経路選択装置60Bは、第2および第3実施形態で説明した再転送経路の選択機能を共に含んでおり、例えば、再転送経路をまず垂直方向にシフトさせて行い、首尾良くいかない場合には、水平方向にシフトさせて行う。
以上説明したように、本実施形態によれば、欠陥や出荷後に故障が発生した場合でも、クロスバーバス内部のデータ経路を何度か切り替え再度転送することが可能となり、最終的に全てのデータの転送を行う事ができる。これにより、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することができる。なお、本実施形態においては、再転送した場合は、1回のデータ転送にかかる遅延が、転送経路を再選択するための処理時間および再転送時間の分だけ大きくなる。しかし、再選択のための処理は、1回選択を行うと、それをシフトするだけの処理しか行わない為、遅延はそれほどかからず、またクロスバーバスの場合、1回のデータ転送にかかる配線遅延が他のバスよりも格段に小さいという特徴を有しているため、データの再転送を行ったとしても、システム全体の遅延にはつながらないという利点がある。
なお、本実施形態において、メモリコア部2とプロセッサコア部22の配置を逆にしてもよい。すなわち、入力データがプロセッサコア部22から出力され、メモリコア部2が転送データを受けるように構成してもよい。
(変形例)
次に、本実施形態の一変形例による欠陥誤り耐性機能付き3次元クロスバーバス回路を図23に示す。本変形例の3次元クロスバーバス回路は、図21に示す第4実施形態の3次元クロスバーバス回路において、再転送判定装置19を再転送判定装置19Aに置き換えた構成となっている。この再転送判定装置19Aは、再転送回数をカウントし、このカウント値が所定回数以上の場合には、転送が失敗であるとして、OUT信号を出力し、転送作業を中止する機能を再転送判定装置19に付加した構成を有している。
次に、本実施形態の一変形例による欠陥誤り耐性機能付き3次元クロスバーバス回路を図23に示す。本変形例の3次元クロスバーバス回路は、図21に示す第4実施形態の3次元クロスバーバス回路において、再転送判定装置19を再転送判定装置19Aに置き換えた構成となっている。この再転送判定装置19Aは、再転送回数をカウントし、このカウント値が所定回数以上の場合には、転送が失敗であるとして、OUT信号を出力し、転送作業を中止する機能を再転送判定装置19に付加した構成を有している。
本変形例も、再転送回数が所定値未満の場合には、回路作成時のクロスバーバス回路内に欠陥が生じるか、あるいは使用している間に故障が生じても、故障を可及的に回避することができる。また、再転送回数に制限を設けたことにより、転送が不可能な場合に無駄な処理を永遠に行うことを回避することができるという利点を有する。
2 メモリコア部
21〜24 メモリコア
4 入力データ線
41〜44 入力データ線
6 判定ビット付加装置
8 転送経路選択装置
9 スイッチ接続線
10 2次元クロスバーバス
11 転送経路選択装置
13 メモリ
15 転送結果判定装置
15a 確認ビット照合回路
15b フリップフロップ回路
17 データ保持装置
19 再転送判定装置
19A 再転送判定装置
50 3次元クロスバーバス
60A 転送経路選択装置
60B 転送経路選択装置
62 メモリ
21〜24 メモリコア
4 入力データ線
41〜44 入力データ線
6 判定ビット付加装置
8 転送経路選択装置
9 スイッチ接続線
10 2次元クロスバーバス
11 転送経路選択装置
13 メモリ
15 転送結果判定装置
15a 確認ビット照合回路
15b フリップフロップ回路
17 データ保持装置
19 再転送判定装置
19A 再転送判定装置
50 3次元クロスバーバス
60A 転送経路選択装置
60B 転送経路選択装置
62 メモリ
Claims (6)
- それぞれがデータを伝送することのできる複数のデータ伝送元部と、
前記データの伝送先となる複数のデータ伝送先部と、
交差する複数のバスと、交差するバス間を接続する複数のトランジスタスイッチとを有し、これらのトランジスタスイッチを選択することにより、複数の前記データ伝送元部から複数のデータ伝送先部へのデータ転送を一対一に行うことのできるクロスバーバスと、
複数の前記データ伝送元部のそれぞれから伝送されるデータに判定ビットを付加して、前記クロスバーバスに送る判定ビット付加装置と、
前記クロスバーバスから出力されるデータに付加された判定ビットに基づいて、前記データ転送の結果が成功したか否かの判定を行う転送結果判定装置と、
前記データ転送の結果が成功した場合に、前記データ転送された前記データを保持するデータ保持装置と、
前記データ転送の結果に基づいて、前記データを再転送させるか否かの判定を行い、再転送させる場合に再転送要求を出力し、再転送させない場合に転送要求を前記データ保持部に送り、前記データ保持部に保持されているデータを前記データ伝送先部に送出させる再転送判定装置と、
前記データ転送の伝送元および伝送先に関する情報に基づいて前記クロスバーバスの前記トランジスタスイッチを選択する選択信号を出力して選択された前記トランジスタスイッチをオンさせることにより前記データ伝送元部から前記データ伝送先部への前記クロスバーバス内の転送経路を選択するとともにこの選択されたトランジスタスイッチの状態をメモリに記憶させ、かつ前記再転送要求に基づいて再転送のための転送経路を選択し、この選択された転送経路に含まれる前記トランジスタスイッチをオンさせる選択信号を出力する転送経路選択回路と、
を備えていることを特徴とするクロスバーバス回路。 - 前記クロスバーバスは2次元クロスバーバスであって、
複数の前記データ伝送元部に対応して設けられた複数の第1バスと、
複数の前記データ伝送先部に対応して設けられた複数の第2バスと、
複数の前記第1バスおよび複数の前記第2バスにそれぞれ交差するように並列して設けられた複数の第3バスと、
前記第1および第2バスと前記第3バスとの交差部にそれぞれ設けられ、交差するバス同士を電気的に接続しかつゲートに前記選択信号を受ける複数のトランジスタスイッチと、
を備え、
前記転送経路選択部は、前記再転送要求を受けた場合には、前回までの転送経路に含まれる前記第3バスと異なる第3バスを含む転送経路を選択することを特徴とする請求項1記載のクロスバーバス回路。 - 前記クロスバーバスは3次元クロスバーバスであって、
積層された複数の第1レイヤーを有しそれぞれの第1レイヤーが、並列された複数の第1バスを有する第1レイヤー群と、
前記第1レイヤー群と積層され、前記第1レイヤー群と同じ数の積層された複数の第2レイヤーを有しそれぞれの第2レイヤーが、並列されかつ前記第2レイヤーを前記第1レイヤーに投影したときに前記第1バスと交差するように配置された複数の第2バスを有する第2レイヤー群と、
前記第2レイヤー群と積層され、前記第1レイヤー群と同じ数の複数の第3レイヤーを有しそれぞれの第3レイヤーが、並列されかつ前記第3レイヤーを前記第2レイヤーに投影したときに前記第2バスと交差するように配置された複数の第3バスを有する第3レイヤー群と、
複数の前記データ伝送元部に対応して設けられ前記第1レイヤー群の各レイヤーを貫通し、前記第1バスと交差する第4バスと、
前記第1および第2レイヤー群の各レイヤーを貫通し、前記第1バスおよび前記第2バスと交差する第5バスと、
前記第2および第3レイヤー群の各レイヤーを貫通し、前記第2バスおよび前記第3バスと交差する第6バスと、
複数の前記データ伝送先部に対応して設けられ前記第3レイヤー群の各レイヤーを貫通し、前記第3バスと交差する第7バスと、
前記第1バスと前記第4バスとの交差部、前記第1バスおよび前記第2バスと前記第5バスとの交差部、前記第2バスおよび前記第3バスと第6バスとの交差部、および前記第3バスと前記第7バスとの交差部にそれぞれ設けられ、交差するバス同士を電気的に接続しかつゲートに前記選択信号を受ける複数のトランジスタスイッチと、
を備え、
前記転送経路選択部は、前記再転送要求を受けた場合には、前記第1乃至第3レイヤー群の中の少なくとも1つのレイヤー群中で、前回までの転送経路に含まれるレイヤーと異なるレイヤーを含む転送経路を選択することを特徴とする請求項1記載のクロスバーバス回路。 - 前記転送経路選択部は、前記再転送要求を受けた場合には、前記第5および第6バス中で、前回までの転送経路に含まれるバスと異なるバスを含む転送経路を選択することを特徴とする請求項3記載のクロスバーバス回路。
- 前記クロスバーバスは3次元クロスバーバスであって、
積層された複数の第1レイヤーを有しそれぞれの第1レイヤーが、並列された複数の第1バスを有する第1レイヤー群と、
前記第1レイヤー群と積層され、前記第1レイヤー群と同じ数の積層された複数の第2レイヤーを有しそれぞれの第2レイヤーが、並列されかつ前記第2レイヤーを前記第1レイヤーに投影したときに前記第1バスと交差するように配置された複数の第2バスを有する第2レイヤー群と、
前記第2レイヤー群と積層され、前記第1レイヤー群と同じ数の複数の第3レイヤーを有しそれぞれの第3レイヤーが、並列されかつ前記第3レイヤーを前記第2レイヤーに投影したときに前記第2バスと交差するように配置された複数の第3バスを有する第3レイヤー群と、
複数の前記データ伝送元部に対応して設けられ前記第1レイヤー群の各レイヤーを貫通し、前記第1バスと交差する第4バスと、
前記第1および第2レイヤー群の各レイヤーを貫通し、前記第1バスおよび前記第2バスと交差する第5バスと、
前記第2および第3レイヤー群の各レイヤーを貫通し、前記第2バスおよび前記第3バスと交差する第6バスと、
複数の前記データ伝送先部に対応して設けられ前記第3レイヤー群の各レイヤーを貫通し、前記第3バスと交差する第7バスと、
前記第1バスと前記第4バスとの交差部、前記第1バスおよび前記第2バスと前記第5バスとの交差部、前記第2バスおよび前記第3バスと第6バスとの交差部、および前記第3バスと前記第7バスとの交差部にそれぞれ設けられ、交差するバス同士を電気的に接続しかつゲートに前記選択信号を受ける複数のトランジスタスイッチと、
を備え、
前記転送経路選択部は、前記再転送要求を受けた場合には、前記第5および第6バス中で、前回までの転送経路に含まれるバスと異なるバスを含む転送経路を選択することを特徴とする請求項1記載のクロスバーバス回路。 - 前記再転送判定回路は、再転送回数をカウントする機能を有し、再転送回数のカウント値が設定回数に達した場合に再転送を行わず、転送失敗信号を外部に出力することを特徴とする請求項1乃至5のいずれかに記載のクロスバーバス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008060972A JP2009217581A (ja) | 2008-03-11 | 2008-03-11 | 欠陥誤り耐性機能付きクロスバーバス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008060972A JP2009217581A (ja) | 2008-03-11 | 2008-03-11 | 欠陥誤り耐性機能付きクロスバーバス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009217581A true JP2009217581A (ja) | 2009-09-24 |
Family
ID=41189356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008060972A Pending JP2009217581A (ja) | 2008-03-11 | 2008-03-11 | 欠陥誤り耐性機能付きクロスバーバス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009217581A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103218344A (zh) * | 2013-04-28 | 2013-07-24 | 上海大学 | 采用数据驱动机制多处理器间数据通信电路 |
US9098641B1 (en) * | 2006-01-30 | 2015-08-04 | Cypress Semiconductor Corporation | Configurable bus |
-
2008
- 2008-03-11 JP JP2008060972A patent/JP2009217581A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US9098641B1 (en) * | 2006-01-30 | 2015-08-04 | Cypress Semiconductor Corporation | Configurable bus |
CN103218344A (zh) * | 2013-04-28 | 2013-07-24 | 上海大学 | 采用数据驱动机制多处理器间数据通信电路 |
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