JP2009210522A - 等価サンプリング装置 - Google Patents

Abstract

【課題】トリガ発生時の高速動作の要請を緩和可能な等価サンプリング装置を提供する。
【解決手段】基準クロックＲＣＬを発生する基準クロック発生部１１と、サンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎを格納するサンプリングクロック格納（ＳＣＳ）部１２と基準クロックＲＣＬを用いてアナログ信号をサンプリングしてデジタル化しトリガ用信号として出力するトリガ用ＡＤＣ１３と、トリガ用信号を比較基準と比較して一致したときにトリガを発生するトリガ回路１４と、トリガが入力されたとき、クロックＳＣＬ−ｉ（１〜Ｎのいずれか）を選択してＳＣＳ部１２から出力させるクロックセレクタ１５と、ＳＣＳ部１２から出力されたクロックＳＣＬ−ｉを用いてアナログ信号をサンプリングし、得られた信号をデジタル化して出力する波形サンプル用ＡＤＣ１６と、波形サンプル用ＡＤＣ１６からの出力を格納する波形記憶ＲＡＭ１７と、を備える構成を有している。
【選択図】図１

Description

本発明は、サンプリング周波数以上の周波数の周期的アナログ信号をサンプリングし、得られた信号をデジタル化することが可能な等価サンプリング装置に関する。

従来、サンプリング周波数以上の周波数の周期的アナログ信号に対して等価サンプリングを行う等価サンプリング装置が知られている（例えば、特許文献１参照。）。等価サンプリングは、アナログ信号の周期性のため整数周期遅れてサンプリングを行っても同一のタイミングでサンプリングが可能であることを利用するものである。図３は、従来の等価サンプリング装置の一構成例を示すブロック図であり、図４は、サンプリングクロック格納部が格納するサンプリングクロックの説明図である。

サンプリングは、図４に示す相互に一定の遅延時間異なるサンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎを用いて行われ、サンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎはサンプリングクロック格納部２２から出力される。サンプリング開始の基準タイミングは、基準クロック発生部２１が発生する基準クロックＲＣＬとアナログ信号とに基づいて決定される。サンプリングのタイミングは、クロックＲＣＬ、ＳＣＬ−１〜ＳＣＬ−Ｎとアナログ信号とに基づいて決定される。

サンプリングの開始に先立ち、まず、基準クロックＲＣＬが第１のクロックセレクタ２３を介してトリガ及び波形サンプル用ＡＤＣ（Analogue Digital Converter。以下、ＴＳ用ＡＤＣという。）２４に出力される。次に、ＴＳ用ＡＤＣ２４が、基準クロックＲＣＬを用いてアナログ信号をサンプリングし、得られた信号をデジタル化してトリガ用信号として出力する。

トリガ回路２５は、トリガ用信号と内部に設定された比較基準とをビット毎に比較し、全てのビットが「Ｈｉｇｈ」であると判断したとき、アナログ信号のサンプリング開始のためのトリガを出力する。このトリガは、第２のクロックセレクタ２６と第１のクロックセレクタ２３に出力され、上記のサンプリング開始の基準タイミングを決定する。

第２のクロックセレクタ２６は、トリガの入力に応じたサンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎを選択してサンプリングクロック格納部２２から第１のクロックセレクタ２３を経由してＴＳ用ＡＤＣ２４に出力させる。ＴＳ用ＡＤＣ２４は、トリガの入力に応じて第１のクロックセレクタ２３経由で入力されるサンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎを用いてアナログ信号をサンプリングする。サンプリングは、例えばサンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎの立ち上がりのタイミングで行われる。ＴＳ用ＡＤＣ２４は、サンプリングして得られた信号をデジタル化して波形記憶ＲＡＭ２７に格納する。

このように、ＴＳ用ＡＤＣ２４は、まず、トリガ発生（基準タイミング決定）のためのサンプリングを行い、トリガ発生後に基準クロックＲＣＬからサンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎに切替えて、シーケンシャルにサンプリングを行う。即ち、等価サンプリング装置２においては、特定の部分の波形を検査するための１つのサンプリングデータを得るために、シーケンシャルなサンプリングが行われている。
特開２００２−１５６３８９号公報

しかしながら、従来の等価サンプリング装置では、シーケンシャルなサンプリングを行うため、トリガの入力時に基準クロックからサンプリングクロックに高速に切り替えなければ高い精度が得られないという問題を有していた。

以上の現状に鑑み、本発明の目的は、トリガ発生時の高速動作に対する要請が従来よりも緩和可能な等価サンプリング装置を提供する。

上記の課題を解決すべく、本発明は以下の構成を提供する。
請求項１に係る発明は、アナログ信号のサンプリング開始の基準タイミングを検出してトリガを発生するトリガ発生ユニットと、前記トリガが入力され、相互に遅延時間が異なる同一のクロック信号からなる１組のサンプリングクロックを格納し、前記トリガの入力に応答して、１組の前記サンプリングクロック中から対応するサンプリングクロックを選択し、選択された前記サンプリングクロックを用いて前記アナログ信号をサンプリングし、得られた信号をデジタル化する波形サンプルユニットと、を備えることを特徴とする。

請求項２に係る発明は、請求項１に記載の等価サンプリング装置において、前記トリガ発生ユニットが、基準クロックを発生する基準クロック発生部と、前記基準クロックを用いて前記アナログ信号をサンプリングし得られた信号をデジタル化してトリガ用信号として出力するトリガ用ＡＤＣと、前記トリガ用信号をデジット毎にパラレルに比較基準と比較し、全てのデジットに関して一致が得られたと判断したときにトリガを発生するトリガ回路とを有し、前記波形サンプルユニットが、１組のサンプリングクロックを個別に出力可能なサンプリングクロック格納部と、前記トリガをカウントし、前記トリガの入力に応答して前記トリガのカウント数に応じた前記サンプリングクロックを特定するクロック特定信号をデジット毎にパラレルに前記サンプリングクロック格納部に出力し、対応する前記サンプリングクロックを出力させるクロックセレクタと、前記トリガの入力に応答して、選択された前記サンプリングクロックを用いてアナログ信号をサンプリングし、得られた信号をデジタル化する波形サンプル用ＡＤＣとを有することを特徴とする。

請求項１に係る発明によれば、アナログ信号のサンプリング開始の基準タイミングを検出してトリガを発生するトリガ発生ユニットと、トリガが入力され、相互に遅延時間が異なる同一のクロック信号からなる１組のサンプリングクロックを格納し、トリガの入力に応答して、１組のサンプリングクロック中から対応するサンプリングクロックを選択し、選択されたサンプリングクロックを用いてアナログ信号をサンプリングし、得られた信号をデジタル化する波形サンプルユニットと、を備えるため、トリガ発生時の高速動作に対する要請が従来よりも緩和可能な等価サンプリング装置を実現することができる。

請求項２に係る発明によれば、上記請求項１の効果に加えて、トリガ発生ユニットが、基準クロックを発生する基準クロック発生部と、基準クロックを用いてアナログ信号をサンプリングし得られた信号をデジタル化してトリガ用信号として出力するトリガ用ＡＤＣと、トリガ用信号をデジット毎にパラレルに比較基準と比較し、全てのデジットに関して一致が得られたと判断したときにトリガを発生するトリガ回路とを有し、波形サンプルユニットが、１組のサンプリングクロックを個別に出力可能なサンプリングクロック格納部と、トリガをカウントし、トリガの入力に応答してトリガのカウント数に応じたサンプリングクロックを特定するクロック特定信号をデジット毎にパラレルにサンプリングクロック格納部に出力し、対応するサンプリングクロックを出力させるクロックセレクタと、トリガの入力に応答して、選択されたサンプリングクロックを用いてアナログ信号をサンプリングし、得られた信号をデジタル化する波形サンプル用ＡＤＣとを有するため、さらにトリガ発生時の高速動作に対する要請を従来よりも緩和することができる。

以下、実施例を示した図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明による等価サンプリング装置の一実施例を模式的に示すブロック構成図である。等価サンプリング装置１は、図１に示すように、基準クロックＲＣＬを発生する基準クロック発生部１１と、サンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎを格納するサンプリングクロック格納部１２とを備える。

等価サンプリング装置１は、また、基準クロックＲＣＬを用いてアナログ信号をサンプリングし、得られた信号をデジタル化してトリガ用信号として出力するトリガ用ＡＤＣ（Analogue Digital Converter）１３と、トリガ用信号を所定の比較基準と比較し、比較基準と一致したときにトリガを発生するトリガ回路１４と、を備え、サンプリング開始の基準タイミングを通知するトリガを発生する。基準クロック発生部１１、トリガ用ＡＤＣ１３及びトリガ回路１４は、アナログ信号のサンプリング開始の基準タイミングを検出してトリガを発生するトリガ発生ユニットをなす。

等価サンプリング装置１は、さらに、トリガが入力されたとき、所定のサンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎを選択してサンプリングクロック格納部１２から出力させるクロックセレクタ１５と、サンプリングクロック格納部１２から出力されたサンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎを用いてアナログ信号をサンプリングし、得られた信号をデジタル化して出力する波形サンプル用ＡＤＣ１６と、波形サンプル用ＡＤＣ１６からの出力を格納する波形記憶ＲＡＭ１７と、を備える。サンプリングクロック格納部１２、クロックセレクタ１５及び波形サンプル用ＡＤＣ１６は、トリガの入力に応答して対応するサンプリングクロックを選択し、選択されたサンプリングクロックを用いてアナログ信号をサンプリングし、得られた信号をデジタル化する波形サンプルユニットをなす。

図２は、本発明による等価サンプリング装置が発生するクロック信号の一例を概念的に示す説明図である。サンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎは、相互に遅延時間が異なる同一のクロック信号である。図２には、遅延時間がＮの増大と伴に１nsecずつ増大する、周波数１００ＭＨｚのサンプリングクロックが１０系列示されている。ここで、パルスの繰り返しの数は、例えば５０、１００、２００等であり、等価サンプリング装置１の用途、規模、周波数帯域等に応じて決定される。

基準クロックＲＣＬは、サンプリングクロックＳＣＬ−１と同一のクロック信号であるが、パルスの繰り返しに制限はない。したがって、基準クロックＲＣＬは、サンプリングクロックＳＣＬ−１と同一の立ち上がり時間（以下、これらのクロックＲＣＬ、ＳＣＬ−１の遅延時間を０nsecとする。）を有し、無制限に繰り返し可能である。基準クロックＲＣＬは、また、等価サンプリング装置１の基準のクロックとしての役割を有する。

トリガ用ＡＤＣ１３にはアナログ信号と基準クロックＲＣＬが入力され、トリガ用ＡＤＣ１３からはサンプリングとデジタル化を行って得られたデジタル信号がトリガ用信号として出力される。トリガ用信号は、デジット毎にパラレルにトリガ回路１４に出力される。したがって、トリガ用信号は、８ビットの場合８本（アースを除く）のワイヤを介してデジット毎に出力される。

トリガ回路１４にはトリガ用信号と図示しない比較基準とが入力され、トリガ回路１４からはアナログ信号のサンプリング開始の基準タイミングを決定するトリガがクロックセレクタ１５と波形サンプル用ＡＤＣ１６に出力される。ここで、トリガ回路１４が例えばデジタルオシロスコープに使用される場合、比較基準として表示させようとする又は検査対象の波形部分の電圧が設定される。

トリガ回路１４は、入力されるトリガ用信号のデジット毎にコンパレータを有し、コンパレータには、一方の入力端子にトリガ用信号が他の方の入力端子に比較基準がそれぞれ入力される。コンパレータには、トリガ用信号及び比較基準の対応するデジットの値が「０」又は「１」で入力される。コンパレータは、両方の入力が等しい場合、即ち何れも「０」又は「１」の場合に一致したと判定し、一致したときに例えば「Ｈｉｇｈ」の信号を出力する。

トリガ回路１４は、各コンパレータからの出力の論理積をとるＡＮＤ回路が出力段に設けられ、全てのコンパレータで一致したと判断したときにトリガを発するようになっている。ここで、ＡＮＤ回路には例えば、全てのコンパレータからの出力に加え別個の「Ｈｉｇｈ」の信号が入力され、ＡＮＤ回路は全てのコンパレータの出力が一致しないことを示す「Ｌｏｗ」のときに、トリガを出力しないように構成されている。

クロックセレクタ１５にはトリガが入力され、クロックセレクタ１５は、トリガのカウンタを有しトリガのカウント数ｉ（ｉは自然数。）に応じたサンプリングクロックＳＣＬ−ｉ（ｉ＝１〜Ｎの自然数。）を選択する。選択されたサンプリングクロックＳＣＬ−ｉは、これを特定するクロック特定信号を介して、サンプリングクロック格納部１２に通知される。クロック特定信号は、例えばデジット毎にパラレルにクロックセレクタ１５からサンプリングクロック格納部１２に出力される。サンプリングクロック格納部１２は、クロック特定信号で特定されたサンプリングクロックＳＣＬ−ｉを出力する。ここで、サンプリングがクロック数Ｎを越えて繰り返される場合、ｉとしてＮを法とする剰余が設定される。

波形サンプル用ＡＤＣ１６には、クロックセレクタ１５によって選択されたサンプリングクロックＳＣＬ−ｉとアナログ信号とトリガとが入力される。そして、波形サンプル用ＡＤＣ１６は、トリガが入力されたときにアナログ信号のサンプリングを開始し、その後デジタル化を行うようになっている。サンプリングは、トリガの入力直後のパルスを用いて、このパルスの立ち上がりのタイミングで行われる。デジタル化して得られた波形サンプル信号は、順次、波形記憶ＲＡＭ１７に保存される。

波形記憶ＲＡＭ１７は、サンプリングクロックＳＣＬ−１〜ＳＣＬ−Ｎの番号順に波形サンプル信号を記憶し、図示しない外部の装置からの要求に応じて波形サンプル信号を出力可能となっている。この場合、波形サンプル信号は、例えば、記憶された順番に出力される。

以下、本発明による等価サンプリング装置の動作について説明する。まず、基準クロック発生部１１が基準クロックＲＣＬを発生してトリガ用ＡＤＣ１３に出力し、トリガ用ＡＤＣ１３がこの基準クロックＲＣＬを用いてアナログ信号をサンプリングしデジタル化してトリガ用信号として出力する。次に、トリガ回路１４が、トリガ用信号を比較基準とデジット毎にパラレルに比較し、全てのデジットについて一致したときに上記のトリガをクロックセレクタ１５と波形サンプル用ＡＤＣ１６に出力する。

次に、クロックセレクタ１５は、トリガをカウントしていて、トリガの入力に応答してカウント数ｉに応じたクロック特定信号をサンプリングクロック格納部１２に出力する。サンプリングクロック格納部１２は、クロック特定信号に応じたサンプリングクロックＳＣＬ−ｉを波形サンプル用ＡＤＣ１６に出力する。

一方、波形サンプル用ＡＤＣ１６は、トリガの入力に応答し、入力されたサンプリングクロックＳＣＬ−ｉを用いてアナログ信号をサンプリングし、得られた信号をデジタル化して波形記憶ＲＡＭ１７に出力する。波形記憶ＲＡＭ１７は、トリガの入力によって波形サンプル用ＡＤＣ１６から出力されたデータを格納する。上記の動作は、サンプリングの繰り返し数に応じてサンプリングクロックＳＣＬ−ｉを切り替えて繰り返される。

本発明による等価サンプリング装置は、例えばデジタルオシロスコープ、ＩＣテスタ等に内蔵されて使用され、計測機器製造業、電子部品製造業、デジタル機器製造業等において利用可能であり、このような製品の有用性を増進する。

本発明による等価サンプリング装置の一実施例を模式的に示すブロック構成図である。 本発明による等価サンプリング装置が発生するクロック信号の一例を概念的に示す説明図である。 従来の等価サンプリング装置の一構成例を示すブロック図である。 サンプリングクロック格納部が格納するサンプリングクロックの説明図である。

符号の説明

１、２ 等価サンプリング装置
１１、２１ 基準クロック発生部
１２、２２ サンプリングクロック格納部
１３ トリガ用ＡＤＣ
１４、２５ トリガ回路
１５、２３、２６ クロックセレクタ
１６ 波形サンプル用ＡＤＣ
１７、２７ 波形記憶ＲＡＭ
２４ トリガ及び波形サンプル用ＡＤＣ

Claims (2)

1. アナログ信号のサンプリング開始の基準タイミングを検出してトリガを発生するトリガ発生ユニットと、
   前記トリガが入力され、相互に遅延時間が異なる同一のクロック信号からなる１組のサンプリングクロックを格納し、前記トリガの入力に応答して、１組の前記サンプリングクロック中から対応するサンプリングクロックを選択し、選択された前記サンプリングクロックを用いて前記アナログ信号をサンプリングし、得られた信号をデジタル化する波形サンプルユニットと、
   を備えることを特徴とする等価サンプリング装置。
2. 前記トリガ発生ユニットが、
   基準クロックを発生する基準クロック発生部と、
   前記基準クロックを用いて前記アナログ信号をサンプリングし得られた信号をデジタル化してトリガ用信号として出力するトリガ用ＡＤＣと、
   前記トリガ用信号をデジット毎にパラレルに比較基準と比較し、全てのデジットに関して一致が得られたと判断したときにトリガを発生するトリガ回路と
   を有し、
   前記波形サンプルユニットが、
   １組のサンプリングクロックを個別に出力可能なサンプリングクロック格納部と、
   前記トリガをカウントし、前記トリガの入力に応答して前記トリガのカウント数に応じた前記サンプリングクロックを特定するクロック特定信号をデジット毎にパラレルに前記サンプリングクロック格納部に出力し、対応する前記サンプリングクロックを出力させるクロックセレクタと、
   前記トリガの入力に応答して、選択された前記サンプリングクロックを用いてアナログ信号をサンプリングし、得られた信号をデジタル化する波形サンプル用ＡＤＣと
   を有する、ことを特徴とする請求項１に記載の等価サンプリング装置。

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