JP2009207077A - Semiconductor integrated circuit device - Google Patents

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Tomoji Ichikawa
智士 市川
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a configuration capable of implementing a voltage application test and to protect voltage between gates and sources of FETs from overvoltage, in a semiconductor integrated circuit including a plurality of FETs of the same conductive type connected in series in a load electrification route. <P>SOLUTION: In a wafer check step, electrodes 9, 10, 11 are set to a ground level and a test voltage is applied to an electrode 8, thereby applying a test voltage higher than that in normal operation to gate oxide films of MOSFETs Q1, Q2. Since reverse withstand-voltage of a diode 20 is higher than the test voltage, the diode is not electrified. When a gate signal Sd becomes an L level in an actual operating state, both the MOSFETs Q1, Q2 are turned off. When a source potential (a potential of the electrode 10) becomes higher than the gate potential of the MOSFET Q2 by Vf or more, the diode 20 is electrified, and a voltage between the gate and the source of the MOSFET Q2 is limited to Vf or lower. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、電源から負荷への通電経路中に直列に接続された同一導電型の複数のＦＥＴが形成された半導体集積回路装置に関する。   The present invention relates to a semiconductor integrated circuit device in which a plurality of FETs of the same conductivity type connected in series in an energization path from a power source to a load are formed.

ハイサイド駆動またはロウサイド駆動を行う場合に、誤動作を未然に防止するフェイルセーフを目的として、同一導電型の２つのＦＥＴを直列に接続した構成の負荷駆動回路を用いる場合がある。このような負荷駆動回路を用いると、何れか一方のＦＥＴが故障により短絡した場合でも、負荷の誤駆動を防止することができる。特許文献１に記載された負荷駆動回路は、直列接続された２つのＦＥＴと、これら２つのＦＥＴのドレイン・ゲート間に接続されたクランプ回路と、負荷側に配置されるＦＥＴのゲート・ソース間に直列に接続された抵抗素子およびスイッチ回路と、他方のＦＥＴのゲートに接続された抵抗素子とを備えている。   When performing high-side driving or low-side driving, a load driving circuit having a configuration in which two FETs of the same conductivity type are connected in series may be used for the purpose of fail-safe to prevent malfunction. When such a load driving circuit is used, even when any one of the FETs is short-circuited due to a failure, it is possible to prevent erroneous driving of the load. The load driving circuit described in Patent Document 1 includes two FETs connected in series, a clamp circuit connected between the drain and gate of these two FETs, and the gate and source of the FET arranged on the load side. Are connected in series to each other, and a resistance element connected to the gate of the other FET.

この構成によれば、スイッチ回路を閉じて通常動作を行う場合、２つのＦＥＴは、それぞれに設けられたクランプ回路のクランプ開始電圧の加算電圧を超えるレベルの過電圧が印加されない限り同時にオンすることはない。また、スクリーニングのためにバーンインテストのような電圧印加テストを実施する場合には、スイッチ回路を開いて、各ＦＥＴのソース、ドレイン側とゲートとの間にテスト電圧を印加することができ、電圧印加テストを簡単に実施することができる。
特開２００５−２７７８６０号公報 According to this configuration, when the switch circuit is closed and normal operation is performed, the two FETs are not turned on at the same time unless an overvoltage of a level exceeding the addition voltage of the clamp start voltage of the clamp circuit provided in each is applied. Absent. When performing a voltage application test such as a burn-in test for screening, the switch circuit can be opened to apply a test voltage between the source, drain side and gate of each FET. The application test can be easily performed.
JP 2005-277860 A

上記負荷駆動回路においては、直列接続された複数のＦＥＴは同じ指令信号に従ってオンオフ動作する。全てのＦＥＴがオフ状態にある場合、隣接するＦＥＴ同士の相互接続ノードは非常に高いインピーダンスとなり、各相互接続ノードの電位は、各ＦＥＴのオフ時におけるリーク電流の大小に応じて定まることになる。このため、各相互接続ノードの電位は、グランドレベルから電源電圧レベルまでの何れかの電位となる。例えば、オフ状態とするのにＦＥＴのゲートが０Ｖに駆動される場合、上記複数のＦＥＴの中にはゲート・ソース間に電源電圧に近い電圧が印加されるものもあり、ゲート絶縁膜の耐圧が不足する虞があった。   In the load driving circuit, a plurality of FETs connected in series are turned on and off according to the same command signal. When all FETs are in the off state, the interconnection nodes between adjacent FETs have very high impedance, and the potential of each interconnection node is determined according to the magnitude of the leakage current when each FET is off. . Therefore, the potential of each interconnection node is any potential from the ground level to the power supply voltage level. For example, when the gate of the FET is driven to 0 V in order to turn it off, a voltage close to the power supply voltage is applied between the gate and source among the plurality of FETs. There was a risk of shortage.

本発明は上記事情に鑑みてなされたもので、その目的は、負荷通電経路中に直列接続された同一導電型の複数のＦＥＴを備えたものにおいて、電圧印加テストを実施可能な構成を備えるとともに各ＦＥＴのゲート・ソース間を過電圧から保護可能な半導体集積回路装置を提供することにある。   The present invention has been made in view of the above circumstances, and its object is to provide a configuration capable of performing a voltage application test in a device including a plurality of FETs of the same conductivity type connected in series in a load energizing path. An object of the present invention is to provide a semiconductor integrated circuit device capable of protecting the gate and source of each FET from overvoltage.

請求項１に記載した手段によれば、電源から負荷への通電経路中に複数のＦＥＴが直列に接続されているので、これら全てのＦＥＴを同一のゲート信号に従ってオンオフ動作させることにより、何れかのＦＥＴが故障した場合でも負荷への誤通電を防止することができる。   According to the means described in claim 1, since a plurality of FETs are connected in series in the energization path from the power source to the load, any one of these FETs can be turned on or off according to the same gate signal. Even when the FET of this type fails, erroneous energization to the load can be prevented.

直列接続された全てのＦＥＴがオフ状態にある場合、各ＦＥＴのリーク電流の大小などに起因して、ＦＥＴ同士の相互接続ノードの電位が上昇する虞がある。しかし、本手段によれば、最も低電位側に位置するＦＥＴ以外のＦＥＴについて、相互接続ノードであるソースの電位がゲート電位に対してダイオードの順方向電圧以上高くなると、ゲート・ソース間に接続されたダイオードが導通してゲート・ソース間電圧をクランプする。従って、各ＦＥＴにバランス抵抗を並列接続することなく（このような方法では暗電流が増大してしまう）、オフ状態にある各ＦＥＴのゲート・ソース間を過電圧から保護できる。   When all the FETs connected in series are in an off state, the potential of the interconnection node between the FETs may increase due to the magnitude of the leakage current of each FET. However, according to this means, when the potential of the source which is the interconnection node becomes higher than the forward voltage of the diode with respect to the gate potential with respect to the FET other than the FET located on the lowest potential side, the gate is connected between the source and the source. The connected diode conducts and clamps the gate-source voltage. Therefore, the gate and source of each FET in the off state can be protected from overvoltage without connecting a balance resistor in parallel to each FET (such a method increases dark current).

また、スクリーニングのためにバーンインテストのような電圧印加テストを実施する場合には、各ＦＥＴのドレインおよびソースに対して設けられた個別電極と共通電極との間にテスト電圧を印加すればよい。共通電極に印加されたテスト電圧は、共通電極とＦＥＴのゲートとの間にそれぞれ接続された回路を通してゲートに印加される。上述したダイオードは、テスト電圧以上の逆耐圧を有しており、その接続極性からして電圧印加テスト中に導通することはない。従って、電圧印加テストも正常に実施することができる。   When a voltage application test such as a burn-in test is performed for screening, a test voltage may be applied between the individual electrode and the common electrode provided for the drain and source of each FET. The test voltage applied to the common electrode is applied to the gate through a circuit connected between the common electrode and the gate of the FET. The diode described above has a reverse breakdown voltage equal to or higher than the test voltage, and does not conduct during the voltage application test due to its connection polarity. Therefore, the voltage application test can also be performed normally.

なお、上記ダイオードは、複数のＦＥＴのうち最も低電位側に位置するＦＥＴ以外の各ＦＥＴに対して設ければ十分である。オフ駆動されている状態で、最も低電位側に位置するＦＥＴのソースは低電位側電源線の電位に等しいため、ゲートとソースとの間に過大な電圧が印加されることがないからである。   It is sufficient to provide the diode for each FET other than the FET located on the lowest potential side among the plurality of FETs. This is because in the off-driven state, the source of the FET located on the lowest potential side is equal to the potential of the power supply line on the lower potential side, so that an excessive voltage is not applied between the gate and the source. .

請求項２に記載の手段は、Ｐチャネル型のＦＥＴを採用したものであり、Ｎチャネル型のＦＥＴを採用した請求項１に記載の手段と同様の作用、効果が得られる。
請求項３に記載した手段によれば、共通電極と複数のＦＥＴの各ゲートとの間にそれぞれ接続された回路は、共通電極に対する各ＦＥＴのゲート電圧をクランプする機能を有している。直列接続されたＦＥＴが全てオン駆動されている状態では、ＦＥＴのドレイン・ソース間電圧は小さくなるので、ＦＥＴ同士の相互接続ノードの電位は共通電極の電位にほぼ等しくなる。従って、各クランプ回路により、各ＦＥＴのゲートにオン駆動電圧を印加した際のゲート・ソース間を過電圧から保護できる。 The means described in claim 2 employs a P-channel type FET, and the same operation and effect as the means described in claim 1 adopting an N-channel type FET can be obtained.
According to the means described in claim 3, the circuit connected between the common electrode and each gate of the plurality of FETs has a function of clamping the gate voltage of each FET with respect to the common electrode. In a state where all the FETs connected in series are driven on, the voltage between the drain and source of the FET becomes small, so that the potential of the interconnection node between the FETs becomes substantially equal to the potential of the common electrode. Accordingly, each clamp circuit can protect the gate and source from overvoltage when an ON drive voltage is applied to the gate of each FET.

請求項４に記載した手段によれば、請求項１に記載した手段と同様に、電源から負荷への通電経路中に複数のＦＥＴが直列に接続されているので、これら全てのＦＥＴを同一のゲート信号に従ってオンオフ動作させることにより、何れかのＦＥＴが故障した場合でも負荷への誤通電を防止することができる。全てのＦＥＴがオフ状態にある場合、最も低電位側に位置するＦＥＴ以外のＦＥＴについて、相互接続ノードであるソースの電位がゲート電位に対してダイオードの順方向電圧以上高くなると、ゲート・ソース間に接続されたダイオードが導通してゲート・ソース間電圧をクランプする。従って、ゲート・ソース間を確実に過電圧から保護できる。   According to the means described in claim 4, as in the means described in claim 1, since a plurality of FETs are connected in series in the energization path from the power source to the load, all these FETs are made identical. By performing the on / off operation in accordance with the gate signal, erroneous energization to the load can be prevented even if any FET fails. When all FETs are in the OFF state, when the potential of the source that is the interconnection node is higher than the forward voltage of the diode with respect to the gate potential for the FETs other than the FET located on the lowest potential side, The diode connected to is turned on to clamp the gate-source voltage. Therefore, the gate-source can be reliably protected from overvoltage.

また、電圧印加テストを実施する場合には、スイッチをオフとし、中間電極と個別電極との間にテスト電圧を印加すればよい。中間電極に印加されたテスト電圧は、抵抗素子を通してゲートに印加される。上述したダイオードは、テスト電圧以上の逆耐圧を有しており、その接続極性からして電圧印加テスト中に導通することはない。従って、電圧印加テストも正常に実施することができる。なお、上記ダイオードは、複数のＦＥＴのうち最も低電位側に位置するＦＥＴ以外の各ＦＥＴに対して設ければ十分である。   When performing a voltage application test, the switch may be turned off and a test voltage may be applied between the intermediate electrode and the individual electrode. The test voltage applied to the intermediate electrode is applied to the gate through the resistance element. The diode described above has a reverse breakdown voltage equal to or higher than the test voltage, and does not conduct during the voltage application test due to its connection polarity. Therefore, the voltage application test can also be performed normally. It is sufficient to provide the diode for each FET other than the FET located on the lowest potential side among the plurality of FETs.

請求項５に記載の手段は、Ｐチャネル型のＦＥＴを採用したものであり、Ｎチャネル型のＦＥＴを採用した請求項４に記載の手段と同様の作用、効果が得られる。
請求項６に記載した手段によれば、ダイオードに替えてバイポーラトランジスタのベース・エミッタ間を用いてもよい。 The means described in claim 5 adopts a P-channel type FET, and the same operation and effect as the means described in claim 4 adopting an N-channel type FET can be obtained.
According to the means described in claim 6, the base-emitter of the bipolar transistor may be used instead of the diode.

（第１の実施形態）
以下、本発明の第１の実施形態について図１を参照しながら説明する。
図１は、バッテリから電源供給を受けて動作する車載用ＩＣの回路構成図である。ＩＣ１には、その出力端子２とバッテリ３（電源に相当）との間に接続される負荷４を駆動するロウサイドの負荷駆動回路５が形成されている。本実施形態における負荷４は、車両のボデー系システムのトランク開閉用ソレノイドのコイルに接続されたリレー接点の駆動用コイルである。ＩＣ１の端子６はグランド端子であり、その他の入出力端子と電源端子については図示を省略している。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIG.
FIG. 1 is a circuit configuration diagram of an in-vehicle IC that operates by receiving power supply from a battery. The IC 1 has a low-side load drive circuit 5 that drives a load 4 connected between the output terminal 2 and a battery 3 (corresponding to a power source). The load 4 in the present embodiment is a relay contact driving coil connected to a trunk opening / closing solenoid coil of a vehicle body system. The terminal 6 of the IC 1 is a ground terminal, and other input / output terminals and power supply terminals are not shown.

ＩＣ１のチップ７（半導体集積回路装置）には電極８〜１１（電極用パッド）が形成されている。ウェハ検査が終了した後の組立工程において、電極８、９は端子６に接続され、電極１１は端子２に接続される。チップ７において、バッテリ３から負荷４への通電経路１２内に位置する電極９と電極１１との間には、検査専用の電極１０を挟んでＮチャネル型のＭＯＳＦＥＴＱ１とＱ２が直列に接続されている。   Electrodes 8 to 11 (electrode pads) are formed on the chip 7 (semiconductor integrated circuit device) of the IC 1. In the assembly process after the wafer inspection is completed, the electrodes 8 and 9 are connected to the terminal 6 and the electrode 11 is connected to the terminal 2. In the chip 7, N-channel MOSFETs Q <b> 1 and Q <b> 2 are connected in series between the electrode 9 and the electrode 11 positioned in the energization path 12 from the battery 3 to the load 4 with the electrode 10 dedicated for inspection interposed therebetween. Yes.

２つのＭＯＳＦＥＴＱ１、Ｑ２のうち低電位側に位置するＭＯＳＦＥＴＱ１のソースに対して設けられた電極９、高電位側に位置するＭＯＳＦＥＴＱ２のドレインに対して設けられた電極１１、およびＭＯＳＦＥＴＱ１、Ｑ２の相互接続ノードに対して設けられた電極１０は、本発明でいう個別電極に相当する。電極８は、テスト電圧を印加するための共通電極である。   Of the two MOSFETs Q1 and Q2, the electrode 9 provided for the source of the MOSFET Q1 located on the low potential side, the electrode 11 provided for the drain of the MOSFET Q2 located on the high potential side, and the interconnections of the MOSFETs Q1 and Q2 The electrode 10 provided for the node corresponds to an individual electrode in the present invention. The electrode 8 is a common electrode for applying a test voltage.

ドライバ１３、１４は、電源線１５、１６を通して与えられるバッテリ電圧ＶＢにより動作し、同じ論理を持つゲート信号Ｓｄを入力してＭＯＳＦＥＴＱ１、Ｑ２のゲートに対しゲート駆動電圧を出力する。ドライバ１３、１４の出力段は、プッシュプル回路構成となっている。電極８とＭＯＳＦＥＴＱ１のゲートとの間および電極８とＭＯＳＦＥＴＱ２のゲートとの間には、それぞれ抵抗１７とツェナーダイオード１８との並列回路により構成されたクランプ回路１９が接続されている。ツェナーダイオード１８のツェナー電圧Ｖｚは、ＭＯＳＦＥＴＱ１、Ｑ２のゲート・ソース間の最大許容電圧よりも低い電圧（一例として８Ｖ）に選択されている。   The drivers 13 and 14 are operated by the battery voltage VB supplied through the power supply lines 15 and 16 and input a gate signal Sd having the same logic to output a gate drive voltage to the gates of the MOSFETs Q1 and Q2. The output stages of the drivers 13 and 14 have a push-pull circuit configuration. A clamp circuit 19 composed of a parallel circuit of a resistor 17 and a Zener diode 18 is connected between the electrode 8 and the gate of the MOSFET Q1 and between the electrode 8 and the gate of the MOSFET Q2. The Zener voltage Vz of the Zener diode 18 is selected to be lower than the maximum allowable voltage between the gate and source of the MOSFETs Q1 and Q2 (for example, 8V).

ＭＯＳＦＥＴＱ２のゲート・ソース間にはソース側をアノードとして高耐圧のダイオード２０が接続されている。ダイオード２０は、バッテリ電圧ＶＢ（１４Ｖ程度）に対し十分に高い逆耐圧（例えば８０Ｖ）を有している。   A high voltage diode 20 is connected between the gate and source of the MOSFET Q2 with the source side as the anode. The diode 20 has a sufficiently high reverse breakdown voltage (for example, 80 V) with respect to the battery voltage VB (about 14 V).

次に、本実施形態の作用、効果について説明する。
組立工程前のウェハ検査工程では、スクリーニングを目的としてバーンインテストなどの高電圧印加テストが実施される。この場合、電極９、１０、１１をグランドレベル（０Ｖ）に設定し、電極８に高いテスト電圧（一例として１９Ｖ）を印加することにより、ＭＯＳＦＥＴＱ１、Ｑ２のゲート酸化膜に通常動作時よりも高いテスト電圧を同時に加える。テスト電圧は、クランプ回路１９の抵抗１７またはツェナーダイオード１８を通してＭＯＳＦＥＴＱ１、Ｑ２のゲートに印加される。 Next, the operation and effect of this embodiment will be described.
In the wafer inspection process before the assembly process, a high voltage application test such as a burn-in test is performed for the purpose of screening. In this case, the electrodes 9, 10, and 11 are set to the ground level (0V), and a high test voltage (19V as an example) is applied to the electrode 8, so that the gate oxide films of the MOSFETs Q1 and Q2 are higher than in normal operation. Apply test voltage simultaneously. The test voltage is applied to the gates of the MOSFETs Q1 and Q2 through the resistor 17 or the Zener diode 18 of the clamp circuit 19.

ダイオード２０の逆耐圧はこのテスト電圧よりも高いので、ダイオード２０が通電状態となることはない。このように、ダイオード２０が接続されていても、ウェハ検査工程の高電圧印加テストを正常に実施することができる。なお、ＭＯＳＦＥＴＱ２のゲート・ソース間にクランプ回路１９を接続した回路構成では、テスト電圧の印加に伴いツェナーダイオード１８がオンするので、高電圧印加テストを実施することができない。   Since the reverse breakdown voltage of the diode 20 is higher than the test voltage, the diode 20 is not energized. Thus, even if the diode 20 is connected, the high voltage application test in the wafer inspection process can be performed normally. In the circuit configuration in which the clamp circuit 19 is connected between the gate and the source of the MOSFET Q2, the Zener diode 18 is turned on with the application of the test voltage, so that the high voltage application test cannot be performed.

組立工程を経て完成されたＩＣ１がバッテリ３から電源供給を受けて負荷４を駆動する実動作状態では、ゲート信号ＳｄがＨレベルになると、ドライバ１３、１４の出力段の高電位側トランジスタがオンとなる。ドライバ１３、１４から出力されるゲート駆動電圧は、クランプ回路１９により８Ｖにクランプされ、ＭＯＳＦＥＴＱ１、Ｑ２のゲートに与えられる。その結果、ＭＯＳＦＥＴＱ１、Ｑ２はともにオンとなり、負荷４に通電される。このとき、チップ７の電極１０および端子２（電極１１）の電圧はほぼ０Ｖになる。   In an actual operation state where the IC 1 completed through the assembly process receives power supply from the battery 3 and drives the load 4, when the gate signal Sd becomes H level, the high potential side transistors in the output stage of the drivers 13 and 14 are turned on. It becomes. The gate drive voltage output from the drivers 13 and 14 is clamped to 8V by the clamp circuit 19 and applied to the gates of the MOSFETs Q1 and Q2. As a result, MOSFETs Q1 and Q2 are both turned on, and the load 4 is energized. At this time, the voltage of the electrode 10 and the terminal 2 (electrode 11) of the chip 7 is approximately 0V.

一方、ゲート信号ＳｄがＬレベルになると、ドライバ１３、１４の出力段の低電位側トランジスタがオンする。その結果、ゲート駆動電圧は０Ｖになり、ＭＯＳＦＥＴＱ１、Ｑ２はともにオフする。このとき、端子２はバッテリ電圧ＶＢに等しくなるが、ＭＯＳＦＥＴＱ１、Ｑ２の相互接続ノードである電極１０は非常に高いインピーダンス状態となる。このため、その電位はＭＯＳＦＥＴＱ１、Ｑ２のオフ時におけるリーク電流の大小に応じて定まる。   On the other hand, when the gate signal Sd becomes L level, the low potential side transistors in the output stages of the drivers 13 and 14 are turned on. As a result, the gate drive voltage becomes 0 V, and both MOSFETs Q1 and Q2 are turned off. At this time, the terminal 2 becomes equal to the battery voltage VB, but the electrode 10 which is an interconnection node of the MOSFETs Q1 and Q2 is in a very high impedance state. Therefore, the potential is determined according to the magnitude of the leakage current when the MOSFETs Q1 and Q2 are off.

ＭＯＳＦＥＴＱ２のリーク電流がＭＯＳＦＥＴＱ１のリーク電流に対して大きくなるほど電極１０の電位は上昇し、クランプする手段がない場合には既述したようにバッテリ電圧ＶＢまで達する虞がある。これに対し本実施形態のＩＣ１では、ＭＯＳＦＥＴＱ２のゲート電位に対してソース電位（電極１０の電位）がＶｆ（ｐｎ接合の順方向電圧）以上高くなるとダイオード２０が導通するので、ＭＯＳＦＥＴＱ２のゲート・ソース間電圧はＶｆ以下に制限される。   The potential of the electrode 10 increases as the leakage current of the MOSFET Q2 increases with respect to the leakage current of the MOSFET Q1, and if there is no means for clamping, the battery voltage VB may be reached as described above. On the other hand, in the IC 1 of the present embodiment, the diode 20 becomes conductive when the source potential (the potential of the electrode 10) becomes higher than Vf (forward voltage of the pn junction) with respect to the gate potential of the MOSFET Q2. The inter-voltage is limited to Vf or less.

なお、低電位側のＭＯＳＦＥＴＱ１のソースはグランドに接続されているので、そのゲート・ソース間電圧はほぼ０Ｖになる。さらに、ＭＯＳＦＥＴＱ１のゲート・ソース間にはツェナーダイオード１８も接続されている。従って、ＭＯＳＦＥＴＱ１のゲート・ソース間にはダイオード２０は不要である。   Since the source of the MOSFET Q1 on the low potential side is connected to the ground, the gate-source voltage is almost 0V. Further, a Zener diode 18 is also connected between the gate and source of the MOSFET Q1. Therefore, the diode 20 is not required between the gate and source of the MOSFET Q1.

以上説明したように、本実施形態によればバッテリ３から負荷４への通電経路１２に２つのＭＯＳＦＥＴＱ１、Ｑ２が直列に接続されており、同じ論理を持つゲート信号ＳｄでＭＯＳＦＥＴＱ１、Ｑ２を駆動するので、何れかのＭＯＳＦＥＴが故障した場合でも負荷４への誤通電を防止することができる。また、ダイオード２０の作用により、オフ駆動時においてＭＯＳＦＥＴＱ１、Ｑ２の相互接続ノードの電位上昇が抑制されるので、ＭＯＳＦＥＴＱ２のゲート酸化膜を過電圧から保護することができる。ダイオード２０は、ウェハ検査工程での高電圧印加テストで与えられるテスト電圧以上の逆耐圧を有しているので、高電圧印加テスト中に導通することはなく、高電圧印加テストを正常に実施することができる。   As described above, according to the present embodiment, the two MOSFETs Q1 and Q2 are connected in series to the energization path 12 from the battery 3 to the load 4, and the MOSFETs Q1 and Q2 are driven by the gate signal Sd having the same logic. Therefore, even when any MOSFET fails, it is possible to prevent erroneous energization to the load 4. Also, the action of the diode 20 suppresses an increase in potential at the interconnection node of the MOSFETs Q1 and Q2 during off-drive, so that the gate oxide film of the MOSFET Q2 can be protected from overvoltage. Since the diode 20 has a reverse breakdown voltage equal to or higher than the test voltage given in the high voltage application test in the wafer inspection process, the diode 20 does not conduct during the high voltage application test, and the high voltage application test is normally performed. be able to.

（第２の実施形態）
図２は、本発明の第２の実施形態を示すもので、図１と同一の構成部分には同一符号を付している。本実施形態のＩＣ２１は、第１の実施形態で説明したＩＣ１に対して、通電経路１２中に設けられたＭＯＳＦＥＴの直列接続数が異なっている。すなわち、負荷駆動回路２２が形成されたチップ２３において、電極９と電極１１との間には３つのＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３が直列に接続されている。最も高電位側に位置するＭＯＳＦＥＴＱ３のドレイン、最も低電位側に位置するＭＯＳＦＥＴＱ１のソース、およびＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３同士の相互接続ノードに対してそれぞれ設けられた個別電極１１、９、１０、２４は、本発明でいう個別電極に相当する。 (Second Embodiment)
FIG. 2 shows a second embodiment of the present invention, and the same components as those in FIG. The IC 21 of this embodiment is different from the IC 1 described in the first embodiment in the number of MOSFETs connected in series in the energization path 12. That is, in the chip 23 in which the load driving circuit 22 is formed, three MOSFETs Q1, Q2, and Q3 are connected in series between the electrode 9 and the electrode 11. The individual electrodes 11, 9, 10, 24 provided for the drain of the MOSFET Q3 located on the highest potential side, the source of the MOSFET Q1 located on the lowest potential side, and the interconnection node between the MOSFETs Q1, Q2, Q3 are respectively This corresponds to the individual electrode in the present invention.

ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３は、それぞれドライバ１３、１４、２５により互いに同じオンオフ状態に駆動され、電極８とＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３の各ゲートとの間にはそれぞれクランプ回路１９が接続されている。ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３のうち最も低電位側に位置するＭＯＳＦＥＴＱ１以外の各ＭＯＳＦＥＴＱ２、Ｑ３のゲート・ソース間には、それぞれソース側をアノードとしてダイオード２０、２６が接続されている。ダイオード２０、２６は、バッテリ電圧ＶＢに対し十分に高い逆耐圧（例えば８０Ｖ）を有している。本実施形態のＩＣ２１によっても、第１の実施形態で説明したＩＣ１と同様の作用および効果が得られる。   The MOSFETs Q1, Q2, and Q3 are driven to the same on / off state by drivers 13, 14, and 25, respectively, and a clamp circuit 19 is connected between the electrode 8 and the gates of the MOSFETs Q1, Q2, and Q3. Diodes 20 and 26 are connected between the gates and sources of the MOSFETs Q2 and Q3 other than the MOSFET Q1 located on the lowest potential side among the MOSFETs Q1, Q2 and Q3, respectively, with the source side as an anode. The diodes 20 and 26 have a sufficiently high reverse breakdown voltage (for example, 80 V) with respect to the battery voltage VB. Also by the IC 21 of the present embodiment, the same operations and effects as the IC 1 described in the first embodiment can be obtained.

（第３の実施形態）
図３は、本発明の第３の実施形態を示すもので、図１と同一構成部分には同一符号を付している。本実施形態のＩＣ２７は、負荷駆動回路２８が形成されたチップ２９を有している。図１に示したダイオード２０は、バイポーラトランジスタ３０のベース・エミッタ間により置き換えられている。ゲート信号ＳｄがＬレベルの時に電極１０の電位が上昇し、ＭＯＳＦＥＴＱ２のゲート電位に対してソース電位がＶｆ以上高くなると、トランジスタ３０が一時的にオンして電極１０の電位を下げる。これにより、ＭＯＳＦＥＴＱ２のゲート・ソース間電圧はＶｆ以下に制限される。このように、本実施形態によっても第１の実施形態と同様の作用および効果が得られる。 (Third embodiment)
FIG. 3 shows a third embodiment of the present invention, and the same components as those in FIG. The IC 27 of this embodiment has a chip 29 on which a load driving circuit 28 is formed. The diode 20 shown in FIG. 1 is replaced between the base and emitter of the bipolar transistor 30. When the gate signal Sd is at the L level, the potential of the electrode 10 rises, and when the source potential becomes higher than Vf by the gate potential of the MOSFET Q2, the transistor 30 is temporarily turned on to lower the potential of the electrode 10. As a result, the gate-source voltage of MOSFET Q2 is limited to Vf or less. As described above, this embodiment can provide the same operations and effects as those of the first embodiment.

（第４の実施形態）
図４は、本発明の第４の実施形態を示すもので、図１と同一構成部分には同一符号を付している。本実施形態のＩＣ３１は、負荷駆動回路３２が形成されたチップ３３を有している。負荷駆動回路３２は、負荷４に対してハイサイド側に位置しており、端子６には負荷４が接続され、端子２にはバッテリ３が接続されるようになっている。図示しないチャージポンプ回路は、バッテリ電圧ＶＢを昇圧して昇圧電圧Ｖcpを生成し、ドライバ１３、１４は、電源線３４、１６を通して与えられる昇圧電圧Ｖcpにより動作する。 (Fourth embodiment)
FIG. 4 shows a fourth embodiment of the present invention, and the same components as those in FIG. The IC 31 of this embodiment has a chip 33 on which a load drive circuit 32 is formed. The load driving circuit 32 is located on the high side with respect to the load 4, and the load 4 is connected to the terminal 6 and the battery 3 is connected to the terminal 2. A charge pump circuit (not shown) boosts battery voltage VB to generate boosted voltage Vcp, and drivers 13 and 14 operate with boosted voltage Vcp applied through power supply lines 34 and 16.

組立工程前のウェハ検査工程は、第１の実施形態と同様に実施される。負荷４を駆動する実動作状態では、ゲート信号ＳｄがＨレベルになると、ＭＯＳＦＥＴＱ１、Ｑ２のゲート・ソース間電圧はクランプ回路１９により８Ｖにクランプされ、ＭＯＳＦＥＴＱ１、Ｑ２はともにオンとなり負荷４に通電される。このとき、チップ３３の電極１０および端子６の電圧はほぼバッテリ電圧ＶＢに等しくなる。   The wafer inspection process before the assembly process is performed in the same manner as in the first embodiment. In the actual operation state of driving the load 4, when the gate signal Sd becomes H level, the gate-source voltage of the MOSFETs Q1, Q2 is clamped to 8V by the clamp circuit 19, and both the MOSFETs Q1, Q2 are turned on and the load 4 is energized. The At this time, the voltage of the electrode 10 and the terminal 6 of the chip 33 is substantially equal to the battery voltage VB.

一方、ゲート信号ＳｄがＬレベルになると、ＭＯＳＦＥＴＱ１、Ｑ２はともにオフする。このとき、端子６はグランド電位（０Ｖ）に等しくなるが、ＭＯＳＦＥＴＱ１、Ｑ２の相互接続ノードである電極１０は非常に高いインピーダンス状態となる。ＭＯＳＦＥＴＱ２のゲート電位に対してソース電位（電極１０の電位）がＶｆ以上高くなるとダイオード２０が導通し、ＭＯＳＦＥＴＱ２のゲート・ソース間電圧はＶｆ以下に制限される。以上説明したように、ハイサイド側の負荷駆動回路３２を有するＩＣ３１によっても、第１の実施形態と同様の作用および効果が得られる。   On the other hand, when the gate signal Sd becomes L level, the MOSFETs Q1 and Q2 are both turned off. At this time, the terminal 6 becomes equal to the ground potential (0 V), but the electrode 10 which is an interconnection node of the MOSFETs Q1 and Q2 is in a very high impedance state. When the source potential (the potential of the electrode 10) becomes higher than Vf with respect to the gate potential of the MOSFET Q2, the diode 20 becomes conductive, and the gate-source voltage of the MOSFET Q2 is limited to Vf or lower. As described above, the same operation and effect as in the first embodiment can be obtained also by the IC 31 having the load driving circuit 32 on the high side.

（第５の実施形態）
図５は、本発明の第５の実施形態を示すもので、図１と同一構成部分には同一符号を付している。本実施形態のＩＣ３５は、負荷駆動回路３６が形成されたチップ３７を有している。ＭＯＳＦＥＴＱ１、Ｑ２のゲート・ドレイン間には、抵抗、ダイオードおよびツェナーダイオードの直列回路からなるクランプ回路３８が接続されている。本実施形態によれば、ゲート・ドレイン間のゲート酸化膜を過電圧から保護できる。 (Fifth embodiment)
FIG. 5 shows a fifth embodiment of the present invention, and the same components as those in FIG. The IC 35 of the present embodiment has a chip 37 on which a load driving circuit 36 is formed. A clamp circuit 38 composed of a series circuit of a resistor, a diode and a Zener diode is connected between the gates and drains of the MOSFETs Q1 and Q2. According to this embodiment, the gate oxide film between the gate and the drain can be protected from overvoltage.

（第６の実施形態）
図６は、本発明の第６の実施形態を示すもので、図１と同じ構成部分には同一符号を付している。ＩＣ３９は、負荷駆動回路４０が形成されたチップ４１を有している。この負荷駆動回路４０は、Ｐチャネル型のＭＯＳＦＥＴＱ４、Ｑ５を採用した点において既述した負荷駆動回路５と異なる。 (Sixth embodiment)
FIG. 6 shows a sixth embodiment of the present invention, and the same components as those in FIG. The IC 39 has a chip 41 on which a load driving circuit 40 is formed. The load driving circuit 40 is different from the load driving circuit 5 described above in that P-channel type MOSFETs Q4 and Q5 are employed.

チップ４１において、通電経路１２内に位置する電極９と電極１１との間には、検査専用の電極１０を挟んでＰチャネル型のＭＯＳＦＥＴＱ４とＱ５が直列に接続されている。ドライバ１３、１４は、電源線１５、１６を通して与えられるバッテリ電圧ＶＢにより動作し、それぞれ同じ論理を持つゲート信号Ｓｄを入力してＭＯＳＦＥＴＱ４、Ｑ５のゲートに対しゲート駆動電圧を出力する。電極８とＭＯＳＦＥＴＱ４のゲートとの間および電極８とＭＯＳＦＥＴＱ５のゲートとの間には、それぞれクランプ回路１９が接続されている。低電位側に位置するＭＯＳＦＥＴＱ５のゲート・ソース間にはソース側をカソードとして高耐圧のダイオード２０が接続されている。   In the chip 41, P-channel MOSFETs Q4 and Q5 are connected in series between the electrode 9 and the electrode 11 located in the energization path 12 with the electrode 10 dedicated for inspection interposed therebetween. The drivers 13 and 14 operate on the battery voltage VB applied through the power supply lines 15 and 16, respectively, input gate signals Sd having the same logic, and output gate drive voltages to the gates of the MOSFETs Q4 and Q5. A clamp circuit 19 is connected between the electrode 8 and the gate of the MOSFET Q4 and between the electrode 8 and the gate of the MOSFET Q5. A high breakdown voltage diode 20 is connected between the gate and source of the MOSFET Q5 located on the low potential side with the source side as the cathode.

組立工程前のウェハ検査工程では、電極９、１０、１１をグランドレベル（０Ｖ）に設定し、電極８に負のテスト電圧（一例として−１９Ｖ）を印加することにより、ＭＯＳＦＥＴＱ１、Ｑ２のゲート酸化膜に通常動作時よりも高いテスト電圧を同時に加える。ダイオード２０の逆耐圧はこのテスト電圧よりも高いので、ダイオード２０が通電状態となることはない。このように、ダイオード２０が接続されていても、ウェハ検査工程の高電圧印加テストを正常に実施することができる。   In the wafer inspection process before the assembly process, the electrodes 9, 10 and 11 are set to the ground level (0 V), and a negative test voltage (−19 V as an example) is applied to the electrode 8, whereby the gate oxidation of the MOSFETs Q 1 and Q 2 is performed. A test voltage higher than that in normal operation is simultaneously applied to the membrane. Since the reverse breakdown voltage of the diode 20 is higher than the test voltage, the diode 20 is not energized. Thus, even if the diode 20 is connected, the high voltage application test in the wafer inspection process can be performed normally.

ＩＣ３９がバッテリ３から電源供給を受けて負荷４を駆動する実動作状態において、ゲート信号ＳｄがＨレベルになると、ドライバ１３、１４から出力されるゲート駆動電圧はバッテリ電圧ＶＢに等しくなり、ＭＯＳＦＥＴＱ４、Ｑ５はともにオフする。このとき、端子２はグランド電位（０Ｖ）に等しくなるが、ＭＯＳＦＥＴＱ４、Ｑ５の相互接続ノードである電極１０は非常に高いインピーダンス状態となる。ＭＯＳＦＥＴＱ５のゲート電位に対してソース電位（電極１０の電位）がＶｆ以上低くなるとダイオード２０が導通するので、ＭＯＳＦＥＴＱ５のゲート・ソース間電圧はＶｆ以下に制限される。以上説明したように、Ｐチャネル型のＭＯＳＦＥＴＱ４、Ｑ５を用いた構成であっても、第１の実施形態と同様の作用および効果が得られる。   In the actual operation state where the IC 39 receives the power supply from the battery 3 and drives the load 4, when the gate signal Sd becomes H level, the gate drive voltage output from the drivers 13 and 14 becomes equal to the battery voltage VB, and the MOSFET Q4, Both Q5 are off. At this time, the terminal 2 becomes equal to the ground potential (0 V), but the electrode 10 which is an interconnection node of the MOSFETs Q4 and Q5 is in a very high impedance state. Since the diode 20 becomes conductive when the source potential (the potential of the electrode 10) becomes Vf or more lower than the gate potential of the MOSFET Q5, the gate-source voltage of the MOSFET Q5 is limited to Vf or less. As described above, even with the configuration using the P-channel type MOSFETs Q4 and Q5, the same operation and effect as the first embodiment can be obtained.

（第７の実施形態）
次に、本発明の第７の実施形態について図７を参照しながら説明する。この図７において、図１と同一構成部分には同一符号を付している。ＩＣ４２は、負荷駆動回路４３が形成されたチップ４４を有している。高電位側に位置するＭＯＳＦＥＴＱ２に対しクランプ回路１９は設けられておらず、それに替えてＭＯＳＦＥＴＱ２のゲート・ソース間に、抵抗４５（抵抗素子）とＰＮＰ形トランジスタ４６（スイッチ回路に相当）とが直列に接続されている。抵抗４５にはツェナーダイオード４７が並列に接続されており、トランジスタ４６のベース・コレクタ間には高い抵抗値を持つ抵抗４８が接続されている。トランジスタ４６のエミッタとベースに対しそれぞれ電極４９、５０（中間電極に相当）が設けられている。 (Seventh embodiment)
Next, a seventh embodiment of the present invention will be described with reference to FIG. In FIG. 7, the same components as those in FIG. 1 are denoted by the same reference numerals. The IC 42 has a chip 44 in which a load driving circuit 43 is formed. The clamp circuit 19 is not provided for the MOSFET Q2 positioned on the high potential side. Instead, a resistor 45 (resistive element) and a PNP transistor 46 (corresponding to a switch circuit) are connected in series between the gate and source of the MOSFET Q2. It is connected to the. A Zener diode 47 is connected in parallel to the resistor 45, and a resistor 48 having a high resistance value is connected between the base and collector of the transistor 46. Electrodes 49 and 50 (corresponding to intermediate electrodes) are provided for the emitter and base of the transistor 46, respectively.

ウェハ検査工程の高電圧印加テストでは、電極９、１０、１１をグランドレベル（０Ｖ）に設定し、電極８、４９、５０に高いテスト電圧（一例として１９Ｖ）を印加する。電極４９、５０に同じテスト電圧を加えるので、トランジスタ４６はオフとなり、テスト電圧は、抵抗４５またはツェナーダイオード４７を通してＭＯＳＦＥＴＱ２のゲートに印加される。これにより、ＭＯＳＦＥＴＱ１、Ｑ２のゲート酸化膜に通常動作時よりも高いテスト電圧を同時に印加することができる。   In the high voltage application test in the wafer inspection process, the electrodes 9, 10 and 11 are set to the ground level (0 V), and a high test voltage (19 V as an example) is applied to the electrodes 8, 49 and 50. Since the same test voltage is applied to the electrodes 49 and 50, the transistor 46 is turned off, and the test voltage is applied to the gate of the MOSFET Q2 through the resistor 45 or the Zener diode 47. As a result, a higher test voltage than that during normal operation can be simultaneously applied to the gate oxide films of the MOSFETs Q1 and Q2.

一方、ＩＣ４２がバッテリ３から電源供給を受けて負荷４を駆動する実動作状態では、電極４９、５０は使用されず開放状態となっている。ゲート信号ＳｄがＨレベルになると、ドライバ１４の出力段の高電位側トランジスタがオンとなり、ドライバ１４はゲート駆動電圧を出力する。このゲート駆動電圧がクランプ電圧Ｖａ（＝ツェナーダイオード４７のツェナー電圧Ｖｚ＋ｐｎ接合の順方向電圧Ｖｆ）以上の場合、ツェナーダイオード４７とトランジスタ４６が通電状態となり、ゲート駆動電圧は、上記クランプ電圧Ｖａにクランプされる。ＭＯＳＦＥＴＱ１に係る動作は、第１の実施形態と同様となる。   On the other hand, in the actual operation state where the IC 42 receives power supply from the battery 3 and drives the load 4, the electrodes 49 and 50 are not used and are in an open state. When the gate signal Sd becomes H level, the high potential side transistor in the output stage of the driver 14 is turned on, and the driver 14 outputs a gate drive voltage. When the gate drive voltage is equal to or higher than the clamp voltage Va (= the Zener voltage Vz of the Zener diode 47 + forward voltage Vf of the pn junction), the Zener diode 47 and the transistor 46 are energized, and the gate drive voltage is clamped to the clamp voltage Va. Is done. The operation related to the MOSFET Q1 is the same as that in the first embodiment.

ゲート信号ＳｄがＬレベルになると、ドライバ１３、１４の出力段の低電位側トランジスタがオンする。その結果、ゲート駆動電圧は０Ｖになり、ＭＯＳＦＥＴＱ１、Ｑ２はともにオフする。ＭＯＳＦＥＴＱ２のゲート電位に対してソース電位（電極１０の電位）がＶｆ以上高くなるとダイオード２０が導通するので、ＭＯＳＦＥＴＱ２のゲート・ソース間電圧はＶｆ以下に制限される。なお、電極１０の電位が上昇してもトランジスタ４６はオンしないので、ダイオード２０を省いてツェナーダイオード４７の順方向によりＭＯＳＦＥＴＱ２のゲート・ソース間を保護することはできない。   When the gate signal Sd becomes L level, the low potential side transistors in the output stages of the drivers 13 and 14 are turned on. As a result, the gate drive voltage becomes 0 V, and both MOSFETs Q1 and Q2 are turned off. When the source potential (potential of the electrode 10) becomes higher than Vf with respect to the gate potential of the MOSFET Q2, the diode 20 becomes conductive, so that the gate-source voltage of the MOSFET Q2 is limited to Vf or lower. Since the transistor 46 is not turned on even when the potential of the electrode 10 rises, the diode 20 cannot be omitted and the gate-source of the MOSFET Q2 cannot be protected by the forward direction of the Zener diode 47.

本実施形態によっても、ダイオード２０の作用により、高電位側に位置するＭＯＳＦＥＴＱ２のゲート酸化膜を過電圧から保護することができる。また、ダイオード２０は、ウェハ検査工程での高電圧印加テストで与えられるテスト電圧以上の逆耐圧を有しているので、電圧印加テスト中に導通することはなく、電圧印加テストも正常に実施することができる。   Also in this embodiment, the gate oxide film of the MOSFET Q2 located on the high potential side can be protected from overvoltage by the action of the diode 20. Further, since the diode 20 has a reverse breakdown voltage equal to or higher than the test voltage given in the high voltage application test in the wafer inspection process, it does not conduct during the voltage application test, and the voltage application test is also performed normally. be able to.

（第８の実施形態）
図８は、本発明の第８の実施形態を示すもので、図６、図７と同じ構成部分には同一符号を付している。ＩＣ５１は、負荷駆動回路５２が形成されたチップ５３を有している。この負荷駆動回路５２は、Ｐチャネル型のＭＯＳＦＥＴＱ４、Ｑ５を採用した点において既述した負荷駆動回路４３と異なる。チップ５３において、ＭＯＳＦＥＴＱ５のゲート・ソース間には、抵抗４５とＮＰＮ形トランジスタ５４（スイッチ回路に相当）とが直列に接続されている。抵抗４５にはツェナーダイオード４７が並列に接続されており、トランジスタ５４のベース・コレクタ間には抵抗４８が接続されている。トランジスタ４６のエミッタとベースに対しそれぞれ電極４９、５０が設けられている。 (Eighth embodiment)
FIG. 8 shows an eighth embodiment of the present invention, and the same components as those in FIGS. 6 and 7 are denoted by the same reference numerals. The IC 51 has a chip 53 on which a load driving circuit 52 is formed. The load driving circuit 52 is different from the load driving circuit 43 described above in that P-channel type MOSFETs Q4 and Q5 are employed. In the chip 53, a resistor 45 and an NPN transistor 54 (corresponding to a switch circuit) are connected in series between the gate and source of the MOSFET Q5. A Zener diode 47 is connected in parallel to the resistor 45, and a resistor 48 is connected between the base and collector of the transistor 54. Electrodes 49 and 50 are provided for the emitter and base of the transistor 46, respectively.

ウェハ検査工程の高電圧印加テストでは、電極９、１０、１１をグランドレベルに設定し、電極８、４９、５０に負のテスト電圧（一例として−１９Ｖ）を印加する。このときトランジスタ５４はオフとなり、テスト電圧は、抵抗４５またはツェナーダイオード４７を通してＭＯＳＦＥＴＱ２のゲートに印加される。これにより、ＭＯＳＦＥＴＱ４、Ｑ５のゲート酸化膜に通常動作時よりも高いテスト電圧を同時に印加することができる。   In the high voltage application test in the wafer inspection process, the electrodes 9, 10, 11 are set to the ground level, and a negative test voltage (−19 V as an example) is applied to the electrodes 8, 49, 50. At this time, the transistor 54 is turned off, and the test voltage is applied to the gate of the MOSFET Q 2 through the resistor 45 or the Zener diode 47. As a result, a higher test voltage than that during normal operation can be simultaneously applied to the gate oxide films of the MOSFETs Q4 and Q5.

また、ＩＣ５１の実動作状態でゲート信号ＳｄがＨレベルになると、ドライバ１４から出力されるゲート駆動電圧はバッテリ電圧ＶＢに等しくなり、ＭＯＳＦＥＴＱ５はオフする。このとき、ＭＯＳＦＥＴＱ５のゲート電位に対してソース電位（電極１０の電位）がＶｆ以上低くなるとダイオード２０が導通し、ＭＯＳＦＥＴＱ５のゲート・ソース間電圧はＶｆ以下に制限される。このように、本実施形態によっても第７の実施形態と同様の作用および効果が得られる。   When the gate signal Sd becomes H level in the actual operation state of the IC 51, the gate drive voltage output from the driver 14 becomes equal to the battery voltage VB, and the MOSFET Q5 is turned off. At this time, when the source potential (the potential of the electrode 10) becomes lower than Vf by the gate potential of the MOSFET Q5, the diode 20 becomes conductive, and the gate-source voltage of the MOSFET Q5 is limited to Vf or lower. As described above, the present embodiment can provide the same operations and effects as those of the seventh embodiment.

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。 (Other embodiments)
The present invention is not limited to the embodiments described above and shown in the drawings, and can be modified or expanded as follows, for example.

第３ないし第８の各実施形態においても、通電経路１２中に設けられたＭＯＳＦＥＴの直列接続数を３以上にすることができる。Ｎチャネル型のＭＯＳＦＥＴを採用した場合には、最も低電位側に位置するＭＯＳＦＥＴ以外の各ＭＯＳＦＥＴのゲート・ソース間にそれぞれソース側をアノードとしてダイオードを接続すればよい。Ｐチャネル型のＭＯＳＦＥＴを採用した場合には、最も高電位側に位置するＭＯＳＦＥＴ以外の各ＭＯＳＦＥＴのゲート・ソース間にそれぞれソース側をカソードとしてダイオードを接続すればよい。   Also in the third to eighth embodiments, the number of MOSFETs connected in series in the energization path 12 can be three or more. When an N-channel MOSFET is employed, a diode may be connected between the gate and source of each MOSFET other than the MOSFET located on the lowest potential side, with the source side as the anode. When a P-channel type MOSFET is employed, a diode may be connected between the gate and source of each MOSFET other than the MOSFET located on the highest potential side with the source side as the cathode.

第２、第４ないし第８の各実施形態においても、ダイオード２０に替えてバイポーラトランジスタのベース・エミッタ間を接続してもよい。
第２ないし第４、第６ないし第８の各実施形態においても、ＭＯＳＦＥＴＱ１〜Ｑ５のゲート・ドレイン間にそれぞれクランプ回路３８を接続してもよい。 Also in the second, fourth to eighth embodiments, the base and emitter of the bipolar transistor may be connected instead of the diode 20.
In each of the second to fourth and sixth to eighth embodiments, the clamp circuit 38 may be connected between the gates and drains of the MOSFETs Q1 to Q5.

電極８とＭＯＳＦＥＴＱ１、Ｑ２の各ゲートとの間にそれぞれ接続されたクランプ回路１９に替えて、抵抗のみからなる回路、ツェナーダイオードのみからなる回路、その他テスト電圧を各ゲートに伝達可能な種々の回路を用いてもよい。   Instead of the clamp circuit 19 connected between the electrode 8 and the gates of the MOSFETs Q1 and Q2, respectively, a circuit consisting only of a resistor, a circuit consisting only of a Zener diode, and other various circuits capable of transmitting a test voltage to each gate May be used.

第７、第８の各実施形態において、トランジスタ４６、５４に替えてＭＯＳＦＥＴなどの他のスイッチ回路を用いてもよい。ツェナーダイオード４７は必要に応じて設ければよい。
本発明の適用は車載用ＩＣに限られない。 In the seventh and eighth embodiments, other switch circuits such as MOSFETs may be used instead of the transistors 46 and 54. The Zener diode 47 may be provided as necessary.
The application of the present invention is not limited to an in-vehicle IC.

本発明の第１の実施形態を示すＩＣの構成図IC block diagram showing the first embodiment of the present invention 本発明の第２の実施形態を示す図１相当図FIG. 1 equivalent diagram showing a second embodiment of the present invention 本発明の第３の実施形態を示す図１相当図FIG. 1 equivalent view showing a third embodiment of the present invention 本発明の第４の実施形態を示す図１相当図FIG. 1 equivalent view showing a fourth embodiment of the present invention 本発明の第５の実施形態を示す図１相当図FIG. 1 equivalent view showing a fifth embodiment of the present invention 本発明の第６の実施形態を示す図１相当図FIG. 1 equivalent view showing a sixth embodiment of the present invention 本発明の第７の実施形態を示す図１相当図FIG. 1 equivalent view showing a seventh embodiment of the present invention 本発明の第８の実施形態を示す図１相当図FIG. 1 equivalent view showing an eighth embodiment of the present invention

符号の説明Explanation of symbols

図面中、１、２１、２７、３１、３５、３９、４２、５１はＩＣ、３はバッテリ（電源）、４は負荷、７、２３、２９、３３、３７、４１、４４、５３はチップ（半導体集積回路装置）、８は電極（共通電極）、９、１０、１１、２４は電極（個別電極）、１２は通電経路、１９はクランプ回路、２０、２６はダイオード、３０はバイポーラトランジスタ、４５は抵抗（抵抗素子）、４６、５４はトランジスタ（スイッチ回路）、４９、５０は電極（中間電極）、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５はＭＯＳＦＥＴである。   In the drawing, 1, 2, 27, 31, 35, 39, 42 and 51 are ICs, 3 is a battery (power source), 4 is a load, 7, 23, 29, 33, 37, 41, 44 and 53 are chips ( Semiconductor integrated circuit device), 8 electrodes (common electrodes), 9, 10, 11 and 24 electrodes (individual electrodes), 12 energization paths, 19 clamp circuits, 20 and 26 diodes, 30 bipolar transistors, 45 Is a resistor (resistive element), 46 and 54 are transistors (switch circuits), 49 and 50 are electrodes (intermediate electrodes), and Q1, Q2, Q3, Q4, and Q5 are MOSFETs.

Claims (6)

電源から負荷への通電経路中に直列に接続されたＮチャネル型の複数のＦＥＴと、
前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴのドレイン、前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴのソース、および前記複数のＦＥＴ同士の相互接続ノードに対してそれぞれ設けられた個別電極と、
テスト電圧を印加するための共通電極と、
前記共通電極と前記複数のＦＥＴの各ゲートとの間にそれぞれ接続され、前記テスト電圧を各ゲートに伝達可能な回路と、
前記テスト電圧以上の逆耐圧を有し、前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間にそれぞれソース側をアノードとして接続されたダイオードとを備え、
前記複数のＦＥＴに対する電圧印加テストの時に、前記個別電極と前記共通電極との間にテスト電圧が印加されるように構成されていることを特徴とする半導体集積回路装置。 A plurality of N-channel FETs connected in series in a current-carrying path from the power source to the load;
Provided for the drain of the FET located on the highest potential side of the plurality of FETs, the source of the FET located on the lowest potential side of the plurality of FETs, and the interconnection node of the plurality of FETs, respectively. Individual electrodes,
A common electrode for applying a test voltage;
A circuit connected between the common electrode and each gate of the plurality of FETs, respectively, and capable of transmitting the test voltage to each gate;
A diode having a reverse withstand voltage equal to or higher than the test voltage and connected between the gate and source of each FET other than the FET located on the lowest potential side of the plurality of FETs with the source side as an anode,
A semiconductor integrated circuit device, wherein a test voltage is applied between the individual electrode and the common electrode during a voltage application test for the plurality of FETs. 電源から負荷への通電経路中に直列に接続されたＰチャネル型の複数のＦＥＴと、
前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴのドレイン、前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴのソース、および前記複数のＦＥＴ同士の相互接続ノードに対してそれぞれ設けられた個別電極と、
テスト電圧を印加するための共通電極と、
前記共通電極と前記複数のＦＥＴの各ゲートとの間にそれぞれ接続され、前記テスト電圧を各ゲートに伝達可能な回路と、
前記テスト電圧以上の逆耐圧を有し、前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間にそれぞれソース側をカソードとして接続されたダイオードとを備え、
前記複数のＦＥＴに対する電圧印加テストの時に、前記個別電極と前記共通電極との間にテスト電圧が印加されるように構成されていることを特徴とする半導体集積回路装置。 A plurality of P-channel type FETs connected in series in the energization path from the power source to the load;
Provided for the drain of the FET located on the lowest potential side of the plurality of FETs, the source of the FET located on the highest potential side of the plurality of FETs, and an interconnection node between the plurality of FETs, respectively. Individual electrodes,
A common electrode for applying a test voltage;
A circuit connected between the common electrode and each gate of the plurality of FETs, respectively, and capable of transmitting the test voltage to each gate;
A diode having a reverse withstand voltage equal to or higher than the test voltage and connected between the gate and source of each FET other than the FET located on the highest potential side of the plurality of FETs, each having a source side as a cathode,
A semiconductor integrated circuit device, wherein a test voltage is applied between the individual electrode and the common electrode during a voltage application test for the plurality of FETs. 前記共通電極と前記複数のＦＥＴの各ゲートとの間にそれぞれ接続された回路は、前記共通電極に対する前記各ゲートの電圧をクランプするクランプ回路であることを特徴とする請求項１または２記載の半導体集積回路装置。   The circuit connected between the common electrode and each gate of the plurality of FETs is a clamp circuit that clamps the voltage of each gate with respect to the common electrode. Semiconductor integrated circuit device. 電源から負荷への通電経路中に直列に接続されたＮチャネル型の複数のＦＥＴと、
前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴのドレインおよび前記複数のＦＥＴ同士の相互接続ノードに対してそれぞれ設けられた個別電極と、
前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間に直列に接続された抵抗素子とスイッチ回路およびこれら抵抗素子とスイッチ回路との相互接続ノードに対して設けられた中間電極と、
テスト電圧以上の逆耐圧を有し、前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間にそれぞれソース側をアノードとして接続されたダイオードとを備え、
前記複数のＦＥＴに対する電圧印加テストの時に、前記スイッチ回路が開かれて前記個別電極と前記中間電極との間にテスト電圧が印加されるように構成されていることを特徴とする半導体集積回路装置。 A plurality of N-channel FETs connected in series in a current-carrying path from the power source to the load;
Individual electrodes provided for the drain of the FET located on the highest potential side of the plurality of FETs and the interconnection node between the plurality of FETs,
Provided for a resistance element and a switch circuit connected in series between the gate and source of each FET other than the FET located on the lowest potential side among the plurality of FETs, and an interconnection node between these resistance elements and the switch circuit An intermediate electrode formed,
A reverse breakdown voltage equal to or higher than a test voltage, and a diode connected between the gate and source of each FET other than the FET located on the lowest potential side among the plurality of FETs, each having a source side as an anode,
A semiconductor integrated circuit device configured to open the switch circuit and apply a test voltage between the individual electrode and the intermediate electrode during a voltage application test for the plurality of FETs . 電源から負荷への通電経路中に直列に接続されたＰチャネル型の複数のＦＥＴと、
前記複数のＦＥＴのうち最も低電位側に位置するＦＥＴのドレインおよび前記複数のＦＥＴ同士の相互接続ノードに対してそれぞれ設けられた個別電極と、
前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間に直列に接続された抵抗素子とスイッチ回路およびこれら抵抗素子とスイッチ回路との相互接続ノードに対して設けられた中間電極と、
テスト電圧以上の逆耐圧を有し、前記複数のＦＥＴのうち最も高電位側に位置するＦＥＴ以外の各ＦＥＴのゲート・ソース間にそれぞれソース側をカソードとして接続されたダイオードとを備え、
前記複数のＦＥＴに対する電圧印加テストの時に、前記スイッチ回路が開かれて前記個別電極と前記中間電極との間にテスト電圧が印加されるように構成されていることを特徴とする半導体集積回路装置。 A plurality of P-channel type FETs connected in series in the energization path from the power source to the load;
Individual electrodes provided for the drain of the FET located on the lowest potential side of the plurality of FETs and the interconnection node between the plurality of FETs,
Provided for a resistance element and a switch circuit connected in series between the gate and source of each FET other than the FET located on the highest potential side among the plurality of FETs, and an interconnection node between these resistance elements and the switch circuit An intermediate electrode formed,
A reverse withstand voltage equal to or higher than a test voltage, and a diode connected between the gate and source of each FET other than the FET located on the highest potential side among the plurality of FETs with the source side as a cathode,
A semiconductor integrated circuit device configured to open the switch circuit and apply a test voltage between the individual electrode and the intermediate electrode during a voltage application test for the plurality of FETs . 前記ダイオードは、バイポーラトランジスタのベース・エミッタ間により代替されていることを特徴とする請求項１ないし５の何れかに記載の半導体集積回路装置。   6. The semiconductor integrated circuit device according to claim 1, wherein the diode is replaced by a base and an emitter of a bipolar transistor.
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