JP2009200978A - Comparison circuit apparatus, serial interface circuit apparatus, and electronic device - Google Patents
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Abstract
Description
本発明は、比較に用いられる基準電圧の電圧レベルを補正することができる比較回路装置および該比較回路装置を用いたシリアルインタフェース回路装置および電子機器に関する。 The present invention relates to a comparison circuit device capable of correcting a voltage level of a reference voltage used for comparison, a serial interface circuit device using the comparison circuit device, and an electronic apparatus.
図1は、従来の技術の比較回路装置1の構成を示す回路図である。比較回路装置1は、集積回路(Integrated Circuit:IC)部2の内部に、論理固定用、すなわちプルダウン用の抵抗素子3と、コンパレータ4とが形成され、電流制限用の抵抗素子5が、集積回路部2の外部で、たとえば基板上に設けられている。電流制限用の抵抗素子5は、たとえば車両に設けられてブレーキ信号を発生するスイッチSWが接続される。コンパレータ4の一方の入力端子には、プルダウン用の抵抗素子3が接続され、他方の入力端子には基準電圧が与えられる。スイッチSWの開閉動作に応じて、直流電源部から外付け抵抗素子5およびプルダウン用の抵抗素子3に電流が流れ、コンパレータ4の一方の入力端子に印加される電圧が変化し、コンパレータ4は、スイッチSWの開閉動作に応じた信号を出力し、コンパレータ4から出力された信号は、たとえばマイクロコンピュータ6に与えられて所定の処理に用いられる。
FIG. 1 is a circuit diagram showing a configuration of a conventional
集積回路部2に外付けで接続される電流制限用の抵抗素子5と、集積回路部2に内蔵されるプルダウン用の抵抗素子3とでは、抵抗値のばらつきに差があり、コンパレータ4の比較判定に誤差を生じさせる原因となってしまう。外付けの抵抗素子では、ばらつきが±1%程度であるのに対して、ICに内蔵される抵抗素子では、ばらつきが±30%程度になってしまう。このためプルダウン用の抵抗素子3によって決定されるコンパレータ4の入力電圧にばらつきが生じてしまうので、基準電圧との比較結果にもばらつきが生じてしまうという問題がある。このためコンパレータ4の比較判定に精度が要求される場合は、プルダウン用の抵抗素子3を、抵抗値のばらつきの少ない外付け部品に変更する必要がある。
There is a difference in resistance value between the current limiting
図2は、プルダウン用の抵抗素子をIC外部に設けた比較回路装置7の構成を示す回路図である。比較回路装置7は、複数の入力チャンネル、すなわち入力部8を有し、複数の入力部8にそれぞれ与えられる入力信号に応じた電圧と、基準電圧とをコンパレータ4によって比較して、比較結果を出力する。コンパレータ4の比較判定に精度が要求される場合は、前述したように、プルダウン用の抵抗素子を、抵抗値のばらつきの少ない外付け部品に変更する必要があるので、比較回路装置7では、集積回路部9には複数のコンパレータ4が設けられ、集積回路部9の外部で、コンパレータ4にそれぞれプルダウン用の抵抗素子3と、電流制限用の抵抗素子5とが接続されている。このように入力部8を複数備える場合には、プルダウン用の抵抗素子3を実装するために基板面積が増大してしまい、装置の小形化が困難であり、また製品のコストアップにつながるという問題がある。
FIG. 2 is a circuit diagram showing a configuration of the
基準となる電圧を補正する第1の従来の技術として、入力するアナログ信号の大きさを基準信号と比較しながら、アナログ信号をデジタル信号に変換するA/Dコンバータにおいて、複数の抵抗を直列接続し、この直列接続全体に加えた入力基準電圧の分圧を、その抵抗間の接続部位から引き出すようにしたラダー抵抗と、ラダー抵抗から引き出された電圧を用いて入力基準電圧を補正する電圧補正回路を備えるものがある(たとえば特許文献1参照)。 As a first conventional technique for correcting a reference voltage, a plurality of resistors are connected in series in an A / D converter that converts an analog signal into a digital signal while comparing the magnitude of the input analog signal with a reference signal. The voltage correction that corrects the input reference voltage by using the ladder resistor that draws the divided voltage of the input reference voltage applied to the entire series connection from the connection part between the resistors and the voltage drawn from the ladder resistor. Some have a circuit (see, for example, Patent Document 1).
また基準となる電圧を補正する第2の従来の技術として、一定の基準電圧を発生する基準電圧源と、メモリセルトランジスタと同一工程で製造された擬似セルのオン電流を測定する擬似セル測定回路と、擬似セル測定回路の出力をA/D変換するA/Dコンバータと、A/Dコンバータの出力に基づいて、基準電圧源の出力電圧を補正して基準電圧として出力する基準電圧補正回路とを有し、基準電圧を補正しているものがある(たとえば特許文献2参照)。 In addition, as a second conventional technique for correcting a reference voltage, a reference voltage source that generates a constant reference voltage, and a pseudo cell measurement circuit that measures an on-current of a pseudo cell manufactured in the same process as a memory cell transistor An A / D converter that performs A / D conversion on the output of the pseudo cell measurement circuit, and a reference voltage correction circuit that corrects the output voltage of the reference voltage source based on the output of the A / D converter and outputs the reference voltage as a reference voltage And the reference voltage is corrected (see, for example, Patent Document 2).
第1および第2の従来の技術は、電圧を測定することによって補正しており、基準電圧を補正する場合には電圧を測定するための回路が必要となる。このような測定回路を設けると装置が複雑になるという問題がある。また第1および第2の従来の技術では、集積回路部に内蔵されるプルダウン用の抵抗素子の抵抗値のばらつきに応じて、基準電圧を補正する構成とはなっていない。 In the first and second conventional techniques, correction is performed by measuring a voltage, and when correcting the reference voltage, a circuit for measuring the voltage is required. When such a measurement circuit is provided, there is a problem that the apparatus becomes complicated. In the first and second conventional techniques, the reference voltage is not corrected in accordance with variations in resistance values of pull-down resistance elements built in the integrated circuit section.
したがって本発明の目的は、比較器の入力端子に接続されるプルダウン用の抵抗素子を集積回路に形成しても、比較結果にばらつきが発生することを抑制することができ、装置を複雑化することなく小形に形成することができる比較回路装置、シリアルインタフェース回路装置および電子機器を提供することである。 Accordingly, an object of the present invention is to make it possible to suppress the occurrence of variations in comparison results even when a pull-down resistance element connected to the input terminal of the comparator is formed in an integrated circuit, and to complicate the apparatus. It is an object of the present invention to provide a comparison circuit device, a serial interface circuit device, and an electronic apparatus that can be formed in a small size without any problems.
本発明(1)は、集積回路部を備え、入力信号に応じた電圧と基準電圧とを比較する比較回路装置であって、
前記集積回路部の外部に設けられ、電流制限用の抵抗素子、および前記集積回路部に形成され、前記電流制限用の抵抗素子と直列に接続されているプルダウン用の抵抗素子をそれぞれが備え、入力信号に応じた電圧を生成する複数の入力部と、
前記集積回路部の外部に設けられている外部抵抗素子と、
前記外部抵抗素子に直列に接続され、前記プルダウン用の抵抗素子に近接して前記集積回路部に形成されている内部抵抗素子と、
前記集積回路部に形成され、予め定める電圧を前記内部抵抗素子および前記外部抵抗素子によって分圧した分圧電圧に応じた基準電圧を生成する基準電圧生成部と、
前記入力部によって生成された電圧と、前記基準電圧生成部によって生成された基準電圧とを比較し、比較結果を出力する比較部とを備え、
前記電流制限用の抵抗素子の抵抗値をR1とし、前記プルダウン用の抵抗素子の抵抗値をR2とし、前記外部抵抗素子の抵抗値をR3とし、前記内部抵抗素子の抵抗値をR4とすると、R1、R2、R3およびR4は、
R1:R2=R3:R4
を満たすことを特徴とする比較回路装置である。
The present invention (1) is a comparison circuit device that includes an integrated circuit unit and compares a voltage according to an input signal with a reference voltage,
Each provided with a resistance element for current limiting provided outside the integrated circuit part, and a resistance element for pull-down formed in the integrated circuit part and connected in series with the current limiting resistance element, A plurality of input units for generating a voltage according to the input signal;
An external resistance element provided outside the integrated circuit unit;
An internal resistance element connected in series to the external resistance element and formed in the integrated circuit portion in proximity to the pull-down resistance element;
A reference voltage generation unit that is formed in the integrated circuit unit and generates a reference voltage corresponding to a divided voltage obtained by dividing a predetermined voltage by the internal resistance element and the external resistance element;
A comparison unit that compares the voltage generated by the input unit with the reference voltage generated by the reference voltage generation unit and outputs a comparison result;
When the resistance value of the current limiting resistance element is R1, the resistance value of the pull-down resistance element is R2, the resistance value of the external resistance element is R3, and the resistance value of the internal resistance element is R4, R1, R2, R3 and R4 are
R1: R2 = R3: R4
The comparison circuit device is characterized by satisfying the above.
また本発明(5)は、前記比較回路装置を備えるシリアルインタフェース回路装置であって、
前記比較部は、複数の入力部のうちのいずれか1つによって生成された電圧と、基準電圧生成部によって生成された電圧とを選択的に比較することを特徴とするシリアルインタフェース回路装置である。
The present invention (5) is a serial interface circuit device comprising the comparison circuit device,
The comparison unit is a serial interface circuit device that selectively compares a voltage generated by any one of a plurality of input units with a voltage generated by a reference voltage generation unit. .
また本発明(6)は、前記比較回路装置を備え、前記比較部の比較結果に応じて所定の処理を行うことを特徴とする電子機器である。 According to a sixth aspect of the present invention, there is provided an electronic apparatus including the comparison circuit device and performing a predetermined process according to a comparison result of the comparison unit.
本発明(1)によれば、集積回路部を製造する過程において、集積回路部に形成されるプルダウン用の抵抗素子と、内部抵抗素子との抵抗値が、設計段階における抵抗値からばらついてしまったとしても、これらプルダウン用の抵抗素子と内部抵抗素子とは近接して形成されるので、設計段階における抵抗値からのばらつきかたがほぼ等しくなる。すなわち製造過程において、プルダウン用の抵抗素子の抵抗値が設計段階における抵抗値から所定の割合低くなれば、内部抵抗素子の抵抗値も設計段階における抵抗値から所定の値の割合低くなり、プルダウン用の抵抗素子の抵抗値が設計段階における抵抗値から所定の割合高くなれば、内部抵抗素子の抵抗値も設計段階における抵抗値から所定の値の割合高くなる。集積回路部の外部に設けられる外付けの抵抗素子、すなわち電流制限用の抵抗素子および外部抵抗素子は、その抵抗値にばらつきが少ない。 According to the present invention (1), in the process of manufacturing the integrated circuit portion, the resistance value of the pull-down resistance element and the internal resistance element formed in the integrated circuit portion varies from the resistance value in the design stage. Even so, since the pull-down resistance element and the internal resistance element are formed close to each other, the variation from the resistance value in the design stage is almost equal. That is, in the manufacturing process, if the resistance value of the pull-down resistance element is lower than the resistance value at the design stage by a predetermined ratio, the resistance value of the internal resistance element is also lower by a predetermined value than the resistance value at the design stage. If the resistance value of the resistor element becomes higher by a predetermined ratio than the resistance value at the design stage, the resistance value of the internal resistance element also becomes higher by a predetermined ratio from the resistance value at the design stage. External resistance elements provided outside the integrated circuit portion, that is, current limiting resistance elements and external resistance elements have little variation in resistance values.
電流制限用の抵抗素子の抵抗値をR1とし、プルダウン用の抵抗素子の抵抗値をR2とし、外部抵抗素子の抵抗値をR3とし、内部抵抗素子の抵抗値をR4として、R1,R2,R3およびR4が、R1:R2=R3:R4の関係式を満たすように選ばれる。集積回路部の製造過程において、R2,R4が、設計段階における抵抗値からばらついてしまっても、R2,R4のばらつきかたはほぼ等しいので、R2,R4の比率はほとんど変わりがない。したがって、製造過程において、R2が設計段階における抵抗値からばらついたとしても、R4も同様にばらつく。したがって、内部抵抗素子と、抵抗値にばらつきの少ない外部抵抗素子とによって、予め定める電圧を分圧した分圧電圧は、プルダウン抵抗素子の抵抗値のばらつきを反映したものとなる。この分圧電圧に応じて、基準電圧生成部が基準電圧を生成するので、プルダウン抵抗素子の抵抗値のばらつきに応じた基準電圧を生成することができる。 The resistance value of the current limiting resistance element is R1, the resistance value of the pull-down resistance element is R2, the resistance value of the external resistance element is R3, the resistance value of the internal resistance element is R4, R1, R2, R3 And R4 are selected so as to satisfy the relation of R1: R2 = R3: R4. Even if R2 and R4 vary from the resistance value in the design stage in the manufacturing process of the integrated circuit portion, the variation of R2 and R4 is almost equal, so the ratio of R2 and R4 is almost unchanged. Therefore, even if R2 varies from the resistance value in the design stage in the manufacturing process, R4 varies in the same manner. Therefore, the divided voltage obtained by dividing the predetermined voltage by the internal resistance element and the external resistance element having a small variation in resistance value reflects the variation in resistance value of the pull-down resistance element. Since the reference voltage generation unit generates the reference voltage according to the divided voltage, it is possible to generate the reference voltage according to the variation in the resistance value of the pull-down resistance element.
集積回路部はウェハに複数個同時に形成されるチップによって構成されるので、プルダウン用の抵抗素子の抵抗値がチップによって異なったり、製造ロットによって異なったりするおそれがあり、基準電圧が固定されていると、同じ入力信号が与えられたとしても、集積回路部によって比較部の比較結果が異なるものとなってしまうが、本発明では、基準電圧生成部が前述したように内部抵抗素子の抵抗値に応じた基準電圧が生成されるので、同じ入力信号が与えられると、どの集積回路部でも比較部の比較結果が同じものとなる。したがって、プルダウン用の抵抗素子を集積回路部に形成しても信頼性が高く、複数の入力部のそれぞれで、集積回路部の外部にプルダウン用の抵抗素子を形成する場合と比較して、基板に実装する実装面積を小さくすることができ、装置の小形化を達成することができるとともに、集積回路部を基板に実装して組立てるとき工程数を低減することができる。 Since the integrated circuit portion is composed of a plurality of chips formed simultaneously on the wafer, the resistance value of the pull-down resistance element may vary depending on the chip or may vary depending on the manufacturing lot, and the reference voltage is fixed. Even if the same input signal is given, the comparison result of the comparison unit differs depending on the integrated circuit unit, but in the present invention, the reference voltage generation unit sets the resistance value of the internal resistance element as described above. Since the corresponding reference voltage is generated, if the same input signal is given, the comparison result of the comparison unit is the same in any integrated circuit unit. Therefore, even if the pull-down resistor element is formed in the integrated circuit portion, the reliability is high, and the substrate is compared with the case where the pull-down resistor element is formed outside the integrated circuit portion in each of the plurality of input portions. The mounting area to be mounted on the substrate can be reduced, the apparatus can be miniaturized, and the number of processes can be reduced when the integrated circuit portion is mounted on the substrate and assembled.
また本発明(5)によれば、前記比較回路装置を用いて、比較部によって複数の入力部のうちのいずれか1つによって生成された電圧と、基準電圧生成部によって生成された電圧とを選択的に比較することによって、小形で信頼性の高いシリアルインタフェース装置を実現することができる。 According to the invention (5), using the comparison circuit device, a voltage generated by any one of the plurality of input units by the comparison unit and a voltage generated by the reference voltage generation unit are obtained. By making a selective comparison, a small and highly reliable serial interface device can be realized.
また本発明(6)によれば、前記比較回路装置を用いることによって、複数の入力信号に応じた電圧と基準電圧と比較した結果を用いて所定の処理を行う電子機器を小形化することができる。 According to the present invention (6), by using the comparison circuit device, it is possible to reduce the size of an electronic device that performs a predetermined process using a result of comparison between a voltage corresponding to a plurality of input signals and a reference voltage. it can.
図3は、本発明の実施の一形態の比較回路装置10の電気的構成を示す回路図である。比較回路装置10は、集積回路(IC)によって形成される集積回路部11を備え、入力信号に応じた電圧と基準電圧とを比較する。比較回路装置10は、複数の入力部12と、外部抵抗素子13と、内部抵抗素子14と、基準電圧生成部15と、比較部16とを備える。外部抵抗素子13、内部抵抗素子14および基準電圧生成部15を含んで、基準電圧を補正する基準電圧補正手段17が構成される。
FIG. 3 is a circuit diagram showing an electrical configuration of the
各入力部12は、電流制限用の抵抗素子(以下、電流制限抵抗素子という)21と、プルダウン用の抵抗素子(以下、プルダウン抵抗素子という)22とを備える。電流制限抵抗素子21は、集積回路部11の外部に設けられ、集積回路部11に与えられる直流電流を制限するための抵抗素子である。電流制限抵抗素子21の一方の接続端子は、集積回路部11に設けられる入力用接続端子23にそれぞれ接続され、他方の接続端子に入力信号が与えられる。本実施の形態で、接続とは、直接的な接続、および配線を用いた接続のいずれであってもよく、電気的に接続されていればよい。集積回路部11および電流制限抵抗素子21は、プリント回路基板に実装される。
Each
プルダウン抵抗素子22は、集積回路部11に形成されて、電流制限抵抗素子と直列に接続されている。プルダウン抵抗素子22の一方の接続端子は、前記入力用接続端子23に接続され、他方の接続端子は集積回路部11に設けられるグランド部24に接続される。電流制限抵抗素子21の前記他方の接続端子は、入力端子である。入力端子には入力信号が与えられると、電流制限抵抗素子21およびプルダウン抵抗素子22によって、入力信号に応じた電圧を生成する。この入力信号に応じた電圧とは、プルダウン抵抗素子22に印加される電圧である。
The pull-
外部抵抗素子13は、集積回路部11の外部に設けられ、その一方および他方の接続端子が集積回路部11に設けられる外部抵抗素子接続用の接続端子(以下、接続端子という)25,26にそれぞれ接続される。外部抵抗素子13についても前記プリント回路基板に実装される。
The
各内部抵抗素子14は、集積回路部11に形成され、プルダウン抵抗素子22に近接して形成される。ここで近接するとは、集積回路部11の内部において各内部抵抗素子14およびプルダウン抵抗素子22が纏まった位置に形成されていればよく、相互に隣接して形成されればさらに好ましい。内部抵抗素子14は、外部抵抗素子13に直列に接続される。内部抵抗素子14の一方の接続端子は接続端子25に接続され、他方の接続端子はグランド部24に接続される。
Each
各電流制限抵抗素子21の抵抗値をR1とし、各プルダウン抵抗素子22の抵抗値をR2とし、外部抵抗素子13の抵抗値をR3とし、内部抵抗素子14の抵抗値をR4とすると、R1、R2、R3およびR4は、次の関係式(1)を満たすように決定される。
R1:R2=R3:R4 …(1)
When the resistance value of each current limiting
R1: R2 = R3: R4 (1)
本実施の形態では、各電流制限抵抗素子21の抵抗値はそれぞれ等しく、各プルダウン抵抗素子22の抵抗値はそれぞれ等しく決定されるが、電流制限抵抗素子21およびプルダウン抵抗素子22の抵抗値は、入力部12毎に異ならせてもよく、上記式(1)を満たす関係となっていればよい。
In the present embodiment, the resistance values of the current limiting
基準電圧生成部15は、集積回路部11に形成され、予め定める電圧を内部抵抗素子14および外部抵抗素子13によって分圧した分圧電圧に応じた基準電圧を生成する。基準電圧生成部15は、第1〜第6抵抗素子31〜36と、第1および第2演算増幅器37,38と、補正回路部39とを備える。
The reference
第1,第2および第3抵抗素子31,32,33は、直列に接続され、第1抵抗素子31が電源部(BATT)41に接続され、第3抵抗素子33がグランド部24に接続される。第1〜第3抵抗素子31〜33は、電源部41によって与えられる電源電圧を分圧する。第1〜第3抵抗素子31〜33の抵抗値は、それぞれ仕様によって決定されており、第1〜第3抵抗素子31〜33の抵抗値によって、コンパレータCにおけるスレッショルドレベルが決定される。
The first, second, and
第1演算増幅器37の非反転入力端子43は、第1抵抗素子31および第2抵抗素子32の接続部位に接続される。また第1演算増幅器37は、反転入力端子44と出力端子45とが接続されて、ボルテージホロワとして機能する。第1演算増幅器37の出力端子45は、第4抵抗素子34を介して、電源部41に接続され、また接続端子26に接続される。第4抵抗素子34は、電流制限用の抵抗素子である。
The
第2演算増幅器38の非反転入力端子46は、第2抵抗素子32および第3抵抗素子33の間に接続部位に接続される。また第2演算増幅器38は、反転入力端子47と出力端子48とが接続されて、ボルテージホロワとして機能する。第2演算増幅器38の出力端子48は、第5抵抗素子35を介して、電源部41に接続される。第5抵抗素子35は、電流制限用の抵抗素子である。
The
第6抵抗素子36は、第2演算増幅器38の出力端子48および比較部16の間に接続され、一方の接続端子が前記出力端子48に接続され、他方の接続端子が比較部16に接続される。
The
補正回路部39は、差動VI変換回路によって実現される。補正回路部39は、第1演算増幅器37の出力端子45の電圧である予め定める電圧Vaと、この予め定める電圧Vaを、内部抵抗素子14および外部抵抗素子13によって分圧した分圧電圧Vbとの差分に応じて第6抵抗素子36に流れる電流を調整する。補正回路部39と第6抵抗素子36とは、近接して設けられる。ここで近接するとは、集積回路部11の内部において補正回路部39と第6抵抗素子36とが纏まった位置に形成されていればよく、相互に隣接して形成されればさらに好ましい。
The
図4は、補正回路部39の構成を示す回路図である。図3には、第5および第6抵抗素子35,36についても記載している。補正回路部39は、pnp形バイポーラトランジスタ(以下、トランジスタという)Tr1,Tr2と、npn形バイポーラトランジスタ(以下、トランジスタという)Tr3〜Tr6と、抵抗素子49とを含んで構成される。
FIG. 4 is a circuit diagram showing a configuration of the
トランジスタTr1,Tr2のベースは、相互に接続される。トランジスタTr3〜Tr5のベースは、相互に接続される。トランジスタTr1,Tr2のエミッタは、ともに電源部41に接続される。トランジスタTr3〜Tr5のエミッタは、ともにグランド部24に接続される。
The bases of the transistors Tr1 and Tr2 are connected to each other. The bases of the transistors Tr3 to Tr5 are connected to each other. The emitters of the transistors Tr1 and Tr2 are both connected to the
トランジスタTr1のコレクタは、トランジスタTr4のコレクタに接続される。トランジスタTr2のコレクタは、トランジスタTr6のコレクタに接続されるとともに、トランジスタTr2のベースに接続される。トランジスタTr3のコレクタは、第6抵抗素子36の他方の接続端子に接続される。トランジスタTr4のベースは、トランジスタTr4のコレクタに接続される。トランジスタTr5のコレクタは、抵抗素子49の一方の接続端子に接続される。トランジスタTr6のベースは、第1演算増幅器37の出力端子45に接続され、エミッタは、抵抗素子49の他方の接続端子に接続される。トランジスタTr7のコレクタは電源部41に接続され、ベースは、内部抵抗素子14の一方の接続端子に接続され、エミッタは抵抗素子49の一方の接続端子に接続される。
The collector of the transistor Tr1 is connected to the collector of the transistor Tr4. The collector of the transistor Tr2 is connected to the collector of the transistor Tr6 and to the base of the transistor Tr2. The collector of the transistor Tr3 is connected to the other connection terminal of the
このような補正回路部39では、差動VI変換回路の非反転入力端子であるトランジスタTr6のベースに与えられる電圧をVaとし、差動VI変換回路の反転入力端子であるトランジスタTr7のベースに与えられる電圧をVbとし、第6抵抗素子36に流れる電流と、トランジスタTr1およびトランジスタTr4のコレクタ間に流れる電流と、抵抗素子49に流れる電流とをI1とし、抵抗素子49の抵抗値をRaとし、第6抵抗素子36の抵抗値をRbとし、第2演算増幅器38の出力端子48と第6抵抗素子36との接続部位の電圧をVT2とし、第4抵抗素子34とトランジスタTr3のコレクタとの接続部位の電圧、すなわち補正回路部39から出力される基準電圧をVT3とすると、I1およびVT3は、以下の関係式(2),(3)で表される。
I=(Va−Vb)/Ra …(2)
VT3=VT2−I1×R2=VT2−(Va−Vb)R2/R1 …(3)
In such a
I = (Va−Vb) / Ra (2)
VT3 = VT2-I1 * R2 = VT2- (Va-Vb) R2 / R1 (3)
したがって、VaとVbとの電位差が大きくなれば、VT3は小さくなり、VaとVbとの電位差が小さくなれば、VT3は大きくなる。VaとVbとの電位差は、内部抵抗素子14の抵抗値に応じて変動し、内部抵抗素子14の抵抗値が大きくなれば、VaとVbとの電位差が小さくなり、内部抵抗素子14の抵抗値が小さくなれば、VaとVbとの電位差が大きくなる。このように、内部抵抗素子14の抵抗値に応じて、外部抵抗素子13と内部抵抗素子14とによって分圧された分圧電圧が変化するので、これにともなってVT3を変化させて、比較部16に与える基準電圧を補正することができる。
Therefore, if the potential difference between Va and Vb increases, VT3 decreases, and if the potential difference between Va and Vb decreases, VT3 increases. The potential difference between Va and Vb varies according to the resistance value of the
比較部16は、複数のコンパレータCを備える。コンパレータCは、入力部12によって生成された電圧と、基準電圧生成部15によって生成された電圧とを比較し、比較結果を出力する。各コンパレータCは、複数の入力部12にそれぞれ対応して設けられ、すなわちコンパレータCの数と入力部12の数は等しく選ばれる。コンパレータが備える2つの入力端子のうち、一方の入力端子は、対応する入力部12のプルダウン抵抗素子22および入力用接続端子23に接続され、他方の入力端子は、第4抵抗素子34の他方の端子に接続される。すなわち各コンパレータCの他方の入力端子には、VT3が印加される。本実施の形態では、一方の入力端子は反転入力端子であり、他方の入力端子は非反転入力端子である。コンパレータCは、入力部12によって生成される電圧が、基準電圧よりも大きければローレベルの信号を出力し、入力部12によって生成される電圧が、基準電圧よりも小さければハイレベルの信号を出力する。
The
以上のように、本実施の形態の比較回路装置10では、集積回路部11を製造する過程において、集積回路部11に形成されるプルダウン抵抗素子22と、内部抵抗素子14との抵抗値が、設計段階における抵抗値からばらついてしまったとしても、これらプルダウン抵抗素子22と内部抵抗素子14とは近接して形成されるので、設計段階における抵抗値からのばらつきかたがほぼ等しくなる。すなわち製造過程において、プルダウン抵抗素子22の抵抗値が設計段階における抵抗値から所定の割合低くなれば、内部抵抗素子14の抵抗値も設計段階における抵抗値から所定の値の割合低くなり、プルダウン抵抗素子22の抵抗値が設計段階における抵抗値から所定の割合高くなれば、内部抵抗素子14の抵抗値も設計段階における抵抗値から所定の値の割合高くなる。集積回路部11の外部に設けられる外付けの抵抗素子である電流制限抵抗素子21および外部抵抗素子13は、その抵抗値にばらつきが少ない。
As described above, in the
集積回路部11の製造過程において、プルダウン抵抗素子22の抵抗値が、設計段階における抵抗値からばらついてしまっても、プルダウン抵抗素子22と内部抵抗素子14の抵抗値のばらつきかたは等しいので、プルダウン抵抗素子22と内部抵抗素子14の抵抗値の比率はほとんど変わらない。したがて、電流制限抵抗素子21、プルダウン抵抗素子22、外部抵抗素子13および内部抵抗素子14の抵抗値を、前述した関係式(1)を満たすように選ぶことによって、内部抵抗素子14と、抵抗値にばらつきの少ない外部抵抗素子13とによって、予め定める電圧を分圧した分圧電圧は、プルダウン抵抗素子21の抵抗値のばらつきを反映したものとなる。この分圧電圧に応じて、基準電圧生成部15が基準電圧を生成するので、プルダウン抵抗素子22の抵抗値のばらつきに応じた基準電圧を生成することができる。
Even if the resistance value of the pull-
集積回路部11はウェハに複数個同時に形成されるチップによって構成されるので、プルダウン抵抗素子22の抵抗値がチップによって異なったり、製造ロットによって異なったりするおそれがあり、基準電圧が固定されていると、同じ入力信号が与えられたとしても、集積回路部11によって比較部16の比較結果が異なるものとなってしまうが、本実施の形態では、基準電圧生成部15が前述したように内部抵抗素子の抵抗値に応じた基準電圧が生成されるので、同じ入力信号が与えられると、どの集積回路部11でも比較部16の比較結果が同じものとなる。したがって、プルダウン抵抗素子22を集積回路部11に形成しても信頼性が高く、複数の入力部12のそれぞれで、集積回路部11の外部にプルダウン抵抗素子を形成する場合と比較して、プリント回路基板に実装する実装面積を小さくすることができ、装置の小形化を達成することができるとともに、集積回路部11の外部に接続される抵抗素子を少なくすることができるので、集積回路部11を基板に実装して組立てるとき工程数を低減することができ、組み立ての効率を向上させることができる。
Since the
また入力部12に入力される電圧を測定するのではなく、入力部12に併設して外部抵抗素子13、内部抵抗素子14および基準電圧生成部15を設けるだけであるので、装置が複雑になることがない。また、外気温などの温度の変化によってプルダウン抵抗素子22の抵抗値が変化する場合であっても、プルダウン抵抗素子22の抵抗値とともに内部抵抗素子14の抵抗値も同様に変化するので、基準電圧がプルダウン抵抗素子22の抵抗値の変化にともなってタイムリーに調整されるので、比較結果の信頼性を向上させることができる。
Further, since the voltage input to the
図5は、本発明の実施の他の形態の比較回路装置60の電気的構成を示す回路図である。本実施の形態の比較回路装置60は、前述した図3に示す実施の形態の比較回路装置10において、第1および第2演算増幅器37,38を、それぞれトランジスタと電流源とを組み合わせたトランジスタ回路61,62に置き換えた構成であり、その他の構成は、比較回路装置10と同様のであるので、同様の構成には同様の参照符号を付して、重複する説明を省略する。
FIG. 5 is a circuit diagram showing an electrical configuration of a
トランジスタ回路61は、pnp型バイポーラトランジスタ(以下、トランジスタという)Tr11と、npn形バイポーラトランジスタ(以下、トランジスタという)Tr12と、電流源63とを含んで構成される。
The
第1抵抗素子31および第2抵抗素子32の接続部に、トランジスタTr11のベースが接続される。トランジスタTr11のエミッタは、電流源63に接続され、コレクタは、グランド部24に接続される。電流源63は、電源部41に接続される。トランジスタTr12のベースは、トランジスタTr11のエミッタと電流源63との接続部位に接続される。トランジスタTr12のコレクタは、第4抵抗素子34を介して電源部41に接続され、エミッタは、接続端子26およびトランジスタTr6のベースに接続される。
A base of the transistor Tr11 is connected to a connection portion between the
トランジスタ回路62は、pnp型バイポーラトランジスタ(以下、トランジスタという)Tr131と、npn形バイポーラトランジスタ(以下、トランジスタという)Tr14と、電流源64とを含んで構成される。
The
第2抵抗素子32および第3抵抗素子33の接続部に、トランジスタTr13のベースが接続される。トランジスタTr13のエミッタは、電流源64に接続され、コレクタは、グランド部24に接続される。電流源64は、電源部41に接続される。トランジスタTr14のベースは、トランジスタTr13のエミッタと電流源64との接続部位に接続される。トランジスタTr14のコレクタは、第5抵抗素子35を介して電源部41に接続され、エミッタは、第6抵抗素子36の一方の接続端子に接続される。
A base of the transistor Tr13 is connected to a connection portion between the
本実施の形態の比較回路装置80では、比較回路装置10よりもわずかに精度は劣るものの、比較回路装置10とほぼ同様の効果を達成することができ、比較回路装置10よりも簡易な構成で基準電圧を補正することができるので、製造工程を簡略化して生産効率を向上させることができる。
The
図6は、本発明の実施の他の形態の比較回路装置80の電気的構成を示す回路図である。本実施の形態の比較回路装置80は、前述した図3に示す実施の形態の比較回路装置10において、第1および第2演算増幅器37,38を、それぞれnpn形バイポーラトランジスタ(以下、トランジスタという)Tr21,Tr22に置き換え、各入力部12に逆接保護用のダイオード(以下、ダイオードという)Dをそれぞれ付加した構成であり、その他の構成は、比較回路装置10と同様のであるので、同様の構成には同様の参照符号を付して、重複する説明を省略する。
FIG. 6 is a circuit diagram showing an electrical configuration of a
第1抵抗素子31および第2抵抗素子32の接続部位に、トランジスタTr21のベースが接続される。トランジスタTr21のコレクタは、第4抵抗素子34を介して電源部41に接続され、エミッタは、接続端子26およびトランジスタTr6のベースに接続される。
The base of the transistor Tr21 is connected to the connection portion of the
第2抵抗素子32および第3抵抗素子33の接続部位に、トランジスタTr22のベースが接続される。トランジスタTr22のコレクタは、第5抵抗素子35を介して電源部41に接続され、エミッタは、第6抵抗素子36の一方の接続端子に接続される。
The base of the transistor Tr22 is connected to the connection portion of the
ダイオードDは、電流制限抵抗素子21の他方の接続端子にカソードが接続され、アノードに入力信号が与えられる。すなわち本実施の形態では、ダイオードDのアノードが入力端子となる。ダイオードDおよびトランジスタTr21,22は、たとえばシリコンを用いて構成され、ダイオードDの順方向降下電圧をVfとし、トランジスタTr21,22のベースエミッタ間の電圧をVBEとすると、VfとVBEとは略等しくなる。このような構成とすると、入力信号が与えられたときに、ダイオードDによって電圧降下が発生するために、ダイオードDを挿入しない場合と比較して、入力部12が生成する電圧が小さくなってしまっても、基準電圧生成部15においても、基準電圧を生成するための電圧を、ダイオードDによって電圧降下と略等しい電圧だけ低下させることができるとともに、比較回路装置10とほぼ同様の効果を達成することができ、比較回路装置10よりも簡易な構成で基準電圧を補正することができるので、製造工程を簡略化して生産効率を向上させることができる。
The diode D has a cathode connected to the other connection terminal of the current limiting
図7は、本発明の実施の一形態のシリアルインタフェース装置100の電気的構成を示す回路図である。シリアルインタフェース装置100は、前述した図3に示す実施の形態の比較回路装置10において、比較部16が複数のコンパレータCを備える構成ではなく、1つのコンパレータと、半導体スイッチと備え、複数の入力部12のうちのいずれか1つによって生成された電圧と、基準電圧生成部15によって生成された電圧とを選択的に比較する比較選択回路101と、前記半導体スイッチの開閉を制御して、1つのコンパレータの一方の入力端子と、複数の入力部12とのいずれか1つとを選択的に接続させる選択制御部102とを含んで構成される。選択制御部102は、マイクロコンピュータによって実現される。比較部16からは、1つの複数の入力部12のうち1つの入力部12によって生成された電圧と、基準電圧とを比較した結果が出力される。
FIG. 7 is a circuit diagram showing an electrical configuration of
本実施の形態によれば、前述の実施の形態の比較回路装置10と同様の効果を達成することができ、さらに入力部12の数だけコンパレータを形成する必要がないので、比較部16の回路構成を簡素化することができ、小形で信頼性の高いシリアルインタフェース装置を実現することができる。また選択制御部102は、集積回路部11に形成されてもよく、集積回路部21の外部に設けられてもよい。
According to the present embodiment, it is possible to achieve the same effect as that of the
また本発明の実施のさらに他の形態によれば、前述の比較回路装置60,80についても、比較部16を、比較選択回路101と選択制御部102とによって構成して、シリアルインタフェース装置を構成してもよい。
According to still another embodiment of the present invention, in the above-described
図8は、本発明の実施のさらに他の形態の比較回路装置110の電気的構成を示す回路図である。本実施の形態の比較回路装置110は、前述した図3に示す実施の形態の比較回路装置10において、基準電圧生成部15が、各コンパレータC毎に異なる基準電圧を与えるための基準電圧変換回路111をさらに備える構成であり、その他の構成は、比較回路装置10と同様のであるので、同様の構成には同様の参照符号を付して、重複する説明を省略する。
FIG. 8 is a circuit diagram showing an electrical configuration of a
本実施の形態では、2つの入力部12を有し、一方の入力部12に接続されるコンパレータCをコンパレータC1と記載し、他方の入力部12に接続されるコンパレータCをコンパレータC2と記載する。コンパレータC1は、第6抵抗素子36の他方の接続端子に接続される。
In the present embodiment, the comparator C having two
コンパレータC2には、基準電圧変換回路111によってコンパレータC1に与えられる基準電圧とは異なる基準電圧が与えられる。基準電圧変換回路111は、npn形バイポーラトランジスタ(以下、トランジスタという)Tr31と、抵抗素子112,113とを含んで構成される。トランジスタTr31のベースは、第6抵抗素子36の他方の接続端子に接続され、コレクタが電源部41に接続され、エミッタが抵抗素子112の一方の接続端子に接続される。抵抗素子112の他方の接続端子は、コンパレータC2と、抵抗素子113の一方の接続端子に接続される。抵抗素子113の他方の接続端子はグランド部24に接続される。このような構成とすることによって、コンパレータC2の入力端子に、コンパレータC1の入力端子に与えられる基準電圧とは異なる基準電圧を与えることができる。したがって、前述の実施の形態と同様の効果を達成することができるとともに、さらに多様な入力信号の比較に用いることができるようになり、汎用性を向上させることができる。
A reference voltage different from the reference voltage applied to the comparator C1 by the reference
本発明の実施のさらに他の形態では、複数の入力信号に応じた電圧と基準電圧と比較した結果を用いて所定の処理を行う電子機器の入力インタフェースとして、前述した各実施の形態の比較回路装置を用いてもよく、この場合には電子機器を小形化することができる。 In still another embodiment of the present invention, the comparison circuit of each embodiment described above is used as an input interface of an electronic device that performs a predetermined process using a result of comparison between a voltage corresponding to a plurality of input signals and a reference voltage. An apparatus may be used, and in this case, the electronic apparatus can be miniaturized.
10,60,80,110 比較回路装置
11 集積回路部
12 入力部
13 外部抵抗素子
14 内部抵抗素子
15 基準電圧生成部
16 比較部
17 基準電圧補正手段
21 電流制限抵抗素子
22 プルダウン抵抗素子
23 入力用接続端子
24 グランド部
25,26 接続端子
31 第1抵抗素子
32 第2抵抗素子
33 第3抵抗素子
34 第4抵抗素子
35 第5抵抗素子
36 第6抵抗素子
37 第1演算増幅器
38 第2演算増幅器
39 補正回路部
41 電源部
61,62 トランジスタ回路
63,64 電流源
100 シリアルインタフェース装置
101 比較選択回路
102 選択制御部
111 基準電圧変換回路
DESCRIPTION OF
Claims (6)
前記集積回路部の外部に設けられ、電流制限用の抵抗素子、および前記集積回路部に形成され、前記電流制限用の抵抗素子と直列に接続されているプルダウン用の抵抗素子をそれぞれが備え、入力信号に応じた電圧を生成する複数の入力部と、
前記集積回路部の外部に設けられている外部抵抗素子と、
前記外部抵抗素子に直列に接続され、前記プルダウン用の抵抗素子に近接して前記集積回路部に形成されている内部抵抗素子と、
前記集積回路部に形成され、予め定める電圧を前記内部抵抗素子および前記外部抵抗素子によって分圧した分圧電圧に応じた基準電圧を生成する基準電圧生成部と、
前記入力部によって生成された電圧と、前記基準電圧生成部によって生成された基準電圧とを比較し、比較結果を出力する比較部とを備え、
前記電流制限用の抵抗素子の抵抗値をR1とし、前記プルダウン用の抵抗素子の抵抗値をR2とし、前記外部抵抗素子の抵抗値をR3とし、前記内部抵抗素子の抵抗値をR4とすると、R1、R2、R3およびR4は、
R1:R2=R3:R4
を満たすことを特徴とする比較回路装置。 A comparison circuit device that includes an integrated circuit unit and compares a voltage according to an input signal with a reference voltage,
Each provided with a resistance element for current limiting provided outside the integrated circuit part, and a resistance element for pull-down formed in the integrated circuit part and connected in series with the current limiting resistance element, A plurality of input units for generating a voltage according to the input signal;
An external resistance element provided outside the integrated circuit unit;
An internal resistance element connected in series to the external resistance element and formed in the integrated circuit portion in proximity to the pull-down resistance element;
A reference voltage generation unit that is formed in the integrated circuit unit and generates a reference voltage corresponding to a divided voltage obtained by dividing a predetermined voltage by the internal resistance element and the external resistance element;
A comparison unit that compares the voltage generated by the input unit with the reference voltage generated by the reference voltage generation unit and outputs a comparison result;
When the resistance value of the current limiting resistance element is R1, the resistance value of the pull-down resistance element is R2, the resistance value of the external resistance element is R3, and the resistance value of the internal resistance element is R4, R1, R2, R3 and R4 are
R1: R2 = R3: R4
A comparison circuit device characterized by satisfying
電源部およびグランドの間で直列に接続され、電源部の電圧を分圧する第1,第2および第3抵抗素子と、
電源部に接続される前記第1抵抗素子および前記第2抵抗素子の接続部に非反転入力端子が接続され、反転入力端子に出力端子が接続されている第1演算増幅器と、
前記第1演算増幅器の出力端子および電源部を接続している第4抵抗素子と、
前記第2抵抗素子およびグランドに接続される前記第3抵抗素子の接続部に被反転入力端子が接続され、反転入力端子に出力端子が接続されている第2演算増幅器と、
前記第2演算増幅器の出力端子および電源部を接続している第5抵抗素子と、
前記第2演算増幅器の出力端子および比較部の間に接続されている第6抵抗素子と、
前記第1演算増幅器の出力端子の前記予め定める電圧と、前記分圧電圧との差分に応じて第6抵抗素子に流れる電流を調整して、基準電圧を補正する補正回路部とを含むことを特徴とする請求項1に記載の比較回路装置。 The reference voltage generator is
First, second and third resistance elements connected in series between the power supply section and the ground, and for dividing the voltage of the power supply section;
A first operational amplifier in which a non-inverting input terminal is connected to a connection portion of the first resistance element and the second resistance element connected to a power supply section, and an output terminal is connected to the inverting input terminal;
A fourth resistance element connecting the output terminal of the first operational amplifier and the power supply unit;
A second operational amplifier in which an inverted input terminal is connected to a connection portion of the third resistive element connected to the second resistive element and the ground, and an output terminal is connected to the inverted input terminal;
A fifth resistance element connecting the output terminal of the second operational amplifier and the power supply unit;
A sixth resistance element connected between the output terminal of the second operational amplifier and the comparison unit;
A correction circuit unit that corrects a reference voltage by adjusting a current flowing through the sixth resistance element according to a difference between the predetermined voltage at the output terminal of the first operational amplifier and the divided voltage. The comparison circuit device according to claim 1.
電源部およびグランドの間で直列に接続され、電源部の電圧を分圧する第1,第2および第3抵抗素子と、
電源部に接続される前記第1抵抗素子および前記第2抵抗素子の接続部にベースが接続され、電流源にエミッタが接続され、グランドにコレクタが接続されている第1のpnp形バイポーラトランジスタと、
前記第1のpnp形バイポーラトランジスタのエミッタにベースが接続されている第1のnpn形バイポーラトランジスタと、
前記第1のnpn形バイポーラトランジスタのコレクタおよび電源部を接続している第4抵抗素子と、
前記第2抵抗素子およびグランドに接続される前記第3抵抗素子の接続部にベースが接続され、電流源にコレクタが接続され、グランドにコレクタが接続されている第2のpnp形バイポーラトランジスタと、
前記第2のpnp形バイポーラトランジスタのエミッタにベースが接続され、コレクタに電源部が接続されている第2のnpn形バイポーラトランジスタと、
前記第2のnpn形バイポーラトランジスタのコレクタおよび電源部を接続している第5抵抗素子と、
前記第2のnpn形バイポーラトランジスタのエミッタおよび比較部の間に接続されている第6抵抗素子と、
前記第1演算増幅器の出力端子の前記予め定める電圧と、前記分圧電圧との差分に応じて第6抵抗素子に流れる電流を調整して、基準電圧を補正する補正回路部とを含むことを特徴とする請求項1に記載の比較回路装置。 The reference voltage generator is
First, second and third resistance elements connected in series between the power supply section and the ground, and for dividing the voltage of the power supply section;
A first pnp bipolar transistor having a base connected to a connection portion of the first resistance element and the second resistance element connected to a power supply section, an emitter connected to a current source, and a collector connected to a ground; ,
A first npn bipolar transistor having a base connected to an emitter of the first pnp bipolar transistor;
A fourth resistance element connecting the collector of the first npn-type bipolar transistor and the power supply unit;
A second pnp bipolar transistor having a base connected to a connection portion of the third resistance element connected to the second resistance element and the ground, a collector connected to the current source, and a collector connected to the ground;
A second npn bipolar transistor having a base connected to an emitter of the second pnp bipolar transistor and a power supply connected to a collector;
A fifth resistance element connecting the collector of the second npn-type bipolar transistor and the power supply unit;
A sixth resistance element connected between the emitter and the comparison section of the second npn-type bipolar transistor;
A correction circuit unit that corrects a reference voltage by adjusting a current flowing through the sixth resistance element according to a difference between the predetermined voltage at the output terminal of the first operational amplifier and the divided voltage. The comparison circuit device according to claim 1.
前記基準電圧生成部は、
電源部およびグランドの間で直列に接続され、電源部の電圧を分圧する第1,第2および第3抵抗素子と、
電源部に接続される前記第1抵抗素子および前記第2抵抗素子の接続部にベースが接続されている第1のnpn形バイポーラトランジスタと、
前記第1のnpn形バイポーラトランジスタのコレクタおよび電源部を接続している第4抵抗素子と、
前記第2抵抗素子およびグランドに接続される第3抵抗素子の接続部にベースが接続されている第2のnpn形バイポーラトランジスタと、
前記第2のnpn形バイポーラトランジスタのコレクタおよび電源部を接続している第5抵抗素子と、
前記第2のnpn形バイポーラトランジスタのエミッタおよび比較部を接続している第6抵抗素子と、
前記第1演算増幅器の出力端子の前記予め定める電圧と、前記分圧電圧との差分に応じて第4抵抗素子に流れる電流を調整して、基準電圧を補正する補正回路部とを含むことを特徴とする請求項1に記載の比較回路装置。 Each of the input units includes a diode for reverse connection protection in which a cathode is connected to an end opposite to a side to which a pull-down resistor of a current limiting resistor is connected;
The reference voltage generator is
First, second and third resistance elements connected in series between the power supply section and the ground, and for dividing the voltage of the power supply section;
A first npn-type bipolar transistor having a base connected to a connection portion of the first resistance element and the second resistance element connected to a power supply section;
A fourth resistance element connecting the collector of the first npn-type bipolar transistor and the power supply unit;
A second npn-type bipolar transistor having a base connected to a connection portion of the second resistance element and a third resistance element connected to the ground;
A fifth resistance element connecting the collector of the second npn-type bipolar transistor and the power supply unit;
A sixth resistance element connecting the emitter and the comparison section of the second npn-type bipolar transistor;
A correction circuit unit that corrects a reference voltage by adjusting a current flowing through the fourth resistance element in accordance with a difference between the predetermined voltage at the output terminal of the first operational amplifier and the divided voltage. The comparison circuit device according to claim 1.
前記比較部は、複数の入力部のうちのいずれか1つによって生成された電圧と、基準電圧生成部によって生成された電圧とを選択的に比較することを特徴とするシリアルインタフェース回路装置。 A serial interface circuit device comprising the comparison circuit device according to claim 1,
The comparison unit selectively compares a voltage generated by any one of a plurality of input units with a voltage generated by a reference voltage generation unit.
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Cited By (2)
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KR101830282B1 (en) * | 2017-06-26 | 2018-02-20 | 주식회사 아이티엠반도체 | Battery protection circuit module and battery pack including the same |
US10756550B2 (en) | 2015-08-20 | 2020-08-25 | Itm Semiconductor Co., Ltd. | Battery protection circuit module and battery pack comprising same |
-
2008
- 2008-02-22 JP JP2008042239A patent/JP2009200978A/en not_active Withdrawn
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KR101830282B1 (en) * | 2017-06-26 | 2018-02-20 | 주식회사 아이티엠반도체 | Battery protection circuit module and battery pack including the same |
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