JP2009200958A - Amplifier - Google Patents

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清 宮下
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an amplifier capable of varying a gain without changing a distortion rate of AC input. <P>SOLUTION: The invention relates to an amplifier having a transistor M1, to which AC input is inputted, and inductance LL connected to a drain terminal side of the transistor M1. The amplifier has an impedance control circuit for controlling impedance of at least one of a first connecting line connecting a reference potential and a source terminal side of the transistor M1 and a second connecting line connecting a positive power supply potential and the drain terminal side of the transistor M1. The impedance control circuit is disposed at least between the reference potential and a source terminal of the transistor M1 or between the positive power supply potential and a drain terminal of the transistor M1, wherein a plurality of inductance elements and impedance control elements constituted of switches connected in series to the inductance elements, are connected in parallel. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、増幅器に関し、より詳細には、可変利得の増幅器に関する。   The present invention relates to amplifiers, and more particularly to variable gain amplifiers.

可変利得の増幅器であるギルバート掛け算器回路（Ｇｉｌｂｅｒｔ Ｍｕｌｔｉｐｌｉｅｒ）が、従来高周波帯で用いられてきた（非特許文献１および２参照）。ギルバート掛け算器回路の一例を図８に示す。入力ＲＦ信号振幅ＶRFのＡＣ入力がトランジスタＱ１、Ｑ２に与えられ、入力直流電圧ＶLOのＤＣ入力がトランジスタＱＭ１〜ＱＭ４に与えられる。ＣＯＭは基準電位端子であり、ＶＰＯＳは正電源電位端子である。得られるＡＣ出力の出力ＲＦ信号振幅は、ＶRF×ＶLOに比例する。このようにギルバート掛け算器回路では、「（ＤＣ入力）×（ＡＣ入力）＝（ＡＣ出力）」という掛け算を実行でき、ＤＣ入力に比例したＡＣ出力が得られる。したがって、ＤＣ入力によってＡＣ入力の利得を可変させることができる。 A Gilbert multiplier circuit, which is a variable gain amplifier, has been conventionally used in a high frequency band (see Non-Patent Documents 1 and 2). An example of a Gilbert multiplier circuit is shown in FIG. An AC input with an input RF signal amplitude V RF is applied to the transistors Q1 and Q2, and a DC input of the input DC voltage V LO is applied to the transistors QM1 to QM4. COM is a reference potential terminal, and VPOS is a positive power supply potential terminal. The output RF signal amplitude of the resulting AC output is proportional to V RF × V LO . As described above, the Gilbert multiplier circuit can execute a multiplication of “(DC input) × (AC input) = (AC output)”, and an AC output proportional to the DC input can be obtained. Therefore, the gain of the AC input can be varied by the DC input.

B. Gilbert, “A precise four-quadrant multiplier with sub-nanosecond response,” JSSC SC-3, pp. 365〜373, Dec. 1968．B. Gilbert, “A precise four-quadrant multiplier with sub-nanosecond response,” JSSC SC-3, pp. 365-373, Dec. 1968. B. Gilbert, “The micromixer: A highly linear variant of the gilbert mixer using a bisymmetric class-AB input stage,” JSSC SC-32, pp. 1412〜1423, Sep. 1997．B. Gilbert, “The micromixer: A highly linear variant of the gilbert mixer using a bisymmetric class-AB input stage,” JSSC SC-32, pp. 1412-1423, Sep. 1997. Behzad Razavi, “Design of Analog CMOS Integrated Circuits,” McGraw-Hill, pp. 454, 2001．Behzad Razavi, “Design of Analog CMOS Integrated Circuits,” McGraw-Hill, pp. 454, 2001.

しかしながら、ギルバート掛け算器回路では（符号は以下の説明の通り。）、ＩＣ（Ｑ１）＋ＩＣ（Ｑ２）＝Ｉｚは常に成立するものの、ＩＣ（ＱＭ１）＋ＩＣ（ＱＭ２）＝ＩＣ（ＱＭ３）＋ＩＣ（ＱＭ４）はＶLO平衡状態以外では成立せず、ＶＣ（Ｑ１）＝ＶＣ（Ｑ２）も成立しない。言い換えると、ギルバート掛け算回路を用いた可変利得増幅器では、ＶLOを利得制御のパラメータとするのでＡＣ入力の通過する系に存在するトランジスタＱ１およびＱ２の直流バイアス条件を変えてしまう。したがって、ＡＣ入力に対する歪率も変ってしまい、歪に対する最適化が困難になるという問題があった。 However, in the Gilbert multiplier circuit (the sign is as described below), IC (Q1) + IC (Q2) = Iz always holds, but IC (QM1) + IC (QM2) = IC (QM3) + IC (QM4) ) Does not hold except in the VLO equilibrium state, and VC (Q1) = VC (Q2) does not hold. In other words, in a variable gain amplifier using a Gilbert multiplication circuit, V LO is used as a gain control parameter, and therefore the DC bias conditions of the transistors Q1 and Q2 existing in the system through which the AC input passes are changed. Therefore, the distortion rate with respect to the AC input also changes, and there is a problem that optimization for distortion becomes difficult.

符号の説明
ＩＣ（Ｑ１）；トランジスタＱ１のコレクタ電流
ＩＣ（Ｑ２）；トランジスタＱ２のコレクタ電流
Ｉｚ；トランジスタＱＣのコレクタ電流
ＩＣ（ＱＭ１）；トランジスタＱＭ１のコレクタ電流
ＩＣ（ＱＭ２）；トランジスタＱＭ２のコレクタ電流
ＩＣ（ＱＭ３）；トランジスタＱＭ３のコレクタ電流
ＩＣ（ＱＭ４）；トランジスタＱＭ４のコレクタ電流
ＶＣ（Ｑ１）；トランジスタＱ１のコレクタ電圧
ＶＣ（Ｑ２）；トランジスタＱ２のコレクタ電圧 Description of symbols IC (Q1); collector current IC (Q2) of transistor Q1; collector current Iz of transistor Q2; collector current IC (QM1) of transistor QC; collector current IC (QM2) of transistor QM1; collector current of transistor QM2 IC (QM3); collector current IC (QM4) of transistor QM3; collector current VC (Q1) of transistor QM4; collector voltage VC (Q2) of transistor Q1; collector voltage of transistor Q2

本発明は、このような問題点に鑑みてなされたものであり、その目的は、ＡＣ入力の歪率を変化させることなく利得が可変可能である増幅器を提供することにある。   The present invention has been made in view of such problems, and an object thereof is to provide an amplifier whose gain can be varied without changing the distortion factor of the AC input.

このような問題を解決するために、請求項１に記載の発明は、ＡＣ入力が入力されるトランジスタおよび前記トランジスタのドレイン端子側に接続された負荷を備える増幅器であって、基準電位と前記トランジスタのソース端子側とを接続する第１の接続線、および正電源電位と前記トランジスタのドレイン端子側とを接続する第２の接続線のうちの少なくとも一方のインピーダンスを制御するインピーダンス制御回路を備えることを特徴とする。   In order to solve such a problem, the invention according to claim 1 is an amplifier including a transistor to which an AC input is input and a load connected to a drain terminal side of the transistor, the reference potential and the transistor An impedance control circuit for controlling the impedance of at least one of a first connection line connecting the source terminal side of the transistor and a second connection line connecting the positive power supply potential and the drain terminal side of the transistor. It is characterized by.

また、請求項２に記載の発明は、請求項１において、前記インピーダンス制御回路は、インダクタンス素子および前記インダクタンス素子に直列に接続されるスイッチで構成されるインピーダンス制御素子が複数並列に接続されており、前記基準電位と前記トランジスタのソース端子との間、または前記正電源電位と前記トランジスタのドレイン端子との間の少なくとも一方に配置されていることを特徴とする。   According to a second aspect of the present invention, in the first aspect, the impedance control circuit includes a plurality of impedance control elements connected in parallel, each of which includes an inductance element and a switch connected in series to the inductance element. , Being arranged between at least one of the reference potential and the source terminal of the transistor, or between the positive power supply potential and the drain terminal of the transistor.

また、請求項３に記載の発明は、請求項１において、前記インピーダンス制御回路は、前記第１の接続線と前記第２の接続線との間に配置された可変容量であることを特徴とする。   According to a third aspect of the present invention, in the first aspect, the impedance control circuit is a variable capacitor disposed between the first connection line and the second connection line. To do.

また、請求項４に記載の発明は、請求項２において、前記第１の接続線と前記第２の接続線との間に配置された可変容量をさらに備えることを特徴とする。   According to a fourth aspect of the present invention, in the second aspect of the present invention, the apparatus further includes a variable capacitor disposed between the first connection line and the second connection line.

本発明によれば、基準電位または正電源電位の少なくとも一方と増幅器とを接続する接続線のインピーダンスを制御するインピーダンス制御回路を設けることにより、ＡＣ入力の歪率を変化させることなく利得が可変可能である増幅器を提供することができる。   According to the present invention, by providing an impedance control circuit for controlling the impedance of a connection line connecting at least one of the reference potential or the positive power supply potential and the amplifier, the gain can be varied without changing the distortion factor of the AC input. An amplifier can be provided.

以下、図面を参照して本発明の実施形態を詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る増幅器を示している。増幅器１００は、ソース接地の第１のトランジスタＭ１を備える。ＡＣ入力入力端子ＩＮが、直流阻止容量Ｃ１の一方の端子に接続され、直流阻止容量Ｃ１の他方の端子が、抵抗ＲＢおよびインダクタＬＩＮの一方の端子に接続される。抵抗ＲＢは、トランジスタＭ１の入力容量をキャンセルし、インダクタＬＩＮは、トランジスタＭ１の直流動作点を決定する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(First embodiment)
FIG. 1 shows an amplifier according to the first embodiment. The amplifier 100 includes a first transistor M1 having a common source. The AC input input terminal IN is connected to one terminal of the DC blocking capacitor C1, and the other terminal of the DC blocking capacitor C1 is connected to one terminal of the resistor RB and the inductor LIN. The resistor RB cancels the input capacitance of the transistor M1, and the inductor LIN determines the DC operating point of the transistor M1.

抵抗ＲＢの他方の端子が、第２のトランジスタＭ２のゲート端子およびドレイン端子、ならびに直流バイアス電流入力端子ＩＢに接続される。第２のトランジスタＭ２のソース端子およびバルク端子が、増幅器基準電位ＶＳＳ１Ｐ８Ｉに接続される。   The other terminal of the resistor RB is connected to the gate terminal and drain terminal of the second transistor M2 and the DC bias current input terminal IB. The source terminal and bulk terminal of the second transistor M2 are connected to the amplifier reference potential VSS1P8I.

インダクタＬＩＮの他方の端子が、第１のトランジスタＭ１のゲート端子に接続される。トランジスタＭ１のソース端子が、ソース・ディジェネレイション用のインダクタＬＳを介して増幅器基準電位ＶＳＳ１Ｐ８Ｉに接続され、トランジスタＭ１のドレイン端子が、カスコードトランジスタＭＣ１のソース端子に接続される。カスコードトランジスタＭＣ１のゲート端子が、増幅器正電源電位ＶＤＤ１Ｐ８Ｉに接続され、ドレイン端子は、負荷インダクタンスＬＬを介して増幅器正電源電位ＶＤＤ１Ｐ８Ｉに接続される。増幅器１００の出力は、カスコードトランジスタＭＣ１のドレイン端子と負荷ＬＬの接続点である出力端子ＯＵＴから取り出される。   The other terminal of the inductor LIN is connected to the gate terminal of the first transistor M1. The source terminal of the transistor M1 is connected to the amplifier reference potential VSS1P8I via the source degeneration inductor LS, and the drain terminal of the transistor M1 is connected to the source terminal of the cascode transistor MC1. The gate terminal of the cascode transistor MC1 is connected to the amplifier positive power supply potential VDD1P8I, and the drain terminal is connected to the amplifier positive power supply potential VDD1P8I via the load inductance LL. The output of the amplifier 100 is taken out from an output terminal OUT which is a connection point between the drain terminal of the cascode transistor MC1 and the load LL.

増幅器基準電位ＶＳＳ１Ｐ８Ｉと基準電位ＶＳＳ１Ｐ８との間のインピーダンスは、図１に示したように、インダクタンス素子Ｌ１Ｓ及びそれに直列に接続されるスイッチＳ１Ｓで構成される第１の基準電位側インピーダンス制御素子と、インダクタンスＬ２Ｓ及びスイッチＳ２Ｓで構成される第２の基準電位側インピーダンス制御素子と、インダクタンスＬ３Ｓ及びスイッチＳ３Ｓで構成される第３の基準電位側インピーダンス制御素子と、インダクタンスＬ４Ｓ及びスイッチＳ４Ｓで構成される第４の基準電位側インピーダンス制御素子とにより制御される。ここで、第２から第４の基準電位側インピーダンス制御素子は、第１の基準電位側インピーダンス制御素子と並列に接続されている。第１から第４の基準電位側インピーダンス制御素子を併せて、基準電位側インピーダンス制御回路と呼ぶ。   As shown in FIG. 1, the impedance between the amplifier reference potential VSS1P8I and the reference potential VSS1P8 includes an inductance element L1S and a first reference potential side impedance control element configured by a switch S1S connected in series thereto, A second reference potential side impedance control element composed of an inductance L2S and a switch S2S, a third reference potential side impedance control element composed of an inductance L3S and a switch S3S, and a second reference potential side impedance control element composed of an inductance L4S and a switch S4S. 4 is controlled by the reference potential side impedance control element. Here, the second to fourth reference potential side impedance control elements are connected in parallel with the first reference potential side impedance control element. The first to fourth reference potential side impedance control elements are collectively referred to as a reference potential side impedance control circuit.

また、増幅器正電源電位ＶＤＤ１Ｐ８Ｉと正電源電位ＶＤＤ１Ｐ８との間のインピーダンスは、インダクタンスＬ１Ｄ及びそれに直列接続されるスイッチＳ１Ｄで構成される第１の正電源電位側インピーダンス制御素子と、インダクタンスＬ２Ｄ及びスイッチＳ２Ｄで構成される第２の正電源電位側インピーダンス制御素子と、インダクタンスＬ３Ｄ及びスイッチＳ３Ｄで構成される第３の正電源電位側インピーダンス制御素子と、インダクタンスＬ４Ｄ及びスイッチＳ４Ｄで構成される第４の正電源電位側インピーダンス制御素子により制御される。ここで、第２から第４の正電源電位側インピーダンス制御素子は、第１の正電源電位側インピーダンス制御素子と並列に接続されている。第１から第４の正電源電位側インピーダンス制御素子を併せて、正電源電位側インピーダンス制御回路と呼ぶ。   In addition, the impedance between the amplifier positive power supply potential VDD1P8I and the positive power supply potential VDD1P8 is the first positive power supply potential side impedance control element including the inductance L1D and the switch S1D connected in series thereto, the inductance L2D, and the switch S2D. A second positive power supply potential side impedance control element constituted by the third positive power supply potential side impedance control element constituted by the inductance L3D and the switch S3D, and a fourth positive power supply constituted by the inductance L4D and the switch S4D. It is controlled by the power supply potential side impedance control element. Here, the second to fourth positive power supply potential side impedance control elements are connected in parallel with the first positive power supply potential side impedance control element. The first to fourth positive power supply potential side impedance control elements are collectively referred to as a positive power supply potential side impedance control circuit.

第１の実施形態に係る増幅器１００は、基準電位と増幅器とを接続する接続線のインピーダンスを、基準電位側インピーダンス制御回路のスイッチを開閉することにより制御する。また、正電源電位と増幅器とを接続する接続線のインピーダンスを、正電源電位側インピーダンス制御回路のスイッチを開閉することにより制御する。   The amplifier 100 according to the first embodiment controls the impedance of the connection line connecting the reference potential and the amplifier by opening and closing the switch of the reference potential side impedance control circuit. Further, the impedance of the connection line connecting the positive power supply potential and the amplifier is controlled by opening and closing the switch of the positive power supply potential side impedance control circuit.

たとえば、スイッチがＯＮ時の抵抗分がゼロ、ＯＦＦ時の抵抗無限大である理想スイッチを仮定した場合、スイッチを開閉させても、増幅器正電源電位ＶＤＤ１Ｐ８Ｉおよび増幅器基準電位ＶＳＳ１Ｐ８ＩになんらＤＣ的な変動を与えない。したがって、すべてのトランジスタの直流バイアス電流、トランジスタＭ１の直流入力の変動は生じない。しかしながら、ＡＣ的な成分、例えば増幅器正電源電位ＶＤＤ１Ｐ８Ｉから正電源電位ＶＤＤ１Ｐ８側を見たときのインピーダンス、及び増幅器基準電位ＶＳＳ１Ｐ８Ｉから基準電位ＶＳＳ１Ｐ８側を見たインピーダンスは、スイッチをＯＮすることで低下させ、スイッチをＯＦＦすることで上昇させることが出来るため利得を可変させることができる。   For example, assuming an ideal switch that has zero resistance when the switch is ON and infinite resistance when OFF, even if the switch is opened and closed, there is no DC variation in the amplifier positive power supply potential VDD1P8I and the amplifier reference potential VSS1P8I. Not give. Therefore, fluctuations in the DC bias current of all transistors and the DC input of the transistor M1 do not occur. However, the AC component, for example, the impedance when the positive power supply potential VDD1P8I is viewed from the amplifier positive power supply potential VDD1P8I and the impedance when the reference potential VSS1P8 side is viewed from the amplifier reference potential VSS1P8I are reduced by turning on the switch. Since it can be raised by turning off the switch, the gain can be varied.

図２は、スイッチの開閉と増幅器の利得の変動との関係を示している。［Ｓ１Ｓ，Ｓ２Ｓ，Ｓ３Ｓ，Ｓ４Ｓ］＝［Ｓ１Ｄ，Ｓ２Ｄ，Ｓ３Ｄ，Ｓ４Ｄ］＝［Ｏｎ，Ｏｎ，Ｏｎ，Ｏｎ］の時の利得−周波数特性は、図２中のＯＵＴ＄Ｌ＿Ｌ４であり、［Ｓ１Ｓ，Ｓ２Ｓ，Ｓ３Ｓ，Ｓ４Ｓ］＝［Ｓ１Ｄ，Ｓ２Ｄ，Ｓ３Ｄ，Ｓ４Ｄ］＝［Ｏｎ，Ｏｎ，Ｏｎ，Ｏｆｆ］の時の利得−周波数特性は、図２中のＯＵＴ＄Ｌ＿Ｌ３であり、［Ｓ１Ｓ，Ｓ２Ｓ，Ｓ３Ｓ，Ｓ４Ｓ］＝［Ｓ１Ｄ，Ｓ２Ｄ，Ｓ３Ｄ，Ｓ４Ｄ］＝［Ｏｎ，Ｏｎ，Ｏｆｆ，Ｏｆｆ］の時の利得−周波数特性は、図２中のＯＵＴ＄Ｌ＿Ｌ２であり、［Ｓ１Ｓ，Ｓ２Ｓ，Ｓ３Ｓ，Ｓ４Ｓ］＝［Ｓ１Ｄ，Ｓ２Ｄ，Ｓ３Ｄ，Ｓ４Ｄ］＝［Ｏｎ，Ｏｆｆ，Ｏｆｆ，Ｏｆｆ］の時の利得−周波数特性は、図２中のＯＵＴ＄Ｌ＿Ｌ１である。この例ではインピーダンスの低下が利得の上昇という形で現れているが、これは回路定数の選び方によって、インピーダンスの低下が利得の低下を生ずる形にも設計できる。   FIG. 2 shows the relationship between opening and closing of the switch and fluctuations in the gain of the amplifier. The gain-frequency characteristic when [S1S, S2S, S3S, S4S] = [S1D, S2D, S3D, S4D] = [On, On, On, On] is OUT $ L_L4 in FIG. 2 and [S1S , S2S, S3S, S4S] = [S1D, S2D, S3D, S4D] = [On, On, On, Off], the gain-frequency characteristic is OUT $ L_L3 in FIG. 2 and [S1S, S2S , S3S, S4S] = [S1D, S2D, S3D, S4D] = [On, On, Off, Off], the gain-frequency characteristic is OUT $ L_L2 in FIG. 2, and [S1S, S2S, S3S] , S4S] = [S1D, S2D, S3D, S4D] = [On, Off, Off, Off], the gain-frequency characteristic is OUT $ L_L1 in FIG. In this example, a decrease in impedance appears in the form of an increase in gain, but this can also be designed in such a way that a decrease in impedance causes a decrease in gain depending on how the circuit constants are selected.

さらに、非特許文献３に記載のある通り、ＡＣ入力をＶｍ×Ｃｏｓ（２πｆｔ）とした場合、
ＡＣ入力に対する歪率に対して最も影響を与える３次歪の大きさは、
ＡＨＤ３／ＡＦ＝Ｖｍ2／（３２×（Ｖｇｓ−Ｖｔｈ）2）
と表されるところ、本実施形態に係るインピーダンス制御はゲート・ソース間電圧Ｖｇｓを変化させないので、３次歪が変化せず歪率に対する影響が抑制されている。ここで、ＡＨＤ３はトランジスタ出力３次歪振幅、ＡＦはトランジスタ出力基本波振幅、Ｖｇｓはトランジスタのゲート−ソース間電圧、Ｖｔｈはトランジスタの閾値電圧である。 Furthermore, as described in Non-Patent Document 3, when the AC input is Vm × Cos (2πft),
The magnitude of the third-order distortion that most affects the distortion rate for AC input is
AHD3 / AF = Vm 2 / (32 × (Vgs−Vth) 2 )
Since the impedance control according to this embodiment does not change the gate-source voltage Vgs, the third-order distortion does not change and the influence on the distortion rate is suppressed. Here, AHD3 is the transistor output third-order distortion amplitude, AF is the transistor output fundamental wave amplitude, Vgs is the gate-source voltage of the transistor, and Vth is the threshold voltage of the transistor.

なお、図１を参照して説明した本実施形態では、基準電位側インピーダンス制御回路と正電源電位側インピーダンス制御回路の両方が設けられているが、いずれかのみを設けた場合でも、インピーダンス制御が可能であり、同等の効果が得られることに留意されたい。換言すると、基準電位または正電源電位と増幅器とを接続する接続線のインピーダンスを制御するインピーダンス制御回路を少なくとも１つ設けることで、本実施形態の効果が得られる。   In the present embodiment described with reference to FIG. 1, both the reference potential side impedance control circuit and the positive power source potential side impedance control circuit are provided. However, even when only one of them is provided, the impedance control is not performed. Note that this is possible and the equivalent effect is obtained. In other words, the effect of the present embodiment can be obtained by providing at least one impedance control circuit for controlling the impedance of the connection line connecting the reference potential or the positive power supply potential and the amplifier.

ここで、図１には、増幅器として、Ｍ１、ＭＣ１，ＬＬ、ＬＳ、ＬＩＮ、Ｃ１、ＲＢ、Ｍ２、ＡＣ入力入力端子ＩＮ、直流バイアス電流入力端子ＩＢ、出力端子ＯＵＴを構成要素として示してあるが、ＡＣ入力が入力されるトランジスタ（Ｍ１が対応）と、トランジスタのドレイン端子側に接続された負荷（ＬＬが対応）と、基準電位（ＶＳＳ１Ｐ８が対応）および正電源電位（ＶＤＤ１Ｐ８が対応）とを備えていればよく、図１に示した形態に限定する意図はない。第３の実施形態に係る増幅器も参照されたい。なお、「ドレイン端子側に接続」とは、ドレイン端子に直接に接続される場合のみならず、ＭＣ１等の介在素子が存在する場合も包含することを意味する。   Here, in FIG. 1, as amplifiers, M1, MC1, LL, LS, LIN, C1, RB, M2, AC input input terminal IN, DC bias current input terminal IB, and output terminal OUT are shown as constituent elements. However, the transistor to which the AC input is input (corresponding to M1), the load connected to the drain terminal side of the transistor (corresponding to LL), the reference potential (corresponding to VSS1P8), and the positive power supply potential (corresponding to VDD1P8) And is not intended to be limited to the form shown in FIG. See also the amplifier according to the third embodiment. Note that “connected to the drain terminal side” means not only the case of being directly connected to the drain terminal but also the case where an intervening element such as MC1 is present.

（第２の実施形態）
図３は、第２の実施形態に係る増幅器を示している。増幅器３００は、基準電位側インピーダンス制御素子および正電源電位側インピーダンス制御素子を除いて、第１の実施形態に係る増幅器１００と同一である。増幅器３００は、増幅器基準電位ＶＳＳ１Ｐ８Ｉと増幅器正電源電位ＶＤＤ１Ｐ８Ｉとの間に、可変容量ＣＶ１を備え、これをインピーダンス制御回路として用いる。インピーダンス変動の観点から見ると、直列のインダクタンス挿入と並列の容量挿入とは等価であり、第１の実施形態と同様のインピーダンス制御を行うことができる。 (Second Embodiment)
FIG. 3 shows an amplifier according to the second embodiment. The amplifier 300 is the same as the amplifier 100 according to the first embodiment except for the reference potential side impedance control element and the positive power source potential side impedance control element. The amplifier 300 includes a variable capacitor CV1 between the amplifier reference potential VSS1P8I and the amplifier positive power supply potential VDD1P8I, and this is used as an impedance control circuit. From the viewpoint of impedance variation, serial inductance insertion and parallel capacitance insertion are equivalent, and impedance control similar to that of the first embodiment can be performed.

なお、第２の実施形態を第１の実施形態と組み合わせて図４のように増幅器を構成することもできる。   Note that an amplifier can be configured as shown in FIG. 4 by combining the second embodiment with the first embodiment.

（第３の実施形態）
図５は、第３の実施形態に係る増幅器を示している。増幅器５００は、ゲート接地の第１のトランジスタＭ１を備える。ＡＣ入力入力端子ＩＮが、直流阻止容量Ｃ１を介して第１のトランジスタＭ１のソース端子に接続されるとともに、インダクタＬＢに接続される。インダクタＬＢは、第１のトランジスタＭ１のソース−増幅器基準電位ＶＳＳ１Ｐ８Ｉ間の直流パスを形成する。第１のトランジスタＭ１のドレイン端子が、カスコードトランジスタＭＣ１のソース端子に接続される。 (Third embodiment)
FIG. 5 shows an amplifier according to the third embodiment. The amplifier 500 includes a first transistor M1 having a common gate. The AC input input terminal IN is connected to the source terminal of the first transistor M1 through the DC blocking capacitor C1 and to the inductor LB. The inductor LB forms a DC path between the source of the first transistor M1 and the amplifier reference potential VSS1P8I. The drain terminal of the first transistor M1 is connected to the source terminal of the cascode transistor MC1.

カスコードトランジスタＭＣ１のゲート端子が、増幅器正電源電位ＶＤＤ１Ｐ８Ｉに接続され、ドレイン端子は、負荷インダクタンスＬＬを介して増幅器正電源電位ＶＤＤ１Ｐ８Ｉに接続される。増幅器３００の出力は、カスコードトランジスタＭＣ１のドレイン端子と負荷ＬＬの接続点である出力端子ＯＵＴから取り出される。   The gate terminal of the cascode transistor MC1 is connected to the amplifier positive power supply potential VDD1P8I, and the drain terminal is connected to the amplifier positive power supply potential VDD1P8I via the load inductance LL. The output of the amplifier 300 is taken out from an output terminal OUT which is a connection point between the drain terminal of the cascode transistor MC1 and the load LL.

第２のトランジスタＭ２のドレイン端子には、ＤＣ電流が加えられ、第２のトランジスタＭ２によって電流―電圧変換される。この電圧が第１のトランジスタＭ１へと導かれて第１のトランジスタＭ１直流動作点を決定する。   A DC current is applied to the drain terminal of the second transistor M2, and current-voltage conversion is performed by the second transistor M2. This voltage is guided to the first transistor M1 to determine the first transistor M1 DC operating point.

増幅器基準電位ＶＳＳ１Ｐ８Ｉと基準電位ＶＳＳ１Ｐ８との間のインピーダンスは、図１に示したように、インダクタンス素子Ｌ１Ｓ及びそれに直列に接続されるスイッチＳ１Ｓで構成される第１の基準電位側インピーダンス制御素子と、インダクタンスＬ２Ｓ及びスイッチＳ２Ｓで構成される第２の基準電位側インピーダンス制御素子と、インダクタンスＬ３Ｓ及びスイッチＳ３Ｓで構成される第３の基準電位側インピーダンス制御素子と、インダクタンスＬ４Ｓ及びスイッチＳ４Ｓで構成される第４の基準電位側インピーダンス制御素子とにより制御される。ここで、第２から第４の基準電位側インピーダンス制御素子は、第１の基準電位側インピーダンス制御素子と並列に接続されている。第１から第４の基準電位側インピーダンス制御素子を併せて、基準電位側インピーダンス制御回路と呼ぶ。   As shown in FIG. 1, the impedance between the amplifier reference potential VSS1P8I and the reference potential VSS1P8 includes an inductance element L1S and a first reference potential side impedance control element configured by a switch S1S connected in series thereto, A second reference potential side impedance control element composed of an inductance L2S and a switch S2S, a third reference potential side impedance control element composed of an inductance L3S and a switch S3S, and a second reference potential side impedance control element composed of an inductance L4S and a switch S4S. 4 is controlled by the reference potential side impedance control element. Here, the second to fourth reference potential side impedance control elements are connected in parallel with the first reference potential side impedance control element. The first to fourth reference potential side impedance control elements are collectively referred to as a reference potential side impedance control circuit.

また、増幅器正電源電位ＶＤＤ１Ｐ８Ｉと正電源電位ＶＤＤ１Ｐ８との間のインピーダンスは、インダクタンスＬ１Ｄ及びそれに直列接続されるスイッチＳ１Ｄで構成される第１の正電源電位側インピーダンス制御素子と、インダクタンスＬ２Ｄ及びスイッチＳ２Ｄで構成される第２の正電源電位側インピーダンス制御素子と、インダクタンスＬ３Ｄ及びスイッチＳ３Ｄで構成される第３の正電源電位側インピーダンス制御素子と、インダクタンスＬ４Ｄ及びスイッチＳ４Ｄで構成される第４の正電源電位側インピーダンス制御素子により制御される。ここで、第２から第４の正電源電位側インピーダンス制御素子は、第１の正電源電位側インピーダンス制御素子と並列に接続されている。第１から第４の正電源電位側インピーダンス制御素子を併せて、正電源電位側インピーダンス制御回路と呼ぶ。   In addition, the impedance between the amplifier positive power supply potential VDD1P8I and the positive power supply potential VDD1P8 is the first positive power supply potential side impedance control element including the inductance L1D and the switch S1D connected in series thereto, the inductance L2D, and the switch S2D. A second positive power supply potential side impedance control element constituted by the third positive power supply potential side impedance control element constituted by the inductance L3D and the switch S3D, and a fourth positive power supply constituted by the inductance L4D and the switch S4D. It is controlled by the power supply potential side impedance control element. Here, the second to fourth positive power supply potential side impedance control elements are connected in parallel with the first positive power supply potential side impedance control element. The first to fourth positive power supply potential side impedance control elements are collectively referred to as a positive power supply potential side impedance control circuit.

第３の実施形態に係る増幅器５００は、第１の実施形態と同様に、第１〜第４の基準電位側インピーダンス制御素子または第１〜第４の正電源電位側インピーダンス制御素子のスイッチを開閉することによりインピーダンスを制御して、ＡＣ入力の歪率を変化させることなく利得を可変させることができる。   The amplifier 500 according to the third embodiment opens and closes the switches of the first to fourth reference potential side impedance control elements or the first to fourth positive power source potential side impedance control elements as in the first embodiment. By controlling the impedance, the gain can be varied without changing the distortion factor of the AC input.

図６は、第２の実施形態と同様に、増幅器基準電位ＶＳＳ１Ｐ８Ｉと増幅器正電源電位ＶＤＤ１Ｐ８Ｉとの間に可変容量ＣＶ１を設けた増幅器を示している。図７は、第３の実施形態に係る増幅器と図６の増幅器とを組み合わせたものである。   FIG. 6 shows an amplifier in which a variable capacitor CV1 is provided between the amplifier reference potential VSS1P8I and the amplifier positive power supply potential VDD1P8I, as in the second embodiment. FIG. 7 is a combination of the amplifier according to the third embodiment and the amplifier of FIG.

第１の実施形態に係る増幅器を示す図である。1 is a diagram illustrating an amplifier according to a first embodiment. スイッチの開閉と増幅器の利得の変動との関係を示す図である。It is a figure which shows the relationship between the opening / closing of a switch, and the fluctuation | variation of the gain of an amplifier. 第２の実施形態に係る増幅器を示す図である。It is a figure which shows the amplifier which concerns on 2nd Embodiment. 第１の実施形態と第２の実施形態を組み合わせた増幅器を示す図である。It is a figure which shows the amplifier which combined 1st Embodiment and 2nd Embodiment. 第３の実施形態に係る増幅器を示す図である。It is a figure which shows the amplifier which concerns on 3rd Embodiment. 第３の実施形態に係る増幅器の変形形態を示す図である。It is a figure which shows the modification of the amplifier which concerns on 3rd Embodiment. 第３の実施形態に係る増幅器の変形形態を示す図である。It is a figure which shows the modification of the amplifier which concerns on 3rd Embodiment. ギルバート掛け算器回路の一例を示す図である。It is a figure which shows an example of a Gilbert multiplier circuit.

符号の説明Explanation of symbols

１００ 増幅器
Ｍ１ トランジスタ
ＬＬ インダクタンス（負荷に対応）
ＶＤＤ１Ｐ８ 正電源電位
ＶＳＳ１Ｐ８ 基準電位
ＩＮ ＡＣ入力入力端子
ＯＵＴ 出力端子 100 amplifier M1 transistor LL inductance (corresponding to load)
VDD1P8 Positive power supply potential VSS1P8 Reference potential IN AC input input terminal OUT output terminal

Claims (4)

ＡＣ入力が入力されるトランジスタおよび前記トランジスタのドレイン端子側に接続された負荷を備える増幅器であって、
基準電位と前記トランジスタのソース端子側とを接続する第１の接続線、および正電源電位と前記トランジスタのドレイン端子側とを接続する第２の接続線のうちの少なくとも一方のインピーダンスを制御するインピーダンス制御回路
を備えることを特徴とする増幅器。 An amplifier comprising a transistor to which an AC input is input and a load connected to the drain terminal side of the transistor,
Impedance that controls the impedance of at least one of a first connection line that connects a reference potential and the source terminal side of the transistor, and a second connection line that connects a positive power supply potential and the drain terminal side of the transistor An amplifier comprising a control circuit. 前記インピーダンス制御回路は、
インダクタンス素子および前記インダクタンス素子に直列に接続されるスイッチで構成されるインピーダンス制御素子が複数並列に接続されており、
前記基準電位と前記トランジスタのソース端子との間、または前記正電源電位と前記トランジスタのドレイン端子との間の少なくとも一方に配置されている
ことを特徴とする請求項１に記載の増幅器。 The impedance control circuit includes:
A plurality of impedance control elements composed of an inductance element and a switch connected in series to the inductance element are connected in parallel,
2. The amplifier according to claim 1, wherein the amplifier is disposed between at least one of the reference potential and the source terminal of the transistor or between the positive power supply potential and the drain terminal of the transistor. 前記インピーダンス制御回路は、
前記第１の接続線と前記第２の接続線との間に配置された可変容量であることを特徴とする請求項１に記載の増幅器。 The impedance control circuit includes:
The amplifier according to claim 1, wherein the amplifier is a variable capacitor disposed between the first connection line and the second connection line. 前記第１の接続線と前記第２の接続線との間に配置された可変容量をさらに備えることを特徴とする請求項２に記載の増幅器。   The amplifier according to claim 2, further comprising a variable capacitor disposed between the first connection line and the second connection line.
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