JP2009200872A - 冗長構成システムにおける基準信号同期制御方法 - Google Patents

Abstract

【課題】運用系と待機系の位相差を正確に求めることが出来る冗長構成システムにおける基準信号同期制御方法を提供することである。
【解決手段】装置の基準信号を生成し、運用系と待機系の冗長構成を成すユニットにおいて、運用系のハードウェアと、待機系のハードウェアで、同じタイミングの基準信号を用いて装置を動作させるために、運用系から出力する基準信号は、各機能部の他、待機系にも送り、待機系は、運用系から入力される基準信号と自ら生成する基準信号との位相差を、運用系から待機系までの遅延を擬似的に実現させ、そこから求められた遅延量に従い、待機系が生成する基準信号に遅延分のオフセットをかけることで、運用系の基準信号と同期させる。
【選択図】図１

Description

本発明は冗長構成システムにおける基準信号同期制御方法に関する。

無線基地局等の無線設備では、運用系と待機系の冗長構成を備えることが知られている（たとえば特許文献１）。

従来の構成においては、運用系と待機系の基準信号の位相差を求めるときに、運用系の位相比較用信号を待機系で受信した際、待機系の位相比較用信号との位相差が０になるように制御する方法を用いていた。

特許第２７２５５３０号公報

しかしながら、上述の、運用系と待機系の基準信号の位相差を求めるときに、運用系の位相比較用信号を待機系で受信した際、待機系の位相比較用信号との位相差が０になるように制御する方法では、図６に示すように、微小な位相ずれであっても、待機系の位相比較用信号に対して、運用系の位相比較用信号が早くなる場合と、遅くなる場合とがあり、このとき位相差のカウント値に大きな差が出てしまっていた。

このため、位相差０付近で前後にずれが発生した場合には、位相差カウント値が収束しないため、待機系の基準信号を上手く制御することができず、運用系の基準信号と同期がとれないため、運用系と待機系を切り替えた場合に、装置の位相が大幅にずれて、装置自体の動作の正常性を保つことが出来ない現象が発生していた。

本発明は上記の点にかんがみてなされたもので、運用系と待機系の位相差を正確に求めることが出来る冗長構成システムにおける基準信号同期制御方法を提供することを目的とする。

上記課題を解決するにあたり、本発明は、装置の基準信号を生成し、運用系と待機系の冗長構成を成すユニットにおいて、運用系のハードウェアと、待機系のハードウェアで、同じタイミングの基準信号を用いて装置を動作させるために、運用系から出力する基準信号は、各機能部の他、待機系にも送り、待機系は、運用系から入力される基準信号と自ら生成する基準信号との位相差を、運用系から待機系までの遅延を擬似的に実現させ、そこから求められた遅延量に従い、待機系が生成する基準信号に遅延分のオフセットをかけることで、運用系の基準信号と同期させる。

すなわち本発明は、冗長構成の運用系と待機系とで基準信号を同期させる方法において、前記運用系の出力する他系位相比較用信号と、前記待機系の自系位相比較用信号との位相を比較したときに、サンプリングＣＬＫで位相差をカウントした値が０より大きく、所定値以内までの間に収束するように、比較器を用いて待機系の基準信号にオフセットをかけ続けて、比較した位相差が０に近い値をとらないように制御することを特徴とする。

また本発明は、前記運用系の出力する位相比較用信号の、前記待機系が受信するまでの遅延量を、擬似的に再現した経路を用いて正確に求め、該遅延量を考慮することを特徴とする。

また本発明は、前記運用系の基準信号と前記待機系の基準信号との位相差を、所定の一定周波数のクロック信号でサンプリングして、何クロック分であるかを求め、該位相差を保つように制御することを特徴とする。

本発明の第一の効果は、運用系と待機系の位相差を正確に求めることが出来ることにある。

その理由は、運用系の出力する他系位相比較用信号と、待機系の自系位相比較用信号との位相を比較したときに、サンプリングＣＬＫで位相差をカウントした値が０より大きく、ある一定値以内までの間に収束するように、比較器を用いて待機系の基準信号にオフセットをかけ続けて、比較した位相差が０に近い値をとらないように制御することが可能なためである。

本発明の第二の効果は、装置の基準信号を生成しているユニットの、運用系と待機系とを切り替えたときに、切り替え後でも装置を安全に動作継続させることが可能となることである。

その理由は、運用系の出力する位相比較用信号の、待機系が受信するまでの遅延量を、擬似的に再現した経路を用いて正確に求めることができ、第一の効果により運用系と待機系の基準信号の位相差を正確に求めることができるため、待機系の基準となる信号を、運用系の基準信号、すなわち切り替え前までの装置自体の基準信号と同期させることが可能となり、待機系の基準信号に切り替えても、装置として問題なく動作することを可能とするためである。

本発明の第三の効果は、運用系と待機系の基準信号の位相差を一定時間以内に保つことが出来ることにある。

その理由は、運用系と、待機系の基準信号の位相差を、一定の周波数のクロック信号でサンプリングして、何クロック分であるかを求めその位相差を保つように制御することが可能なためである。

図５に示すように、従来は、ケース１とケース２とでは同じ位相差カウント値１の位相差と判定されるが、それぞれの実際の位相差の差分はサンプリングクロックの約２クロック分あり、これが最大のズレとなる。

本発明では、何らかの故障により装置の位相が常にずれて収束しない現象が発生しない限り、常に同一カウント値に保つようにオフセットをかけることが可能であるため、運用系の基準信号と待機系の基準信号の差分を、サンプリングクロックの２クロック以内に抑えることが可能となる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。
（構成の説明）
図１および図２に本実施の形態の構成を示す。

図１は本実施の形態の構成を示すブロック図である。

図１に示すように、本実施の形態の構成は、上位装置１０１と、下位装置２０１と、下位装置２０２とを有して構成される。

上位装置１０１は、基準となる信号ＲＥＦ０１、ＲＥＦ０２を出力する。

下位装置２０１は上位装置１０１からの信号ＲＥＦ０１を受信し、下位装置２０２は上位装置１０１からの信号ＲＥＦ０２を受信する。

下位装置２０１、下位装置２０２は、それぞれ、基準信号ＲＥＦ０１、ＲＥＦ０２を基準として、下位装置２０１、下位装置２０２の各々の基準信号を生成する。

下位装置２０１、２０２のそれぞれに実装され、各装置の基準信号を生成するユニットのブロック図を、図２に示す。

このユニットは、運用系１０と待機系２０という冗長構成をとり、運用系１０と待機系２０とで各々同じ性能を持った、以下に説明する構成を有する。

運用系１０および待機系２０の各ユニットは、各ユニットの基準となる信号を出力するオシレータ３０および４０、オシレータの出力信号を分周する分周器７０および８０、他系と自系の基準信号の位相差を比較するために使用する、自系位相比較用信号Ｓ０２およびＳ０３、同様に、自系の基準信号との位相差を比較するために使用する、他系位相比較用信号Ｓ００およびＳ０１、他系位相比較用信号を送受信する際に必要な、信号の減衰を防止するＢ１〜Ｂ８のバッファ、信号の折り返しをするＦＰＧＡ３００及びＦＰＧＡ３０１、上位装置から受け取る基準信号ＲＥＦ０１、自系位相比較用信号と比較する対象信号を、上位から受け取ったＲＥＦ０１と他系位相比較用信号を選択するＳＥＬ９０およびＳＥＬ１００、選択された他系位相比較用信号またはＲＥＦ０１と、自系位相比較用信号の位相差を、サンプリングＣＬＫを使用して求める比較器５０および６０から構成される。
（動作の説明）
図２を参照しながら本実施の形態の動作について説明する。

下位装置２０１、２０２それぞれの基準となる信号を生成する、それぞれの運用系１０は、上位装置１０から受信する基準信号ＲＥＦ０１を基準にして、下位装置の基準信号となるＳ１００を生成する。

このとき待機系２０においては、運用系１０の基準信号Ｓ１００と同期した、他系位相比較用信号Ｓ００を受け取り、自らの基準信号であるＳ２００を分周器８０で分周した自系位相比較用信号Ｓ０２との位相差を、サンプリングＣＬＫの立ち上がりの回数でカウントすることにより、運用系の基準信号Ｓ１００との位相差を比較器６０で算出する。

位相差をカウントする際には、図３に示すように、待機系２０の自系位相比較用信号Ｓ０２が、運用系１０から受信する他系位相比較用信号Ｓ００よりも位相関係が前にあるように、すなわち待機系２０の自系位相比較用信号Ｓ０２の立ち上がりの後に、運用系１０から受信する他系位相比較用信号Ｓ００の立ち上がりが来るように、待機系２０の基準信号Ｓ２００出力の際に、比較器６０にてオフセットをかける。

これは、運用系１０から受信する他系位相比較用信号Ｓ００と、待機系２０の自系位相比較用信号Ｓ０２の位相差を、サンプリングＣＬＫでカウントするカウント値が、必ず０より大きく一定値より小さくなるように、比較器６０によって制御することを示す。

また、運用系１０の基準信号のタイミングを待機系２０に知らせるために、運用系１０側の基準信号を出力するオシレータ３０から、分周器７０へ基準信号を入力し、分周した他系位相比較用信号Ｓ００を待機系２０へ出力する。

このとき、運用系１０から待機系２０までの経路において遅延が発生する。この遅延については、運用系１０のオシレータ３０→分周器７０→ＦＰＧＡ３００→Ｂ１→待機系２０のＢ４→ＦＰＧＡ３０１→ＳＥＬ１００→比較器６０の経路で待機系２０へ他系位相比較用信号Ｓ００が送られるが、この経路上にはＢ１とＢ４という２つのバッファと、ＦＰＧＡ３００とＦＰＧＡ３０１が介在し主な遅延の原因となっている。

従って、このままの位相差カウント値では、運用系１０の出力する他系位相比較用信号Ｓ００と待機系２０の自系位相比較用信号Ｓ０２の正確な位相差を求めることが出来ないので、他系位相比較用信号Ｓ００が運用系１０から待機系２０の比較器６０に到達するまでの遅延量を正確に求める必要がある。

この遅延量を求めることで、運用系１０の出力する他系位相比較用信号Ｓ００と待機系２０の自系位相比較用信号Ｓ０２の位相差を一定に保つように、待機系２０の比較器６０を制御することが可能となり、待機系２０の基準信号Ｓ２００の出力を、運用系１０の基準信号Ｓ１００と同期させることが可能となる。ここで、遅延量を正確に求めるため、運用系１０から待機系２０までに介在するバッファとＦＰＧＡと同一のバッファ、ＦＰＧＡを使用して、以下の様に遅延量を求める。

まず、待機系２０側の基準信号をオシレータ４０から分周器８０へ入力し、分周器８０から他系位相比較用信号Ｓ０１を送る。次にＦＰＧＡ３０１を通過しＢ２に到達する（この部分での遅延量は図４のステップ１）。

次に、Ｂ２を通過し、運用系１０のＢ３を通過する（この部分での遅延量は図４のステップ２）。

次に運用系１０内のＦＰＧＡ３００を介して折り返し（この部分での遅延量は図４のステップ３）、運用系１０のＢ５と待機系２０のＢ８をそれぞれ通過する（この部分での遅延量は図４のステップ４）。

最後に、待機系２０のＦＰＧＡ３０１にて受信して比較器６０へ到達し（この部分での遅延量は図４のステップ５）、ここまでの遅延量を計算する。

本経路においては、遅延の要因であるＢ２、Ｂ３、Ｂ５、Ｂ８の４つのバッファとＦＰＧＡ３００、ＦＰＧＡ３０１をそれぞれ２回ずつ通過することになり、元の運用系１０の基準信号Ｓ００を待機系２０で受け取る際に発生する遅延量であるバッファ２つ分とＦＰＧＡ２つ分の遅延に対し、２倍の遅延が発生していることとなる。

従って、分周器８０が出力した待機系２０の自系位相比較用信号Ｓ０２と、分周器８０が出力した他系位相比較用信号Ｓ０１を、運用系から折り返して受けた比較器６０にて求められた遅延量の２分の１の値が、運用系１０の出力する他系位相比較用信号Ｓ００の待機系２０の比較器６０に到達するまでの遅延量となる。この遅延量を元に、比較器６０からの出力へとオフセットをかけることで、待機系２０の基準信号Ｓ２００を生成し、運用系１０の基準信号Ｓ１００と同期をとることが可能となる。

本実施の形態によれば、このようにして運用系１０の基準信号Ｓ１００と待機系２０の基準信号Ｓ２００とを同期させることが可能なので、運用系１０と待機系２０とを切り替えて装置を運用する必要があった場合でも、装置の基準信号であった運用系１０の基準信号Ｓ１００と、切り替わった後装置の基準信号となる待機系２０の基準信号Ｓ２００とが同期しているため、運用系が待機系になり、待機系が運用系になる切り替え後も、装置自体の基準信号に差分がほとんどなく、装置を正常に継続運用させることが可能となる。

本発明の第一の効果は、運用系と待機系の位相差を正確に求めることが出来ることにある。

その理由は、運用系の出力する他系位相比較用信号と、待機系の自系位相比較用信号との位相を比較したときに、サンプリングＣＬＫで位相差をカウントした値が０より大きく、ある一定値以内までの間に収束するように、比較器を用いて待機系の基準信号にオフセットをかけ続けて、比較した位相差が０に近い値をとらないように制御することが可能なためである。

本発明の第二の効果は、装置の基準信号を生成しているユニットの、運用系と待機系とを切り替えたときに、切り替え後でも装置を安全に動作継続させることが可能となることである。

その理由は、運用系の出力する位相比較用信号の、待機系が受信するまでの遅延量を、擬似的に再現した経路を用いて正確に求めることができ、第一の効果により運用系と待機系の基準信号の位相差を正確に求めることができるため、待機系の基準となる信号を、運用系の基準信号、すなわち切り替え前までの装置自体の基準信号と同期させることが可能となり、待機系の基準信号に切り替えても、装置として問題なく動作することを可能とするためである。

本発明の第三の効果は、運用系と待機系の基準信号の位相差を一定時間以内に保つことが出来ることにある。

その理由は、運用系と、待機系の基準信号の位相差を、一定の周波数のクロック信号でサンプリングして、何クロック分であるかを求めその位相差を保つように制御することが可能なためである。

図５に示すように、従来は、ケース１とケース２とでは同じ位相差カウント値１の位相差と判定されるが、それぞれの実際の位相差の差分はサンプリングクロックの約２クロック分あり、これが最大のズレとなる。

本発明では、何らかの故障により装置の位相が常にずれて収束しない現象が発生しない限り、常に同一カウント値に保つようにオフセットをかけることが可能であるため、運用系の基準信号と待機系の基準信号の差分を、サンプリングクロックの２クロック以内に抑えることが可能となる。

本発明の一実施の形態の構成を示すブロック図である。 図１に示した下位装置のそれぞれに実装され、各装置の基準信号を生成するユニットのブロック図である。 位相差のカウントを説明するタイムチャートである。 擬似遅延量の計算過程を説明するタイムチャートである。 位相差のズレを説明するタイムチャートである。 従来の方法を説明するタイムチャートである。

符号の説明

１０１ 上位装置
２０１、２０２ 下位装置
１０ 運用系
２０ 待機系
３０、４０ オシレータ
５０、６０ 比較器
７０、８０ 分周器
９０、１００ セレクタ
３００、３０１ ＦＰＧＡ

Claims (6)

1. 冗長構成の運用系と待機系とで基準信号を同期させる方法において、
   前記運用系の出力する他系位相比較用信号と、前記待機系の自系位相比較用信号との位相を比較したときに、サンプリングＣＬＫで位相差をカウントした値が０より大きく、所定値以内までの間に収束するように、比較器を用いて待機系の基準信号にオフセットをかけ続けて、比較した位相差が０に近い値をとらないように制御する
   ことを特徴とする冗長構成システムにおける基準信号同期制御方法。
2. 前記運用系の出力する位相比較用信号の、前記待機系が受信するまでの遅延量を、擬似的に再現した経路を用いて正確に求め、該遅延量を考慮する
   ことを特徴とする請求項１に記載の冗長構成システムにおける基準信号同期制御方法。
3. 前記運用系の基準信号と前記待機系の基準信号との位相差を、所定の一定周波数のクロック信号でサンプリングして、何クロック分であるかを求め、該位相差を保つように制御する
   ことを特徴とする請求項１または２に記載の冗長構成システムにおける基準信号同期制御方法。
4. 運用系と待機系とを有する冗長構成システムにおいて、
   前記運用系の出力する他系位相比較用信号と、前記待機系の自系位相比較用信号との位相を比較したときに、サンプリングＣＬＫで位相差をカウントした値が０より大きく、所定値以内までの間に収束するように、比較器を用いて待機系の基準信号にオフセットをかけ続けて、比較した位相差が０に近い値をとらないように制御する手段を備えた
   ことを特徴とする冗長構成システム。
5. 前記運用系の出力する位相比較用信号の、前記待機系が受信するまでの遅延量を、擬似的に再現した経路を用いて正確に求め、該遅延量を考慮する手段を備えた
   ことを特徴とする請求項１に記載の冗長構成システム。
6. 前記運用系の基準信号と前記待機系の基準信号との位相差を、所定の一定周波数のクロック信号でサンプリングして、何クロック分であるかを求め、該位相差を保つように制御する手段を備えた
   ことを特徴とする請求項１または２に記載の冗長構成システム。

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