JP2009200289A - Semiconductor device, electronic device, manufacturing method of semiconductor device, and wiring board - Google Patents

Semiconductor device, electronic device, manufacturing method of semiconductor device, and wiring board Download PDF

Info

Publication number
JP2009200289A
JP2009200289A JP2008041171A JP2008041171A JP2009200289A JP 2009200289 A JP2009200289 A JP 2009200289A JP 2008041171 A JP2008041171 A JP 2008041171A JP 2008041171 A JP2008041171 A JP 2008041171A JP 2009200289 A JP2009200289 A JP 2009200289A
Authority
JP
Japan
Prior art keywords
semiconductor device
chip
contact member
corner
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008041171A
Other languages
Japanese (ja)
Inventor
Seiya Fujii
誠也 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2008041171A priority Critical patent/JP2009200289A/en
Publication of JP2009200289A publication Critical patent/JP2009200289A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device preventing local rupture of a contact member by thermal stress, and having reliability higher than that of a conventional one. <P>SOLUTION: This semiconductor device 3 includes a wiring board 1 and a semiconductor chip 5. Solder balls 11 are formed on the wiring board 1. The solder balls 11 are arranged in a matrix-like form to set intervals between them constant, and a plurality of support balls are arranged around the solder balls 11a, 11b, 11c and 11d arranged immediately under corner parts of the semiconductor chip 5. Distances between the support balls and between the support balls and the solder balls 11a, 11b, 11c and 11d are smaller than those between the other solder balls. By forming such a structure, stress concentration on areas immediately under the chip corners can be imposed on the support balls as well, and the solder balls 11a, 11b, 11c and 11d can be prevented from being ruptured by stress concentration on the solder balls. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体素子を搭載する半導体装置、半導体装置を用いた電子装置、半導体装置を搭載した電子装置、半導体装置の製造方法、および半導体装置の配線基板に関する。   The present invention relates to a semiconductor device on which a semiconductor element is mounted, an electronic device using the semiconductor device, an electronic device on which the semiconductor device is mounted, a method for manufacturing the semiconductor device, and a wiring board for the semiconductor device.

近年、電子機器の小型化、高性能化に伴い、電子機器に用いられる半導体素子の高集積化、小型化が進んでいる。   In recent years, along with miniaturization and high performance of electronic devices, semiconductor elements used in electronic devices have been highly integrated and miniaturized.

そのため、半導体素子を搭載する半導体装置の実装基板等との接続構造として、基材（基板）上にハンダボール等のコンタクト部材をマトリクス状（格子状）に配置するボールグリッドアレイ（ＢＧＡ）構造が用いられる場合がある。   Therefore, a ball grid array (BGA) structure in which contact members such as solder balls are arranged in a matrix (lattice) on a base material (substrate) as a connection structure with a mounting substrate of a semiconductor device on which a semiconductor element is mounted. May be used.

一方、上記の構造では、半導体素子を封入する封止樹脂や半導体装置の配線基板と、半導体素子との熱膨張率の違い、あるいは半導体装置を実装基板と接続した場合における、半導体装置と実装基板の熱膨張率の違いにより、熱応力が生じ、応力が集中した領域におけるコンタクト部材が破断する場合がある。   On the other hand, in the above structure, the difference between the thermal expansion coefficient between the sealing resin encapsulating the semiconductor element or the wiring board of the semiconductor device and the semiconductor element, or when the semiconductor device is connected to the mounting substrate, the semiconductor device and the mounting substrate. Due to the difference in thermal expansion coefficient, thermal stress is generated, and the contact member in a region where the stress is concentrated may break.

そのため、上記した半導体装置においては、熱応力の集中によるコンタクト部材の破断を防ぐべく、熱応力が集中する特定のコンタクト部材の補強、もしくは特定のコンタクト部材に集中する熱応力を分散する必要がある。   Therefore, in the semiconductor device described above, it is necessary to reinforce the specific contact member where the thermal stress is concentrated or to distribute the thermal stress concentrated on the specific contact member in order to prevent the contact member from being broken due to the thermal stress concentration. .

応力が集中する特定のコンタクト部材の補強する構造としては、まず、基材の角部のコンタクト部材を他の部分のコンタクト部材よりも大型化する方法がある。   As a structure for reinforcing a specific contact member where stress is concentrated, first, there is a method in which the contact member at the corner portion of the base is made larger than the contact member at other portions.

例えば、特許文献１の図１には、配線基板の４隅（コーナー部）に配置されるバンプ電極の大きさを、他の部分に配置されるバンプ電極よりも大径とした配線基板が開示されている。   For example, FIG. 1 of Patent Document 1 discloses a wiring board in which the size of bump electrodes arranged at four corners (corner portions) of the wiring board is larger than that of bump electrodes arranged at other parts. Has been.

また、特定のコンタクト部材に集中する熱応力を分散する構造としては、全てのコンタクト部材の全てをマトリクス状に配列するのではなく、基板の外周近傍のコンタクト部材の配列形状を曲線状にする方法もある。   In addition, as a structure for dispersing thermal stress concentrated on a specific contact member, a method of curving the contact member arrangement shape in the vicinity of the outer periphery of the substrate instead of arranging all the contact members in a matrix form There is also.

例えば、特許文献２の図１には、モジュール基板２上のバンプの配置形状を曲線状した構造が開示されている。   For example, FIG. 1 of Patent Document 2 discloses a structure in which the bumps on the module substrate 2 are curved.

さらに、コンタクト部材の配列形状を同心円状に配列する形状も提案されている。   Further, a shape in which the contact members are arranged concentrically has been proposed.

例えば、特許文献３の図１には、基板面上に、半導体チップの外側に同心円状にハンダボールが配置されたボールグリッドアレイ型半導体装置が開示されている。   For example, FIG. 1 of Patent Document 3 discloses a ball grid array type semiconductor device in which solder balls are arranged concentrically outside the semiconductor chip on the substrate surface.

特開２００１−２１０７４９号公報JP 2001-210749 A 特開平０９−１６２５３１号公報JP 09-162531 A 特開平１１−３０７５６４号公報JP-A-11-307564

特許文献１〜３に記載された構造は、熱応力によるコンタクト部材の破断を防ぐ構造としては一定の効果があるものと考えられる。   The structures described in Patent Documents 1 to 3 are considered to have a certain effect as a structure that prevents the contact member from being broken by thermal stress.

しかしながら、上記構造は、いずれも基板の外周列のコンタクト部材に熱応力が集中するのを防ぐ構造であり、コーナーに位置するコンタクト部材と半導体チップのコーナーの下に位置するコンタクト部材が、一致しない半導体装置のように、外周列ではなく、チップの下に位置するコンタクト部材へ応力が集中するような構造の場合では、基板外周列の応力分散を狙っても対策として不十分である。   However, each of the above structures is a structure that prevents thermal stress from concentrating on the contact members in the outer peripheral row of the substrate, and the contact member located at the corner does not match the contact member located below the corner of the semiconductor chip. In the case of a structure in which stress concentrates on the contact member located under the chip instead of the outer peripheral row as in the semiconductor device, it is insufficient as a countermeasure even if aiming at stress distribution in the outer peripheral row of the substrate.

本発明は、このような問題に鑑みてなされたもので、その目的は、熱応力による局所的なコンタクト部材の破断を防止し、従来よりも信頼性の高い半導体装置を提供することにある。   The present invention has been made in view of such a problem, and an object of the present invention is to provide a semiconductor device that prevents local contact member breakage due to thermal stress and has higher reliability than conventional ones.

前述した目的を達成するために、第１の発明は、基材と、前記基材の一方の面に設けられた複数のコンタクト部材と、前記基材の他の面に設けられ、前記コンタクト部材の少なくとも一部と電気的に接続された半導体チップと、を有しており、なおかつ前記コンタクト部材のうち、マトリックス配列のコーナーに位置するコンタクト部材と前記半導体チップのコーナーの下に位置するコンタクト部材が、一致しない半導体装置において、複数の前記コンタクト部材は、前記一方の面において、前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域と異なる実装密度となるように配置されていることを特徴とする半導体装置である。   In order to achieve the above-described object, the first invention provides a base material, a plurality of contact members provided on one surface of the base material, and the contact member provided on the other surface of the base material. A semiconductor chip electrically connected to at least a portion of the contact member, and among the contact members, a contact member located at a corner of the matrix arrangement and a contact member located below the corner of the semiconductor chip However, in a semiconductor device that does not match, the plurality of contact members are mounted on the one surface such that the mounting density under the chip corner of the semiconductor chip and its adjacent portion is different from that under the chip corner and the region other than the adjacent portion. A semiconductor device is arranged so as to have a density.

第２の発明は、第１の発明記載の半導体装置を有することを特徴とする電子装置である。   A second invention is an electronic device comprising the semiconductor device according to the first invention.

第３の発明は、基材と、前記基材の一方の面に設けられた複数のコンタクト部材と、前記基材の他の面に設けられ、前記コンタクト部材の少なくとも一部と電気的に接続された半導体チップと、を有おり、なおかつ前記コンタクト部材のうち、コーナーに位置するコンタクト部材と前記半導体チップのコーナーの下に位置するコンタクト部材が、一致しない半導体装置の製造方法において、複数の前記コンタクト部材を、前記基材上における前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域と異なる実装密度となるように配置する工程を有することを特徴とする半導体装置の製造方法である。   3rd invention is provided in the other surface of the base material, the some contact member provided in the one surface of the said base material, and the said base material, and is electrically connected with the at least one part of the said contact member In the method of manufacturing a semiconductor device, the contact member located at a corner of the contact member and the contact member located below the corner of the semiconductor chip are not matched. Arranging the contact member such that the mounting density of the semiconductor chip below the chip corner and its adjacent portion on the base material is different from the mounting density under the chip corner and the region other than the adjacent portion. A feature of the present invention is a method for manufacturing a semiconductor device.

第４の発明は、半導体チップが設けられる面を有する基材と、前記基材の他の面に設けられ、コンタクト部材が設けられる複数のランドと、を有する半導体装置の配線基板において、複数の前記ランドは、前記他の面において、前記半導体チップが設けられた際にチップコーナー下となる領域の実装密度が、他の領域と異なる実装密度となるように配置されていることを特徴とする半導体装置の配線基板である。   According to a fourth aspect of the present invention, there is provided a wiring board of a semiconductor device, comprising: a base material having a surface on which a semiconductor chip is provided; and a plurality of lands provided on the other surface of the base material and provided with contact members. The land is arranged on the other surface so that a mounting density of a region under a chip corner when the semiconductor chip is provided is different from that of the other region. A wiring board of a semiconductor device.

本発明によれば、熱応力による局所的なコンタクト部材の破断を防止し、従来よりも信頼性の高い半導体装置を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the fracture | rupture of the local contact member by a thermal stress can be prevented, and a more reliable semiconductor device than before can be provided.

以下、図面に基づいて本発明に好適な実施例を詳細に説明する。   Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

まず、図１および図２を参照して、本発明の第１の実施形態に係る配線基板１及び当該配線基板１を含む半導体装置３の概略構成を説明する。   First, a schematic configuration of a wiring board 1 according to a first embodiment of the present invention and a semiconductor device 3 including the wiring board 1 will be described with reference to FIGS. 1 and 2.

図１および図２に示すように、半導体装置３は、平面形状が略四角形の板状の配線基板１と、半導体チップ５とを有している。図示された半導体チップ５は配線基板１の一方の面に搭載されている。   As shown in FIGS. 1 and 2, the semiconductor device 3 includes a plate-like wiring board 1 having a substantially square planar shape and a semiconductor chip 5. The illustrated semiconductor chip 5 is mounted on one surface of the wiring board 1.

半導体チップ５は、シリコンやゲルマニウムなどの半導体チップの材料からなる基板の一面に、例えばマイクロプロセッサ等のような論理回路またはＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等のような記憶回路等を備えている。   The semiconductor chip 5 is formed on one surface of a substrate made of a semiconductor chip material such as silicon or germanium, for example, a logic circuit such as a microprocessor, SRAM (Static Random Access Memory), DRAM (Dynamic Random Access Memory), or the like. A memory circuit and the like are provided.

配線基板１の他の面には、半導体装置３を他の装置と接続するためのハンダボール１１がコンタクト部材として設けられている。   On the other surface of the wiring substrate 1, solder balls 11 for connecting the semiconductor device 3 to other devices are provided as contact members.

図１〜図３を参照して、配線基板１及び半導体装置３の構成をさらに詳細に説明する。   The configurations of the wiring substrate 1 and the semiconductor device 3 will be described in more detail with reference to FIGS.

図１〜図３に示すように、配線基板１は、基材１３、半導体チップ５を搭載した基材１３の面側に設けられたソルダーレジスト２１ａ、他の面側に設けられたソルダーレジスト２１ｂ、他の面側に設けられたランド９、半導体チップ５が設けられた面側に設けられた接続パッド１５、基材１３の内部に設けられた配線２５を有している。   As shown in FIGS. 1 to 3, the wiring substrate 1 includes a base material 13, a solder resist 21 a provided on the surface side of the base material 13 on which the semiconductor chip 5 is mounted, and a solder resist 21 b provided on the other surface side. , A land 9 provided on the other surface side, a connection pad 15 provided on the surface side where the semiconductor chip 5 is provided, and a wiring 25 provided inside the substrate 13.

具体的に説明すると、配線基板１の基材１３はガラスエポキシ等で構成され、接続パッド１５は、基材１３の一方の面の外周の近傍に複数個設けられている。   More specifically, the base material 13 of the wiring board 1 is made of glass epoxy or the like, and a plurality of connection pads 15 are provided in the vicinity of the outer periphery of one surface of the base material 13.

半導体チップ５を搭載した面側に設けられたソルダーレジスト２１ａは、接続パッド１５の形成領域以外の領域に設けられている。   The solder resist 21 a provided on the surface side on which the semiconductor chip 5 is mounted is provided in a region other than the region where the connection pad 15 is formed.

半導体チップ５は、絶縁性の材料からなる接着剤２３を介してソルダーレジスト２１ａ上に設けられている。   The semiconductor chip 5 is provided on the solder resist 21a via an adhesive 23 made of an insulating material.

半導体チップ５の表面には接続パッド１５との接続用の電極パッド１９が複数設けられており、接続パッド１５と電極パッド１９はワイヤ１７によって電気的に接続されている。   A plurality of electrode pads 19 for connection to the connection pads 15 are provided on the surface of the semiconductor chip 5, and the connection pads 15 and the electrode pads 19 are electrically connected by wires 17.

なお、電極パッド１９を除く、半導体チップ５の表面には図示しないパッシベーション膜が形成され、回路形成面を保護している。   A passivation film (not shown) is formed on the surface of the semiconductor chip 5 except for the electrode pads 19 to protect the circuit formation surface.

また、少なくとも半導体チップ５、接続パッド１５、電極パッド１９、ワイヤ１７を覆うように封止部７が設けられている。   Further, a sealing portion 7 is provided so as to cover at least the semiconductor chip 5, the connection pad 15, the electrode pad 19, and the wire 17.

封止部７はエポキシ樹脂等の絶縁性の熱硬化樹脂からなり、半導体チップ５や、電気的接続部位である接続パッド１５、電極パッド１９、ワイヤ１７を保護している。   The sealing portion 7 is made of an insulating thermosetting resin such as an epoxy resin, and protects the semiconductor chip 5 and the connection pads 15, electrode pads 19, and wires 17 that are electrical connection portions.

一方、基材１３の他の面側に設けられたランド９は、図２に示されるように、所定の間隔でマトリクス状に複数個配置されている。また、各ランド９は、基材１３内に設けられた配線２５を介して接続パッド１５と電気的に接続されている。   On the other hand, as shown in FIG. 2, a plurality of lands 9 provided on the other surface side of the substrate 13 are arranged in a matrix at predetermined intervals. In addition, each land 9 is electrically connected to the connection pad 15 via the wiring 25 provided in the base material 13.

即ち、各ランド９は、配線２５および接続パッド１５を介して半導体チップ５の電極パッド１９と電気的に接続されている。   That is, each land 9 is electrically connected to the electrode pad 19 of the semiconductor chip 5 through the wiring 25 and the connection pad 15.

さらに、コンタクト部材としてのハンダボール１１はランド９上に設けられている。   Further, a solder ball 11 as a contact member is provided on the land 9.

ハンダボール１１は、他の装置のランド等の接続部分と接続されることにより、他の装置と半導体チップ５とを電気的に接続する。   The solder ball 11 is connected to a connection portion such as a land of another device to electrically connect the other device and the semiconductor chip 5.

図２に示すように、ハンダボール１１は、互いの間隔が一定となるようにマトリクス状に配置されているが、半導体チップ５のチップコーナー５ａ、５ｂ、５ｃ、５ｄの直下に設けられるように配置されたハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄの周囲は、これらを囲むようにして複数のサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄが第１のサポート用コンタクト部材として設けられている。   As shown in FIG. 2, the solder balls 11 are arranged in a matrix so that the distance between them is constant, but the solder balls 11 are provided immediately below the chip corners 5 a, 5 b, 5 c, 5 d of the semiconductor chip 5. A plurality of support balls 12a, 12b, 12c, and 12d are provided as first support contact members so as to surround the solder balls 11a, 11b, 11c, and 11d arranged.

ここで、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄ間およびサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄとハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄ間の距離は、他のハンダボール間の距離よりも短い。   Here, the distance between the support balls 12a, 12b, 12c and 12d and between the support balls 12a, 12b, 12c and 12d and the solder balls 11a, 11b, 11c and 11d is shorter than the distance between the other solder balls.

そのため、ハンダボール１１の実装密度は、チップコーナー５ａ、５ｂ、５ｃ、５ｄの周囲の領域（サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄボールが設けられた領域）と、他の領域とで異なっており、図２ではチップコーナーの周囲の領域の実装密度の方が高くなっている。   Therefore, the mounting density of the solder balls 11 is different between the areas around the chip corners 5a, 5b, 5c, and 5d (areas where the support balls 12a, 12b, 12c, and 12d balls are provided) and other areas. In FIG. 2, the mounting density in the area around the chip corner is higher.

このような配置とした理由について、高温低温時の半導体装置３の挙動を示した図４を参照して説明する。   The reason for this arrangement will be described with reference to FIG. 4 showing the behavior of the semiconductor device 3 at high temperature and low temperature.

半導体装置３においては、封止部７と、半導体チップ５と基材１３との熱膨張率の違い、あるいはハンダボール１１を実装基板と接続した場合における、ハンダボール１１と実装基板の熱膨張率の違いにより、熱応力が生じ、応力が集中した領域におけるハンダボール１１が破断する場合がある。   In the semiconductor device 3, the thermal expansion coefficient between the solder ball 11 and the mounting substrate when the sealing portion 7, the semiconductor chip 5 and the base material 13 are different in thermal expansion coefficient, or when the solder ball 11 is connected to the mounting substrate. Due to this difference, thermal stress may occur, and the solder ball 11 in a region where the stress is concentrated may break.

ここで、本発明者は、応力が集中して破断が起こりやすいハンダボール１１は、必ずしもＰＫＧ（基材１３）のコーナーに配置されたハンダボール１１ではなく、チップコーナー下に配置されたハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄの場合があることを確認した。   Here, the inventor believes that the solder ball 11 that is likely to break due to concentration of stress is not necessarily the solder ball 11 disposed in the corner of the PKG (base material 13), but the solder ball disposed under the chip corner. It was confirmed that there are cases of 11a, 11b, 11c, and 11d.

半導体装置３においては、低αである半導体チップ５は温度に対して膨張、収縮しづらく、逆に半導体チップ５に比べて高αである配線基板１や封止部７などは温度に対して膨張、収縮しやすい。   In the semiconductor device 3, the semiconductor chip 5 having a low α does not easily expand and contract with respect to the temperature. Easy to expand and contract.

この、膨張、収縮しやすい配線基板１や封止部７と、膨張、収縮しづらい半導体チップ５の差により、例えば図３に示すＣ１、Ｃ２の向きに反る力が発生する。   Due to the difference between the wiring substrate 1 and the sealing portion 7 that are easily expanded and contracted and the semiconductor chip 5 that is difficult to expand and contract, for example, a force that warps in the directions of C1 and C2 shown in FIG. 3 is generated.

つまり、配線基板１や封止部７と、半導体チップ５のα差（膨張差）により応力が発生するのだが、チップコーナー直下のハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄはその応力の影響を大きく受けやすい。   That is, stress is generated due to the α difference (expansion difference) between the wiring substrate 1 and the sealing portion 7 and the semiconductor chip 5, but the solder balls 11a, 11b, 11c, and 11d immediately below the chip corner greatly affect the stress. Easy to receive.

これは、半導体チップ５がある部分とない部分の境界にハンダボール１１がある為、半導体チップ５に対する配線基板１の膨張と収縮の基点となるためと考えられる。   This is presumably because the solder ball 11 is at the boundary between the portion where the semiconductor chip 5 is present and the portion where the semiconductor chip 5 is not present, and thus becomes a base point for expansion and contraction of the wiring substrate 1 with respect to the semiconductor chip 5.

そこで、本発明者は鋭意検討の結果、半導体装置３におけるハンダボール１１の実装密度をチップコーナーの周囲の領域（サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄが設けられた領域）と、他の領域とで異ならせることにより、チップコーナー直下への応力集中をハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄだけでなく、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄにも負担させ、応力を緩和する構造としたのである。   Therefore, as a result of intensive studies, the present inventor has determined the mounting density of the solder balls 11 in the semiconductor device 3 as the area around the chip corner (the area where the support balls 12a, 12b, 12c, and 12d are provided) and other areas. Thus, the stress concentration immediately below the chip corner is borne not only on the solder balls 11a, 11b, 11c, and 11d but also on the support balls 12a, 12b, 12c, and 12d, thereby reducing the stress. .

このような構造にすることにより、チップコーナー直下のハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄに応力が集中し、破断するのを防止できる。   By adopting such a structure, it is possible to prevent stress from concentrating on the solder balls 11a, 11b, 11c, and 11d immediately below the chip corner and breaking.

そのため、半導体装置３が従来よりも長い寿命を得る事ができ、半導体装置３としての実装信頼性を向上させる事ができる。   For this reason, the semiconductor device 3 can have a longer life than before, and the mounting reliability as the semiconductor device 3 can be improved.

またサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄの外方にも、さらにハンダボール１１が配置されているため、チップコーナエリアに加えられる応力をさらに緩和することができる。   Further, since the solder balls 11 are further arranged outside the support balls 12a, 12b, 12c, and 12d, the stress applied to the chip corner area can be further relaxed.

なお、半導体装置３においては、ランド９の配置も、当然に、ハンダボール１１、ハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄ、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄの配置に対応した配置形状となっている。   In the semiconductor device 3, the land 9 is naturally arranged in a shape corresponding to the arrangement of the solder balls 11, the solder balls 11a, 11b, 11c, 11d, and the support balls 12a, 12b, 12c, 12d. Yes.

即ち、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄおよびサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄとハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄが設けられるランド９間の距離についても、他のハンダボール１１が設けられるランド９間の距離よりも短い。   That is, other solder balls 11 are provided for the distance between the support balls 12a, 12b, 12c, 12d and the support balls 12a, 12b, 12c, 12d and the lands 9 on which the solder balls 11a, 11b, 11c, 11d are provided. It is shorter than the distance between the lands 9.

次に、図５〜図８を参照して、上記した配線基板１を含む半導体装置３の製造工程を説明する。   Next, a manufacturing process of the semiconductor device 3 including the wiring substrate 1 described above will be described with reference to FIGS.

半導体装置３は、複数の配線基板１を含む配線母基板３５をまず製造し、次に配線母基板３５上に半導体チップ５等を配置することにより製造される。   The semiconductor device 3 is manufactured by first manufacturing a wiring mother board 35 including a plurality of wiring boards 1 and then placing the semiconductor chip 5 and the like on the wiring mother board 35.

まず、図５〜図８を参照して配線母基板３５の製造の手順について説明する。   First, a procedure for manufacturing the wiring mother board 35 will be described with reference to FIGS.

最初に、配線母基板３５の構造について図５を参照して説明する。   First, the structure of the wiring motherboard 35 will be described with reference to FIG.

図５に示すように、配線母基板３５は、矩形の製品形成領域３７を複数有している。   As shown in FIG. 5, the wiring motherboard 35 has a plurality of rectangular product formation regions 37.

製品形成領域３７はマトリックス配置されており、製品形成領域３７の間には切り取り線としてのダイシングライン４１が形成されている。   The product formation regions 37 are arranged in a matrix, and dicing lines 41 as cut lines are formed between the product formation regions 37.

配線基板１は、製品形成領域３７に後述する所定の処理（ランド９、ソルダーレジスト２１ｂの形成）を行うことにより、形成される。   The wiring substrate 1 is formed by performing predetermined processing (formation of lands 9 and solder resist 21b), which will be described later, on the product formation region 37.

また、製品形成領域３７の周囲には枠部３９が形成されており、配線母基板３５を移動する際は、図示しない搬送機器を枠部３９と接触させて搬送する。   Further, a frame portion 39 is formed around the product formation region 37, and when the wiring mother board 35 is moved, a transfer device (not shown) is brought into contact with the frame portion 39 and transferred.

このように、枠部３９を形成することにより、製品形成領域３７に触れることなく、配線母基板３５を移動させることができる。   In this manner, by forming the frame portion 39, the wiring mother board 35 can be moved without touching the product formation region 37.

また、枠部３９には位置決め孔４３が複数設けられており、移動の際の位置決めとして用いられる。   The frame portion 39 is provided with a plurality of positioning holes 43, which are used for positioning during movement.

次に、配線母基板３５を形成する手順について図１、図３および図５、図６を参照して説明する。   Next, a procedure for forming the wiring mother board 35 will be described with reference to FIGS. 1, 3, 5, and 6.

まず、ガラスエポキシ等からなる基材１３を用意し、配線母基板３５（図５）と同様の平面形状になるように成形する。   First, a base material 13 made of glass epoxy or the like is prepared and molded so as to have a planar shape similar to that of the wiring mother board 35 (FIG. 5).

次に、図６（ａ）に示すように、基材１３上に、ランド９や配線２５の形成用の銅層４５を貼り付ける。次に、レジスト膜であるフォトレジスト４７を銅層４５の表面に塗布し、フォトレジスト４７を塗布した後、図６（ｂ）に示すように、フォトレジスト４７をパターニングして、ランド９を形成する部分以外のフォトレジスト４７を除去して、銅層４５の除去部分を露出させる。さらに、銅層４５の露出部分をエッチングして、図６（ｃ）に示すように、所望のランドの平面形状と図示しない配線パターンを形成する。   Next, as shown in FIG. 6A, a copper layer 45 for forming lands 9 and wirings 25 is pasted on the base material 13. Next, a photoresist 47, which is a resist film, is applied to the surface of the copper layer 45, and after the photoresist 47 is applied, the photoresist 47 is patterned to form lands 9 as shown in FIG. 6B. The photoresist 47 other than the portion to be removed is removed, and the removed portion of the copper layer 45 is exposed. Further, the exposed portion of the copper layer 45 is etched to form a desired land planar shape and a wiring pattern (not shown) as shown in FIG.

この際、ランド９は等間隔になるようにマトリクス状に配置されるが、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄおよびハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄが設けられるランド９同士の間隔は、他のランド９同士の間隔よりも短くなるように形成される。   At this time, the lands 9 are arranged in a matrix so as to be equally spaced, but the intervals between the lands 9 provided with the support balls 12a, 12b, 12c, 12d and the solder balls 11a, 11b, 11c, 11d are different from each other. It is formed to be shorter than the interval between the lands 9.

以上の工程により、基材１３上にランド９が形成される。   Through the above steps, the land 9 is formed on the base material 13.

ランド９が形成されると、次に、図６（ｄ）に示すように、基材１３およびランド９の全面に、紫外線硬化型のソルダーレジスト２１ｂを塗布する。   After the land 9 is formed, an ultraviolet curable solder resist 21b is applied to the entire surface of the base material 13 and the land 9 as shown in FIG. 6 (d).

ソルダーレジスト２１ｂの塗布が終了すると、ソルダーレジスト２１ｂを残したい部分のみ紫外線を照射して硬化させる。   When the application of the solder resist 21b is completed, only the portion where the solder resist 21b is to be left is irradiated with ultraviolet rays and cured.

紫外線を照射した後、基材１３およびランド９の全面を洗浄することにより、硬化されていない部分のソルダーレジスト２１ｂが除去され、図６（ｅ）または図６（ｆ）に示すような構造が形成される。   After irradiating the ultraviolet rays, the entire surface of the base material 13 and the land 9 is washed to remove the uncured portion of the solder resist 21b, resulting in a structure as shown in FIG. 6E or FIG. It is formed.

なお、配線基板１をＮＳＭＤ（Non Solder Mask defined）構造としたい場合は、図６（ｅ）に示すようにソルダーレジスト２１ｂとランド９が接触しないようにし、ＳＭＤ（Solder Mask defined）構造にしたい場合は、図６（ｆ）に示すように、ソルダーレジスト２１ｂとランド９が接触するようにする。   When the wiring board 1 is desired to have an NSMD (Non Solder Mask defined) structure, as shown in FIG. 6E, the solder resist 21b and the land 9 are not in contact with each other and the SMD (Solder Mask defined) structure is desired. As shown in FIG. 6F, the solder resist 21b and the land 9 are brought into contact with each other.

また、必要に応じて、基材１３の反対側の面に、図１に示すようなソルダーレジスト２１ａ、接続パッド１５を形成し、基材１３内に、接続パッド１５とランド９を接続する配線２５を設けて配線母基板３５が完成する。   Further, if necessary, a solder resist 21a and a connection pad 15 as shown in FIG. 1 are formed on the opposite surface of the substrate 13, and the connection pad 15 and the land 9 are connected in the substrate 13. 25 is provided to complete the wiring mother board 35.

なお、ランド９や接続パッド１５の表面には必要に応じてメッキ処理を行い、酸化防止やバリア等の効果を持たせる。   In addition, the surface of the land 9 and the connection pad 15 is subjected to a plating process as necessary to have effects such as oxidation prevention and a barrier.

次に、図７および図８を参照して配線母基板３５上に半導体チップ５を配置して半導体装置３を製造する手順について説明する。   Next, a procedure for manufacturing the semiconductor device 3 by arranging the semiconductor chip 5 on the wiring motherboard 35 will be described with reference to FIGS.

まず、図７（ａ）に示すように、配線母基板３５を、接続パッド１５が上になるように図示しないチップマウンター装置に載置する。   First, as shown in FIG. 7A, the wiring mother board 35 is mounted on a chip mounter (not shown) so that the connection pads 15 are on top.

配線母基板３５の載置が完了すると、図７（ｂ）に示すように、図示しないチップマウンター装置を用いてソルダーレジスト２１ａ上に接着材を介して半導体チップ５を載置したのち、熱を加えて接着材を硬化してチップマウントを完了する。   When the placement of the wiring mother board 35 is completed, as shown in FIG. 7B, the semiconductor chip 5 is placed on the solder resist 21a via an adhesive using a chip mounter (not shown), and then heat is applied. In addition, the adhesive is cured to complete the chip mounting.

半導体チップ５の載置が完了すると、図示しないワイヤーボンダー装置に載置する。   When the placement of the semiconductor chip 5 is completed, the semiconductor chip 5 is placed on a wire bonder device (not shown).

ワイヤーボンダー装置により、ワイヤ１７の一端を電極パッド１９（図１参照）に超音波熱圧着により接続し、その後、所定のループ形状を描きながら他端を接続パッド１５上に超音波熱圧着により接続する。   One end of the wire 17 is connected to the electrode pad 19 (see FIG. 1) by ultrasonic thermocompression bonding with a wire bonder device, and then the other end is connected to the connection pad 15 by ultrasonic thermocompression bonding while drawing a predetermined loop shape. To do.

次に、半導体チップ５を載置した配線母基板３５を図示しないモールド装置に載置する。   Next, the wiring mother board 35 on which the semiconductor chip 5 is placed is placed on a molding apparatus (not shown).

配線母基板３５の載置が完了すると、図示しないモールド装置の上型と下型により配線母基板３５を型閉めした状態で、溶融された封止樹脂、例えば熱硬化性のエポキシ樹脂等を充填させ、充填させた状態でキュアする。   When the placement of the wiring mother board 35 is completed, a molten sealing resin such as a thermosetting epoxy resin is filled in the state where the wiring mother board 35 is closed by an upper mold and a lower mold of a molding apparatus (not shown). And cure in the filled state.

すると、封止樹脂が熱硬化し、図７（ｃ）に示すように複数の製品形成領域３７（図６参照）を一括的に覆う封止部７が形成される。一括モールドを用いたことにより、効率よく封止部７を形成することができる。   Then, the sealing resin is thermally cured, and the sealing portion 7 that collectively covers the plurality of product formation regions 37 (see FIG. 6) is formed as shown in FIG. 7C. By using a collective mold, the sealing part 7 can be formed efficiently.

次に、前記配線母基板３５を、ランド９が上になるようにして、図示しないボールマウント装置上に載置する。   Next, the wiring mother board 35 is placed on a ball mount device (not shown) with the lands 9 facing upward.

配線母基板３５の載置が完了すると、図８（ａ）に示すように、例えば、ボールマウント装置のマウントツール５３にハンダボール１１を真空吸着し、フラックスを介してハンダボール１１をランド９上に搭載する。   When the placement of the wiring mother board 35 is completed, as shown in FIG. 8A, for example, the solder balls 11 are vacuum-adsorbed to the mounting tool 53 of the ball mounting device, and the solder balls 11 are placed on the lands 9 via flux. To be installed.

その後、配線母基板３５をリフローすることで、ハンダボール１１がランド９と接続される。   Thereafter, the solder ball 11 is connected to the land 9 by reflowing the wiring mother board 35.

このように、配線母基板３５のランド９上にハンダボール１１を搭載することで、外部端子（コンタクト部材）が形成される。   Thus, by mounting the solder balls 11 on the lands 9 of the wiring mother board 35, external terminals (contact members) are formed.

次に、配線母基板３５を、図示しない基板ダイシング装置に載置する。   Next, the wiring mother board 35 is placed on a substrate dicing apparatus (not shown).

具体的には、図８（ｂ）に示すように、封止部７をダイシングテープ５５に貼着固定する。   Specifically, as shown in FIG. 8B, the sealing portion 7 is stuck and fixed to the dicing tape 55.

次に、貼着固定された配線母基板３５のダイシングライン４１（図５参照）を図示しないダイシングブレードにより、回転研削することで、配線母基板３５を個々の製品形成領域３７（図５参照）毎に切断・分離する。   Next, by rotating and grinding the dicing line 41 (see FIG. 5) of the wiring mother board 35 that has been bonded and fixed with a dicing blade (not shown), the wiring mother board 35 is separated into individual product formation regions 37 (see FIG. 5). Cut and separate every time.

最後に、分離された個々の製品形成領域３７をダイシングテープ５５からピックアップすることで、図１に示すような半導体装置３が得られる。   Finally, the separated individual product forming regions 37 are picked up from the dicing tape 55, whereby the semiconductor device 3 as shown in FIG. 1 is obtained.

このように、第１の実施形態によれば、半導体装置３の配線基板１が、基材１３、ソルダーレジスト２１ｂ、ランド９、ハンダボール１１を有し、ハンダボール１１は、チップコーナーの直下に設けられるように配置されたハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄの周囲に、これらを囲むようにして複数のサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄが設けられ、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄ間およびサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄとハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄ間の距離は、他のハンダボール間の距離よりも短い。   As described above, according to the first embodiment, the wiring board 1 of the semiconductor device 3 includes the base material 13, the solder resist 21b, the land 9, and the solder ball 11, and the solder ball 11 is located immediately below the chip corner. A plurality of support balls 12a, 12b, 12c, and 12d are provided around the solder balls 11a, 11b, 11c, and 11d arranged so as to be provided between the support balls 12a, 12b, 12c, and 12d. The distance between the support balls 12a, 12b, 12c, and 12d and the solder balls 11a, 11b, 11c, and 11d is shorter than the distance between the other solder balls.

そのため、チップコーナー直下への応力集中をハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄだけでなく、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄにも負担させて応力を緩和することができ、チップコーナー直下のハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄに応力が集中し、破断するのを防止できる。   Therefore, stress concentration can be applied not only to the solder balls 11a, 11b, 11c, and 11d but also to the support balls 12a, 12b, 12c, and 12d to alleviate the stress, so that the solder just under the chip corner can be relieved. It is possible to prevent stress from concentrating on the balls 11a, 11b, 11c, and 11d and breaking.

即ち、半導体装置３が従来よりも長い寿命を得る事ができ、半導体装置３としての実装信頼性を向上させる事ができる。   That is, the semiconductor device 3 can have a longer life than before, and the mounting reliability as the semiconductor device 3 can be improved.

次に、第２の実施形態に係る電子装置１０１について、図９を参照して説明する。   Next, an electronic device 101 according to the second embodiment will be described with reference to FIG.

第２の実施形態に係る電子装置１０１は、第１の実施形態に係る半導体装置３をマザーボード６５上に実装したものである。   An electronic device 101 according to the second embodiment is obtained by mounting the semiconductor device 3 according to the first embodiment on a mother board 65.

なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。   In the second embodiment, elements having the same functions as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.

図９に示すように、電子装置１０１はマザーボード６５と半導体装置３を有している。   As shown in FIG. 9, the electronic device 101 includes a mother board 65 and a semiconductor device 3.

マザーボード６５はガラスエポキシ等で構成される基材７１を有し、基材７１の一方の面には複数のランド６９が所定の間隔で格子状に配置されている。   The mother board 65 has a base material 71 made of glass epoxy or the like, and a plurality of lands 69 are arranged on one surface of the base material 71 at a predetermined interval in a grid pattern.

また、基材７１の一方の面には、ソルダーレジスト６７ａが設けられ、他の面にはソルダーレジスト６７ｂが設けられている。   A solder resist 67a is provided on one surface of the substrate 71, and a solder resist 67b is provided on the other surface.

マザーボード６５のランド６９は、コンタクト部材としてのハンダボール１１によって、半導体装置３の配線基板１のランド９と電気的に接続されている。   The lands 69 of the mother board 65 are electrically connected to the lands 9 of the wiring board 1 of the semiconductor device 3 by solder balls 11 as contact members.

ランド６９の構造は、半導体装置３の配線基板１のソルダーレジスト２１ｂおよびランド９の構造と同様である。   The structure of the land 69 is the same as that of the solder resist 21 b and the land 9 of the wiring substrate 1 of the semiconductor device 3.

即ち、ランド６９は、ハンダボール１１ａおよびサポートボール１１ｂと接続されるランド６９の間の間隔が、他のランド６９間の間隔よりも狭く形成される。   That is, the land 69 is formed so that the distance between the lands 69 connected to the solder balls 11 a and the support balls 11 b is narrower than the distance between the other lands 69.

このように、半導体装置３だけでなく、接続対象であるマザーボード６５にも、配線基板１と同様の構造のランド６９を設けることにより、電子装置としての信頼性を向上させる事ができる。   Thus, not only the semiconductor device 3 but also the mother board 65 to be connected is provided with the land 69 having the same structure as that of the wiring board 1, whereby the reliability as the electronic device can be improved.

このように、第２の実施形態によれば、電子装置１０１はマザーボード６５と半導体装置３を有している。   As described above, according to the second embodiment, the electronic device 101 includes the mother board 65 and the semiconductor device 3.

従って、電子装置としての信頼性を向上させる事ができる。   Therefore, the reliability as an electronic device can be improved.

次に、第３の実施形態に係る半導体装置３ａについて、図１０を参照して説明する。   Next, a semiconductor device 3a according to a third embodiment will be described with reference to FIG.

第３の実施形態に係る半導体装置３ａは、第１の実施形態において、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄを、円弧状（環状）に配置したものである。   In the semiconductor device 3a according to the third embodiment, the support balls 12a, 12b, 12c, and 12d are arranged in an arc shape (annular shape) in the first embodiment.

なお、第３の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。   Note that in the third embodiment, elements that perform the same functions as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図１２に示すように、ハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄの周囲には複数のサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄが円弧状に設けられている。   As shown in FIG. 12, a plurality of support balls 12a, 12b, 12c, and 12d are provided in an arc shape around the solder balls 11a, 11b, 11c, and 11d.

サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄ間の距離は、他のハンダボール１１間の距離よりも短い。   The distance between the support balls 12a, 12b, 12c, and 12d is shorter than the distance between the other solder balls 11.

このように、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄを円弧状に設けることにより、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄへの応力も均等に分散され、その結果ハンダボール１１に加えられる応力も緩和できる。   As described above, by providing the support balls 12a, 12b, 12c, and 12d in an arc shape, the stress to the support balls 12a, 12b, 12c, and 12d is evenly distributed, and as a result, the stress applied to the solder ball 11 is also reduced. it can.

そのため、第１の実施形態と同等以上の効果を奏する。   Therefore, an effect equal to or greater than that of the first embodiment is achieved.

次に、第４の実施形態に係る半導体装置３ｂについて、図１１を参照して説明する。   Next, a semiconductor device 3b according to a fourth embodiment will be described with reference to FIG.

第４の実施形態に係る半導体装置３ｂは、第１の実施形態において、ハンダボール１１ａ、１１ｂ、１１ｃ、１１ｄを、半導体チップ５と電気的に接続されないダミーボールとしたものである。   In the semiconductor device 3b according to the fourth embodiment, the solder balls 11a, 11b, 11c, and 11d in the first embodiment are dummy balls that are not electrically connected to the semiconductor chip 5.

なお、第４の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。   Note that in the fourth embodiment, elements that perform the same functions as in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図１１に示すように、ダミーボール１４ａ、１４ｂ、１４ｃ、１４ｄの周囲には複数のサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄが設けられているが、このダミーボール１４ａ、１４ｂ、１４ｃ、１４ｄは半導体チップ５と電気的に接続されないダミーボール（ダミーコンタクト部材）となっている。   As shown in FIG. 11, a plurality of support balls 12a, 12b, 12c, and 12d are provided around the dummy balls 14a, 14b, 14c, and 14d. The dummy balls 14a, 14b, 14c, and 14d are semiconductors. This is a dummy ball (dummy contact member) that is not electrically connected to the chip 5.

つまり、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄにて、半導体チップ５の直下にあるダミーボール１４ａ、１４ｂ、１４ｃ、１４ｄへの応力を分散して寿命を延ばすが、仮に応力の分散効果が不足してダミーボール１４ａ、１４ｂ、１４ｃ、１４ｄが壊れた場合でも半導体装置としての機能を損なうことはない。   That is, the support balls 12a, 12b, 12c, and 12d extend the life by dispersing the stress to the dummy balls 14a, 14b, 14c, and 14d immediately below the semiconductor chip 5, but the stress dispersion effect is insufficient. Even when the dummy balls 14a, 14b, 14c, 14d are broken, the function as a semiconductor device is not impaired.

このように、第４の実施形態によれば、半導体チップ５の直下にある１１ａ、１１ｂ、１１ｃ、１１ｄをダミーボール１４ａ、１４ｂ、１４ｃ、１４ｄとすることにより、半導体チップ５の直下のハンダボールの寿命を延ばし、仮に応力の分散効果が不足してダミーボール１４ａ、１４ｂ、１４ｃ、１４ｄが壊れた場合でも半導体装置としての機能を損なうことはない。   As described above, according to the fourth embodiment, the solder balls 11a, 11b, 11c, and 11d immediately below the semiconductor chip 5 are the dummy balls 14a, 14b, 14c, and 14d, so that the solder balls immediately below the semiconductor chip 5 are used. Even if the dummy balls 14a, 14b, 14c, and 14d are broken due to insufficient stress dispersion effects, the function as a semiconductor device is not impaired.

次に、第５の実施形態に係る半導体装置３ｃについて、図１２〜図１４を参照して説明する。   Next, a semiconductor device 3c according to a fifth embodiment will be described with reference to FIGS.

なお、第５の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。   Note that in the fifth embodiment, elements that perform the same functions as in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

第５の実施形態に係る半導体装置３ｃは、第１の実施形態において、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄの配置を円弧状、あるいは斜線上に配置したものである。   In the semiconductor device 3c according to the fifth embodiment, in the first embodiment, the support balls 12a, 12b, 12c, and 12d are arranged in an arc shape or diagonally.

図１２に示すように、半導体装置３ｃのサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄは、チップコーナー５ａ、５ｂ、５ｃ、５ｄに隣接する、チップの外周に沿うように円弧状に設けられている。   As shown in FIG. 12, the support balls 12a, 12b, 12c, and 12d of the semiconductor device 3c are provided in an arc shape along the outer periphery of the chip adjacent to the chip corners 5a, 5b, 5c, and 5d.

このように、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄは、円弧状に設けてもよく、このような構造とすることにより、応力を各サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄに分散させることができ、第１〜第４の実施形態よりも寿命を長くする事が可能となる。   As described above, the support balls 12a, 12b, 12c, and 12d may be provided in an arc shape. With such a structure, stress can be distributed to the support balls 12a, 12b, 12c, and 12d. The lifetime can be made longer than in the first to fourth embodiments.

なお、サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄの配列形状は図に限定されるものではなく、図１３のように２重の円弧状にしてもよく、あるいは図１４のように応力が集中する部分（チップコーナー５ａ、５ｂ、５ｃ、５ｄの周囲）に隣接するように斜線状に設けてもよい。   The arrangement shape of the support balls 12a, 12b, 12c, and 12d is not limited to the figure, and may be a double arc as shown in FIG. 13, or a portion where stress is concentrated as shown in FIG. It may be provided in a slanted line so as to be adjacent to (around the chip corners 5a, 5b, 5c, 5d).

このように、第５の実施形態によれば、半導体装置３ｃが、基材１３、ソルダーレジスト２１ｂ、ランド９、ハンダボール１１を有し、ハンダボール１１は、チップコーナー５ａ、５ｂ、５ｃ、５ｄの周囲に設けられたサポートボール１２ａ、１２ｂ、１２ｃを有している。   As described above, according to the fifth embodiment, the semiconductor device 3c includes the base material 13, the solder resist 21b, the land 9, and the solder ball 11, and the solder ball 11 includes the chip corners 5a, 5b, 5c, and 5d. Support balls 12a, 12b, and 12c provided around.

そのため、第１の実施形態と同様の効果を奏する。   Therefore, the same effect as that of the first embodiment is obtained.

また、第５の実施形態によれば、サポートボール１２ａ、１２ｂ、１２ｃはチップコーナー５ａ、５ｂ、５ｃ、５ｄに隣接する、チップの外周に円弧状もしくは斜線状に設けられているので、応力を各サポートボール１２ａ、１２ｂ、１２ｃ、１２ｄに分散させることができ、第１〜第４の実施形態よりも寿命を長くする事が可能となる。   Further, according to the fifth embodiment, the support balls 12a, 12b, and 12c are adjacent to the chip corners 5a, 5b, 5c, and 5d, and are provided in an arc shape or a slanted shape on the outer periphery of the chip. The support balls 12a, 12b, 12c, and 12d can be dispersed, and the lifetime can be made longer than in the first to fourth embodiments.

次に、第６の実施形態に係る半導体装置３ｄについて、図１５を参照して説明する。   Next, a semiconductor device 3d according to a sixth embodiment will be described with reference to FIG.

第６の実施形態に係る半導体装置３ｄは、第１の実施形態において、チップコーナー直下にハンダボール１１を設けない配置構造としたものである。   The semiconductor device 3d according to the sixth embodiment has an arrangement structure in which the solder ball 11 is not provided immediately below the chip corner in the first embodiment.

なお、第６の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。   Note that in the sixth embodiment, elements that perform functions similar to those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図１５に示すように、半導体装置３ｄは、チップコーナー５ａ、５ｂ、５ｃ、５ｄの直下にハンダボール１１が設けられておらず、チップコーナー下のハンダボール１１の実装密度が、他よりも低い実装密度となっている。   As shown in FIG. 15, in the semiconductor device 3d, the solder balls 11 are not provided immediately below the chip corners 5a, 5b, 5c, and 5d, and the mounting density of the solder balls 11 under the chip corners is lower than the others. Mounting density.

この場合、チップコーナー下の周囲のハンダボール１１がサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄとして機能し、これらのボールによって応力が分散される。   In this case, the solder balls 11 around the chip corner function as support balls 12a, 12b, 12c, and 12d, and stress is dispersed by these balls.

そのため、これにより、既存の半導体装置についてもデザインの大きな変更なしに、チップコーナー下に加えられる応力を分散することができる。   Therefore, it is possible to disperse the stress applied under the chip corner without significant change in the design of the existing semiconductor device.

このように、第６の実施形態によれば、半導体装置３ｃが、基材１３、ソルダーレジスト２１ｂ、ランド９、ハンダボール１１を有し、ハンダボール１１は、チップコーナー５ａ、５ｂ、５ｃ、５ｄの周囲に設けられたサポートボール１２ａ、１２ｂ、１２ｃを有している。   As described above, according to the sixth embodiment, the semiconductor device 3c includes the base material 13, the solder resist 21b, the land 9, and the solder ball 11, and the solder ball 11 includes the chip corners 5a, 5b, 5c, and 5d. Support balls 12a, 12b, and 12c provided around.

そのため、第１の実施形態と同様の効果を奏する。   Therefore, the same effect as that of the first embodiment is obtained.

また、第６の実施形態によれば、半導体装置３ｄはチップコーナー５ａ、５ｂ、５ｃ、５ｄの直下にハンダボール１１が設けられておらず、チップコーナー５ａ、５ｂ、５ｃ、５ｄの周囲のハンダボール１１がサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄとして機能する。   In addition, according to the sixth embodiment, the semiconductor device 3d is not provided with the solder ball 11 immediately below the chip corners 5a, 5b, 5c, and 5d, and the solder around the chip corners 5a, 5b, 5c, and 5d. The ball 11 functions as support balls 12a, 12b, 12c, and 12d.

そのため、第１〜第４の実施形態と比べて、既存の半導体装置についてもデザインの大きな変更なしに、チップコーナー下に加えられる応力を分散することができる。   Therefore, compared to the first to fourth embodiments, the stress applied under the chip corner can be dispersed without changing the design of the existing semiconductor device.

次に、第７の実施形態に係る半導体装置３ｅについて、図１６を参照して説明する。   Next, a semiconductor device 3e according to a seventh embodiment will be described with reference to FIG.

第７の実施形態に係る半導体装置３ｅは、第１の実施形態において、チップコーナー直下のハンダボールの周囲だけではなく、基材１３のコーナーに隣接して設けられたハンダボール１１ｅ、１１ｆ、１１ｇ、１１ｈの周囲にもサポートボール１２ｅ、１２ｆ、１２ｇ、１２ｈを設けた配置構造としたものである。   In the semiconductor device 3e according to the seventh embodiment, the solder balls 11e, 11f, and 11g provided adjacent to the corners of the base material 13 as well as the periphery of the solder balls immediately below the chip corner in the first embodiment. , 11h, support balls 12e, 12f, 12g, and 12h are provided.

なお、第７の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。   Note that in the seventh embodiment, elements that perform the same functions as in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図１５に示すように、半導体装置３ｅは、基材１３のコーナーに隣接して設けられたハンダボール１１ｅ、１１ｆ、１１ｇ、１１ｈ（外周コンタクト部材）の周囲にもサポートボール１２ｅ、１２ｆ、１２ｇ、１２ｈ（第２のサポート用コンタクト部材）が設けられている。   As shown in FIG. 15, the semiconductor device 3 e includes support balls 12 e, 12 f, 12 g, and solder balls 11 e, 11 f, 11 g, 11 h (outer peripheral contact members) provided adjacent to the corners of the base material 13. 12h (second support contact member) is provided.

サポートボール１２ｅ、１２ｆ、１２ｇ、１２ｈ間およびサポートボール１２ａ、１２ｂ、１２ｃ、１２ｄとハンダボール１１ｅ、１１ｆ、１１ｇ、１１ｈ間の距離は、他のハンダボール１１間の距離よりも短い。   The distances between the support balls 12e, 12f, 12g, and 12h and between the support balls 12a, 12b, 12c, and 12d and the solder balls 11e, 11f, 11g, and 11h are shorter than the distances between the other solder balls 11.

このような構造とすることにより、チップコーナーだけでなく、基材１３のコーナーに加えられた応力も分散でき、半導体装置３ｅに加えられる応力をさらに良好に緩和することができる。   By adopting such a structure, not only the chip corner but also the stress applied to the corner of the base material 13 can be dispersed, and the stress applied to the semiconductor device 3e can be more favorably relaxed.

このように、第７の実施形態によれば、半導体装置３ｅが、基材１３、ソルダーレジスト２１ｂ、ランド９、ハンダボール１１を有し、ハンダボール１１は、チップコーナーの周囲に設けられたサポートボール１２ａ、１２ｂ、１２ｃを有している。   As described above, according to the seventh embodiment, the semiconductor device 3e includes the base material 13, the solder resist 21b, the land 9, and the solder ball 11, and the solder ball 11 is provided around the chip corner. It has balls 12a, 12b, 12c.

そのため、第１の実施形態と同様の効果を奏する。   Therefore, the same effect as that of the first embodiment is obtained.

また、第６の実施形態によれば、半導体装置３ｅは基材１３のコーナーに隣接して設けられたハンダボール１１ｅ、１１ｆ、１１ｇ、１１ｈの周囲にもサポートボール１２ｅ、１２ｆ、１２ｇ、１２ｈが設けられており、基材１３のコーナーに加えられた応力も分散される。   Further, according to the sixth embodiment, the support ball 12e, 12f, 12g, 12h is also provided around the solder balls 11e, 11f, 11g, 11h provided adjacent to the corners of the base member 13 in the semiconductor device 3e. The stress applied to the corners of the substrate 13 is also distributed.

そのため、第１〜第６の実施形態と比べて、半導体装置３ｅに加えられる応力をさらに良好に緩和することができる。   Therefore, compared to the first to sixth embodiments, the stress applied to the semiconductor device 3e can be relaxed more favorably.

上記した実施形態では、本発明をＢＧＡ型の半導体装置３または半導体装置３が実装されるマザーボード６５に適用した場合について説明したが、本発明は、何等、これに限定されることなく、はんだ印刷によるプリコート、ハーフバンプや、フリップチップのバンプなどのあらゆる接合部に適応することもできる。   In the above-described embodiment, the case where the present invention is applied to the BGA type semiconductor device 3 or the mother board 65 on which the semiconductor device 3 is mounted has been described. However, the present invention is not limited to this and is not limited to this. It can be applied to all joints such as pre-coating, half-bump and flip-chip bump.

また、半導体チップ５だけでなく、スペーサーなどのαの差による応力が発生させるもので適応できる。   Further, not only the semiconductor chip 5 but also one that generates stress due to the difference of α such as a spacer can be applied.

また、シングルチップ品のみならず、チップスタック品にも適応できる。   Moreover, it can be applied not only to a single chip product but also to a chip stack product.

半導体装置３を示す断面図である（なお、図１は図２のＡ２−Ａ２断面図でもある）。2 is a cross-sectional view showing a semiconductor device 3 (FIG. 1 is also a cross-sectional view taken along line A2-A2 of FIG. 2). 図１のＡ１方向矢視図である。It is an A1 direction arrow line view of FIG. 図２のＢ−Ｂ断面図である。It is BB sectional drawing of FIG. 図１において、半導体装置３が変形した際の状態を示す図である。In FIG. 1, it is a figure which shows the state at the time of the semiconductor device 3 deform | transforming. 配線母基板３５を示す平面図である。3 is a plan view showing a wiring motherboard 35. FIG. 配線母基板３５の製造の手順を示す図である。6 is a diagram showing a procedure for manufacturing the wiring motherboard 35. FIG. 半導体装置３の製造の手順を示す図である。FIG. 6 is a diagram showing a procedure for manufacturing the semiconductor device 3. 半導体装置３の製造の手順を示す図である。FIG. 6 is a diagram showing a procedure for manufacturing the semiconductor device 3. 電子装置１０１を示す平面図である。1 is a plan view showing an electronic device 101. FIG. 半導体装置３ａを示す平面図である。It is a top view which shows the semiconductor device 3a. 半導体装置３ｂを示す平面図である。It is a top view which shows the semiconductor device 3b. 半導体装置３ｃを示す平面図である。It is a top view which shows the semiconductor device 3c. 半導体装置３ｃを示す平面図である。It is a top view which shows the semiconductor device 3c. 半導体装置３ｃを示す平面図である。It is a top view which shows the semiconductor device 3c. 半導体装置３ｄを示す平面図である。It is a top view which shows 3d of semiconductor devices. 半導体装置３ｅを示す平面図である。It is a top view which shows the semiconductor device 3e.

符号の説明Explanation of symbols

１…………配線基板
３…………半導体装置
５…………半導体チップ
５ｄ………チップコーナー
７…………封止部
９…………ランド
１１ａ……ハンダボール
１２ａ……サポートボール
１３………基材
１４ａ……サポートボール（ダミーボール）
１５………接続パッド
１７………ワイヤ
１９………電極パッド
２１ａ……ソルダーレジスト
２１ｂ……ソルダーレジスト
２２ａ……半導体チップ５を含むエリア
２２ｂ……半導体チップ５を含まないエリア
２３………接着剤
２５………配線
３５………配線母基板
３７………製品形成領域
３９………枠部
４１………ダイシングライン
４３………位置決め孔
４５………銅層
４７………フォトレジスト
５３………マウントツール
６５………マザーボード
６７ａ……ソルダーレジスト
６７ｂ……ソルダーレジスト
６９………ランド
７１………基材
１０１……電子装置 1 ………… Wiring board 3 ………… Semiconductor device 5 ………… Semiconductor chip 5d ………… Chip corner 7 ………… Seal 9 ………… Land 11a …… Solder ball 12a …… Support Ball 13 ... Base material 14a ... Support ball (dummy ball)
15 ......... Connection pad 17 ......... Wire 19 ......... Electrode pad 21a ... Solder resist 21b ... Solder resist 22a ... Semiconductor chip 5 area 22b ... Semiconductor chip 5 area 23 ......... Adhesive 25 ......... Wiring 35 ......... Wiring mother board 37 ......... Product formation area 39 ......... Frame part 41 ......... Dicing line 43 ......... Positioning hole 45 ......... Copper layer 47 ......... Photo Resist 53 ……… Mount tool 65 ……… Motherboard 67a …… Solder resist 67b …… Solder resist 69 ……… Land 71 ……… Base material 101 …… Electronic device

Claims (28)

基材と、前記基材の一方の面に設けられた複数のコンタクト部材と、前記基材の他の面に設けられ、前記コンタクト部材の少なくとも一部と電気的に接続された半導体チップと、を有しており、なおかつ前記コンタクト部材のうち、コーナーに位置するコンタクト部材と前記半導体チップのコーナーの下に位置するコンタクト部材が、一致しない半導体装置において、
複数の前記コンタクト部材は、
前記一方の面において、前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域と異なる実装密度となるように配置されていることを特徴とする半導体装置。 A base material, a plurality of contact members provided on one surface of the base material, a semiconductor chip provided on the other surface of the base material and electrically connected to at least a part of the contact member; In the semiconductor device in which the contact member located at the corner of the contact member and the contact member located below the corner of the semiconductor chip do not match,
The plurality of contact members are:
The semiconductor is characterized in that, on the one surface, the semiconductor chip is disposed so that the mounting density under the chip corner of the semiconductor chip and its adjacent portion is different from the mounting density under the chip corner and the region other than the adjacent portion. apparatus. 複数の前記コンタクト部材は、前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域よりも高い実装密度となるように配置されていることを特徴とする請求項１記載の半導体装置。   The plurality of contact members are arranged so that the mounting density under the chip corner of the semiconductor chip and its adjacent portion is higher than the mounting density under the chip corner and the region other than the adjacent portion. The semiconductor device according to claim 1. 複数の前記コンタクト部材のうち、２つ以上は、前記半導体チップのチップコーナー下周囲に設けられ、前記チップコーナー下に集中する応力を緩和するように配置された第１のサポート用コンタクト部材であり、
前記第１のサポート用コンタクト部材間の距離は、他のコンタクト部材間の距離よりも短いことを特徴とする請求項２記載の半導体装置。 Of the plurality of contact members, two or more are first support contact members provided around the chip corner of the semiconductor chip and arranged to relieve stress concentrated under the chip corner. ,
3. The semiconductor device according to claim 2, wherein a distance between the first support contact members is shorter than a distance between other contact members. 複数の前記コンタクト部材のうちの少なくとも１つは、
前記基材上における前記半導体チップのチップコーナー直下に配置されるように設けられた第１のコンタクト部材であり、
前記第１のサポート用コンタクト部材は、前記第１のコンタクト部材を囲むように設けられていることを特徴とする請求項３記載の半導体装置。 At least one of the plurality of contact members is
A first contact member provided to be disposed immediately below a chip corner of the semiconductor chip on the substrate;
The semiconductor device according to claim 3, wherein the first support contact member is provided so as to surround the first contact member. 前記第１のコンタクト部材は、
前記半導体チップとは電気的に接続されていないことを特徴とする請求項４記載の半導体装置。 The first contact member is
The semiconductor device according to claim 4, wherein the semiconductor device is not electrically connected to the semiconductor chip. 前記第１のサポート用コンタクト部材は、前記第１のコンタクト部材の周囲にマトリクス状に配置されていることを特徴とする請求項４記載の半導体装置。   The semiconductor device according to claim 4, wherein the first support contact member is arranged in a matrix around the first contact member. 前記第１のサポート用コンタクト部材は、前記第１のコンタクト部材の周囲に環状に配置されていることを特徴とする請求項４記載の半導体装置。   5. The semiconductor device according to claim 4, wherein the first support contact member is annularly arranged around the first contact member. 前記第１のサポート用コンタクト部材は、チップコーナーに隣接するように、斜線状に配置されていることを特徴とする請求項３記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the first support contact member is arranged in a diagonal line so as to be adjacent to the chip corner. 前記第１のサポート用コンタクト部材は、前記チップコーナーに隣接する、チップの外周に沿うように円弧状に配置されていることを特徴とする請求項３記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the first support contact member is arranged in an arc shape along the outer periphery of the chip adjacent to the chip corner. 前記第１のサポート用コンタクト部材は、コンタクト部材は、前記チップコーナーに隣接する、チップの外周に沿うように円弧状に２重に配置されていることを特徴とする請求項３記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the first support contact member is arranged in an arc shape so as to be along the outer periphery of the chip adjacent to the chip corner. 5. . 複数の前記コンタクト部材は、前記基材上における前記半導体チップのチップコーナー下の実装密度が、他の領域よりも低い実装密度となるように配置されていることを特徴とする請求項１記載の半導体装置。   2. The plurality of contact members are arranged so that a mounting density under a chip corner of the semiconductor chip on the base material is a lower mounting density than other regions. Semiconductor device. 複数の前記コンタクト部材は、前記基材上における前記半導体チップのチップコーナー直下に設けられないように配置されていることを特徴とする請求項１１記載の半導体装置。   The semiconductor device according to claim 11, wherein the plurality of contact members are arranged so as not to be provided immediately below a chip corner of the semiconductor chip on the base material. 複数の前記コンタクト部材の一部は、
前記基板のコーナーに隣接して設けられた、外周コンタクト部材であり、
前記外周コンタクト部材の周囲には、前記外周コンタクト部材に加えられる応力を緩和する第２のサポート用コンタクト部材が設けられていることを特徴とする請求項１記載の半導体装置。 Some of the contact members are
An outer peripheral contact member provided adjacent to a corner of the substrate;
The semiconductor device according to claim 1, wherein a second support contact member for relaxing stress applied to the outer peripheral contact member is provided around the outer peripheral contact member. 前記第２のサポート用コンタクト部材は、
前記半導体チップとは電気的に接続されていないことを特徴とする請求項１３記載の半導体装置。 The second support contact member includes:
The semiconductor device according to claim 13, wherein the semiconductor device is not electrically connected to the semiconductor chip. 請求項１〜請求項１４のいずれかに記載の半導体装置を有することを特徴とする電子装置。   An electronic device comprising the semiconductor device according to claim 1. 基材と、前記基材の一方の面に設けられた複数のコンタクト部材と、前記基材の他の面に設けられ、前記コンタクト部材の少なくとも一部と電気的に接続された半導体チップと、を有しており、なおかつ前記コンタクト部材のうち、コーナーに位置するコンタクト部材と前記半導体チップのコーナーの下に位置するコンタクト部材が、一致しない半導体装置の製造方法において、
複数の前記コンタクト部材を、前記基材上における前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域と異なる実装密度となるように配置する工程を有することを特徴とする半導体装置の製造方法。 A base material, a plurality of contact members provided on one surface of the base material, a semiconductor chip provided on the other surface of the base material and electrically connected to at least a part of the contact member; In the method of manufacturing a semiconductor device, of the contact members, the contact member located at a corner and the contact member located below the corner of the semiconductor chip do not match.
The step of arranging a plurality of the contact members such that the mounting density of the semiconductor chip below the chip corner and its adjacent portion on the base material is different from the mounting density under the chip corner and the region other than the adjacent portion. A method for manufacturing a semiconductor device, comprising: 前記工程は、
複数の前記コンタクト部材が、前記基材上における前記半導体チップのチップコーナー下とその隣接部の実装密度が、チップコーナー下とその隣接部以外の領域よりも高い実装密度となるように配置する工程であることを特徴とする請求項１６記載の半導体装置の製造方法。 The process includes
A step of arranging the plurality of contact members such that the mounting density under the chip corner of the semiconductor chip on the base material and the adjacent portion thereof is higher than the mounting density under the chip corner and the region other than the adjacent portion. The method of manufacturing a semiconductor device according to claim 16, wherein: 前記工程は、
複数の前記コンタクト部材のうち、２つ以上を、第１のサポート用コンタクト部材として設ける工程であり、かつ前記第１のサポート用コンタクト部材間の距離が、他のコンタクト部材間の距離よりも短くなるように配置する工程であることを特徴とする請求項１７記載の半導体装置の製造方法。 The process includes
A step of providing two or more of the plurality of contact members as first support contact members, and a distance between the first support contact members is shorter than a distance between other contact members; The method of manufacturing a semiconductor device according to claim 17, wherein the semiconductor device manufacturing step is performed as follows. 前記工程は、
複数の前記コンタクト部材のうちの少なくとも１つを、第１のコンタクト部材として前記基材上における前記半導体チップのチップコーナー直下に配置し、
前記第１のサポート用コンタクト部材を、前記第１のコンタクト部材の周囲に配置する工程であることを特徴とする請求項１８記載の半導体装置の製造方法。 The process includes
Arranging at least one of the plurality of contact members as a first contact member directly below a chip corner of the semiconductor chip on the base material;
19. The method of manufacturing a semiconductor device according to claim 18, wherein the first support contact member is a step of arranging the first support contact member around the first contact member. 前記工程は、
前記第１のコンタクト部材を、前記半導体チップとは電気的に接続されていないダミーコンタクト部材として配置する工程であることを特徴とする請求項１８記載の半導体装置の製造方法。 The process includes
19. The method of manufacturing a semiconductor device according to claim 18, wherein the first contact member is a step of arranging the first contact member as a dummy contact member that is not electrically connected to the semiconductor chip. 前記工程は、
複数の前記コンタクト部材の一部を、前記基材上における前記半導体チップのチップコーナーに隣接するように、斜線状に配置する工程を有することを特徴とする請求項１８記載の半導体装置の製造方法。 The process includes
19. The method of manufacturing a semiconductor device according to claim 18, further comprising a step of arranging a part of the plurality of contact members in a slanted line so as to be adjacent to a chip corner of the semiconductor chip on the base material. . 前記工程は、
複数の前記コンタクト部材の一部を、前記チップコーナーに隣接する、チップの外周に沿うように円弧状に配置する工程を有することを特徴とする請求項１８記載の半導体装置の製造方法。 The process includes
19. The method of manufacturing a semiconductor device according to claim 18, further comprising a step of arranging a part of the plurality of contact members in an arc shape along the outer periphery of the chip adjacent to the chip corner. 前記工程は、複数の前記コンタクト部材の一部を、前記チップコーナーに隣接する、チップの外周に沿うように円弧状に２重に配置する工程を有することを特徴とする請求項１８記載の半導体装置の製造方法。   19. The semiconductor according to claim 18, wherein the step includes a step of arranging a part of the plurality of contact members in a circular arc shape along the outer periphery of the chip adjacent to the chip corner. Device manufacturing method. 前記工程は、
複数の前記コンタクト部材を、前記基材上における前記半導体チップのチップコーナー下の実装密度が、他よりも低い実装密度となるように配置する工程を有することを特徴とする請求項１６記載の半導体装置の製造方法。 The process includes
The semiconductor device according to claim 16, further comprising a step of arranging the plurality of contact members such that a mounting density under a chip corner of the semiconductor chip on the base material is a lower mounting density than others. Device manufacturing method. 複数の前記コンタクト部材は、前記基材上における前記半導体チップのチップコーナー直下に設けられないように配置する工程を有することを特徴とする請求項２４記載の半導体装置の製造方法。   25. The method of manufacturing a semiconductor device according to claim 24, further comprising a step of arranging the plurality of contact members so as not to be provided immediately below a chip corner of the semiconductor chip on the base material. 前記工程は、複数の前記コンタクト部材の一部を、前記基板の前記基板のコーナーに隣接するように外周コンタクト部材を設ける工程と、前記外周コンタクト部材の周囲に、前記外周コンタクト部材に加えられる応力を緩和する第２のサポート用コンタクト部材を設ける工程と、を有することを特徴とする請求項１６記載の半導体装置の製造方法。   The step includes a step of providing an outer peripheral contact member so that a part of the plurality of contact members is adjacent to a corner of the substrate, and a stress applied to the outer peripheral contact member around the outer peripheral contact member. 17. A method of manufacturing a semiconductor device according to claim 16, further comprising the step of providing a second support contact member for relaxing the above. 前記工程は、
前記第２のサポート用コンタクト部材を、前記半導体チップとは電気的に接続されていないダミーコンタクト部材として配置する工程であることを特徴とする請求項２６記載の半導体装置の製造方法。 The process includes
27. The method of manufacturing a semiconductor device according to claim 26, wherein the second support contact member is a step of arranging as a dummy contact member that is not electrically connected to the semiconductor chip. 半導体チップが設けられる面を有する基材と、前記基材の他の面に設けられ、コンタクト部材が設けられる複数のランドと、を有する半導体装置の配線基板において、
複数の前記ランドは、
前記他の面において、前記半導体チップが設けられた際にチップコーナー下となる領域の実装密度が、他の領域と異なる実装密度となるように配置されていることを特徴とする半導体装置の配線基板。 In a wiring board of a semiconductor device having a base material having a surface on which a semiconductor chip is provided, and a plurality of lands provided on the other surface of the base material and provided with contact members,
The plurality of lands are
The wiring of the semiconductor device, wherein the mounting density of the region below the chip corner when the semiconductor chip is provided on the other surface is different from the mounting density of the other region substrate.
JP2008041171A 2008-02-22 2008-02-22 Semiconductor device, electronic device, manufacturing method of semiconductor device, and wiring board Pending JP2009200289A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008041171A JP2009200289A (en) 2008-02-22 2008-02-22 Semiconductor device, electronic device, manufacturing method of semiconductor device, and wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008041171A JP2009200289A (en) 2008-02-22 2008-02-22 Semiconductor device, electronic device, manufacturing method of semiconductor device, and wiring board

Publications (1)

Publication Number Publication Date
JP2009200289A true JP2009200289A (en) 2009-09-03

Family

ID=41143469

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008041171A Pending JP2009200289A (en) 2008-02-22 2008-02-22 Semiconductor device, electronic device, manufacturing method of semiconductor device, and wiring board

Country Status (1)

Country Link
JP (1) JP2009200289A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211508A (en) * 2012-03-01 2013-10-10 Nec Corp Lsi package and manufacturing method of the same
JP2013211475A (en) * 2012-03-30 2013-10-10 Olympus Corp Substrate and semiconductor device
JP2015118988A (en) * 2013-12-17 2015-06-25 キヤノン株式会社 Method of manufacturing printed circuit board and printed circuit board
US9478520B2 (en) 2012-01-17 2016-10-25 Olympus Corporation Solid-state imaging device, imaging apparatus, substrate, semiconductor device and method of manufacturing the solid-state imaging device
WO2018128066A1 (en) * 2017-01-06 2018-07-12 株式会社村田製作所 Electronic component module

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199540A (en) * 1996-01-19 1997-07-31 Toshiba Corp Semiconductor device, mounting structure, manufacture thereof, method and apparatus for inspecting the mounting structure
JPH1056093A (en) * 1996-08-07 1998-02-24 Hitachi Ltd Semiconductor device and electronic device where the semiconductor device is incorporated
JP2001068594A (en) * 1999-06-22 2001-03-16 Mitsubishi Electric Corp Electronic circuit package, packaging board, and packaging body
JP2003051568A (en) * 2001-08-08 2003-02-21 Nec Corp Semiconductor device
JP2004047758A (en) * 2002-07-12 2004-02-12 Canon Inc Semiconductor device
JP2007165420A (en) * 2005-12-12 2007-06-28 Matsushita Electric Ind Co Ltd Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199540A (en) * 1996-01-19 1997-07-31 Toshiba Corp Semiconductor device, mounting structure, manufacture thereof, method and apparatus for inspecting the mounting structure
JPH1056093A (en) * 1996-08-07 1998-02-24 Hitachi Ltd Semiconductor device and electronic device where the semiconductor device is incorporated
JP2001068594A (en) * 1999-06-22 2001-03-16 Mitsubishi Electric Corp Electronic circuit package, packaging board, and packaging body
JP2003051568A (en) * 2001-08-08 2003-02-21 Nec Corp Semiconductor device
JP2004047758A (en) * 2002-07-12 2004-02-12 Canon Inc Semiconductor device
JP2007165420A (en) * 2005-12-12 2007-06-28 Matsushita Electric Ind Co Ltd Semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478520B2 (en) 2012-01-17 2016-10-25 Olympus Corporation Solid-state imaging device, imaging apparatus, substrate, semiconductor device and method of manufacturing the solid-state imaging device
JP2013211508A (en) * 2012-03-01 2013-10-10 Nec Corp Lsi package and manufacturing method of the same
JP2013211475A (en) * 2012-03-30 2013-10-10 Olympus Corp Substrate and semiconductor device
JP2015118988A (en) * 2013-12-17 2015-06-25 キヤノン株式会社 Method of manufacturing printed circuit board and printed circuit board
WO2018128066A1 (en) * 2017-01-06 2018-07-12 株式会社村田製作所 Electronic component module

Similar Documents

Publication Publication Date Title
US7534653B2 (en) Chip packaging process
US6753613B2 (en) Stacked dice standoffs
US7361972B2 (en) Chip packaging structure for improving reliability
JP2009044110A (en) Semiconductor device and its manufacturing method
US20170025343A1 (en) Circuit substrate, semiconductor package and process for fabricating the same
US20110074037A1 (en) Semiconductor device
JP2012104790A (en) Semiconductor device
JP2009212315A (en) Semiconductor device and manufacturing method thereof
TW201926588A (en) Electronic package and method of manufacture
JP2008277569A (en) Semiconductor device and manufacturing method therefor
US20170207104A1 (en) Fabrication method of semiconductor package
TWI434629B (en) Semiconductor package structure and fabrication method thereof
US20180190594A1 (en) Manufacturing method of package structure
JP5393986B2 (en) Semiconductor device wiring board, semiconductor device, electronic device and motherboard
EP3024022B1 (en) Packaging substrate with block-type via and semiconductor packages having the same
JP2010177388A (en) Semiconductor device, and method of manufacturing the same
JP2013149797A (en) Semiconductor package
JP2009200289A (en) Semiconductor device, electronic device, manufacturing method of semiconductor device, and wiring board
JP5405749B2 (en) Semiconductor device wiring board, semiconductor device, electronic device and motherboard
US20090108471A1 (en) Wiring board of semiconductor device, semiconductor device, electronic apparatus, mother board, method of manufacturing wiring board of semiconductor device, method of manufacturing mother board and method of manufacturing electronic apparatus
JP5538682B2 (en) Semiconductor device and manufacturing method thereof
JP2008159948A (en) Semiconductor device
JP2000232186A (en) Semiconductor device and its manufacture
JP2006253519A (en) Semiconductor device
JP2009283835A (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111028

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130911

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140226