JP2009188130A - Semiconductor element - Google Patents
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Abstract
Description
本発明は、キャリア特性を利用した半導体素子の技術に関する。 The present invention relates to a technology of a semiconductor element using carrier characteristics.
現在、結晶Ｓｉを伝導領域に用いた電界効果トランジスタ（Ｓｉ−ＭＯＳＦＥＴ）が世界中で広く利用され、その性能向上についての研究が継続的に行われている。例えば、結晶Ｓｉの（１００）面を伝導領域に用いたｎチャネルＭＯＳＦＥＴにおける反転層２次元電子の伝導エネルギーバンドは、２重に縮退したバレー（以降、「２重縮退バレー」と称する）と４重に縮退したバレー（以降、「４重縮退バレー」と称する）とで構成される。その実効的な伝導特性は、これら２種類の縮退バレーの電子についてのある種の平均値となることが知られている。各バレーはそれぞれ複数のサブバンドから構成されるが、フォノン散乱移動度を緩和時間近似で取扱う場合、サブバンド毎の移動度を各サブバンドに存在する電子の割合で加重平均したものが実効的移動度となる。すなわち、各サブバンドの移動度をμｉとし、各サブバンドに存在する電子の割合をｆｉとした場合には式（１）が成立する。移動度が大きい程、高性能の伝導特性を有するｎチャネルＭＯＳＦＥＴとなる（非特許文献１参照）。
このような移動度は、結晶Ｓｉ若しくは結晶Ｓｉを用いた電界効果トランジスタ（Ｓｉ−ＭＯＳＦＥＴ）等の伝導特性を表す指標として用いられており、Ｓｉ（１００）面のｎチャネルＭＯＳＦＥＴにおいては、バレーの移動度としては４重縮退バレーよりも２重縮退バレーの方が高いことが知られている。故に、伝導特性を向上するため、２重縮退バレーの特性のみを選択的に取り出すことが検討されている。 Such mobility is used as an index representing the conduction characteristics of crystalline Si or field effect transistors (Si-MOSFETs) using crystalline Si. In an n-channel MOSFET with a Si (100) plane, It is known that the double degenerate valley is higher in mobility than the four degenerate valley. Therefore, in order to improve the conduction characteristics, it has been studied to selectively extract only the characteristics of the double degenerate valley.
例えば、素子形成のための活性層に歪みを印加する技術が注目されている。活性層に歪みを印加すると、そのエネルギーバンド構造が変化し、２重縮退バレーの電子の割合が増大する効果とキャリア散乱の抑制効果とによって、移動度の向上が期待できる。具体的には、Ｓｉ基板上にＳｉよりも格子定数の大きな材料からなる混晶層、例えばＧｅ濃度２０％の歪み緩和ＳｉＧｅ混晶層（以降、単に「ＳｉＧｅ層」と称する）を形成し、このＳｉＧｅ層上にＳｉ層を形成すると、格子定数の差によって歪みが印加された歪みＳｉ層が形成される。このような歪みＳｉ層を半導体デバイスのチャネルに用いると、無歪みＳｉ層を用いた場合の約１．７６倍と大幅な電子移動度の向上を達成できることが知られている（特許文献１参照）。
しかしながら、このような歪みＳｉ層を形成する方法は、所望の格子定数を持つＳｉＧｅ層をＳｉ基板上に作成し、対象となるＳｉ層を化学気層成長法等で積層するなどの複数の製造過程を経由するため、多大な時間や多額の費用が必要であるという問題があった。 However, such a method for forming a strained Si layer is produced by a plurality of manufacturing methods such as forming a SiGe layer having a desired lattice constant on a Si substrate and laminating a target Si layer by a chemical vapor deposition method or the like. In order to go through the process, there was a problem that a lot of time and a large amount of money were required.
本発明は、上記に鑑みてなされたものであり、簡易な構成で高速性能を備えた半導体素子を提供することを課題とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor device having a simple configuration and high-speed performance.
請求項１に記載の本発明は、絶縁層に面接合された結晶層と、前記絶縁層とで挟むように前記結晶層に面接合された物質層とを有する半導体素子において、前記結晶層は、キャリア（電子又は正孔）が存在するエネルギーの範囲に含まれ、前記物質層との接合面方向の運動量が互いに異なる少なくとも第１のエネルギーバンド及び第２のエネルギーバンドを有する結晶で形成され、前記物質層は、前記第１のエネルギーバンドと同じエネルギーの領域にあり、前記結晶層との接合面方向の運動量に関して前記第１のエネルギーバンドと同じ運動量を持つ第３のエネルギーバンドを有し、且つ、前記第２のエネルギーバンドにおけるエネルギー及び当該接合面方向の運動量に関して同じエネルギー及び／又は同じ運動量を持つエネルギーバンドを有しないものであって、前記結晶層の層厚を、前記第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くしたことを要旨とする。 The present invention according to claim 1 is a semiconductor element having a crystal layer surface-bonded to an insulating layer and a material layer surface-bonded to the crystal layer so as to be sandwiched between the insulating layers. , Formed of a crystal having at least a first energy band and a second energy band that are included in a range of energy in which carriers (electrons or holes) exist, and whose momentum in the bonding surface direction with the material layer is different from each other; The material layer has a third energy band that is in the same energy region as the first energy band and has the same momentum as the first energy band with respect to the momentum in the direction of the interface with the crystal layer; And the energy band which has the same energy and / or the same momentum regarding the energy in the said 2nd energy band and the momentum of the said joint surface direction Be those not having the layer thickness of the crystal layer, and summarized in that the thinned in a range exhibiting a quantum-mechanical confinement effect relative to the carrier of the second energy band.
本発明にあっては、絶縁層に面接合された結晶層と、絶縁層とで挟むように結晶層に面接合された物質層とを有する半導体素子において、結晶層は、キャリア（電子又は正孔）が存在するエネルギーの範囲に含まれ、物質層との接合面方向の運動量が互いに異なる少なくとも第１のエネルギーバンド及び第２のエネルギーバンドを有する結晶で形成され、物質層は、第１のエネルギーバンドと同じエネルギーの領域にあり、結晶層との接合面方向の運動量に関して第１のエネルギーバンドと同じ運動量を持つ第３のエネルギーバンドを有し、且つ、第２のエネルギーバンドにおけるエネルギー及び接合面方向の運動量に関して同じエネルギー及び／又は同じ運動量を持つエネルギーバンドを有しないものであって、結晶層の層厚を、第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くしたため、簡易な構成で高速性能を備えた半導体素子を提供することができる。 In the present invention, in a semiconductor element having a crystal layer surface-bonded to an insulating layer and a material layer surface-bonded to the crystal layer so as to be sandwiched between the insulating layers, the crystal layer has carriers (electrons or positive ions). The material layer is formed of a crystal having at least a first energy band and a second energy band that are included in a range of energy in which the pores are present and have different momentum in the bonding surface direction with the material layer. A third energy band that is in the same energy region as the energy band and has the same momentum as the first energy band with respect to the momentum in the direction of the interface with the crystal layer; It does not have the same energy and / or energy band with the same momentum with respect to the momentum in the plane direction, and the layer thickness of the crystal layer is set to the second energy. Because the thinned in a range exhibiting a quantum-mechanical confinement effect against carriers Energy band, it is possible to provide a semiconductor device having a high speed performance with a simple structure.
請求項２に記載の本発明は、第ｎ−１の前記結晶層とで挟むように第ｎの前記結晶層を第ｎ−１の前記物質層に面接合し、当該第ｎ−１の物質層とで挟むように第ｎの前記物質層を前記第ｎの結晶層に面接合することを交互に繰り返す積層構造において、前記第ｎの結晶層における前記第１のエネルギーバンド及び前記第２のエネルギーバンドは、前記第ｎ−１の物質層におけるエネルギーバンドに対して、前記エネルギー及び前記接合面方向の運動量に関する前記結晶層と前記物質層との間のエネルギーバンド関係と同様のエネルギーバンド関係を有し、前記第ｎの物質層におけるエネルギーバンドは、前記第ｎの結晶層における前記第１のエネルギーバンド及び前記第２のエネルギーバンドに対して、前記エネルギーバンド関係と同様のエネルギーバンド関係を有するものであって、前記積層構造を構成する複数の結晶層のうち少なくとも１つの前記第ｎの結晶層の層厚を、前記第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くしたことを要旨とする。 The present invention according to claim 2, wherein the n-th substance layer is surface-bonded to the n-th substance layer so as to be sandwiched between the n-1-th crystal layer and the n-1-th substance layer. In a stacked structure in which the n-th material layer is alternately surface-bonded to the n-th crystal layer so as to be sandwiched between layers, the first energy band and the second energy layer in the n-th crystal layer The energy band has an energy band relationship similar to the energy band relationship between the crystal layer and the material layer with respect to the energy and the momentum in the bonding surface direction with respect to the energy band in the n−1th material layer. And the energy band in the nth material layer is similar to the energy band relationship with respect to the first energy band and the second energy band in the nth crystal layer. An energy band relationship, wherein a layer thickness of at least one of the plurality of crystal layers constituting the stacked structure is set to a quantum mechanical property with respect to carriers in the second energy band. The gist is to make it thin as long as it exhibits a confinement effect.
請求項３に記載の本発明は、前記物質層が、前記第３のエネルギーバンドと、前記エネルギー範囲と同じエネルギー範囲に含まれ、前記結晶層との接合面方向の運動量に関して前記第３のエネルギーバンドと異なる運動量を持つ第４のエネルギーバンドとを有する結晶で形成されるものであって、前記第１のエネルギーバンド及び当該第３のエネルギーバンドについては互いの接合面方向の運動量が一致し、前記第２のエネルギーバンド及び前記第４のエネルギーバンドについては、エネルギー及び／又は互いの接合面方向の運動量が異なることを要旨とする。 According to a third aspect of the present invention, the material layer is included in the same energy range as the third energy band and the energy range, and the third energy is related to a momentum in a bonding surface direction with the crystal layer. Formed of a crystal having a fourth energy band having a momentum different from that of the band, and the momentum in the bonding surface direction of each of the first energy band and the third energy band coincides, The gist of the second energy band and the fourth energy band is that the energy and / or the momentum in the direction of the joint surface is different.
請求項４に記載の本発明は、前記物質層が、前記結晶層と同じ物質であり、且つ、前記結晶層及び当該物質層は、同一の面方位を互いの接合面として選択するものであって、前記結晶層の第１のエネルギーバンドについては当該接合面方向の運動量が一致し、前記結晶層の第２のエネルギーバンドについては、当該接合面方向の運動量が一致するようなエネルギーバンドが当該物質層に存在しないように相対的な回転角度（接合面に垂直な軸に対する回転角度）を選択して接合したことを要旨とする。 According to a fourth aspect of the present invention, the material layer is the same material as the crystal layer, and the crystal layer and the material layer select the same plane orientation as a bonding surface of each other. For the first energy band of the crystal layer, the momentum in the direction of the bonding surface coincides, and for the second energy band of the crystal layer, the energy band in which the momentum in the direction of the bonding surface matches. The gist is that the relative rotation angle (rotation angle with respect to the axis perpendicular to the bonding surface) is selected and bonded so as not to exist in the material layer.
請求項５に記載の本発明は、第ｎ−１の前記結晶層とで挟むように第ｎの前記結晶層を第ｎ−１の前記物質層に面接合し、当該第ｎ−１の物質層とで挟むように第ｎの前記物質層を前記第ｎの結晶層に面接合することを交互に繰り返す積層構造において、前記第ｎの結晶層における前記第１のエネルギーバンド及び前記第２のエネルギーバンドは、前記第ｎ−１の物質層における前記第３のエネルギーバンド及び前記第４のエネルギーバンドに対して、前記エネルギー及び前記接合面方向の運動量に関する前記結晶層と前記物質層との間のエネルギーバンド関係と同様のエネルギーバンド関係を有し、前記第ｎの物質層における前記第３のエネルギーバンド及び前記第４のエネルギーバンドは、前記第ｎの結晶層における前記第１のエネルギーバンド及び前記第２のエネルギーバンドに対して、前記エネルギーバンド関係と同様のエネルギーバンド関係を有するものであって、前記積層構造を構成する複数の結晶層のうち少なくとも１つの前記第ｎの結晶層の層厚を、前記第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くし、更に、前記積層構造を構成する複数の物質層のうち少なくとも１つの前記第ｎの物質層の層厚を、前記第４のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くしたことを要旨とする。 According to a fifth aspect of the present invention, the nth crystal layer is surface-bonded to the n−1th material layer so as to be sandwiched between the n−1th crystal layer and the n−1th material layer. In a stacked structure in which the n-th material layer is alternately surface-bonded to the n-th crystal layer so as to be sandwiched between layers, the first energy band and the second energy layer in the n-th crystal layer The energy band is between the crystal layer and the material layer with respect to the momentum in the energy and the interface direction with respect to the third energy band and the fourth energy band in the n−1th material layer. The third energy band and the fourth energy band in the nth material layer have the same energy band relationship as the energy band relationship of the first energy in the nth crystal layer. An energy band relationship similar to the energy band relationship with respect to the band and the second energy band, and at least one of the plurality of crystal layers constituting the stacked structure is the nth crystal layer The layer thickness of the n-th substance is reduced within a range that exhibits a quantum-mechanical confinement effect with respect to carriers in the second energy band, and at least one of the plurality of substance layers constituting the stacked structure. The gist of the invention is that the layer thickness is reduced within a range in which a quantum mechanical confinement effect is exhibited with respect to carriers in the fourth energy band.
請求項６に記載の本発明は、前記結晶層の層厚に対する水平方向の幅を、前記第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で更に薄くし、当該結晶層の両側面に絶縁層を接合配置することを要旨とする。 The present invention according to claim 6 further reduces the width in the horizontal direction with respect to the layer thickness of the crystal layer within a range exhibiting a quantum mechanical confinement effect with respect to carriers in the second energy band. The gist of the invention is that the insulating layers are joined and arranged on both side surfaces.
請求項７に記載の本発明は、前記結晶層の両側面に接合配置された前記絶縁層の少なくとも一部が、前記物質層であることを要旨とする。 The gist of the present invention described in claim 7 is that at least a part of the insulating layer bonded and disposed on both side surfaces of the crystal layer is the material layer.
請求項８に記載の本発明は、前記絶縁層が、前記物質層であることを要旨とする。 The gist of the present invention described in claim 8 is that the insulating layer is the material layer.
本発明によれば、簡易な構成で高速性能を備えた半導体素子を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor element provided with high speed performance by simple structure can be provided.
以下、本発明の実施の形態について図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
〔第１の実施の形態〕
図１は、第１の実施の形態に係る半導体素子の構成を示す構成図である。この半導体素子は、絶縁層１０と、絶縁層１０における下側の表面に面接合されたＳｉ層２０（以降、「上層Ｓｉ」と称する場合もある）と、絶縁層１０とで挟むようにＳｉ層２０における下側の表面に面接合されたＳｉ層３０（以降、「下層Ｓｉ」と称する場合もある）とで構成されている。このような構成を備えた半導体素子に加えて、同図には、絶縁層１０における上側の表面に面接合されたゲート電極５０と、Ｓｉ層２０及びＳｉ層３０の一方の側面に接合配置されたソース電極６０と、他方の側面に接合配置されたドレイン電極７０とが合わせて記載されている。
[First Embodiment]
FIG. 1 is a configuration diagram showing the configuration of the semiconductor element according to the first embodiment. This semiconductor element is composed of an insulating layer 10, a Si layer 20 surface-bonded to the lower surface of the insulating layer 10 (hereinafter sometimes referred to as “upper Si”), and the insulating layer 10. The layer 20 includes a Si layer 30 (hereinafter also referred to as “lower layer Si”) that is surface-bonded to the lower surface of the layer 20. In addition to the semiconductor element having such a configuration, in the same figure, the gate electrode 50 surface-bonded to the upper surface of the insulating layer 10 and one side surface of the Si layer 20 and the Si layer 30 are bonded to each other. The source electrode 60 and the drain electrode 70 joined and disposed on the other side surface are also described.
絶縁層１０は、絶縁性を有する材料で作製されているので、絶縁層１０とＳｉ層２０との間は連続性の無い結晶の積層状態となり、上層Ｓｉにおける全てのエネルギーバンドの電子に対して絶縁的に作用する。このような絶縁層の一例として、ＳｉＯ２を挙げることができる。 Since the insulating layer 10 is made of an insulating material, the insulating layer 10 and the Si layer 20 are in a non-continuous crystal lamination state, and the electrons in all energy bands in the upper Si layer. Acts in an insulating manner. An example of such an insulating layer is SiO 2 .
Ｓｉ層２０（上層Ｓｉ）は、結晶Ｓｉで形成されるものであって、（１００）面で絶縁層１０及び下層Ｓｉに面接合しており、その反転層２次元電子の存在するエネルギーバンドは、２重縮退バレー及び４重縮退バレーで構成されている。 The Si layer 20 (upper layer Si) is formed of crystalline Si, and is surface-bonded to the insulating layer 10 and the lower layer Si at the (100) plane, and the energy band in which the inversion layer two-dimensional electrons exist is It consists of double degenerate valleys and quadruple degenerate valleys.
Ｓｉ層３０（下層Ｓｉ）は、上層Ｓｉと同様に結晶Ｓｉで形成されるものであって、（１００）面で上層Ｓｉに面接合しており、反転層２次元電子の存在するエネルギーバンドは、２重縮退バレー及び４重縮退バレーで構成されている。また、下層Ｓｉは、上層Ｓｉとの接合面に垂直な軸に関して４５度回転した位置関係となっている。なお、この回転角度が０度の場合には、上層Ｓｉと下層Ｓｉとは等価な位置関係、即ち、結晶格子が平行移動によってお互いに重ね合わすことができる位置関係となっているものとする。 The Si layer 30 (lower layer Si) is formed of crystalline Si like the upper layer Si, and is surface-bonded to the upper layer Si at the (100) plane, and the energy band in which the inversion layer two-dimensional electrons exist is It consists of double degenerate valleys and quadruple degenerate valleys. In addition, the lower layer Si has a positional relationship rotated by 45 degrees with respect to an axis perpendicular to the bonding surface with the upper layer Si. When the rotation angle is 0 degree, it is assumed that the upper Si layer and the lower Si layer have an equivalent positional relationship, that is, a positional relationship that allows the crystal lattices to overlap each other by translation.
図２は、運動量空間（ｋ空間）における上層Ｓｉ及び下層Ｓｉの結晶Ｓｉの伝導エネルギーバンド端の等エネルギー面を示した図である。同図の上側には、上層Ｓｉにおける各バレーの等エネルギー面が示されており、同図の下側には、下層Ｓｉにおける各バレーの等エネルギー面が示されている。通常、結晶Ｓｉとしての電子的特性を担うＳｉの伝導エネルギーバンドの電子は、この運動量空間において、それぞれｋｘ軸方向とｋｙ軸方向とｋｚ軸方向とに位置する合計６個のバレー付近に存在している。 FIG. 2 is a diagram showing an equienergy surface at the end of the conduction energy band of crystalline Si of upper layer Si and lower layer Si in momentum space (k space). On the upper side of the figure, the isoenergy surface of each valley in the upper layer Si is shown, and on the lower side of the figure, the equal energy surface of each valley in the lower layer Si is shown. Normally, electrons in the conduction energy band of Si, which has electronic characteristics as crystalline Si, exist in the momentum space in the vicinity of a total of six valleys located in the kx axis direction, the ky axis direction, and the kz axis direction, respectively. ing.
同図によれば、本実施の形態に係る半導体素子は、上層Ｓｉと下層Ｓｉとが互いに（１００）面で接合されているので、２重縮退バレーの電子にとっては上層Ｓｉ及び下層Ｓｉが一続きの単一結晶となるように構成されることになる。即ち、互いの接合面に垂直な方向の運動量を表すｋｚ軸方向にある上層Ｓｉの２重縮退バレーについては、下層Ｓｉを４５度回転した場合であっても相対的な位置関係の変化は無く、上層Ｓｉ及び下層Ｓｉの２重縮退バレーは、互いの運動量空間で同一の等価な位置に存在することになる。これは、各縮退バレーの等エネルギー面をｋｘ−ｋｙ平面に投影した場合、上層Ｓｉ及び下層Ｓｉにおける全ての２重縮退バレーが、図３に示すように同じ位置に配置されることになる。従って、上層Ｓｉ及び下層Ｓｉにおける全ての２重縮退バレーは、接合面方向（ｋｘ軸及びｋｙ軸方向成分）に関して同じ運動量を持つことになる。これによって、上層Ｓｉの２重縮退バレーの電子にとっては、同一のＳｉ層が下の層に連続しているように振舞うことができる（第１の作用）。 According to the figure, since the upper layer Si and the lower layer Si are bonded to each other at the (100) plane in the semiconductor element according to the present embodiment, the upper layer Si and the lower layer Si are one for double degenerate valley electrons. It is configured to be a continuous single crystal. That is, regarding the double degenerate valley of the upper layer Si in the kz-axis direction representing the momentum in the direction perpendicular to the joint surface, there is no change in the relative positional relationship even when the lower layer Si is rotated 45 degrees. The double degenerate valleys of the upper layer Si and the lower layer Si exist at the same equivalent position in each other's momentum space. This is because when the isoenergy surface of each degenerate valley is projected onto the kx-ky plane, all the double degenerate valleys in the upper layer Si and the lower layer Si are arranged at the same position as shown in FIG. Accordingly, all the double degenerate valleys in the upper Si layer and the lower Si layer have the same momentum with respect to the bonding surface direction (kx-axis and ky-axis direction components). Thus, for the electrons in the double degenerate valley of the upper Si layer, the same Si layer can behave as if it is continuous with the lower layer (first action).
一方、上層Ｓｉ及び下層Ｓｉの４重縮退バレーの電子は、下層Ｓｉが上層Ｓｉに対して４５度回転した位置関係にあるため、より具体的には、結晶の実空間の回転によって運動量空間における４重縮退バレーの位置関係が相対的に４５度ずれるため、接合面方向に関してお互いに異なる運動量を持つことになる。これによって、上層Ｓｉの４重縮退バレーの電子にとっては、下層Ｓｉが絶縁体として作用することになる（第２の作用）。なお、上層Ｓｉにおける上側の表面には絶縁層１０が面接合されているので、上層Ｓｉの４重縮退バレーの電子にとっては、上下を絶縁体で挟まれた構造となっている。 On the other hand, the electrons in the quadruple degenerate valleys of the upper layer Si and the lower layer Si are in a positional relationship in which the lower layer Si is rotated 45 degrees with respect to the upper layer Si, and more specifically, in the momentum space due to the rotation of the real space of the crystal. Since the positional relationship of the quadruple degenerate valleys is relatively shifted by 45 degrees, the momentums differ from each other with respect to the joint surface direction. As a result, the lower Si layer acts as an insulator for the four-fold degenerate valley electrons of the upper Si layer (second operation). Since the insulating layer 10 is surface-bonded to the upper surface of the upper Si layer, the upper Si layer has a structure in which the upper and lower Si are sandwiched between insulators.
更に、上層Ｓｉの層厚を、上層Ｓｉの４重縮退バレーの電子に対して量子力学的閉じ込め効果を呈する範囲で薄くした際には、この４重縮退バレーの電子にとって層厚方向の自由度に関して取り得るエネルギーが離散化し、最低状態のエネルギーが上昇することになる（第３の作用）。一方、上層Ｓｉの２重縮退バレーにおける電子については、この閉じ込め効果が生じることはない。即ち、上層Ｓｉでは、２重縮退バレーの最低状態のエネルギーと４重縮退バレーの最低状態のエネルギーとの差が大きくなり、２重縮退バレーに存在する電子の割合が増大することとなる。また、４重縮退バレー電子エネルギーの離散化と上昇とによって、２重縮退バレーと４重縮退バレーとの間の電子のバレー間散乱を抑制するという効果も得ることができる。 Furthermore, when the layer thickness of the upper layer Si is reduced within a range that exhibits a quantum mechanical confinement effect on the electrons of the quadruple degenerate valleys of the upper layer Si, the degree of freedom in the layer thickness direction for the electrons of the quadruple degenerate valleys. As a result, the energy that can be taken becomes discrete, and the energy in the lowest state increases (third action). On the other hand, this confinement effect does not occur for electrons in the double degenerate valley of the upper layer Si. That is, in the upper layer Si, the difference between the lowest energy of the double degenerate valley and the lowest energy of the four degenerate valley is increased, and the proportion of electrons existing in the double degenerated valley is increased. Moreover, the effect of suppressing the inter-valley scattering of electrons between the double degenerate valley and the quadruple degenerate valley can be obtained by discretizing and increasing the quadruple degenerate valley electron energy.
以上のように、第１の作用と第２の作用と第３の作用とから、本実施の形態における半導体素子は、反転層２次元電子において、各バレーの電子移動度を向上し、更に４重縮退バレーよりも伝導特性の高い２重縮退バレーの特性を相対的に取り出すことによって、高い移動度特性を可能とする効果を得ることができる。（なお、第１の作用と第２の作用とは、より正確に言えば、第３の作用、即ち、４重縮退バレーの電子のみ層厚方向の自由度に関してエネルギーを離散化、上昇させて、バレー間の散乱を抑制すると共に４重縮退バレーに存在する電子の数を減らすことを実現するための手段となっている。）
従って、絶縁層１０に面接合された上層Ｓｉと、絶縁層１０とで挟むように上層Ｓｉに面接合された下層Ｓｉとを同じ（１００）面で面接合し、下層Ｓｉを上層Ｓｉに対して相対的に４５度回転することで上層Ｓｉの４重縮退バレーの電子に対して層厚方向に空間的に閉じ込めるような構造を作製すると共に、上層Ｓｉの層厚を４重縮退バレーの電子に対して量子力学的閉じ込め効果を呈する範囲で薄層化することにより、電子の移動度を向上可能な半導体素子を提供することができる。
As described above, from the first action, the second action, and the third action, the semiconductor element in the present embodiment improves the electron mobility of each valley in the inversion layer two-dimensional electrons, and further 4 By relatively extracting the characteristics of the double degenerate valley having higher conduction characteristics than the degenerate valley, an effect of enabling high mobility characteristics can be obtained. (Note that the first action and the second action are more precisely the third action, that is, only the electrons in the four-fold degenerate valley are obtained by discretizing and increasing the energy with respect to the degree of freedom in the layer thickness direction. This is a means for suppressing scattering between valleys and reducing the number of electrons existing in a quadruple degenerate valley.)
Therefore, the upper layer Si surface-bonded to the insulating layer 10 and the lower layer Si surface-bonded to the upper layer Si so as to be sandwiched between the insulating layers 10 are surface-bonded at the same (100) surface, and the lower layer Si is bonded to the upper layer Si. And a structure that spatially confines electrons in the upper-layer Si quadruple degenerated valleys in the layer thickness direction by rotating 45 degrees relative to each other, and the upper-Si layer thickness is reduced to four-fold degenerate valley electrons. In contrast, by thinning the layer within a range exhibiting a quantum mechanical confinement effect, a semiconductor element capable of improving electron mobility can be provided.
なお、上下共にＳｉＯ２で挟まれた構造における上層Ｓｉの（１００）面の反転層において、４重縮退バレーの電子における基底状態のエネルギーが上昇するような層厚方向の厚さは、約５［ｎｍ］以下であることが非特許文献１に開示されているので、本実施の形態に係る上層Ｓｉの膜厚方向の厚さについても、同様に約５［ｎｍ］以下にすることで、上記の効果を得ることができる。 In the inversion layer on the (100) plane of the upper Si in the structure sandwiched between both upper and lower SiO 2 layers, the thickness in the layer thickness direction in which the energy of the ground state in the electrons of the quadruple degenerate valley rises is about 5 Since it is disclosed in Non-Patent Document 1 that it is [nm] or less, the thickness in the film thickness direction of the upper layer Si according to the present embodiment is similarly set to about 5 [nm] or less. The above effects can be obtained.
このような半導体素子をチャネルとして図１に示すようなｎチャネルＭＯＳＦＥＴを作製した場合、上層Ｓｉの層厚やゲート電極５０に印加する電圧等の様々なパラメータによって２重縮退バレーの電子と４重縮退バレーの電子との割合が変化するものの、その反転層の電子の流れは主に２重縮退バレーの電子によって担われることになる。そして、このようなｎチャネルＭＯＳＦＥＴは、通常のバルクＳｉで作製されたＭＯＳＦＥＴと比べて、その反転層における２重縮退バレーの電子の割合を増加させるため、従来よりも移動度を高くすることができる。また、一般的には、２重縮退バレーの電子における反転層の空間的な層厚は、４重縮退バレーの電子における反転層の空間的な層厚よりも薄いので、反転層の容量が従来のバルクＳｉの場合よりも大きくなり、反転層の容量等の改善効果も得ることができる。 When an n-channel MOSFET as shown in FIG. 1 is manufactured using such a semiconductor element as a channel, the double degenerate valley electrons and the quadruple are varied depending on various parameters such as the thickness of the upper Si layer and the voltage applied to the gate electrode 50. Although the ratio of electrons to the degenerate valleys changes, the electron flow in the inversion layer is mainly carried by the electrons of the double degenerate valleys. Such an n-channel MOSFET increases the proportion of electrons in a double degenerate valley in its inversion layer as compared with a MOSFET made of normal bulk Si, and therefore has a higher mobility than the conventional one. it can. In general, since the spatial layer thickness of the inversion layer in the electrons of the double degenerate valley is thinner than the spatial layer thickness of the inversion layer in the electrons of the double degenerate valley, the capacitance of the inversion layer is conventionally Therefore, the effect of improving the capacity of the inversion layer can be obtained.
なお、一般的には、構造作製の技術上の必要性から上層Ｓｉと下層Ｓｉとの間に薄い絶縁領域（ＳｉＯ２）を挟む場合があるが、このような場合であってもこのＳｉＯ２を非常に薄くして電子が十分に透過するようにすることで、上記と同様の効果が得られることは言うまでも無い。 In general, there is a case where a thin insulating region (SiO 2 ) is sandwiched between the upper layer Si and the lower layer Si due to the technical necessity of the structure fabrication. Even in such a case, this SiO 2 It goes without saying that the same effect as described above can be obtained by making the thickness of the film very thin so that electrons are sufficiently transmitted.
本実施の形態では、半導体素子を構成する各Ｓｉ層が共に結晶Ｓｉであることを一例として説明したがＳｉに限られることはない。また、上層Ｓｉと下層Ｓｉとにおける相対角度は４５度以外であってもよい。 In the present embodiment, the description has been given by taking as an example that each Si layer constituting the semiconductor element is crystalline Si. However, the present invention is not limited to Si. Further, the relative angle between the upper layer Si and the lower layer Si may be other than 45 degrees.
本実施の形態では、各層が結晶Ｓｉ、接合面が全て（１００）面の場合について一例として説明したが、各接合面が必ずしも（１００）面である必要はないし、各層が必ずしも結晶Ｓｉである必要もない（また、上層と下層とが異なる結晶であっても良い）。即ち、絶縁層に面接合された結晶層（本実施の形態で説明した上層Ｓｉに相当）と、絶縁層とで挟むように結晶層に面接合された物質層（本実施の形態で説明した下層Ｓｉに相当）とを有する半導体素子において、結晶層が、キャリア（電子又は正孔）が存在するエネルギーの範囲に含まれ、物質層との接合面方向の運動量が互いに異なる少なくとも第１のエネルギーバンド（本実施の形態で説明した２重縮退バレーに相当）及び第２のエネルギーバンド（本実施の形態で説明した４重縮退バレーに相当）を有する結晶で形成され、物質層が、そのエネルギーの範囲と同じエネルギーの領域にあり、物質層との接合面方向の運動量に関して第１のエネルギーバンドと同じ運動量を持つエネルギーバンドを有し、且つ、第２のエネルギーバンドにおけるエネルギー及び物質層との接合面方向の運動量に関して同じエネルギー及び／又は同じ運動量を持つエネルギーバンドを有しない構成のものであって、結晶層の層厚を、第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄く満たした構成であれば良い。 In this embodiment, the case where each layer is crystalline Si and the bonding surfaces are all (100) planes is described as an example. However, each bonding surface is not necessarily (100) plane, and each layer is not necessarily crystalline Si. It is not necessary (and the upper layer and the lower layer may be different crystals). That is, a crystal layer (corresponding to the upper Si layer described in this embodiment) surface-bonded to the insulating layer and a material layer (described in this embodiment) surface-bonded to the crystal layer so as to be sandwiched between the insulating layers. At least the first energy in which the crystal layer is included in the energy range in which carriers (electrons or holes) exist and the momentum in the bonding surface direction with the material layer is different from each other. It is formed of a crystal having a band (corresponding to the double degenerate valley described in this embodiment) and a second energy band (corresponding to the four degenerate valley described in this embodiment), and the material layer has its energy The energy band has the same energy range as the first energy band with respect to the momentum in the interface direction with the material layer, and the second energy band. The energy and the momentum in the direction of the joint surface with the material layer have the same energy and / or energy band having the same momentum, and the thickness of the crystal layer is set to the carrier of the second energy band. Any structure that is thinly filled as long as it exhibits the quantum mechanical confinement effect may be used.
〔第２の実施の形態〕
図４は、第２の実施の形態に係る半導体素子の構成を示す構成図である。この半導体素子は、絶縁層１０と、絶縁層１０における下側の表面に面接合されたＳｉ層２０（以降、「上層Ｓｉ」と称する場合もある）と、絶縁層１０とで挟むようにＳｉ層２０における下側の表面に面接合されたＳｉ層３０（以降、「下層Ｓｉ」と称する場合もある）と、Ｓｉ層３０の下側の表面と絶縁層９０との間に形成されたＳｉ層８０（以降、「最下層Ｓｉ」と称する場合もある）とで構成されている。このような構成を備えた半導体素子に加えて、同図には、絶縁層１０における上側の表面に面接合されたゲート電極５０と、Ｓｉ層２０とＳｉ層３０とＳｉ層８０との一方の側面に接合配置されたソース電極６０と、他方の側面に接合配置されたドレイン電極７０とが合わせて記載されている。
[Second Embodiment]
FIG. 4 is a configuration diagram showing the configuration of the semiconductor element according to the second embodiment. This semiconductor element is composed of an insulating layer 10, a Si layer 20 surface-bonded to the lower surface of the insulating layer 10 (hereinafter sometimes referred to as “upper Si”), and the insulating layer 10. Si layer 30 (hereinafter sometimes referred to as “lower layer Si”) surface-bonded to the lower surface of layer 20, and Si formed between the lower surface of Si layer 30 and insulating layer 90 The layer 80 (hereinafter also referred to as “lowermost layer Si”). In addition to the semiconductor element having such a configuration, the figure shows a gate electrode 50 surface-bonded to the upper surface of the insulating layer 10, and one of the Si layer 20, the Si layer 30, and the Si layer 80. A source electrode 60 bonded to the side surface and a drain electrode 70 bonded to the other side surface are described together.
絶縁層１０は、第１の実施の形態と同様に、絶縁性を有する材料で作製されているので、絶縁層１０とＳｉ層２０との間は連続性の無い結晶の積層状態となり、上層Ｓｉにおける全ての伝導エネルギーバンドの電子に対して絶縁的に作用する。このような絶縁層の一例として、ＳｉＯ２を挙げることができる。 Since the insulating layer 10 is made of an insulating material, as in the first embodiment, the insulating layer 10 and the Si layer 20 have a non-continuous crystal lamination state, and the upper Si layer Acts in an insulating manner on electrons in all conduction energy bands. An example of such an insulating layer is SiO 2 .
Ｓｉ層２０（上層Ｓｉ）は、第１の実施の形態と同様に、結晶Ｓｉで形成されるものであって、（１００）面で絶縁層１０及び下層Ｓｉに面接合しており、その反転層２次元電子は、２重縮退バレー及び４重縮退バレーで構成されている。 Similar to the first embodiment, the Si layer 20 (upper Si layer) is formed of crystalline Si, and is surface-bonded to the insulating layer 10 and the lower Si layer at the (100) plane, and its inversion Layer two-dimensional electrons are composed of a double degenerate valley and a four degenerate valley.
Ｓｉ層３０（下層Ｓｉ）は、第１の実施の形態と同様に、上層Ｓｉと同様に結晶Ｓｉで形成されるものであって、（１００）面で上層Ｓｉ及び最下層Ｓｉに面接合しており、その反転層２次元電子は、２重縮退バレー及び４重縮退バレーで構成されている。 Similar to the first embodiment, the Si layer 30 (lower layer Si) is formed of crystalline Si in the same manner as the upper layer Si, and is bonded to the upper layer Si and the lowermost layer Si in the (100) plane. The inversion layer two-dimensional electron is composed of a double degenerate valley and a four degenerate valley.
Ｓｉ層８０（最下層Ｓｉ）は、結晶Ｓｉで形成されるものであって、（１００）面で下層Ｓｉに面接合しており、その反転層２次元電子は、２重縮退バレー及び４重縮退バレーで構成されている。 The Si layer 80 (lowermost layer Si) is formed of crystalline Si and is surface-bonded to the lower layer Si at the (100) plane, and the inversion layer two-dimensional electrons are composed of double degenerate valleys and quadruple layers. It consists of degenerate valleys.
そして、下層Ｓｉのみ、上層Ｓｉとの接合面及び下層Ｓｉとの接合面に垂直な軸に関して４５度回転した位置関係となっている。なお、この回転角度が０度の場合には、上層Ｓｉと下層Ｓｉと最下層Ｓｉとは等価な位置関係、即ち、結晶格子が平行移動によってお互いに重ね合わすことができる位置関係となっているものとする。 Only the lower layer Si has a positional relationship rotated by 45 degrees with respect to an axis perpendicular to the bonding surface with the upper layer Si and the bonding surface with the lower layer Si. When the rotation angle is 0 degree, the upper layer Si, the lower layer Si, and the lowermost layer Si have an equivalent positional relationship, that is, a positional relationship in which the crystal lattices can overlap each other by translation. Shall.
図５は、運動量空間（ｋ空間）における上層Ｓｉと下層Ｓｉと最下層Ｓｉとの結晶Ｓｉの伝導エネルギーバンド端の等エネルギー面を示した図である。同図の上側には、上層Ｓｉにおける各バレーの等エネルギー面が示されており、同図の中央には、下層Ｓｉにおける各バレーの等エネルギー面が示されており、同図の下側には、最下層Ｓｉにおける各バレーの等エネルギー面が示されている。通常、結晶Ｓｉとしての電子的特性を担うＳｉの伝導エネルギーバンドの電子は、この運動量空間において、各層それぞれｋｘ軸方向とｋｙ軸方向とｋｚ軸方向とに位置する合計６個のバレー付近に存在している。 FIG. 5 is a diagram showing an equienergy surface at the end of the conduction energy band of crystalline Si of upper layer Si, lower layer Si, and lowermost layer Si in momentum space (k space). On the upper side of the figure, the isoenergy surface of each valley in the upper layer Si is shown, and in the center of the figure, the isoenergy surface of each valley in the lower layer Si is shown. Shows the isoenergetic surface of each valley in the lowermost layer Si. Normally, electrons in the conduction energy band of Si, which has electronic characteristics as crystalline Si, exist in the momentum space in the vicinity of a total of six valleys located in the kx axis direction, the ky axis direction, and the kz axis direction, respectively. is doing.
同図によれば、本実施の形態に係る半導体素子は、上層Ｓｉと下層Ｓｉとが互いに（１００）面で接合されると共に下層Ｓｉと最下層Ｓｉとが互いに（１００）面で接合されているので、２重縮退バレーの電子にとっては上層Ｓｉと下層Ｓｉと最下層Ｓｉとが一続きの単一結晶となるように構成されることになる。即ち、上層Ｓｉと下層Ｓｉとの接合面及び下層Ｓｉと最下層Ｓｉとの接合面に垂直な方向の運動量を表すｋｚ軸方向にある２重縮退バレーについては、下層Ｓｉを４５度回転した場合であっても相対的な位置関係の変化は無く、上層Ｓｉと下層Ｓｉと最下層Ｓｉとにおける２重縮退バレーは、各運動量空間で同一の等価な位置に存在することになる。従って、全てのＳｉ層における２重縮退バレーは、接合面方向（ｋｘ軸及びｋｙ軸方向）に関して同じ運動量を持つことになる。これは、上層Ｓｉの２重縮退バレーの電子にとっては、同一のＳｉ層が下の層に連続しているように振舞うことができ、下層Ｓｉの２重縮退バレーの電子にとっては、同一のＳｉ層が上と下の層に連続しているように振舞うことができ、最下層Ｓｉの２重縮退バレーの電子にとっては、同一のＳｉ層が上の層に連続しているように振舞うことができる（第１の作用）。 According to the figure, in the semiconductor device according to the present embodiment, the upper layer Si and the lower layer Si are bonded to each other at the (100) plane, and the lower layer Si and the lowermost layer Si are bonded to each other at the (100) plane. Therefore, for the electrons in the double degenerate valley, the upper layer Si, the lower layer Si, and the lowermost layer Si are configured so as to form a continuous single crystal. That is, for a double degenerate valley in the kz-axis direction representing the momentum in the direction perpendicular to the bonding surface between the upper Si layer and the lower Si layer and the bonding surface between the lower Si layer and the lowermost Si layer, the lower Si layer is rotated by 45 degrees. However, there is no change in the relative positional relationship, and the double degenerate valleys in the upper layer Si, the lower layer Si, and the lowermost layer Si exist at the same equivalent position in each momentum space. Therefore, the double degenerate valleys in all the Si layers have the same momentum with respect to the bonding surface direction (kx axis and ky axis directions). For the electrons in the double degenerate valley of the upper Si layer, the same Si layer can behave as if it is continuous with the lower layer, and for the electrons in the double degenerate valley of the lower Si layer, the same Si layer can behave. The layer can behave as if it is continuous with the upper and lower layers, and for the electrons in the double degenerate valley of the lowermost Si, the same Si layer can behave as if it is continuous with the upper layer ( First action).
一方、上層Ｓｉ及び下層Ｓｉの４重縮退バレーは、下層Ｓｉが上層Ｓｉに対して４５度回転した位置関係にあるため、より具体的には、結晶の実空間の回転によって運動量空間における４重縮退バレーの位置関係が相対的に４５度ずれるため、接合面方向に関してお互いに異なる運動量を持つことになる。同様に、下層Ｓｉ及び最下層Ｓｉの４重縮退バレーの電子は、下層Ｓｉが最下層Ｓｉに対して４５度回転した位置関係にあるため、接合面方向に関してお互いに異なる運動量を持つことになる。これは、各層の４重縮退バレーの電子にとっては、面接合している他のＳｉ層が絶縁体として作用することになる（第２の作用）。なお、上層Ｓｉにおける上側の表面には絶縁層１０が面接合され、最下層Ｓｉにおける下側の表面には絶縁層９０が面接合されているので、全ての層の４重縮退バレーの電子にとっては、上下を絶縁体で挟まれた構造となっている。 On the other hand, the quadruple degenerate valleys of the upper layer Si and the lower layer Si are in a positional relationship in which the lower layer Si is rotated by 45 degrees with respect to the upper layer Si, and more specifically, the quadruple in the momentum space by the rotation of the real space of the crystal. Since the positional relationship between the degenerate valleys is relatively deviated by 45 degrees, the momentums differ from each other with respect to the joint surface direction. Similarly, the electrons in the fourfold degenerate valleys of the lower layer Si and the lowermost layer Si have a momentum different from each other with respect to the bonding surface direction because the lower layer Si is in a positional relationship rotated by 45 degrees with respect to the lowermost layer Si. . This is because, for the electrons in the quadruple degenerate valleys of each layer, the other Si layer that is surface-bonded acts as an insulator (second action). Since the insulating layer 10 is surface bonded to the upper surface of the upper layer Si and the insulating layer 90 is surface bonded to the lower surface of the lowermost layer Si, for the electrons of the quadruple degenerate valleys of all layers. Has a structure in which the top and bottom are sandwiched between insulators.
更に、全てのＳｉ層の層厚を、各Ｓｉ層の４重縮退バレーの電子に対して量子力学的閉じ込め効果を呈する範囲で薄くした際には、各Ｓｉ層の４重縮退バレーの電子にとって層厚方向の自由度に関して取り得るエネルギーが離散化し、最低状態のエネルギーが上昇することになる（第３の作用）。一方、各Ｓｉ層の２重縮退バレーにおける電子のエネルギーについては、この閉じ込め効果が生じることはない。即ち、全てのＳｉ層において、２重縮退バレー電子の最低状態のエネルギーと４重縮退バレー電子の状態のエネルギーとの差が大きくなり、２重縮退バレーに存在する電子の割合が増大することとなる。また、４重縮退バレー電子エネルギーの離散化と上昇とによって、２重縮退バレーと４重縮退バレーとの間の電子のバレー間散乱を抑制するという効果も得ることができる。 Furthermore, when the thickness of all the Si layers is reduced within a range that exhibits a quantum mechanical confinement effect with respect to the electrons of the quadruple degenerate valleys of each Si layer, for the electrons of the quadruple degenerate valleys of each Si layer. The energy that can be taken with respect to the degree of freedom in the layer thickness direction becomes discrete, and the energy in the lowest state increases (third action). On the other hand, this confinement effect does not occur for the energy of electrons in the double degenerate valley of each Si layer. That is, in all Si layers, the difference between the energy of the lowest state of double degenerate valley electrons and the energy of the state of quadruple degenerate valley electrons increases, and the proportion of electrons existing in the double degenerate valley increases. Become. Moreover, the effect of suppressing the inter-valley scattering of electrons between the double degenerate valley and the quadruple degenerate valley can be obtained by discretizing and increasing the quadruple degenerate valley electron energy.
以上のように、第１の作用と第２の作用と第３の作用とから、本実施の形態における半導体素子は、反転層２次元電子において、各バレーの電子移動度を向上し、更に４重縮退バレーよりも伝導特性の高い２重縮退バレーの特性を相対的に取り出すことによって、高い移動度特性を可能とする効果を得ることができる。（なお、第１の作用と第２の作用とは、より正確に言えば、第３の作用、即ち、４重縮退バレーの電子のみ層厚方向の自由度に関してエネルギーを離散化、上昇させて、バレー間の散乱を抑制すると共に４重縮退バレーに存在する電子の数を減らすことを実現するための手段となっている。）
従って、絶縁層１０に面接合された上層Ｓｉと、絶縁層１０とで挟むように上層Ｓｉに面接合された下層Ｓｉとを同じ（１００）面で面接合し、この下層Ｓｉと、上層Ｓｉとで挟むように下層Ｓｉに面接合された最下層Ｓｉとを（１００）面で面接合して、下層Ｓｉのみを上層Ｓｉ及び最下層Ｓｉに対して相対的に４５度回転することで全てのＳｉ層における４重縮退バレーの電子に対して層厚方向に空間的な閉じ込め構造を作製すると共に、各Ｓｉ層の層厚を４重縮退バレーの電子に対して量子力学的閉じ込め効果を呈する範囲で薄層化することにより、電子の移動度を向上可能な半導体素子を提供することができる。
As described above, from the first action, the second action, and the third action, the semiconductor element in the present embodiment improves the electron mobility of each valley in the inversion layer two-dimensional electrons, and further 4 By relatively extracting the characteristics of the double degenerate valley having higher conduction characteristics than the degenerate valley, an effect of enabling high mobility characteristics can be obtained. (Note that the first action and the second action are more precisely the third action, that is, only the electrons in the four-fold degenerate valley are obtained by discretizing and increasing the energy with respect to the degree of freedom in the layer thickness direction. This is a means for suppressing scattering between valleys and reducing the number of electrons existing in a quadruple degenerate valley.)
Therefore, the upper layer Si surface-bonded to the insulating layer 10 and the lower layer Si surface-bonded to the upper layer Si so as to be sandwiched between the insulating layers 10 are surface-bonded at the same (100) surface, and this lower layer Si and upper layer Si The lowermost layer Si surface-bonded to the lower layer Si so as to be sandwiched between the upper layer Si and the lowermost layer Si are all rotated by 45 degrees relative to the upper layer Si and the lowermost layer Si. A spatial confinement structure is formed in the layer thickness direction for the electrons in the four-fold degenerate valleys in the Si layer, and the quantum mechanical confinement effect for the electrons in the four-fold degenerate valleys in the thickness of each Si layer is exhibited. By reducing the thickness within the range, a semiconductor element capable of improving electron mobility can be provided.
なお、上下共にＳｉＯ２で挟まれた構造の場合における各Ｓｉ層の（１００）面の反転層において、４重縮退バレーの電子における基底状態のエネルギーが上昇するような層厚方向の厚さは、約５［ｎｍ］以下であることが非特許文献１に開示されているので、本実施の形態に係る各層の膜厚方向の厚さについても、同様に約５［ｎｍ］以下にすることで、上記の効果を得ることができる。 In the case of a structure in which the upper and lower sides are sandwiched between SiO 2 layers, the thickness in the layer thickness direction in which the energy of the ground state in the electrons of the quadruple degenerate valleys rises in the inversion layer of the (100) plane of each Si layer is Since the non-patent document 1 discloses that the thickness is about 5 [nm] or less, the thickness in the film thickness direction of each layer according to the present embodiment is similarly set to about 5 [nm] or less. Thus, the above effect can be obtained.
このような半導体素子をチャネルとして図４に示すようなｎチャネルＭＯＳＦＥＴを作製した場合、各層の層厚やゲート電極５０に印加する電圧等の様々なパラメータによって２重縮退バレーの電子と４重縮退バレーの電子との割合が変化するものの、その反転層の電子の流れは主に２重縮退バレーの電子によって担われることになる。そして、このようなｎチャネルＭＯＳＦＥＴは、通常のバルクＳｉで作製されたＭＯＳＦＥＴと比べて、その反転層における２重縮退バレーの電子の割合を増加させるため、従来よりも移動度を高くすることができる。また、一般的には、２重縮退バレーの電子における反転層の空間的な層厚は、４重縮退バレーの電子における反転層の空間的な層厚よりも薄いので、反転層の容量が従来のバルクＳｉの場合よりも大きくなり、反転層の容量等の改善効果も得ることができる。 When an n-channel MOSFET as shown in FIG. 4 is manufactured using such a semiconductor element as a channel, the electrons in the double degenerate valley and the quadruple degenerate depend on various parameters such as the thickness of each layer and the voltage applied to the gate electrode 50. Although the percentage of electrons in the valley changes, the electron flow in the inversion layer is mainly carried by the electrons in the double degenerate valley. Such an n-channel MOSFET increases the proportion of electrons in a double degenerate valley in its inversion layer as compared with a MOSFET made of normal bulk Si, and therefore has a higher mobility than the conventional one. it can. In general, since the spatial layer thickness of the inversion layer in the electrons of the double degenerate valley is thinner than the spatial layer thickness of the inversion layer in the electrons of the double degenerate valley, the capacitance of the inversion layer is conventionally Therefore, the effect of improving the capacity of the inversion layer can be obtained.
本実施の形態では、各層が全て結晶Ｓｉ、接合面が全て（１００）面の場合について一例として説明したが、各接合面が必ずしも（１００）面である必要はないし、各層が必ずしも結晶Ｓｉである必要もない（また、各層が異なる結晶であっても良い）。また、下層Ｓｉと上層Ｓｉ及び最下層Ｓｉとにおける相対角度は４５度以外であってもよい。更に、絶縁層９０の代わりに、（１００）面を接合面とするＳｉ層を接合面に垂直な軸に関して最下層Ｓｉに対して相対的に４５度回転させた層、即ち、下層Ｓｉと等価な層を用いた場合であっても同様の効果を得ることができることは言うまでも無い。 In this embodiment, the case where each layer is all crystalline Si and the bonding surfaces are all (100) planes is described as an example. However, each bonding surface is not necessarily (100) plane, and each layer is not necessarily crystalline Si. It need not be (and each layer may be a different crystal). Further, the relative angle between the lower layer Si, the upper layer Si, and the lowermost layer Si may be other than 45 degrees. Further, instead of the insulating layer 90, a layer obtained by rotating a Si layer having a (100) plane as a bonding surface relative to the lowermost layer Si with respect to an axis perpendicular to the bonding surface, that is, equivalent to the lower layer Si. It goes without saying that the same effect can be obtained even when a simple layer is used.
本実施の形態では、Ｓｉ層が３つの場合について説明したが、４つ以上のＳｉ層を用いた場合であっても同様の効果を得ることができる。即ち、本実施の形態で説明した各Ｓｉ層を結晶層と称する場合、絶縁層１０に第１の結晶層（本実施の形態で説明した上層Ｓｉに相当）を面接合し、絶縁層１０とで挟むように第２の結晶層（本実施の形態で説明した下層Ｓｉに相当）を第１の結晶層に面接合し、第１の結晶層とで挟むように第３の結晶層（本実施の形態で説明した最下層Ｓｉに相当）を第２の結晶層に面接合し、第２の結晶層とで挟むように第４の結晶層を第３の結晶層に面接合することを繰り返すことによって、最終的に、「絶縁層／第１の結晶層／第２の結晶層／第３の結晶層／第４の結晶層／…／第ｎの結晶層」の積層構造を形成する。そして、各結晶層の第１のエネルギーバンド（本実施の形態で説明した２重縮退バレーに相当）及び第２のエネルギーバンド（本実施の形態で説明した４重縮退バレーに相当）が、面接合されている上の結晶層の各エネルギーバンドに対して、接合面方向の運動量及びエネルギーに関する第１の結晶層と第２の結晶層との間のエネルギーバンド関係と同様のエネルギーバンドの関係を有し、少なくとも１つの結晶層の層厚を、第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くした構成であればよい。勿論、全ての結晶層を薄くしたものであってもよい。 In the present embodiment, the case where there are three Si layers has been described, but the same effect can be obtained even when four or more Si layers are used. That is, when each Si layer described in the present embodiment is referred to as a crystal layer, the first crystal layer (corresponding to the upper Si described in the present embodiment) is surface-bonded to the insulating layer 10, and the insulating layer 10 The second crystal layer (corresponding to the lower layer Si described in this embodiment) is surface-bonded to the first crystal layer so as to be sandwiched between the first crystal layer and the third crystal layer (this (Corresponding to the lowermost layer Si described in the embodiment) is surface-bonded to the second crystal layer, and the fourth crystal layer is surface-bonded to the third crystal layer so as to be sandwiched by the second crystal layer. By repeating, a laminated structure of “insulating layer / first crystal layer / second crystal layer / third crystal layer / fourth crystal layer /.. ./Nth crystal layer” is finally formed. . The first energy band (corresponding to the double degenerate valley described in this embodiment) and the second energy band (corresponding to the four degenerate valley described in this embodiment) of each crystal layer are interviewed. For each energy band of the upper crystal layer that is combined, an energy band relationship similar to the energy band relationship between the first crystal layer and the second crystal layer with respect to momentum and energy in the direction of the interface It is sufficient if the thickness of the at least one crystal layer is reduced within a range that exhibits a quantum mechanical confinement effect with respect to carriers in the second energy band. Of course, all the crystal layers may be thinned.
本実施の形態では、下層ＳｉがＳｉ結晶であることを一例として説明したが、上層Ｓｉ若しくは最下層Ｓｉを形成する結晶と異なる物質で形成されていた場合であっても良いし、層の数が４つ以上であっても同様の効果を得ることができる。より具体的には、本実施の形態で説明した上層Ｓｉと最下層Ｓｉとを結晶層と称し、下層Ｓｉを物質層と称する場合、絶縁層１０に第１の結晶層（本実施の形態で説明した上層Ｓｉに相当）を面接合し、絶縁層１０とで挟むように第１の物質層を第１の結晶層に面接合し、第１の結晶層とで挟むように第２の結晶層（本実施の形態で説明した最下層Ｓｉに相当）を第１の物質層に面接合し、第１の物質層とで挟むように第２の物質層を第２の結晶層に面接合することを繰り返すことによって、最終的に、「絶縁層／第１の結晶層／第１の物質層／第２の結晶層／第２の物質層／…／第ｎの結晶層／第ｎの物質層」の積層構造を形成する。 In this embodiment, the case where the lower layer Si is a Si crystal has been described as an example. However, the lower layer Si may be formed of a material different from the crystal forming the upper layer Si or the lowermost layer Si, or the number of layers. Even if there are four or more, the same effect can be obtained. More specifically, when the upper layer Si and the lowermost layer Si described in this embodiment are referred to as crystal layers and the lower layer Si is referred to as a material layer, the first crystal layer (in this embodiment) The first crystal layer is surface-bonded to the first crystal layer so as to be sandwiched between the insulating layers 10 and the second crystal is sandwiched between the first crystal layers. A layer (corresponding to the lowermost layer Si described in this embodiment) is surface bonded to the first material layer, and the second material layer is surface bonded to the second crystal layer so as to be sandwiched between the first material layers. By repeating the above, finally, "insulating layer / first crystal layer / first material layer / second crystal layer / second material layer /.../ nth crystal layer / nth crystal layer" A laminated structure of “material layers” is formed.
そして、各結晶層の第１のエネルギーバンド（本実施の形態で説明した２重縮退バレーに相当）及び第２のエネルギーバンド（本実施の形態で説明した４重縮退バレーに相当）が、面接合されている上の物質層の各エネルギーバンドに対して、接合面方向の運動量及びエネルギーに関する第１の結晶層と第１の物質層との間のエネルギーバンド関係と同様のエネルギーバンド関係を有すると共に、各物質層の第１のエネルギーバンド（本実施の形態で説明した２重縮退バレーに相当）及び第２のエネルギーバンド（本実施の形態で説明した４重縮退バレーに相当）が、面接合されている上の結晶層の各エネルギーバンドに対して、接合面方向の運動量及びエネルギーに関する第１の結晶層と第１の物質層との間のエネルギーバンド関係と同様のエネルギーバンド関係を有し、少なくとも１つの結晶層及び／又は物質層の層厚を、第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くした構成であればよい。勿論、全ての結晶層及び／又は物質層を薄くしたものであってもよい。また、最後に積層される層は、第ｎの物質層ではなく第ｎの結晶層であってもよく、必ずしも薄層化する必要は無い。 The first energy band (corresponding to the double degenerate valley described in this embodiment) and the second energy band (corresponding to the four degenerate valley described in this embodiment) of each crystal layer are interviewed. For each energy band of the upper material layer being combined, the energy band relationship is similar to the energy band relationship between the first crystal layer and the first material layer with respect to momentum and energy in the direction of the interface In addition, the first energy band (corresponding to the double degenerate valley described in this embodiment) and the second energy band (corresponding to the four degenerate valley described in this embodiment) of each material layer are interviewed. Similar to the energy band relationship between the first crystal layer and the first material layer with respect to the momentum and energy in the interface direction for each energy band of the upper crystal layer being combined Has an energy band relationship, a layer thickness of at least one crystalline layer and / or the material layer may be a configuration in which thin in a range exhibiting a quantum-mechanical confinement effect on the carrier of the second energy band. Of course, all crystal layers and / or material layers may be thinned. In addition, the last layer to be stacked may be the nth crystal layer instead of the nth material layer, and does not necessarily need to be thinned.
〔第３の実施の形態〕
図６は、第３の実施の形態に係る半導体素子の構成を示す構成図である。この半導体素子は、絶縁層１０と、絶縁層１０における下側の表面に面接合され、両側面にも絶縁層１０が接合配置されたＳｉ層２０（以降、「細線型上層Ｓｉ」と称する場合もある）と、絶縁層１０とで閉じ込めるようにＳｉ層２０における下側の表面に面接合され、Ｓｉ基板４０の上に形成されたＳｉ層３０（以降、「下層Ｓｉ」と称する場合もある）とで構成されている。このような構成を備えた半導体素子に加えて、同図には、絶縁層１０における上側の表面に面接合されたゲート電極５０と、Ｓｉ層２０及びＳｉ層３０の片端（同図の手前側）に接合配置されたソース電極６０と、Ｓｉ層２０及びＳｉ層３０の他端（同図の奥側）に接合配置されたドレイン電極７０とが合わせて記載されている。
[Third Embodiment]
FIG. 6 is a configuration diagram showing the configuration of the semiconductor device according to the third embodiment. This semiconductor element is composed of an insulating layer 10 and an Si layer 20 (hereinafter referred to as “thin wire type upper layer Si”) that is surface-bonded to the lower surface of the insulating layer 10 and has the insulating layer 10 bonded to both side surfaces. And Si layer 30 (hereinafter referred to as “lower layer Si”) formed on the Si substrate 40 by surface bonding to the lower surface of the Si layer 20 so as to be confined by the insulating layer 10. ) And. In addition to the semiconductor element having such a configuration, the figure shows a gate electrode 50 surface-bonded to the upper surface of the insulating layer 10 and one end of the Si layer 20 and Si layer 30 (the front side in the figure). ) And the drain electrode 70 joined and disposed at the other end of the Si layer 20 and the Si layer 30 (the back side in the figure).
絶縁層１０は、第１の実施の形態と同様に、絶縁性を有する材料で作製されているので、絶縁層１０とＳｉ層２０との間は連続性の無い結晶の積層状態となり、細線型上層Ｓｉにおける全てのエネルギーバンドの電子に対して絶縁的に作用する。このような絶縁層の一例として、ＳｉＯ２を挙げることができる。 Since the insulating layer 10 is made of an insulating material as in the first embodiment, the insulating layer 10 and the Si layer 20 are in a non-continuous crystal lamination state, and are thin wire type. It acts in an insulating manner on electrons in all energy bands in the upper layer Si. An example of such an insulating layer is SiO 2 .
Ｓｉ層２０（細線型上層Ｓｉ）は、第１の実施の形態と同様に、結晶Ｓｉで形成されるものであって、（１００）面で絶縁層１０の下側の表面と下層Ｓｉとに面接合している。 The Si layer 20 (thin wire type upper layer Si) is formed of crystalline Si as in the first embodiment, and is formed on the lower surface of the insulating layer 10 and the lower layer Si on the (100) plane. Surface bonding.
Ｓｉ層３０（下層Ｓｉ）は、第１の実施の形態と同様に、細線型上層Ｓｉと同様に結晶Ｓｉで形成されるものであって、（１００）面で細線型上層Ｓｉに面接合している。また、下層Ｓｉは、細線型上層Ｓｉとの接合面に垂直な軸に関して４５度回転した位置関係となっている。なお、この回転角度が０度の場合には、細線型上層Ｓｉと下層Ｓｉとは等価な位置関係、即ち、結晶格子が平行移動によってお互いに重ね合わすことができる位置関係となっているものとする。 Similar to the first embodiment, the Si layer 30 (lower layer Si) is formed of crystalline Si in the same manner as the thin-line upper layer Si, and is bonded to the thin-line upper layer Si in the (100) plane. ing. Further, the lower layer Si has a positional relationship rotated by 45 degrees with respect to an axis perpendicular to the joint surface with the thin wire type upper layer Si. When the rotation angle is 0 degree, the thin linear upper layer Si and the lower layer Si have an equivalent positional relationship, that is, a positional relationship in which the crystal lattices can be superimposed on each other by translation. To do.
図７は、運動量空間（ｋ空間）における細線型上層Ｓｉ及び下層Ｓｉの結晶Ｓｉの伝導エネルギーバンド端の等エネルギー面を示した図である。同図の上側には、細線型上層Ｓｉにおける各縮退バレーの等エネルギー面が示されており、同図の下側には、下層Ｓｉにおける各縮退バレーの等エネルギー面が示されている。通常、結晶Ｓｉとしての電子的特性を担うＳｉの伝導エネルギーバンドの電子は、この運動量空間において、それぞれｋｘ軸方向、ｋｙ軸方向、ｋｚ軸方向に位置する合計６個の等エネルギー面で表されるようなバレー端付近に存在している。 FIG. 7 is a diagram showing an equienergy surface at the end of the conduction energy band of the thin-line upper layer Si and the lower layer Si crystal Si in the momentum space (k space). The upper side of the figure shows the isoenergy surface of each degenerate valley in the thin-line upper layer Si, and the lower side of the figure shows the isoenergy surface of each degenerate valley in the lower layer Si. Usually, electrons in the conduction energy band of Si, which has electronic characteristics as crystalline Si, are represented by a total of six equal energy planes located in the kx axis direction, the ky axis direction, and the kz axis direction, respectively, in this momentum space. It exists near the valley edge.
同図によれば、本実施の形態に係る半導体素子は、ｋｚ軸方向にある2つのバレーの電子にとっては、細線型上層Ｓｉ及び下層Ｓｉが一続きの単一結晶となるように構成されることになる。即ち、互いの接合面に垂直な方向の波数ｋｚ軸方向にある２つのバレーについては、上下層Ｓｉを実空間で相対的に４５度回転した場合であっても位置関係に変化は無く、細線型上層Ｓｉ及び下層Ｓｉにおいて、運動量空間で同一の等価な位置に存在することになる。これは、各バレーの等エネルギー面をｋｘ−ｋｙ平面に投影した場合、細線型上層Ｓｉ及び下層Ｓｉにおける該当のバレーが、図８に示すように同じ位置に配置されることになる。従って、細線型上層Ｓｉ及び下層Ｓｉにおける全てのｋｚ軸方向にあるバレーは、接合面方向（ｋｘ軸及びｋｙ軸方向）に関して同じ運動量を持つことになる。これは、細線型上層Ｓｉの２重縮退バレーの電子にとっては、同一のＳｉ層が下の層に連続しているように振舞うことができる（第１の作用）。 According to the figure, the semiconductor element according to the present embodiment is configured so that the thin-line upper layer Si and the lower layer Si are a single crystal for electrons in two valleys in the kz-axis direction. It will be. That is, for two valleys in the wavenumber kz axis direction perpendicular to the joint surface, the positional relationship does not change even when the upper and lower layers Si are rotated relative to each other by 45 degrees in the real space, and the thin line In the mold upper layer Si and the lower layer Si, they exist at the same equivalent position in the momentum space. This is because when the equal energy surface of each valley is projected onto the kx-ky plane, the corresponding valleys in the thin-line upper layer Si and lower layer Si are arranged at the same position as shown in FIG. Therefore, all the valleys in the kz-axis direction in the thin-line upper layer Si and the lower layer Si have the same momentum with respect to the bonding surface direction (kx-axis and ky-axis directions). For the electrons in the double-degenerate valley of the thin-line upper layer Si, this can behave as if the same Si layer is continuous with the lower layer (first action).
一方、細線型上層Ｓｉ及び下層Ｓｉにおいてそれぞれｋｘ軸方向、ｋｙ軸方向に位置する合計４個バレーの電子は、下層Ｓｉが細線型上層Ｓｉに対して４５度回転した位置関係にあるため、より具体的には、結晶の実空間の回転によって運動量空間におけるこれら４つのバレーの位置関係が相対的に４５度ずれるため、接合面方向に関してお互いに異なる運動量を持つことになる。これは、細線型上層Ｓｉのｋｘ軸方向、ｋｙ軸方向に位置する４つのバレーの電子にとっては、下層Ｓｉが絶縁体として作用することになる（第２の作用）。なお、細線型上層Ｓｉにおける上側の表面及び左右の両側面には絶縁層１０が面接合されているので、細線型上層Ｓｉのｋｘ軸方向、ｋｙ軸方向に位置する４つのバレーの電子にとっては、上下左右を絶縁体で囲まれた構造となっている。 On the other hand, the electrons in a total of four valleys located in the kx-axis direction and the ky-axis direction in the thin-line upper layer Si and the lower-layer Si, respectively, are in a positional relationship in which the lower-layer Si is rotated by 45 degrees with respect to the thin-line upper layer Si. Specifically, since the positional relationship between these four valleys in the momentum space is relatively shifted by 45 degrees due to the rotation of the real space of the crystal, the momentums differ from each other with respect to the bonding surface direction. This is because the lower-layer Si acts as an insulator for the electrons in the four valleys located in the kx-axis direction and the ky-axis direction of the thin-line upper layer Si (second function). Since the insulating layer 10 is surface-bonded to the upper surface and the left and right side surfaces of the thin linear upper layer Si, for the electrons of the four valleys located in the kx axis direction and the ky axis direction of the thin linear upper layer Si. The top, bottom, left and right are surrounded by an insulator.
更に、細線型上層Ｓｉのｋｘ軸方向、ｋｙ軸方向に位置する４つのバレーの電子に対して、細線型上層Ｓｉの層厚及び水平方向の幅を量子力学的閉じ込め効果を呈する範囲で微小にした際には、この４つのバレーの電子にとって層厚方向及び水平方向（以降、「断面方向」と称する）の自由度に関して取り得るエネルギーが離散化し、最低状態のエネルギーが上昇することになる（第３の作用）。一方、細線型上層Ｓｉのｋｚ軸方向に位置する２つのバレーにおける電子については、膜厚方向の閉じ込めが生じないためにこの閉じ込め効果は相対的に小さなものとなる。即ち、細線型上層Ｓｉでは、ｋｚ軸方向に位置する２つのバレーにおける電子の最低のエネルギーとｋｘ軸方向、ｋｙ軸方向に位置する４つのバレーの電子の最低エネルギーとの差が大きくなり、ｋｚ軸方向のバレーに存在する電子の割合が増大することとなる。また、ｋｘ軸方向、ｋｙ軸方向のバレー電子エネルギーの離散化と上昇とによって、各バレーの電子についてバレー間散乱を抑制するという効果も得ることができる。 Further, for the four valley electrons located in the kx-axis direction and the ky-axis direction of the fine linear upper layer Si, the layer thickness and the horizontal width of the fine linear upper layer Si are made minute within the range that exhibits the quantum mechanical confinement effect. In this case, the energy that can be taken with respect to the degree of freedom in the layer thickness direction and the horizontal direction (hereinafter referred to as “cross-sectional direction”) for the electrons in the four valleys is discretized, and the energy in the minimum state increases ( Third action). On the other hand, for the electrons in the two valleys located in the kz-axis direction of the thin-line upper layer Si, the confinement effect is relatively small because the confinement in the film thickness direction does not occur. That is, in the thin-line upper layer Si, the difference between the lowest energy of electrons in the two valleys located in the kz-axis direction and the lowest energy of electrons in the four valleys located in the kx-axis direction and the ky-axis direction becomes large. The proportion of electrons present in the axial valley will increase. Moreover, the effect of suppressing inter-valley scattering can be obtained for the electrons in each valley by discretizing and increasing the valley electron energy in the kx-axis direction and the ky-axis direction.
以上のように、第１の作用と第２の作用と第３の作用とから、本実施の形態における半導体素子は、細線型上層Ｓｉにおいて、各バレーに存在する電子の移動度を増大し、更に相対的に高い移動度特性を持つｋｚ軸方向バレー電子の特性を選択的に取り出すことを可能とする効果を得ることができる。（なお、第１の作用と第２の作用とは、より正確に言えば、第３の作用、即ち、ｋｘ軸方向、ｋｙ軸方向バレーの電子について細線の断面方向の自由度に関してエネルギーをより大きく離散化、上昇させて、ｋｚ軸方向のバレーとの間でのバレー間の散乱を抑制すると共にｋｘ軸方向、ｋｙ軸方向バレーに存在する電子の数を減らすことを実現するための手段となっている。）
従って、絶縁層１０に面接合され、両側面にも絶縁層１０が接合配置された細線型上層Ｓｉと、絶縁層１０とで囲むように細線型上層Ｓｉに面接合された下層Ｓｉとを同じ（１００）面で面接合し、下層Ｓｉを細線型上層Ｓｉに対して接合面に垂直な軸に関して相対的に４５度回転することで細線型上層Ｓｉのｋｘ軸方向、ｋｙ軸方向のバレーの電子に対して断面方向に空間的に閉じ込めるような構造を作製すると共に、細線型上層Ｓｉの断面のサイズをｋｘ軸方向、ｋｙ軸方向のバレーの電子に対して量子力学的閉じ込め効果を呈する範囲で微小化することにより、電子の移動度を向上可能な半導体素子を提供することができる。なお、第１の実施の形態若しくは第２の実施の形態は、層厚方向（ｚ軸方向）のみ閉じ込め構造とする１次元的な閉じ込めの場合について説明するものであるが、本実施の形態は、細線の断面方向を閉じ込め構造とする２次元的な閉じ込めの場合について説明するものである。
As described above, from the first action, the second action, and the third action, the semiconductor element in the present embodiment increases the mobility of electrons existing in each valley in the thin-line upper layer Si, Furthermore, it is possible to obtain an effect of selectively extracting characteristics of kz-axis direction valley electrons having relatively high mobility characteristics. (Note that the first action and the second action are more accurately the third action, that is, the energy in terms of the degree of freedom in the cross-sectional direction of the thin wire for electrons in the valleys in the kx-axis direction and the ky-axis direction. Means for greatly discretizing and raising, suppressing scattering between the valleys in the kz-axis direction and reducing the number of electrons existing in the kx-axis direction and ky-axis direction valleys; .)
Therefore, the thin-line upper layer Si that is surface-bonded to the insulating layer 10 and has the insulating layer 10 bonded to both sides is the same as the lower-layer Si that is surface-bonded to the thin-line upper layer Si so as to be surrounded by the insulating layer 10. The (100) plane is surface-bonded, and the lower Si layer is rotated by 45 degrees relative to the thin-line upper layer Si with respect to the axis perpendicular to the bonding surface, so that the valleys in the kx-axis direction and ky-axis direction of the thin-line upper layer Si A structure in which electrons are spatially confined in the cross-sectional direction, and the cross-sectional size of the thin-line upper layer Si is within the range of exhibiting a quantum mechanical confinement effect for electrons in valleys in the kx-axis direction and the ky-axis direction. By miniaturizing the semiconductor device, a semiconductor element capable of improving electron mobility can be provided. In the first embodiment or the second embodiment, the case of one-dimensional confinement in which only the layer thickness direction (z-axis direction) is confined will be described. The case of two-dimensional confinement in which the cross-sectional direction of the thin line is confined will be described.
このような半導体素子をチャネルとして図６に示すようなｎチャネルＭＯＳＦＥＴを作製した場合、細線型上層Ｓｉの層厚やゲート電極５０に印加する電圧等の様々なパラメータによって各バレーの電子の割合が変化するものの、その反転層の電子の流れは主にｋｚ軸方向に位置するバレーの電子によって担われることとなる。そして、このようなｎチャネルＭＯＳＦＥＴは、層厚方向（ｚ軸方向）に上層Ｓｉの層厚を制限しないような通常のＳｉ細線で作製されたＭＯＳＦＥＴと比べて、ｋｚ軸方向バレーの電子の割合を増加させるため、従来よりも移動度を高くすることができる。また、一般的には、ｋｚ軸方向バレー電子による反転層の空間的な層厚は、ｋｘ軸方向、ｋｙ軸方向の４つのバレーの電子による反転層の空間的な層厚よりも薄いので、反転層の容量が上層Ｓｉの層厚を制限しないような通常のＳｉ細線の場合よりも大きくなり、反転層の容量等の改善効果も得ることができる。 When an n-channel MOSFET as shown in FIG. 6 is manufactured using such a semiconductor element as a channel, the proportion of electrons in each valley depends on various parameters such as the layer thickness of the thin-line upper layer Si and the voltage applied to the gate electrode 50. Although changing, the flow of electrons in the inversion layer is mainly carried by valley electrons located in the kz-axis direction. Such an n-channel MOSFET has a proportion of electrons in the valley in the kz-axis direction as compared with a MOSFET made of a normal Si thin wire that does not limit the layer thickness of the upper layer Si in the layer thickness direction (z-axis direction). Therefore, the mobility can be made higher than before. In general, the spatial layer thickness of the inversion layer by kz-axis direction valley electrons is thinner than the spatial layer thickness of the inversion layer by electrons of four valleys in the kx-axis direction and ky-axis direction. The capacity of the inversion layer becomes larger than that of a normal Si thin wire that does not limit the layer thickness of the upper Si layer, and an effect of improving the capacity of the inversion layer can be obtained.
なお、細線領域ではない絶縁層１０とＳｉ層３０との界面部分に反転層が形成されることが素子特性上問題となる場合には、Ｓｉ層３０とＳｉ基板４０との間に絶縁層を形成し、更にＳｉ層３０の膜厚を各バレーの電子にとって量子力学的閉じ込め効果（絶縁層１０とＳｉ層３０下面の絶縁層との間で挟まれた領域に関しての閉じ込め効果）を呈する範囲で薄くした構成とすることにより、この反転層を排除し、純粋に細線のみの特性を得ることができる。 In the case where an inversion layer is formed at the interface portion between the insulating layer 10 and the Si layer 30 that is not a thin line region in terms of element characteristics, an insulating layer is provided between the Si layer 30 and the Si substrate 40. In addition, the film thickness of the Si layer 30 is within a range that exhibits a quantum mechanical confinement effect (confinement effect with respect to a region sandwiched between the insulating layer 10 and the insulating layer on the lower surface of the Si layer 30) for electrons in each valley. By adopting a thin structure, this inversion layer can be eliminated, and the characteristics of pure thin lines can be obtained.
本実施の形態では、各層が結晶Ｓｉ、接合面が（１００）面の場合について一例として説明したが、各接合面が必ずしも（１００）面である必要はないし、各層が必ずしも結晶Ｓｉである必要もない。また、上層Ｓｉと下層Ｓｉとにおける相対角度は４５度以外であってもよい。 In this embodiment, the case where each layer is crystalline Si and the bonding surface is a (100) plane has been described as an example. However, each bonding surface is not necessarily a (100) plane, and each layer is not necessarily crystalline Si. Nor. Further, the relative angle between the upper layer Si and the lower layer Si may be other than 45 degrees.
本実施の形態では、下層がＳｉ結晶であることを一例として説明したが、上層Ｓｉを形成する結晶と異なる物質で形成されていた場合であっても同様の効果を得ることができる。また、本実施の形態で説明した細線型上層Ｓｉを、第２の実施の形態で説明したような積層構造の半導体素子に適用可能であることは言うまでも無い。更に、Ｓｉ層２０の両側面には絶縁層１０が接合配置された場合について説明したが、この絶縁層の少なくとも一部を上記物質層とした場合であっても良い。 In the present embodiment, the case where the lower layer is made of Si crystal has been described as an example, but the same effect can be obtained even when the lower layer is made of a material different from the crystal forming the upper layer Si. Needless to say, the thin-line upper layer Si described in the present embodiment can be applied to a semiconductor element having a stacked structure as described in the second embodiment. Furthermore, although the case where the insulating layer 10 is bonded and disposed on both side surfaces of the Si layer 20 has been described, at least a part of this insulating layer may be the above-described material layer.
最後に、第１の実施の形態乃至第３の実施の形態によれば、異方的バンド構造を持つ結晶Ｓｉを利用して適切な接合構造を持つ半導体素子を作製し、各層の層厚を適切に設定することによって、量子力学的閉じ込め効果を利用して各結晶のエネルギーバンドの状態密度を変化させ、特定のエネルギーバンドに存在するキャリアの割合を増加させると共に、各エネルギーバンド間のキャリアの散乱を変化させることにより、従来のバルクＳｉよりも伝導特性や容量特性等の物理特性を向上することが可能となる。また、このような半導体素子は、半導体装置や電子素子や光エレクトロニクス素子などの各分野で応用可能であることを付言しておく。 Finally, according to the first to third embodiments, a semiconductor element having an appropriate junction structure is fabricated using crystalline Si having an anisotropic band structure, and the thickness of each layer is increased. When set appropriately, the quantum mechanical confinement effect is used to change the density of states of the energy band of each crystal, increase the proportion of carriers present in a specific energy band, and By changing the scattering, it is possible to improve physical characteristics such as conduction characteristics and capacitance characteristics as compared with conventional bulk Si. In addition, it should be noted that such a semiconductor element can be applied in various fields such as a semiconductor device, an electronic element, and an optoelectronic element.
１０…絶縁層
２０…Ｓｉ層（上層Ｓｉ，細線型上層Ｓｉ）
３０…Ｓｉ層（下層Ｓｉ）
４０…Ｓｉ基板
５０…ゲート電極
６０…ソース電極
７０…ドレイン電極
８０…Ｓｉ層（最下層Ｓｉ）
９０…絶縁層
10 ... Insulating layer 20 ... Si layer (upper layer Si, fine wire type upper layer Si)
30 ... Si layer (lower layer Si)
40 ... Si substrate 50 ... Gate electrode 60 ... Source electrode 70 ... Drain electrode 80 ... Si layer (lowermost layer Si)
90 ... Insulating layer
Claims (8)
前記結晶層は、キャリア（電子又は正孔）が存在するエネルギーの範囲に含まれ、前記物質層との接合面方向の運動量が互いに異なる少なくとも第１のエネルギーバンド及び第２のエネルギーバンドを有する結晶で形成され、
前記物質層は、前記第１のエネルギーバンドと同じエネルギーの領域にあり、前記結晶層との接合面方向の運動量に関して前記第１のエネルギーバンドと同じ運動量を持つ第３のエネルギーバンドを有し、且つ、前記第２のエネルギーバンドにおけるエネルギー及び当該接合面方向の運動量に関して同じエネルギー及び／又は同じ運動量を持つエネルギーバンドを有しないものであって、
前記結晶層の層厚を、前記第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くしたことを特徴とする半導体素子。 In a semiconductor element having a crystal layer surface-bonded to an insulating layer and a material layer surface-bonded to the crystal layer so as to be sandwiched between the insulating layers,
The crystal layer is a crystal having at least a first energy band and a second energy band that are included in a range of energy in which carriers (electrons or holes) exist, and have different momentum in the bonding surface direction with the material layer. Formed with
The material layer has a third energy band that is in the same energy region as the first energy band and has the same momentum as the first energy band with respect to the momentum in the direction of the interface with the crystal layer; And having no energy band having the same energy and / or the same momentum with respect to the energy in the second energy band and the momentum in the direction of the bonding surface,
A semiconductor element, wherein a thickness of the crystal layer is reduced within a range in which a quantum mechanical confinement effect is exhibited with respect to carriers in the second energy band.
前記第ｎの結晶層における前記第１のエネルギーバンド及び前記第２のエネルギーバンドは、前記第ｎ−１の物質層におけるエネルギーバンドに対して、前記エネルギー及び前記接合面方向の運動量に関する前記結晶層と前記物質層との間のエネルギーバンド関係と同様のエネルギーバンド関係を有し、
前記第ｎの物質層におけるエネルギーバンドは、前記第ｎの結晶層における前記第１のエネルギーバンド及び前記第２のエネルギーバンドに対して、前記エネルギーバンド関係と同様のエネルギーバンド関係を有するものであって、
前記積層構造を構成する複数の結晶層のうち少なくとも１つの前記第ｎの結晶層の層厚を、前記第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くしたことを特徴とする請求項１に記載の半導体素子。 The nth crystal layer is surface-bonded to the n−1th material layer so as to be sandwiched between the n−1th crystal layer and the nth crystal layer is sandwiched between the n−1th material layer. In a stacked structure in which a material layer is alternately surface-bonded to the nth crystal layer,
The first energy band and the second energy band in the n-th crystal layer are related to the energy and the momentum in the junction plane direction with respect to the energy band in the n-th material layer. And an energy band relationship similar to the energy band relationship between the material layer and
The energy band in the nth material layer has an energy band relationship similar to the energy band relationship with respect to the first energy band and the second energy band in the nth crystal layer. And
The layer thickness of at least one of the plurality of crystal layers constituting the stacked structure is reduced within a range that exhibits a quantum mechanical confinement effect with respect to carriers in the second energy band. The semiconductor device according to claim 1, wherein
前記第１のエネルギーバンド及び当該第３のエネルギーバンドについては互いの接合面方向の運動量が一致し、前記第２のエネルギーバンド及び前記第４のエネルギーバンドについては、エネルギー及び／又は互いの接合面方向の運動量が異なることを特徴とする請求項１に記載の半導体素子。 The material layer is included in the same energy range as the third energy band and the energy range, and a fourth energy having a momentum different from the third energy band with respect to a momentum in a direction of a joint surface with the crystal layer. Formed with a crystal having a band,
For the first energy band and the third energy band, the momentum in the direction of the joint surface is the same, and for the second energy band and the fourth energy band, the energy and / or the joint surface of each other. The semiconductor element according to claim 1, wherein the directional momentum is different.
前記結晶層の第１のエネルギーバンドについては当該接合面方向の運動量が一致し、前記結晶層の第２のエネルギーバンドについては、当該接合面方向の運動量が一致するようなエネルギーバンドが当該物質層に存在しないように相対的な回転角度（接合面に垂直な軸に対する回転角度）を選択して接合したことを特徴とする請求項１に記載の半導体素子。 The material layer is the same material as the crystal layer, and the crystal layer and the material layer select the same plane orientation as a mutual bonding surface,
For the first energy band of the crystal layer, the momentum in the direction of the bonding surface coincides, and for the second energy band of the crystal layer, the energy band in which the momentum in the direction of the bonding surface matches. 2. The semiconductor element according to claim 1, wherein the semiconductor element is bonded by selecting a relative rotation angle (rotation angle with respect to an axis perpendicular to the bonding surface) so as not to exist in the first and second electrodes.
前記第ｎの結晶層における前記第１のエネルギーバンド及び前記第２のエネルギーバンドは、前記第ｎ−１の物質層における前記第３のエネルギーバンド及び前記第４のエネルギーバンドに対して、前記エネルギー及び前記接合面方向の運動量に関する前記結晶層と前記物質層との間のエネルギーバンド関係と同様のエネルギーバンド関係を有し、
前記第ｎの物質層における前記第３のエネルギーバンド及び前記第４のエネルギーバンドは、前記第ｎの結晶層における前記第１のエネルギーバンド及び前記第２のエネルギーバンドに対して、前記エネルギーバンド関係と同様のエネルギーバンド関係を有するものであって、
前記積層構造を構成する複数の結晶層のうち少なくとも１つの前記第ｎの結晶層の層厚を、前記第２のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くし、更に、前記積層構造を構成する複数の物質層のうち少なくとも１つの前記第ｎの物質層の層厚を、前記第４のエネルギーバンドのキャリアに対して量子力学的閉じ込め効果を呈する範囲で薄くしたことを特徴とする請求項３に記載の半導体素子。 The nth crystal layer is surface-bonded to the n−1th material layer so as to be sandwiched between the n−1th crystal layer and the nth crystal layer is sandwiched between the n−1th material layer. In a stacked structure in which a material layer is alternately surface-bonded to the nth crystal layer,
The first energy band and the second energy band in the n-th crystal layer are higher than the third energy band and the fourth energy band in the n-th material layer, respectively. And an energy band relationship similar to the energy band relationship between the crystal layer and the material layer with respect to the momentum in the bonding surface direction,
The third energy band and the fourth energy band in the nth material layer are related to the energy band relative to the first energy band and the second energy band in the nth crystal layer. Having the same energy band relationship as
The layer thickness of at least one of the plurality of crystal layers constituting the stacked structure is reduced within a range that exhibits a quantum mechanical confinement effect with respect to carriers in the second energy band, and The layer thickness of at least one of the plurality of material layers constituting the stacked structure is reduced within a range that exhibits a quantum mechanical confinement effect with respect to carriers in the fourth energy band. The semiconductor element according to claim 3.
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| JPS6394680A (en) * | 1986-10-08 | 1988-04-25 | Semiconductor Energy Lab Co Ltd | Insulated-gate field-effect semiconductor device |
| JPH11233771A (en) * | 1997-12-03 | 1999-08-27 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JP2001291864A (en) * | 2000-04-07 | 2001-10-19 | Toshiba Corp | Field effect transistor and integrated logic circuit using the same |
| JP2007521646A (en) * | 2003-06-26 | 2007-08-02 | アール．ジェイ． メアーズ エルエルシー | Semiconductor device having a band design superlattice |
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