JP2009184860A - Substrate and epitaxial wafer - Google Patents
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Abstract
Description
本発明は、GaN系半導体素子の製造に用いるのに適した、六方晶構造の結晶からなるエピタキシャル成長用のC面単結晶基板と、その基板の上にGaN系半導体結晶をエピタキシャル成長させてなるエピタキシャルウェハに関する。 The present invention relates to a C-plane single crystal substrate for epitaxial growth made of a crystal having a hexagonal structure, and an epitaxial wafer formed by epitaxially growing a GaN-based semiconductor crystal on the substrate, which is suitable for use in manufacturing a GaN-based semiconductor device. About.
GaN系半導体は、化学式AlaInbGa1−a−bN(0≦a≦1、0≦b≦1、0≦a+b≦1)で表される化合物半導体であり、3族窒化物半導体、窒化物半導体などとも呼ばれる。GaN系半導体を用いた種々の半導体素子の研究開発が盛んであるが、最も早く実用化されたのは発光ダイオード(LED)、レーザダイオード(LD)などの発光素子である。GaN系半導体発光素子は、ウェハサイズの単結晶基板上にpn接合型の発光素子構造を備えたGaN系半導体結晶薄膜をエピタキシャル成長させることにより製造される。単結晶基板としては六方晶構造を取るサファイア、SiC、GaNなどからなるC面基板が主に使用される。 A GaN-based semiconductor is a compound semiconductor represented by the chemical formula Al a In b Ga 1-ab N (0 ≦ a ≦ 1, 0 ≦ b ≦ 1, 0 ≦ a + b ≦ 1), and is a group III nitride semiconductor. Also called a nitride semiconductor. Research and development of various semiconductor elements using GaN-based semiconductors are active, but the light-emitting elements such as light-emitting diodes (LEDs) and laser diodes (LDs) have been put into practical use the earliest. A GaN-based semiconductor light-emitting element is manufactured by epitaxially growing a GaN-based semiconductor crystal thin film having a pn junction type light-emitting element structure on a wafer-size single crystal substrate. As the single crystal substrate, a C-plane substrate made of sapphire, SiC, GaN or the like having a hexagonal crystal structure is mainly used.
サファイア基板を用いたGaN系LED素子の場合、ウェハからチップ状の素子(ダイスともいう)を切り出す方法として、スクライバーを用いてサファイア基板の表面に割り溝を形成したうえ、外力を加えてこの割り溝を起点としてウェハを破断する方法が主流である。それに対して、GaN系半導体結晶をエピタキシャル成長させる前の基板にウェットエッチングにより割り溝を形成する方法が提案されている(特許文献1)。ウェットエッチングによれば1枚の基板に多数本の割り溝をいちどに形成できるだけでなく、多数枚の基板を一括処理することも可能なので、割り溝の形成工程に費やされる時間を大幅に短縮することができる。
特許文献1に開示された発明では、基板に形成する割り溝の方向についての特段の考慮はなされていない。しかし、本発明者らが研究したところ、C面基板の表面に平面形状矩形の半導体チップを切り出すための割り溝を形成したとき(割り溝を、直交格子状パターンをなすように形成したとき)、その方向を考慮しないと、格子をなす二種類の割り溝(縦方向の割り溝と横方向の割り溝)の方向が結晶学的に等価でなくなるために、それぞれの割り溝の近傍での結晶のエピタキシャル成長態様が著しく相違することが分かってきた。そのような場合、両方の割り溝の近傍に好ましい性質を備えた結晶が形成されるエピタキシャル成長条件を見出すのには多大な労力が必要となる。また、それぞれの割り溝の近傍に形成される結晶の膜厚や表面形状が異なるために、最終的に得られる素子が形状の対称性の低いものとなり、目的によっては不都合が発生する。 In the invention disclosed in Patent Document 1, no special consideration is given to the direction of the split groove formed in the substrate. However, as a result of researches by the present inventors, when a split groove for cutting out a planar rectangular semiconductor chip is formed on the surface of the C-plane substrate (when the split groove is formed so as to form an orthogonal lattice pattern). If the direction is not taken into account, the direction of the two types of split grooves (vertical split grooves and lateral split grooves) forming the lattice is not crystallographically equivalent. It has been found that the epitaxial growth mode of crystals is significantly different. In such a case, much labor is required to find an epitaxial growth condition in which a crystal having desirable properties is formed in the vicinity of both split grooves. In addition, since the film thickness and surface shape of the crystals formed in the vicinity of each of the split grooves are different, the finally obtained element has a low shape symmetry, resulting in inconvenience depending on the purpose.
そこで、本発明は上記従来技術の問題を解決して、平面形状矩形の半導体チップを切り出すための割り溝を表面に有しながら、割り溝近傍での結晶のエピタキシャル成長態様が割り溝の方向によって異なることのないC面基板を提供することを主な目的とする。本発明は、また、このようなC面基板の上にGaN系半導体結晶を成長させてなるエピタキシャルウェハを提供することを目的とする。 Therefore, the present invention solves the above-mentioned problems of the prior art, and the crystal growth mode in the vicinity of the dividing groove differs depending on the direction of the dividing groove while having a dividing groove for cutting out a semiconductor chip having a rectangular shape on the surface. It is a main object to provide a C-plane substrate that does not occur. Another object of the present invention is to provide an epitaxial wafer obtained by growing a GaN-based semiconductor crystal on such a C-plane substrate.
上記課題は、以下の発明により解決することができる。
(1)六方晶構造の結晶からなるエピタキシャル成長用のC面単結晶基板であって、エピタキシャル成長用の面に形成された第1の割り溝および第2の割り溝とを有し、該第1の割り溝および第2の割り溝は相互に直交し、かつ、それぞれが前記六方晶構造の結晶のM面とA面とがなす角を二等分する平面に平行である、ことを特徴とする基板。
(2)前記第1の割り溝および第2の割り溝がウェットエッチングにより形成されたV溝である、前記(1)に記載の基板。
(3)前記第1の割り溝および第2の割り溝の壁面上にGaN系半導体結晶の成長を阻害するマスクが形成されている、前記(1)または(2)に記載の基板。
(4)前記エピタキシャル成長用の面が、前記第1の割り溝および第2の割り溝が形成されていない領域に、加工により凹凸面とされた領域を有している、前記(1)〜(3)のいずれかに記載の基板。
(5)サファイア基板である、前記(1)〜(4)のいずれかに記載の基板。
(6)前記(1)〜(5)のいずれかに記載の基板と、該基板の前記エピタキシャル成長用の面上にエピタキシャル成長したGaN系半導体結晶と、を有するエピタキシャルウェハ。
The above problems can be solved by the following invention.
(1) A C-plane single crystal substrate for epitaxial growth made of a crystal having a hexagonal crystal structure, comprising a first split groove and a second split groove formed on the epitaxial growth surface, wherein the first The dividing groove and the second dividing groove are orthogonal to each other, and each is parallel to a plane that bisects the angle formed by the M-plane and the A-plane of the hexagonal crystal. substrate.
(2) The substrate according to (1), wherein the first split groove and the second split groove are V grooves formed by wet etching.
(3) The substrate according to (1) or (2), wherein a mask that inhibits growth of a GaN-based semiconductor crystal is formed on the wall surfaces of the first and second dividing grooves.
(4) The above-mentioned (1) to (1), wherein the surface for epitaxial growth has a region that is formed into a concavo-convex surface by processing in a region where the first and second split grooves are not formed. The substrate according to any one of 3).
(5) The substrate according to any one of (1) to (4), which is a sapphire substrate.
(6) An epitaxial wafer comprising the substrate according to any one of (1) to (5) and a GaN-based semiconductor crystal epitaxially grown on the surface for epitaxial growth of the substrate.
本発明により提供されるC面基板は、表面に形成された第1の割り溝と第2の割り溝とが相互に直交するものでありながら、その伸長方向が結晶学的に等価であるために、第1の割り溝の近傍と第2の割り溝の近傍とで結晶のエピタキシャル成長態様が略同じとなる。よって、両方の割り溝の近傍に好ましい性質を備えた結晶が形成されるエピタキシャル成長条件を見出すための労力が軽減される。また、それぞれの割り溝の近傍に形成される結晶の膜厚や表面形状が略同じとなるので、最終的に得られる素子が形状の対称性の低いものとなるという問題が解決される。 In the C-plane substrate provided by the present invention, the first split groove and the second split groove formed on the surface are orthogonal to each other, but the extension direction is crystallographically equivalent. In addition, the crystal epitaxial growth mode is substantially the same in the vicinity of the first split groove and in the vicinity of the second split groove. Therefore, the labor for finding an epitaxial growth condition for forming a crystal having desirable properties in the vicinity of both split grooves is reduced. Further, since the film thickness and the surface shape of the crystals formed in the vicinity of each of the split grooves are substantially the same, the problem that the finally obtained element has a low shape symmetry is solved.
本発明により提供されるエピタキシャルウェハは、第1の割り溝の近傍と第2の割り溝の近傍に略同じ態様でGaN系半導体結晶がエピタキシャル成長したものとなる。よって、ウェハから素子を切り出す工程において、それぞれの割り溝に沿ったウェハの破断のし方も略同じとなるために、この工程における条件の最適化が容易である。 In the epitaxial wafer provided by the present invention, a GaN-based semiconductor crystal is epitaxially grown in substantially the same manner in the vicinity of the first dividing groove and in the vicinity of the second dividing groove. Therefore, in the process of cutting out elements from the wafer, the way of breaking the wafer along each split groove is substantially the same, so that the conditions in this process can be easily optimized.
[参考実験例]
片面がエピタキシャル成長用に鏡面仕上げされたC面サファイア基板の、その鏡面仕上げされた面上に、エッチングマスクとして厚さ0.5μmのSiO2膜をプラズマCVD法により形成した。そして、このSiO2膜にフォトリソグラフィ技法を用いて、ストライプ状の窓部を設けた。窓部の方向はサファイアのM軸方向およびA軸方向とし、窓部の幅は設計値を5μmとした。エッチング液として、H2SO4:H3PO4=4:1(体積比)の割合で混合した硫酸/リン酸の混酸を300℃に加熱したものを用いて、SiO2膜の窓部に露出したサファイア表面をエッチング(ウェットエッチング)した。
エッチングにより、サファイアのM軸方向に形成した窓部には、サファイアのM軸方向に伸びる、対称なV字型の断面を有するV溝(以下「M軸方向のV溝」ともいう)が形成された。このV溝の2つの壁面の傾斜は60度/60度であった。一方、サファイアのA軸方向に形成した窓部には、サファイアのA軸方向に伸びる、非対称なV字型の断面を有するV溝(以下「A軸方向のV溝」ともいう)が形成された。このV溝の2つの壁面の傾斜は67度/40度であった。
エッチング後、バッファーフッ酸(buffered HF)を用いてSiO2膜を除去した。
[Reference experiment example]
A SiO 2 film having a thickness of 0.5 μm was formed as an etching mask by plasma CVD on the mirror-finished surface of a C-plane sapphire substrate having one surface mirror-finished for epitaxial growth. The SiO 2 film was provided with a stripe-shaped window using a photolithography technique. The direction of the window portion was the M-axis direction and the A-axis direction of sapphire, and the width of the window portion was a designed value of 5 μm. An etching solution prepared by heating a mixed acid of sulfuric acid / phosphoric acid mixed at a ratio of H 2 SO 4 : H 3 PO 4 = 4: 1 (volume ratio) to 300 ° C. is used for the window portion of the SiO 2 film. The exposed sapphire surface was etched (wet etching).
By etching, a V-groove having a symmetric V-shaped cross section (hereinafter also referred to as “V-groove in the M-axis direction”) extending in the M-axis direction of sapphire is formed in the window portion formed in the M-axis direction of sapphire. It was done. The inclination of the two wall surfaces of the V-groove was 60 degrees / 60 degrees. On the other hand, in the window portion formed in the A-axis direction of sapphire, a V-groove (hereinafter also referred to as “A-axis direction V-groove”) extending in the A-axis direction of sapphire and having an asymmetric V-shaped cross section is formed. It was. The inclination of the two wall surfaces of the V-groove was 67 degrees / 40 degrees.
After etching, the SiO 2 film was removed using buffered HF.
V溝の形成に続いて、V溝の壁面上に膜厚が0.5μm〜1μm程度のSiO2膜を、GaN系半導体の成長を阻害する成長阻害マスクとして形成した。成長阻害マスクはサブトラクティブ法によりパターニングした。即ち、SiO2膜を基板表面全体を覆うように形成した後、V溝の壁面上に形成された部分を除く部分を、CF4ガスを用いたRIEにより除去した。このときV溝の壁面上のSiO2膜の保護に用いたフォトレジスト膜の残渣の除去は、後述するPSS領域の形成の際にエッチングマスクとして用いたフォトレジスト膜の残渣の除去と同時に行った。このフォトレジスト膜の残渣除去は酸素プラズマへの暴露により行った。 Following the formation of the V-groove, an SiO 2 film having a film thickness of about 0.5 μm to 1 μm was formed on the wall surface of the V-groove as a growth inhibition mask for inhibiting the growth of the GaN-based semiconductor. The growth inhibition mask was patterned by a subtractive method. That is, after the SiO 2 film was formed so as to cover the entire surface of the substrate, the portion except the portion formed on the wall surface of the V groove was removed by RIE using CF 4 gas. At this time, the removal of the photoresist film residue used to protect the SiO 2 film on the wall surface of the V-groove was performed simultaneously with the removal of the photoresist film residue used as an etching mask when forming the PSS region described later. . The photoresist film residue was removed by exposure to oxygen plasma.
V溝の形成とその壁面上への成長阻害マスクの形成を行った後、V溝が形成された領域(下記の「WSライン」)とその両側のそれぞれ幅5μmの領域(下記の「WSスペース」)を除く基板表面を加工して、GaN系半導体結晶のファセット構造成長(特許文献2)が可能な凹凸面とした。具体的には、凸部として残すべき部分を除いて基板の表面から1μmの部分をRIE(反応性イオンエッチング)によって除去し、図1にSEM像を示すように、上面の直径2μm、高さ1μmの円錐台状凸部を、各凸部が最近接する6個の凸部を有するパターンが構成されるように規則的に配置してなる凹凸面を形成した。なお、最近接する凸部の上面の中心間の距離は4μmとした。
以下では、基板表面において上記V溝が形成された領域を「WSライン」と呼び、上記RIE加工により凹凸面を形成した領域を「PSS領域」と呼ぶ。また、基板表面においてWSラインとPSS領域とに挟まれた未加工領域を「WSスペース」と呼ぶ。また、表面にWSラインとPSS領域を形成した基板を「WSPSS」と呼ぶ。
図2にWSPSSの模式断面図を示す。
After the formation of the V-groove and the growth inhibition mask on the wall surface, the region where the V-groove is formed (the “WS line” below) and the regions each having a width of 5 μm (the “WS space” below) The surface of the substrate except for “)” was processed into a concavo-convex surface on which facet structure growth of GaN-based semiconductor crystals (Patent Document 2) was possible. Specifically, the 1 μm portion is removed from the surface of the substrate by RIE (reactive ion etching) except for the portion to be left as a convex portion, and the upper surface has a diameter of 2 μm and a height as shown in FIG. An uneven surface formed by regularly arranging 1 μm frustoconical convex portions so as to form a pattern having six convex portions closest to each convex portion was formed. Note that the distance between the centers of the upper surfaces of the convex portions closest to each other was 4 μm.
Hereinafter, a region where the V-groove is formed on the substrate surface is referred to as a “WS line”, and a region where an uneven surface is formed by the RIE process is referred to as a “PSS region”. In addition, an unprocessed region sandwiched between the WS line and the PSS region on the substrate surface is referred to as “WS space”. A substrate on which WS lines and PSS regions are formed is called “WSPSS”.
FIG. 2 shows a schematic cross-sectional view of WSPSS.
上記作製したWSPSSのV溝を形成した側の面上に、MOVPE法を用いてpn接合型のLED構造が構成されるように複数のGaN系半導体結晶層をエピタキシャル成長させて積層し、総膜厚約8μmのGaN系半導体膜を形成した。詳しくは、まず、AlGaN低温バッファ層を介して、アンドープのGaN層を表面が平坦となるように成長させた。このGaN層の形成過程ではファセット構造成長を発生させて、PSS領域の凹部がGaN結晶で充填されるようにした。ファセット構造成長を発生させるためには、成長途中でPSS領域の凸部上に六角錐状のGaN結晶が形成される程度に、成長温度を低く設定すればよい。
アンドープGaN層の形成に続けて、Si添加GaNコンタクト層、InGaN/GaN多重量子井戸活性層、Mg添加AlGaNクラッド層、Mg添加AlGaNコンタクト層を順次成長させて積層した。
A plurality of GaN-based semiconductor crystal layers are epitaxially grown on the surface of the WSPSS formed on the side where the V-groove is formed so that a pn junction type LED structure is formed using the MOVPE method. A GaN-based semiconductor film of about 8 μm was formed. Specifically, first, an undoped GaN layer was grown so as to have a flat surface through an AlGaN low-temperature buffer layer. In the process of forming the GaN layer, facet structure growth was generated so that the recesses in the PSS region were filled with GaN crystals. In order to generate facet structure growth, the growth temperature may be set low enough to form a hexagonal pyramid-shaped GaN crystal on the convex portion of the PSS region during the growth.
Following the formation of the undoped GaN layer, a Si-doped GaN contact layer, an InGaN / GaN multiple quantum well active layer, a Mg-doped AlGaN cladding layer, and a Mg-doped AlGaN contact layer were sequentially grown and laminated.
上記のようにしてWSPSS上にGaN系半導体膜をエピタキシャル成長させることにより得られたエピタキシャルウェハのSEM像を図3ないし図6に示す。
図3はM軸方向のV溝に略直交する断面を露出させたエピタキシャルウェハを斜め方向から観察したSEM像であり、図4はこれを倍率を拡大して観察したものである。
図5はA軸方向のV溝に略直交する断面を露出させたエピタキシャルウェハを斜め方向から観察したSEM像であり、図6はこれを倍率を拡大して観察したものである。
図3と図5との比較、および、図4と図6との比較から、M軸方向のV溝の近傍とA軸方向のV溝の近傍とでは、GaN系半導体結晶のエピタキシャル成長態様が全く異なっていることが分かる。
3 to 6 show SEM images of an epitaxial wafer obtained by epitaxially growing a GaN-based semiconductor film on WSPSS as described above.
FIG. 3 is an SEM image obtained by observing an epitaxial wafer having an exposed cross section substantially perpendicular to the V-groove in the M-axis direction from an oblique direction, and FIG. 4 is an enlarged view of the magnification.
FIG. 5 is an SEM image obtained by observing an epitaxial wafer having a cross section that is substantially orthogonal to the V-groove in the A-axis direction from an oblique direction, and FIG. 6 is an enlarged view of the magnification.
From comparison between FIG. 3 and FIG. 5 and comparison between FIG. 4 and FIG. 6, the epitaxial growth mode of the GaN-based semiconductor crystal is completely different between the vicinity of the V groove in the M-axis direction and the vicinity of the V groove in the A-axis direction. You can see that they are different.
[実施例]
前述の参考実験例においてはM軸方向のV溝とA軸方向のV溝を有するWSPSSを作成したが、本実施例ではそれに代えて、サファイアのM面とA面とがなす角を二等分する平面に平行なV溝のみからなる直交格子状の割り溝パターンを有するWSPSSを作成した。このWSPSSの表面におけるV溝の方向を図7に模式的に示す。図7はC面サファイア基板の表面上におけるV溝の方向を示すものであり、実線からなる両矢印で示すのが本実施例のWSPSSにおけるV溝の方向であり、破線からなる両矢印で示すのが参考実験例のWSPSSにおけるV溝の方向である。
WSPSSの表面におけるV溝の方向をこのように変えたことを除き、参考実験例と同様にしてエピタキシャルウェハを作製した。
[Example]
In the above-described reference experiment example, a WSPSS having a V groove in the M-axis direction and a V groove in the A-axis direction was created. However, in this embodiment, instead, the angle formed by the M-plane and the A-plane of sapphire is second order. A WSPSS having an orthogonal lattice-shaped split groove pattern composed of only V grooves parallel to the plane to be divided was prepared. The direction of the V groove on the surface of this WSPSS is schematically shown in FIG. FIG. 7 shows the direction of the V-groove on the surface of the C-plane sapphire substrate. The double arrow made of a solid line shows the direction of the V-groove in the WSPSS of this embodiment, and the double arrow made of a broken line. This is the direction of the V groove in the WSPSS of the reference experimental example.
An epitaxial wafer was produced in the same manner as in the reference experiment example except that the direction of the V groove on the surface of WSPSS was changed in this way.
本実施例に係るエピタキシャルウェハのSEM像を図8ないし図11に示す。
図8はひとつのV溝に略直交する断面を露出させたエピタキシャルウェハを斜め方向から観察したSEM像であり、図9はこれを倍率を拡大して観察したものである。
図10は図8に示す断面に略直交する断面を露出させたエピタキシャルウェハを斜め方向から観察したSEM像であり、図11はこれを倍率を拡大して観察したものである。
図9および図11からは、相互に直交するV溝のそれぞれが、参考実験例におけるA軸方向のV溝に類似した非対称なV字型の断面を有するV溝となっていることが分かる。
そして、図8と図10との比較、および、図9と図11との比較からは、相互に直交するV溝のそれぞれの近傍において、GaN系半導体結晶のエピタキシャル成長態様が極めて類似したものとなっていることが分かる。
SEM観察から明らかとなったこれらの結果は、それぞれのV溝の方向が結晶学的に等価であることに起因するものであると考えられる。
SEM images of the epitaxial wafer according to this example are shown in FIGS.
FIG. 8 is an SEM image obtained by observing an epitaxial wafer with a cross-section substantially orthogonal to one V-groove exposed from an oblique direction, and FIG. 9 is an enlarged view of the magnification.
FIG. 10 is an SEM image obtained by observing the epitaxial wafer from which the cross section substantially orthogonal to the cross section shown in FIG. 8 is exposed from an oblique direction, and FIG. 11 is an enlarged view of the magnification.
From FIG. 9 and FIG. 11, it can be seen that each of the V grooves perpendicular to each other is a V groove having an asymmetric V-shaped cross section similar to the V groove in the A-axis direction in the reference experimental example.
From comparison between FIG. 8 and FIG. 10 and comparison between FIG. 9 and FIG. 11, the epitaxial growth mode of the GaN-based semiconductor crystal is very similar in the vicinity of the V-grooves orthogonal to each other. I understand that
These results clarified from the SEM observation are considered to be caused by the crystallographically equivalent directions of the respective V grooves.
エピタキシャル成長の後、サファイア基板の裏面をラッピングすることによりエピタキシャルウェハの厚さを約80μmとなるまで減じたうえ、外力を加えることによって、エピタキシャルウェハをWSラインの位置で割ることができた。スクライバーによるサファイア基板表面へのスクライブライン形成を行わなかったにもかかわらず、エピタキシャル成長前にウェットエッチングにより形成したV溝を割り溝としてウェハを破断して、欠けのない1辺約350μmの正方形状の半導体チップを高い歩留りで得ることができた。 After the epitaxial growth, the thickness of the epitaxial wafer was reduced to about 80 μm by lapping the back surface of the sapphire substrate, and by applying an external force, the epitaxial wafer could be divided at the position of the WS line. Although the scribe line was not formed on the surface of the sapphire substrate by a scriber, the wafer was broken with the V groove formed by wet etching before the epitaxial growth as a split groove, and a square shape with a side of about 350 μm without any chipping. A semiconductor chip could be obtained with a high yield.
[好ましい実施形態]
本発明の基板は好ましくはサファイアC面基板を素材とするものであるが、限定されるものではなく、SiC、GaN、その他、六方晶構造を取る任意の結晶からなるC面基板を本発明の基板の素材とすることができる。なお、本発明にいうC面基板はオフ角が付されたものであってもよい。
[Preferred embodiment]
The substrate of the present invention is preferably made of a sapphire C-plane substrate, but is not limited, and a C-plane substrate made of SiC, GaN, or any other crystal having a hexagonal crystal structure is used in the present invention. It can be used as a material for the substrate. Note that the C-plane substrate referred to in the present invention may have an off-angle.
本発明の基板は、好ましくはWSPSSであり、特に好ましくはWSスペースを有するWSPSSであるが、限定されるものではない。即ち、WSスペースを有さないWSPSSであってもよいし、PSS領域を有さない基板(例えば、フラットな表面にウェットエッチングにより形成されたV溝を有する基板)であってもよい。更に、本発明の基板は、割り溝がウェットエッチング以外の方法により形成されたものであってもよいし、また、割り溝がV字型以外の断面形状を有するものであってもよい。ウェットエッチング以外の割り溝形成方法としては、プラズマエッチング、RIEなどのドライエッチング加工、ダイシングブレード、スクライバーなどを用いた機械加工、レーザ加工などが挙げられる。 The substrate of the present invention is preferably WSPSS, particularly preferably WSPSS having WS space, but is not limited thereto. That is, it may be a WSPSS that does not have a WS space, or may be a substrate that does not have a PSS region (for example, a substrate having a V groove formed by wet etching on a flat surface). Further, in the substrate of the present invention, the dividing groove may be formed by a method other than wet etching, or the dividing groove may have a cross-sectional shape other than the V-shape. Examples of the groove forming method other than wet etching include plasma etching, dry etching processing such as RIE, machining using a dicing blade, a scriber, and laser processing.
本発明の基板における割り溝がウェットエッチングなどにより形成されるV溝である場合、該V溝の幅は特に限定されるものではなく、製造しようとする半導体チップのサイズに応じて適宜定めることができる。
C面サファイア基板を用いて300μm〜500μm角、厚さ120μm以下のGaN系半導体チップを製造する場合であれば、V溝を深さ2.5μm以上に形成すれば、これを割り溝として利用することが可能となる。製造しようとするGaN系半導体チップの面積が大きくなる程、割り溝に必要な深さは小さくなり、1mm角より大面積のチップを製造する場合であれば、C面サファイア基板の厚さが250μmであっても、深さ3μmのV溝が割り溝として機能する。
ウェットエッチングに要する時間を考慮すると、V溝の好ましい幅は20μm以下であり、より好ましくは10μm以下である。
When the dividing groove in the substrate of the present invention is a V-groove formed by wet etching or the like, the width of the V-groove is not particularly limited, and may be appropriately determined according to the size of the semiconductor chip to be manufactured. it can.
In the case of manufacturing a GaN-based semiconductor chip of 300 μm to 500 μm square and a thickness of 120 μm or less using a C-plane sapphire substrate, if a V groove is formed to a depth of 2.5 μm or more, this is used as a split groove. It becomes possible. The larger the area of the GaN-based semiconductor chip to be manufactured, the smaller the depth required for the dividing groove. When manufacturing a chip having a larger area than 1 mm square, the thickness of the C-plane sapphire substrate is 250 μm. Even so, the V groove having a depth of 3 μm functions as a split groove.
Considering the time required for wet etching, the preferred width of the V-groove is 20 μm or less, more preferably 10 μm or less.
本発明の基板は、好ましくは割り溝の壁面上に成長阻害マスクを有するものであるが、必須ではない。成長阻害マスクを設ける場合、その材料にはGaN系半導体結晶の選択成長で用いられるマスクの材料を適宜用いることができ、具体的には、酸化ケイ素の他、窒化ケイ素、酸窒化ケイ素、酸化チタン、酸化ジルコニウム、タングステンなどが例示される。 The substrate of the present invention preferably has a growth inhibition mask on the wall surface of the dividing groove, but it is not essential. When providing a growth inhibition mask, the material of the mask used in the selective growth of the GaN-based semiconductor crystal can be used as appropriate. Specifically, in addition to silicon oxide, silicon nitride, silicon oxynitride, titanium oxide , Zirconium oxide, tungsten and the like.
WSPSSにおけるPSS領域の表面は、好ましくは、GaN系半導体結晶のファセット構造成長が可能な凹凸面とする。具体的な凹凸面のパターンとしては、円柱、円錐台、角柱、角錐台などの形状を有する凸部を規則的に分散配置したパターン、または、これらの形状を有する凹部を規則的に分散配置したパターン、矩形または台形の断面を有するストライプ状の凹部と凸部を交互に配置したパターンなどが例示される。凹凸面における凸部の高さまたは凹部の深さは、例えば、0.1μm〜5μmとすることができ、好ましくは0.5μm〜2μmである。凸部または凹部を周期的に配列したパターンとする場合の周期は、例えば、1μm〜10μmとすることができる。 The surface of the PSS region in WSPSS is preferably a concavo-convex surface capable of growing a facet structure of a GaN-based semiconductor crystal. As a specific uneven surface pattern, a pattern in which convex portions having shapes such as a cylinder, a truncated cone, a prism, and a truncated pyramid are regularly distributed, or concave portions having these shapes are regularly distributed. Examples thereof include a pattern, a pattern in which striped concave portions and convex portions having a rectangular or trapezoidal cross section are alternately arranged. The height of the convex portion or the depth of the concave portion on the uneven surface can be, for example, 0.1 μm to 5 μm, and preferably 0.5 μm to 2 μm. The period in the case of forming a pattern in which convex portions or concave portions are periodically arranged can be set to 1 μm to 10 μm, for example.
前述のように、本発明の基板は好ましくはWSスペースを有するWSPSSであるが、かかるWSPSSにおけるWSスペースの幅は、例えば、1μm〜50μmとすることができ、好ましくは、1μm〜10μmである。 As described above, the substrate of the present invention is preferably a WSPSS having a WS space, and the width of the WS space in the WSPSS can be, for example, 1 μm to 50 μm, and preferably 1 μm to 10 μm.
本発明は上記に明示的に示した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で種々の変形が可能である。 The present invention is not limited to the embodiments explicitly shown above, and various modifications can be made without departing from the spirit of the invention.
Claims (6)
An epitaxial wafer comprising: the substrate according to claim 1; and a GaN-based semiconductor crystal epitaxially grown on the surface for epitaxial growth of the substrate.
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012056797A (en) * | 2010-09-09 | 2012-03-22 | Furukawa Co Ltd | Method for manufacturing group iii nitride semiconductor substrate |
US9640714B2 (en) | 2013-08-29 | 2017-05-02 | Nichia Corporation | Method for manufacturing light emitting element |
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