JP2009159148A - Analog switch - Google Patents

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裕孝 井上
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an analog switch more suppressing an error caused by a terminal capacity of the analog switch than heretofore even when a difference between an input voltage and a reference voltage is very small, by being applied to a chopper type comparator or the like. <P>SOLUTION: The analog switch includes: a first analog switch, and a second analog switch which is connected in parallel to the first analog switch and is formed while reduced in both terminal capacity and current capacity in comparison with the first analog switch. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、アナログスイッチに関し、特に、チョッパ型コンパレータに適用される高精度のアナログスイッチに関するものである。   The present invention relates to an analog switch, and more particularly to a high-precision analog switch applied to a chopper type comparator.

従来からチョッパ型コンパレータは変換周波数が高速なＡ／Ｄコンバータ等によく用いられている（例えば、特許文献１参照）。
この従来のチョッパ型コンパレータの基本構成の一例を図４に示す。また、図４に示すチョッパ型コンパレータの動作を説明する波形図を図５に示す。
このチョッパ型コンパレータは、図５（ａ）に示すように、入力信号電圧Ｖinと基準電圧Ｖrefとを、クロック信号ＣＫに従って交互に切り替えて入力するためのアナログスイッチＳ１及びＳ２と、このアナログスイッチＳ１及びＳ２の出力側に直列に接続されたキャパシタＣ及びインバータＡＰ（すなわち、差動アンプ）を有している。
また、図４のチョッパ型コンパレータは、クロック信号ＣＬＫに従ってインバータＡＰの入出力間を短絡して、入力を閾値電圧にするためのアナログスイッチＳ３を有している。 Conventionally, a chopper type comparator is often used for an A / D converter having a high conversion frequency (for example, see Patent Document 1).
An example of the basic configuration of this conventional chopper comparator is shown in FIG. FIG. 5 is a waveform diagram for explaining the operation of the chopper type comparator shown in FIG.
As shown in FIG. 5A, the chopper type comparator has analog switches S1 and S2 for alternately switching and inputting an input signal voltage Vin and a reference voltage Vref according to a clock signal CK, and the analog switch S1. And a capacitor C and an inverter AP (that is, a differential amplifier) connected in series on the output side of S2.
4 has an analog switch S3 for short-circuiting the input and output of the inverter AP according to the clock signal CLK and setting the input to the threshold voltage.

アナログスイッチＳ１〜Ｓ３は、いずれも同様の回路構成であり、図示していないが、例えば、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとを並列に接続して構成している。
そして、クロック信号ＣＫと、このクロック信号ＣＫの反転信号クロック信号ＣＫＢとにおいて、アナログスイッチＳ１及びＳ３のｎチャネル型のＭＯＳトランジスタのゲートと、アナログスイッチＳ２のｐチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫが入力され、アナログスイッチＳ１及びＳ３のｐチャネル型のＭＯＳトランジスタのゲートと、アナログスイッチＳ２のｎチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫＢが入力される構成となっている。 The analog switches S1 to S3 have the same circuit configuration and are not shown in the figure. For example, a p-channel MOS transistor and an n-channel MOS transistor are connected in parallel.
Then, in the clock signal CK and the inverted signal clock signal CKB of the clock signal CK, clocks are applied to the gates of the n-channel MOS transistors of the analog switches S1 and S3 and the gate of the p-channel MOS transistor of the analog switch S2. The signal CK is input, and the clock signal CKB is input to the gates of the p-channel MOS transistors of the analog switches S1 and S3 and the gate of the n-channel MOS transistor of the analog switch S2.

すなわち、時刻ｔ１１において、チョッパ型コンパレータにおいては、クロック信号ＣＬＫが「Ｈ」レベルである場合、アナログスイッチＳ１及びＳ３がオン状態となり、アナログスイッチＳ２がオフ状態となる。
これにより、キャパシタＣの入力側Ｐ１の電位は入力電圧ＶＩとなり、インバータＡＰの入力側と出力側との電位は、電源電圧ＶDDの１／２の電圧となる。これにより、キャパシタＣの出力側と入力側の間はＶDD／２−Ｖrefの電圧に充電される。
次に、時刻ｔ１２において、クロック信号ＣＬＫが「Ｌ」レベルである場合、アナログスイッチＳ１及びＳ３がオフ状態となり、時刻ｔ１３においてアナログスイッチＳ２がオン状態となる。 That is, at time t11, in the chopper comparator, when the clock signal CLK is at “H” level, the analog switches S1 and S3 are turned on and the analog switch S2 is turned off.
As a result, the potential on the input side P1 of the capacitor C becomes the input voltage VI, and the potential on the input side and the output side of the inverter AP becomes half the power supply voltage VDD. As a result, the voltage between the output side and the input side of the capacitor C is charged to a voltage of VDD / 2−Vref.
Next, when the clock signal CLK is at “L” level at time t12, the analog switches S1 and S3 are turned off, and at time t13, the analog switch S2 is turned on.

これにより、コンデンサＣの入力側の電位が基準電圧Ｖrefとなり、コンデンサＣの出力側Ｐ２の電位は、キャパシタＣに充電された電圧が加算されるので、ＶDD／２＋Ｖin−Ｖrefとなる。
そして、コンデンサＣの出力側の電位は、比較回路であるインバータＡＰに供給される。この電位（ＶDD／２＋Ｖin−Ｖref）が、インバータＡＰの閾値電圧Ｖthよりも高い場合、このインバータＡＰの出力側Ｐ３から出力される出力信号ＯＵＴは「Ｌ」レベルとなる。
また、電位（ＶDD／２＋Ｖin−Ｖref）が、インバータＡＰの閾値電圧Ｖthよりも低い場合、このインバータＡＰから出力される出力信号ＯＵＴは“Ｈ”となる。
特開平０５−２４０８８７号公報 As a result, the potential on the input side of the capacitor C becomes the reference voltage Vref, and the potential on the output side P2 of the capacitor C becomes VDD / 2 + Vin−Vref because the voltage charged in the capacitor C is added.
The potential on the output side of the capacitor C is supplied to the inverter AP which is a comparison circuit. When this potential (VDD / 2 + Vin−Vref) is higher than the threshold voltage Vth of the inverter AP, the output signal OUT output from the output side P3 of the inverter AP becomes “L” level.
When the potential (VDD / 2 + Vin−Vref) is lower than the threshold voltage Vth of the inverter AP, the output signal OUT output from the inverter AP is “H”.
JP 05-240887 A

しかしながら、上述したチョッパ型コンパレータのアナログスイッチＳ１においては、時刻ｔ１２において、オン（導通）状態からオフ（開放）状態に遷移した際、アナログスイッチの端子容量に蓄積された電荷の流入あるいは流出による電圧変動により、図５に示すように、コンデンサＣの両端が「ＶDD／２−Ｖref」ではなく、「ＶDD／２−Ｖref＋Ｖn」となる。ここで、Ｖnが電圧変動するノイズの電圧である。   However, in the analog switch S1 of the chopper type comparator described above, when the transition from the on (conducting) state to the off (opening) state is made at time t12, the voltage due to the inflow or outflow of charges accumulated in the terminal capacitance of the analog switch. Due to the fluctuation, as shown in FIG. 5, both ends of the capacitor C become “VDD / 2−Vref + Vn” instead of “VDD / 2−Vref”. Here, Vn is a voltage of noise that varies in voltage.

チョッパ型のコンパレータＡＰにおいて、比較処理を高速化させるため、コンデンサＣに対して基準電圧Ｖrefをチャージ（電荷の蓄積）する時間を短縮するため、アナログスイッチＳ１の電流容量を大きくする必要がある。この結果、アナログスイッチＳ１の端子容量が大きくなる。アナログスイッチＳ１が、例えばＭＯＳトランジスタで形成されている場合、次式に示すように電流容量を増加させようとして、トランジスタサイズを増加させると、オフ状態とした時点の電圧変動が大きく、基準電圧Ｖrefの電圧値が変動してしまう。
ΔＶ＝Ｗ・Ｌ・Ｃox（ＶDD−Ｖin−Ｖth）／２ＣＨ
上記式において、ＷはＭＯＳトランジスタのチャネル幅、ＬはＭＯＳトランジスタのチャネル長、ＶDDは電源電圧、Ｖinは入力電圧、ＶthはＭＯＳトランジスタの閾値電圧、ＣoxはＭＯＳトランジスタの酸化膜容量、ＣＨはホールド容量である。 In the chopper comparator AP, in order to speed up the comparison process, it is necessary to increase the current capacity of the analog switch S1 in order to shorten the time for charging the reference voltage Vref to the capacitor C (accumulating charge). As a result, the terminal capacity of the analog switch S1 increases. When the analog switch S1 is formed of, for example, a MOS transistor, if the transistor size is increased to increase the current capacity as shown in the following equation, the voltage fluctuation at the time when the transistor is turned off is large, and the reference voltage Vref The voltage value of fluctuates.
ΔV = W · L · Cox (VDD−Vin−Vth) / 2C H
In the formula, W is the channel width of the MOS transistor, L is the channel length of the MOS transistor, VDD is the supply voltage, Vin is an input voltage, Vth is the threshold voltage of the MOS transistor, Cox is the oxide film capacitance of the MOS transistor, C H is Hold capacity.

上述したように、コンデンサＣにチャージされている電圧が「ＶDD／２−Ｖref＋Ｖn」であるため、アナログスイッチＳ２がオン状態となり、入力電圧Ｖinが入力された際、「Ｖin−Ｖref」の比較が行われるが、Ｖin及びＶrefの正確な大小判定が行われず、すなわち、Ｖinと、Ｖref−Ｖnとの大小判定となり、ＶinとＶrefとの電圧差がＶnより微少である場合、判定結果が誤ったものとなり、高精度の判定動作を行うことができない。   As described above, since the voltage charged in the capacitor C is “VDD / 2−Vref + Vn”, when the analog switch S2 is turned on and the input voltage Vin is input, the comparison of “Vin−Vref” is performed. Although accurate determination of Vin and Vref is not performed, that is, the determination of Vin and Vref−Vn is made, and the voltage difference between Vin and Vref is slightly smaller than Vn, the determination result is incorrect. Therefore, a highly accurate determination operation cannot be performed.

本発明は、アナログスイッチをオフ状態とした際に、端子容量からの電荷の流入により生じる電圧変動を、従来例に比較して抑制することができるアナログスイッチの提供を目的としている。   An object of the present invention is to provide an analog switch that can suppress voltage fluctuation caused by inflow of electric charge from a terminal capacitor when the analog switch is turned off as compared with the conventional example.

本発明のアナログスイッチは、第１のアナログスイッチと、該第１のアナログスイッチに対して並列に接続され、該第１のアナログスイッチに比較して、端子容量及び電流容量が小さく形成されている第２のアナログスイッチとを有することを特徴とする。   The analog switch of the present invention is connected in parallel to the first analog switch and the first analog switch, and has a smaller terminal capacity and current capacity than the first analog switch. And a second analog switch.

本発明のアナログスイッチは、オン状態とする際、第１のアナログスイッチ及び第２のアナログスイッチを、同時あるいはいずれかを先に接続し、一方、オフ状態とする際、電流容量の大きい第１のアナログスイッチを先に開放し、電流容量の小さい第２のアナログスイッチを後に開放することを特徴とする。   When the analog switch of the present invention is turned on, the first analog switch and the second analog switch are connected at the same time or one of them first. The first analog switch is opened first, and the second analog switch having a small current capacity is opened later.

本発明のアナログスイッチは、前記第１及び第２のアナログスイッチがＭＯＳトランジスタにて形成されていることを特徴とする。   The analog switch of the present invention is characterized in that the first and second analog switches are formed by MOS transistors.

以上説明したように、本発明によれば、アナログスイッチを、第１のアナログスイッチと、第１のアナログスイッチに比較して電流容量の小さい第２のアナログスイッチとから構成しため、アナログスイッチの開放（切断）時に、電流容量の大きな第１のアナログスイッチを開放した後、第１のアナログスイッチより電流容量の小さな第２のアナログスイッチを切断するため、アナログスイッチの端子容量に蓄積された電荷によるノイズの影響を抑制し、解放時における電圧変動を従来例に比較して低減することができる。   As described above, according to the present invention, the analog switch is composed of the first analog switch and the second analog switch having a smaller current capacity than the first analog switch. When opening (disconnecting), the first analog switch having a large current capacity is opened, and then the second analog switch having a smaller current capacity than the first analog switch is disconnected, so that the charge accumulated in the terminal capacity of the analog switch The influence of noise due to the noise can be suppressed, and voltage fluctuation at the time of release can be reduced as compared with the conventional example.

以下、本発明の一実施形態によるアナログスイッチの説明を行う。図１は本実施形態におけるアナログスイッチを用いたチョッパ型コンパレータの構成を示す概念図である。
図１に示すアナログスイッチ部２１は、アナログスイッチＳ１とアナログスイッチＳ１’とから構成されており、アナログスイッチＳ１’がアナログスイッチＳ１に比較して、電流容量の小さいサイズに形成してある（すなわち、端子容量が少ない）。
同様に、アナログスイッチ部２２は、アナログスイッチＳ３とアナログスイッチＳ３’とから構成されており、アナログスイッチＳ３’がアナログスイッチＳ３に比較して、電流容量の小さいサイズに形成してある（すなわち、端子容量が少ない）。 Hereinafter, an analog switch according to an embodiment of the present invention will be described. FIG. 1 is a conceptual diagram showing a configuration of a chopper type comparator using an analog switch in the present embodiment.
The analog switch unit 21 shown in FIG. 1 includes an analog switch S1 and an analog switch S1 ′, and the analog switch S1 ′ is formed to have a smaller current capacity than the analog switch S1 (that is, the analog switch S1 ′). , Terminal capacity is low).
Similarly, the analog switch unit 22 includes an analog switch S3 and an analog switch S3 ′, and the analog switch S3 ′ is formed to have a smaller current capacity than the analog switch S3 (that is, the analog switch S3 ′). Terminal capacity is low).

すなわち、ＭＯＳトランジスタにより構成されている場合、アナログスイッチＳ１’は、アナログスイッチＳ１に対して、チャネル幅の小さな、すなわち容量の小さなＭＯＳトランジスタにより構成されている。同様に、アナログスイッチＳ３’は、アナログスイッチＳ３に対して、チャネル幅の小さな、すなわち容量の小さなＭＯＳトランジスタにより構成されている。
ここで、図示はしていないが、ＭＯＳトランジスタにて形成されている場合、各アナログスイッチＳ１、Ｓ１’、Ｓ２、Ｓ３、Ｓ３’は、それぞれｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタにより形成されている。 That is, in the case where the analog switch S1 ′ is configured by a MOS transistor, the analog switch S1 ′ is configured by a MOS transistor having a smaller channel width than the analog switch S1, that is, a smaller capacity. Similarly, the analog switch S3 ′ is configured by a MOS transistor having a smaller channel width, that is, a smaller capacity than the analog switch S3.
Here, although not shown in the figure, when formed by MOS transistors, each analog switch S1, S1 ′, S2, S3, S3 ′ is formed by an n-channel MOS transistor and a p-channel MOS transistor, respectively. Has been.

そして、アナログスイッチＳ１、Ｓ１’、Ｓ３、Ｓ３’のオンオフがクロック信号ＣＫと、このクロック信号ＣＫの反転信号クロック信号ＣＫＢとにおいて行われている場合、アナログスイッチＳ１、Ｓ３、Ｓ１’及びＳ３’のｎチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫが入力され、アナログスイッチＳ１、Ｓ３、Ｓ１’及びＳ３’のｐチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫＢが入力される構成となっている。
また、アナログスイッチＳ２のオンオフがクロック信号ＣＫ’と、このクロック信号ＣＫの反転信号クロック信号ＣＫＢ’とにおいて行われている場合、アナログスイッチＳ２のｐチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫ’が入力され、アナログスイッチＳ２のｎチャネル型のＭＯＳトランジスタのゲートにクロック信号ＣＫＢ’が入力される構成となっている。 When the analog switches S1, S1 ′, S3, S3 ′ are turned on / off in the clock signal CK and the inverted signal clock signal CKB of the clock signal CK, the analog switches S1, S3, S1 ′, and S3 ′ are used. The clock signal CK is input to the gate of the n-channel type MOS transistor, and the clock signal CKB is input to the gates of the p-channel type MOS transistors of the analog switches S1, S3, S1 ′ and S3 ′. .
When the analog switch S2 is turned on / off by the clock signal CK ′ and the inverted signal clock signal CKB ′ of the clock signal CK, the clock signal CK ′ is applied to the gate of the p-channel MOS transistor of the analog switch S2. Is input, and the clock signal CKB ′ is input to the gate of the n-channel MOS transistor of the analog switch S2.

ここで、本実施形態においては、アナログスイッチＳ１及びＳ２と、アナログスイッチＳ１’及びＳ３’とに供給されているクロック信号ＣＫが「Ｈ」レベルから「Ｌ」レベルへ遷移（このとき、クロック信号ＣＫＢが「Ｌ」レベルから「Ｈ」レベルへ遷移）するタイミングにおいて、アナログスイッチＳ１及びＳ２とに入力されるタイミングに対し、アナログスイッチＳ１’及びＳ３’に入力されるタイミングを遅延させている。
この遅延の時間は、アナログスイッチＳ１の電圧変動を、アナログスイッチＳ１’が吸収する時間として設定する。 In this embodiment, the clock signal CK supplied to the analog switches S1 and S2 and the analog switches S1 ′ and S3 ′ transitions from the “H” level to the “L” level (at this time, the clock signal At the timing when CKB transitions from “L” level to “H” level), the timing input to the analog switches S1 ′ and S3 ′ is delayed with respect to the timing input to the analog switches S1 and S2.
The delay time is set as a time for the analog switch S1 ′ to absorb the voltage fluctuation of the analog switch S1.

一方、アナログスイッチＳ１及びＳ３と、アナログスイッチＳ１’及びＳ３’とに供給されているクロック信号ＣＫが「Ｌ」レベルから「Ｈ」レベルへ遷移（このとき、クロック信号ＣＫＢが「Ｈ」レベルから「Ｌ」レベルへ遷移）するタイミングにおいて、アナログスイッチＳ１及びＳ３とに入力されるタイミングに対し、アナログスイッチＳ１’及びＳ３’に入力されるタイミングを遅くしていれば、アナログスイッチＳ１’及びＳ３’の順序を問わない。   On the other hand, the clock signal CK supplied to the analog switches S1 and S3 and the analog switches S1 ′ and S3 ′ transitions from the “L” level to the “H” level (at this time, the clock signal CKB changes from the “H” level. If the timing input to the analog switches S1 ′ and S3 ′ is delayed with respect to the timing input to the analog switches S1 and S3 at the timing of transition to the “L” level), the analog switches S1 ′ and S3 'No matter what order.

これにより、アナログスイッチＳ１及びＳ１’の双方を用い、高速にコンデンサＣに電荷をチャージし、アナログスイッチ２１の解放時に、アナログスイッチＳ１’に比較して電流容量の大きなアナログスイッチＳ１を最初に開放し、その後アナログスイッチＳ１’を開放するため、アナログスイッチＳ１の端子容量に蓄積された電荷がアナログスイッチＳ１’を通じて放電される。蓄積されたコンデンサＣの片方Ｐ１点の電圧がＶrefであると、コンデンサＣの両端にかかる電圧は、「ＶDD／２−Ｖref」となる。ここで、ＶDD／２は、インバータＡＰの論理閾値である。インバータＡＰは、アナログスイッチＳ３及びＳ３’が開放の状態においてＰ２点の入力側が閾値電圧ＶDD／２より大きい電圧の場合「Ｌ」レベルを出力し、Ｐ２点の入力側が閾値電圧ＶDD／２より小さい電圧の場合「Ｈ」レベルを出力する。
そして、アナログスイッチＳ１’を開放すると、アナログスイッチＳ１’における端子容量に蓄積されていた電荷により、上記「ＶDD／２−Ｖref」が変動するが、電流容量がアナログスイッチＳ１に比較して小さいため、ノイズによる電圧変動Ｖnの数値を従来例に比較して抑制することができる。 Thus, both the analog switches S1 and S1 ′ are used to charge the capacitor C at high speed, and when the analog switch 21 is released, the analog switch S1 having a larger current capacity than the analog switch S1 ′ is first opened. Thereafter, in order to open the analog switch S1 ′, the electric charge accumulated in the terminal capacitance of the analog switch S1 is discharged through the analog switch S1 ′. When the accumulated voltage at one point P1 of the capacitor C is Vref, the voltage applied to both ends of the capacitor C is “VDD / 2−Vref”. Here, VDD / 2 is a logical threshold value of the inverter AP. The inverter AP outputs an “L” level when the analog switch S3 and S3 ′ are open and the input side of the point P2 is higher than the threshold voltage VDD / 2, and the input side of the point P2 is lower than the threshold voltage VDD / 2. In the case of voltage, “H” level is output.
When the analog switch S1 ′ is opened, the “VDD / 2−Vref” fluctuates due to the charge accumulated in the terminal capacitance in the analog switch S1 ′, but the current capacity is smaller than that of the analog switch S1. The numerical value of the voltage fluctuation Vn due to noise can be suppressed as compared with the conventional example.

次に、図２を用いて、本実施形態におけるアナログスイッチを用いたチョッパ型コンパレータの動作を説明する。図２は本実施形態におけるアナログスイッチを用いたチョッパ型コンパレータの動作例を示す波形図である。
時刻ｔ１において、図示しない制御回路は、クロック信号ＣＫが「Ｈ」レベルとなり、クロック信号ＣＫＢが「Ｌ」レベルとし、アナログスイッチＳ１、Ｓ１’、Ｓ３及びＳ３’をオン状態とし、外部から入力される電圧ＶrefをコンデンサＣの入力側Ｐ１点に蓄積させるとともに、インバータＡＰの入力側Ｐ２及び出力側Ｐ３を導通状態とし、Ｐ２点及びＰ３点をＶDD／２とする。このとき、制御部は、クロック信号ＣＫ’を「Ｌ」レベルとし、クロック信号ＣＫＢ’を「Ｈ」レベルを出力し、アナログスイッチＳ２を開放状態としている。 Next, the operation of the chopper type comparator using the analog switch in this embodiment will be described with reference to FIG. FIG. 2 is a waveform diagram showing an operation example of the chopper type comparator using the analog switch in the present embodiment.
At time t1, a control circuit (not shown) sets the clock signal CK to the “H” level, the clock signal CKB to the “L” level, turns on the analog switches S1, S1 ′, S3, and S3 ′, and is input from the outside. The voltage Vref is accumulated at the input P1 point of the capacitor C, the input P2 and the output P3 of the inverter AP are turned on, and the P2 and P3 points are set to VDD / 2. At this time, the control unit sets the clock signal CK ′ to the “L” level, outputs the clock signal CKB ′ to the “H” level, and opens the analog switch S2.

時刻ｔ２において、上記制御部は、アナログスイッチＳ１及びＳ３のみに対して、クロック信号ＣＫを「Ｌ」レベルとし、クロック信号ＣＫＢを「Ｈ」レベルとして開放状態とする。しかしながら、制御部はアナログスイッチＳ１’及びＳ３’に対し、クロック信号ＣＫを「Ｈ」レベルとし、クロック信号ＣＫＢを「Ｌ」レベルとして、導通状態を継続させる。
これにより、アナログスイッチＳ１の端子容量に蓄積されていた電荷による電圧変動がアナログスイッチＳ１’が導通状態であるため吸収され、コンデンサＣに蓄積されている電圧は「ＶDD／２−Ｖref」となる。同様に、アナログスイッチＳ３の端子容量に蓄積されていた電荷による電圧変動がアナログスイッチＳ３’が導通状態のため吸収される。 At time t2, the control unit sets the clock signal CK to the “L” level and the clock signal CKB to the “H” level for only the analog switches S1 and S3 and opens the circuit. However, the control unit sets the clock signal CK to the “H” level and the clock signal CKB to the “L” level for the analog switches S1 ′ and S3 ′ and continues the conduction state.
As a result, the voltage fluctuation due to the electric charge accumulated in the terminal capacitance of the analog switch S1 is absorbed because the analog switch S1 ′ is in the conductive state, and the voltage accumulated in the capacitor C becomes “VDD / 2−Vref”. . Similarly, voltage fluctuations due to charges accumulated in the terminal capacitance of the analog switch S3 are absorbed because the analog switch S3 ′ is in a conductive state.

時刻ｔ３において、制御部はクロック信号ＣＫを「Ｌ」レベルとし、クロック信号ＣＫＢを「Ｈ」レベルとして開放状態として、アナログスイッチＳ１’及びＳ３’を開放状態とする。
このとき、アナログスイッチＳ１’の端子容量による電圧変動が起こるが、アナログスイッチＳ１’の端子容量がアナログスイッチＳ１に比較して小さいため、電圧変動の値がＶnに比較してより低く抑制され、「ＶDD／２−Ｖref」からの電圧変動を図４の回路に比較して低減することができる。
この結果、基準電圧Ｖrefと、入力電圧Ｖinとの電圧差が僅差であったとしても、大小判定の誤判定を従来に比較して抑制することができ、判定精度を向上させることができる。 At time t3, the control unit sets the clock signal CK to the “L” level, sets the clock signal CKB to the “H” level, opens the analog switches S1 ′ and S3 ′, and opens the analog switches S1 ′ and S3 ′.
At this time, the voltage fluctuation due to the terminal capacitance of the analog switch S1 ′ occurs, but since the terminal capacitance of the analog switch S1 ′ is small compared to the analog switch S1, the value of the voltage fluctuation is suppressed lower than Vn, The voltage fluctuation from “VDD / 2−Vref” can be reduced as compared with the circuit of FIG.
As a result, even if the voltage difference between the reference voltage Vref and the input voltage Vin is very small, it is possible to suppress the erroneous determination of the size determination as compared with the conventional case, and the determination accuracy can be improved.

時刻ｔ４において、制御部は、クロック信号ＣＫ’を「Ｈ」レベルとし、クロック信号ＣＫＢ’を「Ｌ」レベルとして出力し、アナログスイッチＳ２を導通状態とし、入力電圧ＶrefをコンデンサＣの入力側Ｐ１に供給する。
これにより、インバータＡＰの入力側Ｐ２の電圧が「ＶDD／２−Ｖref＋Ｖin」となり、Ｖref及びＶinのいずれかが大きいかにより、インバータＡＰは「Ｈ」レベルあるいは「Ｌ」レベルのいずれかを出力して、大小判定の動作を行う。
この図１において、インバータＡＰは、Ｖref＞Ｖinの場合「Ｈ」レベルを出力し、一方Ｖref＜Ｖinの場合「Ｌ」レベルを出力する。 At time t4, the control unit outputs the clock signal CK ′ as the “H” level, the clock signal CKB ′ as the “L” level, outputs the analog switch S2, and sets the input voltage Vref to the input side P1 of the capacitor C. To supply.
As a result, the voltage on the input side P2 of the inverter AP becomes “VDD / 2−Vref + Vin”, and the inverter AP outputs either “H” level or “L” level depending on which of Vref and Vin is larger. The size judgment operation is performed.
In FIG. 1, the inverter AP outputs an “H” level when Vref> Vin, and outputs an “L” level when Vref <Vin.

次に、実施形態のアナログスイッチを提供したＬＳＩ評価装置を図面を参照して説明する。図３は同実施形態によるＬＳＩ評価装置の構成例を示すブロック図である。ここで、ＬＳＩ評価装置は、ＬＳＩ評価装置本体１と、測定対象の対象ＬＳＩのテストを行う評価部が複数設けられたテストヘッドから構成されており、測定対象である複数の対象ＬＳＩに対し、同様の電圧にて電源（対象ＬＳＩを駆動する電源）及びテストパターンを与えて、上記対象ＬＳＩの電気的特性あるいは動作特性を試験を行う。   Next, an LSI evaluation apparatus that provides the analog switch of the embodiment will be described with reference to the drawings. FIG. 3 is a block diagram showing a configuration example of the LSI evaluation apparatus according to the embodiment. Here, the LSI evaluation apparatus is composed of an LSI evaluation apparatus main body 1 and a test head provided with a plurality of evaluation units for testing a target LSI to be measured. For a plurality of target LSIs to be measured, A power supply (power supply for driving the target LSI) and a test pattern are applied at the same voltage, and the electrical characteristics or operation characteristics of the target LSI are tested.

この図において、ＬＳＩ評価装置本体１は、電圧選択部１１、基準電圧生成部１２、記憶部１３及びテストパターン生成部１４を有している。
上記記憶部１３は、上記電源の電源電圧と、上記テストパターンと、該テストパターンの信号電圧が記憶されている。
基準電圧生成部１２は、上記記憶部１３から、複数の電源電圧及び信号電圧の電圧値を読み出して、対応する電圧を基準電圧として複数生成してテストヘッド２に対して出力する。 In this figure, the LSI evaluation apparatus body 1 has a voltage selection unit 11, a reference voltage generation unit 12, a storage unit 13, and a test pattern generation unit 14.
The storage unit 13 stores a power supply voltage of the power supply, the test pattern, and a signal voltage of the test pattern.
The reference voltage generation unit 12 reads voltage values of a plurality of power supply voltages and signal voltages from the storage unit 13, generates a plurality of corresponding voltages as reference voltages, and outputs them to the test head 2.

テストパターン生成部１４は、記憶部１３から、対象ＬＳＩに与えて動作させるテストパターンを読み出し、テストヘッド２に対して送信する。
電圧選択部１１は、基準電圧生成部１２が出力する複数の基準電圧のうち、いずれの基準電圧をテストヘッド２に対して出力するかのスイッチング制御信号ＳＣを、テストヘッド２に対して出力するとともに、各テストヘッド２に設けられた各評価部（後述する評価部２２a〜２２z）に対して、現在出力している基準電圧の電圧値を示す電圧値信号ＧＶを出力する。 The test pattern generation unit 14 reads out a test pattern to be applied to the target LSI to operate from the storage unit 13 and transmits the test pattern to the test head 2.
The voltage selection unit 11 outputs to the test head 2 a switching control signal SC as to which of the plurality of reference voltages output from the reference voltage generation unit 12 is to be output to the test head 2. At the same time, a voltage value signal GV indicating the voltage value of the currently output reference voltage is output to each evaluation unit (evaluation units 22a to 22z described later) provided in each test head 2.

テストヘッド１は、本実施形態によるすでに述べたアナログスイッチ部２１と、複数の評価部、例えば評価部２２a〜２２zから構成されている。
アナログスイッチ部２１各々は、上記電圧選択部１１から出力されるスイッチング制御信号ＳＣにより、全てがオフ状態か、あるいはいずれか１つがオン状態となり、オペレータの入力した基準電圧の電圧値が選択され、評価部２２a〜２２z各々に対して出力する。
上記評価部２２ａ〜２２z各々は、対象ＬＳＩ３a〜３zそれぞれに対応し、対応する対象ＬＳＩの試験を行う。
本実施形態のアナログスイッチを用いることにより、基準電圧生成部１２から、評価部２２a〜評価部２２z各々に対し、高い精度にて基準電圧を供給することができ、ＬＳＩの判定の精度向上を実現することができる。 The test head 1 includes the analog switch unit 21 already described according to the present embodiment and a plurality of evaluation units, for example, evaluation units 22a to 22z.
Each of the analog switch units 21 is turned off or any one of them is turned on by the switching control signal SC output from the voltage selection unit 11, and the voltage value of the reference voltage input by the operator is selected. Output to each of the evaluation units 22a to 22z.
Each of the evaluation units 22a to 22z corresponds to each of the target LSIs 3a to 3z, and tests the corresponding target LSI.
By using the analog switch of the present embodiment, the reference voltage can be supplied from the reference voltage generation unit 12 to each of the evaluation units 22a to 22z with high accuracy, thereby improving the accuracy of LSI determination. can do.

本実施形態におけるアナログスイッチ部２１の構成を説明するチョッパ型コンパレータの構成を示すブロック図である。It is a block diagram which shows the structure of the chopper type comparator explaining the structure of the analog switch part 21 in this embodiment. 図１のチョッパ型コンパレータの動作を説明するためのタイミングチャートである。4 is a timing chart for explaining the operation of the chopper type comparator of FIG. 1. 本発明の一実施形態によるLSI評価装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the LSI evaluation apparatus by one Embodiment of this invention. 従来のアナログスイッチの構成を説明するチョッパ型コンパレータの構成を示すブロック図である。It is a block diagram which shows the structure of the chopper type comparator explaining the structure of the conventional analog switch. 図４のチョッパ型コンパレータの動作を説明するためのタイミングチャートである。5 is a timing chart for explaining the operation of the chopper type comparator of FIG. 4.

符号の説明Explanation of symbols

１…ＬＳＩ評価装置本体
２…テストヘッド
３a、３z…対象ＬＳＩ
１１…電圧選択部
１２…基準電圧生成部
１３、３４…記憶部
１４…テストパターン生成部
２１…アナログスイッチ部
２２a、２２z…評価部
Ｓ１、Ｓ１’、Ｓ２、Ｓ３、Ｓ３’…アナログスイッチ DESCRIPTION OF SYMBOLS 1 ... LSI evaluation apparatus main body 2 ... Test head 3a, 3z ... Target LSI
DESCRIPTION OF SYMBOLS 11 ... Voltage selection part 12 ... Reference voltage generation part 13, 34 ... Memory | storage part 14 ... Test pattern generation part 21 ... Analog switch part 22a, 22z ... Evaluation part S1, S1 ', S2, S3, S3' ... Analog switch

Claims (3)

第１のアナログスイッチと、
該第１のアナログスイッチに対して並列に接続され、該第１のアナログスイッチに比較して、端子容量及び電流容量が小さく形成されている第２のアナログスイッチと
を有することを特徴とするアナログスイッチ。 A first analog switch;
An analog circuit comprising: a second analog switch connected in parallel to the first analog switch and having a terminal capacity and a current capacity smaller than that of the first analog switch. switch. オン状態とする際、
第１のアナログスイッチ及び第２のアナログスイッチを、同時あるいはいずれかを先に接続し、
一方、オフ状態とする際、電流容量の大きい第１のアナログスイッチを先に開放し、電流容量の小さい第２のアナログスイッチを後に開放することを特徴とする請求項１に記載のアナログスイッチ。 When turning on,
Connect the first analog switch and the second analog switch at the same time or either first,
On the other hand, the analog switch according to claim 1, wherein when the switch is turned off, the first analog switch having a large current capacity is opened first, and the second analog switch having a small current capacity is opened later. 前記第１及び第２のアナログスイッチがＭＯＳトランジスタにて形成されていることを特徴とする請求項１または請求項２に記載のアナログスイッチ。   3. The analog switch according to claim 1, wherein the first and second analog switches are formed by MOS transistors.
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