JP2009158765A - Gate oxide film forming method, and method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、ゲート酸化膜形成方法及び半導体装置の製造方法に関し、特に膜厚の異なる複数のゲート酸化膜を形成する方法に関する。 The present invention relates to a method for forming a gate oxide film and a method for manufacturing a semiconductor device, and more particularly to a method for forming a plurality of gate oxide films having different thicknesses.
一般に、絶縁効果トランジスタ(MOSトランジスタ)を搭載した高電圧のMOS型半導体装置においては、同一半導体装置内に耐圧の高い高耐圧素子と高速の信号処理を行う耐圧の低い低耐圧素子から構成される。高耐圧素子においては、ゲート酸化膜を厚く形成する必要があり、低耐圧素子においては、ゲート酸化膜を薄く形成する必要がある。 Generally, a high voltage MOS type semiconductor device equipped with an insulation effect transistor (MOS transistor) is composed of a high withstand voltage element having a high withstand voltage and a low withstand voltage element for performing high-speed signal processing in the same semiconductor device. . In a high breakdown voltage element, it is necessary to form a thick gate oxide film, and in a low breakdown voltage element, it is necessary to form a thin gate oxide film.
従来、このような同一基板上に複数の膜厚を持ったゲート酸化膜を形成する方法としては、一般的には、素子分離酸化膜形成後、全面に最も厚いゲート酸化膜を形成し、その後に、薄いゲート酸化膜を構成する予定領域内に形成された前記の厚いゲート酸化膜をエッチングし、その後薄膜のゲート酸化を形成することにより複数のゲート酸化膜を形成する方法が用いられていた。 Conventionally, as a method of forming a gate oxide film having a plurality of film thicknesses on the same substrate, generally, after forming an element isolation oxide film, the thickest gate oxide film is formed on the entire surface, and thereafter In addition, a method has been used in which a plurality of gate oxide films are formed by etching the thick gate oxide film formed in a predetermined region constituting a thin gate oxide film and then forming a thin gate oxide film. .
図7は、従来方法によるゲート酸化膜を形成する際の製造工程を示す概略の工程断面図であり、工程毎に図7(a)〜(e)に分けて図示している。尚、以下では、膜厚の異なるゲート酸化膜を、「第1ゲート酸化膜9」、「第2ゲート酸化膜10」と記載し、第2ゲート酸化膜10が第1ゲート酸化膜9より膜厚が薄いものとする。
FIG. 7 is a schematic process cross-sectional view showing a manufacturing process when forming a gate oxide film by a conventional method, and is divided into FIGS. 7A to 7E for each process. In the following description, the gate oxide films having different thicknesses are referred to as “first
まず、図7(a)に示すように、半導体基板1上の全面を熱酸化してパッド酸化膜93を成膜した後、CVD(Chemical Vapor Deposition)法によって窒化膜4を成膜する。その後、フィールド酸化膜5の形成予定領域内に係る窒化膜4を除去する。これにより、フィールド酸化膜5の形成予定領域以外には、窒化膜4が残存する。
First, as shown in FIG. 7A, the entire surface of the
尚、図7(a)に示すパッド酸化膜93は、厚膜の第1ゲート酸化膜9の所望膜厚相当分を成膜するものとする。
Note that the
次に、図7(b)に示すように、全面に酸化処理を行う。このとき、窒化膜4は耐酸化性が強いため、窒化膜4下方の活性領域はほとんど酸化されず、窒化膜4が形成されていない領域下方の活性領域の酸化が進行し、かかる領域にフィールド酸化膜5が形成される。
Next, as shown in FIG. 7B, the entire surface is oxidized. At this time, since the
次に、図7(c)に示すように、残存していた窒化膜4をエッチング除去する。
Next, as shown in FIG. 7C, the
次に、図7(d)に示すように、第2ゲート酸化膜10を形成する領域7の表面が露出するようにパターニングされたレジスト81をマスクとしてエッチングを行い、前記領域7内に形成されていたパッド酸化膜93をエッチング除去する。
Next, as shown in FIG. 7D, etching is performed using a
次に、図7(e)に示すように、レジスト81を除去した後、全面に対して酸化処理を行う。これにより、領域6内には厚膜の第1ゲート酸化膜9が、領域7内には薄膜の第2ゲート酸化膜10が夫々形成される。
Next, as shown in FIG. 7E, after the
上記方法によれば、フォト工程1回の追加のみで膜厚の異なるゲート酸化膜を形成できる。又、第1ゲート酸化膜9を形成するための図7(a)に係るパッド酸化膜93成膜時の酸化工程、並びに第2ゲート酸化膜9を形成するための図7(e)に係る酸化工程のいずれにおいても、窒化膜4が形成されていない状態における酸化工程であるため、酸化工程時に半導体基板1に対して余分な応力が加わることがない。このため、酸化工程時において半導体基板1内に結晶欠陥が生じるのが防止され、信頼性の高いゲート酸化膜が形成可能である。
According to the above method, gate oxide films having different film thicknesses can be formed only by adding one photo process. Further, an oxidation process at the time of forming the
しかしながら、図7に示す従来方法では、エッチングにより膜厚が減少することを想定して予め厚膜のフィールド酸化膜を形成する必要があり、バーズビークが大きくなるという問題が生じる。 However, in the conventional method shown in FIG. 7, it is necessary to previously form a thick field oxide film on the assumption that the film thickness is reduced by etching, which causes a problem that the bird's beak becomes large.
即ち、図7(d)に示すように、第2ゲート酸化膜形成予定領域7において、半導体基板1の基板面を露出させるに際し、予め成膜されたパッド酸化膜93の膜厚相当分をエッチングにより除去することとなる。第1ゲート酸化膜9の膜厚は、図7(d)において残存しているパッド酸化膜93の膜厚と、後の工程で酸化されることで増加する膜厚(即ち第2ゲート酸化膜10の膜厚)との合計によって規定される。即ち、第1ゲート酸化膜9を厚い膜厚で形成したい場合には、予めパッド酸化膜93として厚い膜厚の酸化膜を形成する必要がある。このとき、図7(d)の工程において、領域7内に形成されている、この厚い膜厚のパッド酸化膜93を除去する必要が生じる。
That is, as shown in FIG. 7D, when the substrate surface of the
例えばパッド酸化膜93を100nm程度の膜厚で形成した場合、フィールド酸化膜5を最終的に300nm程度の膜厚で形成するためには、100nm程度の膜厚減少を考慮して予め図7(b)の時点で400nm程度のフィールド酸化膜5を形成しておく必要がある。このようにフィールド酸化膜5を厚く形成すると、バーズビークが大きくなり、活性領域のフラットな部分が小さくなる。このため、設計寸法(マスク寸法)と出来上がり寸法のズレが大きくなり、最小寸法での活性領域のバラツキが大きくなるという問題が生じる。
For example, when the
又、活性領域のバラツキが生じることから、図7(d)において形成されるレジスト81の形成領域にもバラツキが生じ、これによって露出される第2ゲート酸化膜形成予定領域7にもバラツキが生じる。これにより、第2ゲート酸化膜10の形成位置にバラツキが生じ、電気的特性に影響を及ぼす可能性がある。特に膜厚の薄い第2ゲート酸化膜10を含む低耐圧素子に対しては高速の信号処理が要求されるため、微細に加工する必要があるが、前記の理由により活性領域並びに第2ゲート酸化膜10の形成位置にバラツキが生じることで、信号処理の高速化に対する妨げにもなっていた。
Further, since the active region varies, the
上記の問題に対する改善策として下記特許文献1に記載の方法が開示されている。以下、図面を参照して説明する。
As an improvement measure for the above problem, a method described in
図8及び図9は、下記特許文献1に記載の方法によるゲート酸化膜を形成する際の製造工程を示す概略の工程断面図であり、工程毎に図8(a)〜(d)、図9(a)〜(c)に分けて図示している(紙面の都合上2図面に分けている)。尚、図7と同一の構成要素については同一の符号を付している。
8 and 9 are schematic process cross-sectional views showing a manufacturing process when forming a gate oxide film by the method described in
まず、図8(a)に示すように、半導体基板1上の全面を熱酸化して薄膜のパッド酸化膜3を成膜した後、CVD法によって窒化膜4を成膜する。その後、フィールド酸化膜5の形成予定領域内に係る窒化膜4を除去し、フィールド酸化膜5の形成予定領域以外の領域に窒化膜4を残存させる。
First, as shown in FIG. 8A, the entire surface of the
次に、図8(b)に示すように全面に酸化処理を行う。図7(b)の場合と同様、窒化膜4が形成されていない領域下方の活性領域の酸化が進行し、かかる領域にフィールド酸化膜5が形成される。
Next, as shown in FIG. 8B, the entire surface is oxidized. As in the case of FIG. 7B, oxidation of the active region below the region where the
次に、図8(c)に示すように、残存していた窒化膜4をエッチング除去する。
Next, as shown in FIG. 8C, the remaining
次に、図8(d)に示すように、全面に窒化膜51を成膜する。
Next, as shown in FIG. 8D, a
次に、図9(a)に示すように、厚膜の第1ゲート酸化膜9の形成領域6以外の領域をマスクするようにレジスト82を形成した状態で、エッチングを行う。このエッチングによって、領域6内に形成されていた窒化膜51及びその下層のパッド酸化膜3を除去し、同領域6内の基板面を露出させる。
Next, as shown in FIG. 9A, etching is performed in a state where a resist 82 is formed so as to mask a region other than the
次に、レジスト82を除去した後、図9(b)に示すように、第1ゲート酸化膜9の膜厚相当分(厚膜)の酸化処理を行う。このとき、第2ゲート酸化膜形成予定領域7内には窒化膜51が形成されているため、酸化マスクとして機能し、同領域内の半導体基板1に対する酸化は進行しない。従って、第1ゲート酸化膜形成予定領域6内の半導体基板1上にのみ、厚膜の酸化膜9aが成膜される。尚、厳密には、第1ゲート酸化膜9の膜厚から第2ゲート酸化膜10の膜厚を差し引いた値に相当する膜厚の酸化処理を行う。
Next, after removing the resist 82, as shown in FIG. 9B, an oxidation process corresponding to the thickness of the first gate oxide film 9 (thick film) is performed. At this time, since the
次に、図9(c)に示すように、残存する窒化膜51を除去した後、領域7内に形成されていたパッド酸化膜3を除去して半導体基板1の基板面を露出させ、全面に対して第2ゲート酸化膜10の所望膜厚分だけ酸化処理を行う。これにより、領域7内には薄膜の第2ゲート酸化膜10が形成され、領域6内には第2ゲート酸化膜10より厚膜の第1ゲート酸化膜9が形成される。
Next, as shown in FIG. 9C, after the remaining
この方法によれば、フィールド酸化膜5がエッチング除去されるのは、窒化膜51の膜厚分であるため、窒化膜51を薄い膜厚で成膜することにより、フィールド酸化膜5内のバーズビークは当初の設定通りに形成される。このため、上述したような活性領域のバラツキが抑制される。言い換えれば、図7の場合と比較してフィールド酸化膜5を薄膜に形成することができる。
According to this method, since the
しかしながら、特許文献1に記載の方法の場合、第1ゲート酸化膜形成予定領域6以外の領域内に窒化膜51が形成されている状態の下で厚膜のゲート酸化膜形成のための酸化処理が行われる(図9(b)参照)。言い換えれば、前記酸化処理時に、第2ゲート酸化膜形成予定領域7に係る活性領域からフィールド酸化膜5のほぼ全面にかけて窒化膜51が形成されている。
However, in the case of the method described in
窒化膜は酸化膜と比較して熱膨張率が低い値を示す。このため、熱酸化工程時に窒化膜が成膜されている場合、この熱膨張率の相違に由来して発生する応力が半導体基板上に与えられ、基板内に歪みや結晶欠陥が生じる原因となる。この応力は、バーズビーク等の段差部に集中して発生する。 The nitride film has a lower coefficient of thermal expansion than the oxide film. For this reason, when a nitride film is formed at the time of the thermal oxidation process, the stress generated due to the difference in thermal expansion coefficient is given to the semiconductor substrate, which causes distortion and crystal defects in the substrate. . This stress is concentrated on a stepped portion such as a bird's beak.
図9(b)に示すように、特許文献1に記載の方法の場合、フィールド酸化膜5の上面から第2ゲート酸化膜形成予定領域7内の活性領域上面にかけての略全面に窒化膜51が成膜された状態の下で熱酸化処理が行われる。熱酸化処理時に供給される熱によって窒化膜51の下層に形成されている酸化膜(5,3)が熱膨張する。しかし、前記のように、その上層に形成されている窒化膜51は、酸化膜よりも膨張率が低いため、窒化膜51の下層に形成されている酸化膜は、窒化膜51が形成されていない方向への熱膨張を進行させる。この熱膨張によって応力が発生し、その応力は前記のようにバーズビーク等の段差部に集中する。窒化膜51の形成面積が大きいほど、前記の応力が大きくなるため、図9(b)のように、第1ゲート酸化膜形成予定領域6以外の領域全てに窒化膜51が形成されている状態の下で熱酸化処理を行う場合、大きな応力がバーズビーク等に集中し、歪みや結晶欠陥が生じる懸念がある。
As shown in FIG. 9B, in the case of the method described in
更に、上記特許文献1の方法にの場合、窒化膜4(図8(a))、及び窒化膜51(図8(d))と窒化膜成膜工程が2回必要となり、成膜コストが上昇するという問題がある。
Furthermore, in the case of the method disclosed in
本発明は、上記の問題点に鑑み、活性領域の寸法誤差をゲート酸化膜の膜厚が均一な場合の誤差程度に抑制し、且つ、基板への影響を抑制しながら、異なる膜厚を有する複数のゲート酸化膜を簡易に形成する方法を提供することを目的とする。又、本発明は、このような異なる膜厚を有する複数のゲート酸化膜を含む半導体装置の製造方法を提供することを目的とする。 In view of the above problems, the present invention suppresses the dimensional error of the active region to the extent of the error when the thickness of the gate oxide film is uniform, and has a different film thickness while suppressing the influence on the substrate. It is an object to provide a method for easily forming a plurality of gate oxide films. Another object of the present invention is to provide a method for manufacturing a semiconductor device including a plurality of gate oxide films having different film thicknesses.
上記目的を達成するための本発明に係るゲート酸化膜形成方法は、半導体基板上のフィールド酸化膜形成予定領域以外に、酸化遮蔽膜を形成する第1工程と、前記第1工程終了後、前記酸化遮蔽膜をマスクとして酸化処理を行って前記フィールド酸化膜形成予定領域にフィールド酸化膜を形成する第2工程と、前記第2工程終了後、エッチング処理によって第1ゲート酸化膜形成予定領域内の基板面を露出した後、第1膜厚分の酸化処理を行う第3工程と、前記第3工程終了後、エッチング処理によって残存する前記酸化遮蔽膜を除去した後、少なくとも第2ゲート酸化膜形成予定領域の表面に前記第1膜厚より薄い第2膜厚分の酸化処理を行う第4工程と、を有することを第1の特徴とする。 In order to achieve the above object, a gate oxide film forming method according to the present invention includes a first step of forming an oxide shielding film in addition to a field oxide film formation scheduled region on a semiconductor substrate, and after the first step, A second step of forming a field oxide film in the field oxide film formation scheduled region by performing an oxidation process using the oxidation shielding film as a mask, and after the second step, an etching process is performed in the first gate oxide film formation scheduled region. After exposing the substrate surface, a third step of performing an oxidation process for the first film thickness, and after the completion of the third step, removing the remaining oxide shielding film by an etching process, then forming at least a second gate oxide film It has the 4th process of performing the oxidation process for the 2nd film thickness thinner than the 1st film thickness on the surface of a predetermined field.
本発明に係るゲート酸化膜形成方法の上記第1の特徴によれば、第1ゲート酸化膜形成予定領域内と第2ゲート酸化膜形成予定領域内に、夫々膜厚の異なるゲート酸化膜を形成することができる。具体的には、第1ゲート酸化膜形成予定領域内の第1ゲート酸化膜が、第2ゲート酸化膜形成予定領域内の第2ゲート酸化膜よりも厚膜となるように形成される。 According to the first feature of the gate oxide film forming method according to the present invention, the gate oxide films having different thicknesses are formed in the first gate oxide film formation region and the second gate oxide film formation region. can do. Specifically, the first gate oxide film in the first gate oxide film formation planned region is formed to be thicker than the second gate oxide film in the second gate oxide film formation planned region.
そして、第3工程に係る酸化処理の実行時において、第1ゲート酸化膜形成予定領域以外に残存する酸化遮蔽膜は、フィールド酸化膜形成後の状態、即ち、第1ゲート酸化膜形成予定領域以外の活性領域上面からフィールド酸化膜の外側壁にかけて形成されているに留まる。従って、第1ゲート酸化膜形成予定領域に対する酸化処理時において同領域以外の全ての領域に窒化膜が形成されている特許文献1の方法と比較して、第1ゲート酸化膜形成予定領域に対する酸化処理時における窒化膜の形成面積が大きく減少する。これにより、第1ゲート酸化膜形成予定領域に対する酸化処理(第3工程)による半導体基板(バーズビーク等)への応力を大きく減少させることができ、半導体基板に対する歪みや結晶欠陥の発生が抑制される。
When the oxidation process according to the third step is performed, the oxide shielding film remaining outside the first gate oxide film formation region is in the state after the field oxide film formation, that is, other than the first gate oxide film formation region. It is only formed from the upper surface of the active region to the outer wall of the field oxide film. Therefore, compared with the method of
又、第3工程において厚膜となる第1膜厚分の酸化処理を行う構成であるため、フィールド酸化膜形成時に活性領域に予め厚膜の酸化膜を成膜する必要がない。このため、基板面を露出させるに際して厚膜のエッチングを行う必要がない。従って、大幅にエッチングされることを見越して予め厚膜のフィールド酸化膜を成膜する必要がなく、活性領域のバラツキを抑制することが可能である。 Further, since the oxidation process is performed for the first film thickness to be a thick film in the third step, it is not necessary to form a thick oxide film in advance in the active region when the field oxide film is formed. For this reason, it is not necessary to etch the thick film when exposing the substrate surface. Therefore, it is not necessary to form a thick field oxide film in advance in anticipation of significant etching, and variations in the active region can be suppressed.
更に、上記第1の特徴によれば、第1工程においてフィールド酸化膜を形成するために成膜された酸化遮蔽膜が、第3工程に係る酸化処理時の酸化マスク膜としても利用される。即ち、特許文献1の方法と比較して、窒化膜の成膜工程を一回減少させることができ、製造コストが抑制される。
Further, according to the first feature, the oxidation shielding film formed for forming the field oxide film in the first step is also used as an oxidation mask film during the oxidation process according to the third step. That is, as compared with the method of
又、本発明に係るゲート酸化膜形成方法は、上記第1の特徴に加えて、前記第3工程において、第3ゲート酸化膜形成予定領域内に係る前記フィールド酸化膜の一部に対してもエッチングした後、残存する前記フィールド酸化膜上に対しても酸化処理を行うことを第2の特徴とする。 In addition to the first feature, the gate oxide film forming method according to the present invention also applies to a part of the field oxide film in the third gate oxide film formation scheduled region in the third step. A second feature is that after the etching, the remaining field oxide film is also oxidized.
本発明に係るゲート酸化膜形成方法の上記第2の特徴によれば、第1の特徴と比較して工程数を増加させることなく、3以上の異なる膜厚のゲート酸化膜を形成することができる。 According to the second feature of the method for forming a gate oxide film according to the present invention, it is possible to form a gate oxide film having three or more different film thicknesses without increasing the number of steps as compared with the first feature. it can.
又、本発明に係るゲート酸化膜形成方法は、上記第1又は第2の特徴に加えて、前記第4工程において、前記半導体基板の全面に対して前記第2膜厚分の酸化処理を行うことを第3の特徴とする。 In addition to the first or second feature, the gate oxide film forming method according to the present invention performs an oxidation process for the second film thickness on the entire surface of the semiconductor substrate in the fourth step. This is the third feature.
又、本発明に係るゲート酸化膜形成方法は、上記第1〜第3の何れか一の特徴に加えて、前記第1工程開始前に、前記半導体基板の全面にパッド酸化膜を形成する第5工程を有し、前記第2工程において、前記酸化遮蔽膜の非形成領域内に係る前記パッド酸化膜を除去した後に前記酸化遮蔽膜をマスクとして酸化処理を行い、前記第4工程において、前記酸化遮蔽膜を除去後、更に少なくとも前記第2ゲート酸化膜形成予定領域内に係る前記パッド酸化膜を除去して同領域内の基板面を露出した後、前記第2膜厚分の酸化処理を行うことを第4の特徴とする。 In addition to the first to third features, the gate oxide film forming method according to the present invention includes forming a pad oxide film on the entire surface of the semiconductor substrate before starting the first step. 5 steps, and in the second step, after removing the pad oxide film in the non-formation region of the oxidation shielding film, an oxidation treatment is performed using the oxidation shielding film as a mask. In the fourth step, After removing the oxide shielding film, at least the pad oxide film in the region where the second gate oxide film is to be formed is removed to expose the substrate surface in the region, and then the oxidation treatment for the second film thickness is performed. This is a fourth feature.
又、本発明に係る半導体装置の製造方法は、上記第1〜第4の何れか一の特徴を有するゲート酸化膜形成方法によって前記第1ゲート酸化膜形成予定領域内に第1ゲート酸化膜を、前記第2ゲート酸化膜形成予定領域内に前記第1ゲート酸化膜より薄膜の第2ゲート酸化膜を夫々形成する工程と、前記第1ゲート酸化膜上層に第1ゲート電極、前記第2ゲート酸化膜上層に第2ゲート電極を夫々形成する工程と、前記半導体基板上に係る前記第1ゲート酸化膜下方の周辺領域及び前記第2ゲート酸化膜下方の周辺領域にソース・ドレイン拡散領域を形成する工程と、を有することを第1の特徴とする。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a first gate oxide film is formed in the first gate oxide film formation region by the gate oxide film forming method having any one of the first to fourth characteristics. Forming a second gate oxide film thinner than the first gate oxide film in the region where the second gate oxide film is to be formed, and a first gate electrode and the second gate over the first gate oxide film Forming a second gate electrode on the upper layer of the oxide film, and forming a source / drain diffusion region in the peripheral region under the first gate oxide film and the peripheral region under the second gate oxide film on the semiconductor substrate; The first feature is to have a step of performing.
又、本発明に係る半導体装置の製造方法は、上記第2の特徴を有するゲート酸化膜形成方法によって前記第1ゲート酸化膜形成予定領域内に第1ゲート酸化膜を、前記第2ゲート酸化膜形成予定領域内に前記第1ゲート酸化膜より薄膜の第2ゲート酸化膜を、前記第3ゲート酸化膜形成予定領域内に前記第1ゲート酸化膜より厚膜の第3ゲート酸化膜を夫々形成する工程と、前記第1ゲート酸化膜上層に第1ゲート電極、前記第2ゲート酸化膜上層に第2ゲート電極を、前記第3ゲート酸化膜上層に第3ゲート電極を、夫々形成する工程と、前記半導体基板上に係る前記第1ゲート酸化膜下方の周辺領域、前記第2ゲート酸化膜下方の周辺領域、及び前記第3ゲート酸化膜下方の周辺領域にソース・ドレイン拡散領域を形成する工程と、を有することを第2の特徴とする。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a first gate oxide film is formed in the first gate oxide film formation scheduled region by the gate oxide film forming method having the second feature. A second gate oxide film that is thinner than the first gate oxide film is formed in the formation planned region, and a third gate oxide film that is thicker than the first gate oxide film is formed in the third gate oxide film formation planned region. Forming a first gate electrode on the first gate oxide film, forming a second gate electrode on the second gate oxide film, and forming a third gate electrode on the third gate oxide film. Forming a source / drain diffusion region in a peripheral region below the first gate oxide film, a peripheral region below the second gate oxide film, and a peripheral region below the third gate oxide film on the semiconductor substrate; And have The second said Rukoto.
本発明に係る半導体装置の製造方法の上記第1又は第2の特徴によれば、半導体基板に対する歪みや結晶欠陥の発生、並びに、活性領域のバラツキを最小限に抑制しながら、耐圧の異なる複数のMOSトランジスタを同一の半導体基板上に製造することができる。 According to the first or second feature of the method of manufacturing a semiconductor device according to the present invention, a plurality of different withstand voltages can be obtained while minimizing distortion and crystal defects in the semiconductor substrate and variations in the active region. These MOS transistors can be manufactured on the same semiconductor substrate.
本発明の構成によれば、電気的誤差及び半導体基板への歪みの影響を抑制しながら、異なる膜厚を有する複数のゲート酸化膜を簡易な方法で形成することができる。 According to the configuration of the present invention, a plurality of gate oxide films having different film thicknesses can be formed by a simple method while suppressing the influence of electrical errors and distortion on the semiconductor substrate.
以下において、本発明に係るゲート酸化膜形成方法、及び半導体装置の製造方法(以下、適宜「本発明方法」と総称する)の各実施形態について図面を参照して説明する。 Hereinafter, embodiments of a gate oxide film forming method and a semiconductor device manufacturing method according to the present invention (hereinafter, collectively referred to as “method of the present invention” as appropriate) will be described with reference to the drawings.
[第1実施形態]
本発明方法の第1実施形態(以下、適宜「本実施形態」と称する)につき、図1〜図3の各図を参照して説明する。尚、本実施形態では、膜厚の厚い第1ゲート酸化膜9と、第1ゲート酸化膜9よりも膜厚の薄い第2ゲート酸化膜10を同一の半導体基板上に形成する場合について説明する。
[First Embodiment]
A first embodiment of the method of the present invention (hereinafter referred to as “this embodiment” as appropriate) will be described with reference to FIGS. In the present embodiment, the case where the first
図1及び図2は、本実施形態に係る本発明方法を用いて半導体装置を製造する際の製造工程を示す概略の工程断面図であり、工程毎に図1(a)〜(d)、図2(a)〜(c)に分けて図示している(紙面の都合上2図面に分けている)。又、図3は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図3に示されるフローチャートの各ステップを表すものとする。 1 and 2 are schematic process cross-sectional views showing a manufacturing process when manufacturing a semiconductor device using the method of the present invention according to this embodiment, and FIGS. 1A to 1D are shown for each process. 2 (a) to 2 (c) (they are divided into two drawings for the sake of space). FIG. 3 is a flowchart of the manufacturing process of the method of the present invention according to this embodiment, and each step in the following sentence represents each step of the flowchart shown in FIG.
又、以下の各概略断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。以下の各実施形態においても同様とする。更に、図面上において、図7〜図9と同一の構成要素については同一の符号を付している。 Further, the following schematic cross-sectional structural diagrams are schematically shown, and the dimensional ratio on the drawing does not necessarily match the actual dimensional ratio. The same applies to the following embodiments. Further, in the drawings, the same components as those in FIGS. 7 to 9 are denoted by the same reference numerals.
まず、図1(a)に示すように、N−型ウェル領域2が形成された半導体基板1の主面を酸化して、薄膜のパッド酸化膜3を例えば膜厚20nm形成する(ステップ#1)。その後、全面に窒化膜4(例えばシリコン窒化膜とする)を、例えば膜厚100nm形成した後、フィールド酸化膜5の形成予定領域内の窒化膜4を除去する(ステップ#2)。即ち、ステップ#2終了時において、図1(a)に示すようにフィールド酸化膜5形成予定領域以外に窒化膜4が形成される。
First, as shown in FIG. 1A, the main surface of the
次に、図1(b)に示すように、全面に対して酸化処理を行いフィールド酸化膜5を例えば膜厚400nm程度成膜する(ステップ#3)。尚、窒化膜4は、その下方に形成されている半導体基板1の酸化を遮蔽する作用を有することから、窒化膜4の形成領域下方については、半導体基板1の酸化が進行しない。これにより、窒化膜4が形成されていない領域に係る半導体基板1の酸化のみが進行し、かかる領域内にフィールド酸化膜5が形成される。
Next, as shown in FIG. 1B, an oxidation process is performed on the entire surface to form a
次に、レジスト31でマスクしてエッチングを行うことで、図1(c)に示すように、膜厚の厚い第1ゲート酸化膜9の形成予定領域6の基板面を露出させる(ステップ#4)。より詳細には、領域6内に形成されている窒化膜4及びパッド酸化膜3をエッチングにより除去する。
Next, etching is performed while masking with a resist 31, thereby exposing the substrate surface of the
次に、レジスト31を剥離した後、図1(d)に示すように、全面に酸化処理を施す(ステップ#5)。このとき、第2ゲート酸化膜10の形成予定領域7には窒化膜4が形成されているため、当該領域内の半導体基板1に対する酸化は進行しない。本ステップ#5により、領域6内には酸化膜9aが形成される。尚、ステップ#5において酸化させる膜厚についての説明は後述する。
Next, after removing the resist 31, as shown in FIG. 1D, the entire surface is oxidized (step # 5). At this time, since the
次に、残存していた窒化膜4を除去した後(ステップ#6)、第2ゲート酸化膜10の形成予定領域7内に低濃度N型不純物イオンを注入してNウェル領域11を形成する(ステップ#7)。その後、第1ゲート酸化膜9の形成予定領域6内に、低濃度P型不純物イオンを注入してPボディ領域12を形成する(ステップ#8)。ステップ#7と#8の先後は入れ換えても良い。
Next, after removing the remaining nitride film 4 (step # 6), low concentration N-type impurity ions are implanted into the
次に、領域7内に形成されているパッド酸化膜3を除去して半導体基板1の基板面を露出させた後(ステップ#9)、図2(a)に示すように所望の第2ゲート酸化膜10の膜厚相当の酸化処理を行う(ステップ#10)。
Next, after removing the
具体的には、ステップ#9において領域7内の半導体基板面が露出するまで全面をエッチバックした後、第2ゲート酸化膜10の膜厚相当分だけ全面に対して酸化処理を行う。このとき、領域6内に既に形成されていた酸化膜9aに対しても、同様にステップ#9において膜厚の減少が生じ、更にステップ#10において膜厚の増加が生じることとなる。従って、ステップ#5に係る酸化処理によって成膜する膜厚をd1、ステップ#9における減少膜厚(パッド酸化膜3の膜厚に相当)をd2、ステップ#10における増加膜厚(即ち第2ゲート酸化膜10の所望膜厚に相当)をd3とすると、ステップ#10の終了時点において領域6内に形成されている膜厚d4はd4=d1−d2+d3となる。ここで、ステップ#10の終了時点において領域6内に形成されている膜厚d4は、領域6内に形成される第1ゲート酸化膜9の所望膜厚に相当する。このため、ステップ#5において成膜する膜厚d1を(d4+d2−d3)とすることにより、ステップ#10の終了時点において、領域6内に所望膜厚d4の第1ゲート酸化膜9を形成することができる。
Specifically, in
このようにステップ#10が終了した時点において、領域6内には第1ゲート酸化膜9が、領域7内には第1ゲート酸化膜9よりも膜厚の薄い第2ゲート酸化膜10が夫々成膜されることとなる。
Thus, when
その後は、通常のトランジスタ製造工程と同一の工程を行う。即ち、図2(b)に示すように、両領域6及び7内に、夫々ゲート電極13及び15を形成した後、N型高濃度不純物イオンを注入して領域6内にソース・ドレイン領域16を、領域7内にソース・ドレイン領域14を夫々形成する。
Thereafter, the same process as a normal transistor manufacturing process is performed. That is, as shown in FIG. 2B, after forming
そして、図2(c)に示すように、全面に層間絶縁膜17を成膜した後、各ソース・ドレイン領域14、16と電気的コンタクトを取るためのコンタクトプラグ18を形成する。
2C, an
本実施形態に係る本発明方法によれば、図8と同様、パッド酸化膜3を薄膜とすることができるため、ステップ#4においてエッチングされるフィールド酸化膜5の膜厚を薄くすることができる。このため、大幅にエッチングされることを見越して予め厚膜のフィールド酸化膜5を成膜する必要がない。従って、活性領域のバラツキを抑制することが可能である。
According to the method of the present invention according to this embodiment, since the
又、図1(d)に示すように、ステップ#5に係る酸化処理の実行時において、窒化膜4は、第1ゲート酸化膜形成予定領域6以外の活性領域上面からフィールド酸化膜5の外側壁にかけて形成されているに留まる。特許文献1の方法の場合、第1ゲート酸化膜形成予定領域6に対する酸化処理時には、同領域6以外の全ての領域に窒化膜51が形成されていた(図9(b)参照)。即ち、本発明方法の場合、特許文献1の方法と比べて、第1ゲート酸化膜形成予定領域6に対する酸化処理時における窒化膜の形成面積が大きく減少する。これにより、第1ゲート酸化膜形成予定領域6に対する酸化処理(ステップ#5)による半導体基板1(バーズビーク等)への応力を大きく減少させることができ、半導体基板1に対する歪みや結晶欠陥の発生が抑制される。
Further, as shown in FIG. 1D, when the oxidation process according to
更に、本発明方法によれば、フィールド酸化膜5を形成するために成膜された窒化膜4は、ステップ#5に係る酸化処理時の酸化マスク膜としても利用される。即ち、特許文献1の方法と比較して、窒化膜の成膜工程を一回減少させることができ、製造コストが抑制される。
Furthermore, according to the method of the present invention, the
尚、上記実施形態において、ステップ#2では窒化膜4を成膜するものとして説明した。しかし、本工程で成膜する膜材料は、後のステップ#3においてフィールド酸化膜5を形成するに際し、フィールド酸化膜5を形成しない領域において半導体基板1の酸化を防止すべく被覆することを目的とするものである。このため、ステップ#2で成膜する膜材料は耐酸化性を有する膜材料であれば、窒化膜に限られるものではない。以下の第2実施形態においても同様とする。
In the above embodiment, the
尚、上記実施形態において、ステップ#4では領域6内の窒化膜4及びパッド酸化膜3を除去するものとしたが、窒化膜4のみを除去し、パッド酸化膜3の一部又は全部を残存させても良い。この場合、ステップ#5に係る酸化処理においては、ステップ#4で残存している酸化膜3の膜厚を考慮して、成膜する酸化膜の膜厚を決定すれば良い。
In the above embodiment, the
又、上記実施形態では、ステップ#9において基板全面に係る酸化膜の除去を行うものとしたが、領域7内に形成された酸化膜3のみを除去するものとしても良い。この場合、ステップ#7と#8の順序を逆転させることが好ましい。即ち、領域6を露出させたレジストでマスクした状態でP型不純物イオン注入を行うことでボディ領域12を形成した後(ステップ#8)、領域7を露出させたレジストでマスクした状態でN型不純物イオン注入を行ってウェル領域11を形成する(ステップ#7)。その後、レジストをそのまま残存させた状態で、エッチングを行って領域7内のパッド酸化膜3を除去する(ステップ#9)。このように行うことで、イオン注入時のマスクとしてのレジストを活用して、領域7に対する酸化膜のエッチングを実行することができる。
In the above embodiment, the oxide film on the entire surface of the substrate is removed in
又、上記実施形態では、Pチャネル型MOSトランジスタを製造する場合を例に挙げて説明したが、各極性を反転させることにより、Nチャネル型MOSトランジスタを製造する場合にも同様に利用可能である。以下の第2実施形態においても同様とする。 In the above embodiment, the case where a P-channel MOS transistor is manufactured has been described as an example. However, the present invention can also be used in the case where an N-channel MOS transistor is manufactured by inverting each polarity. . The same applies to the following second embodiment.
[第2実施形態]
本発明方法の第2実施形態(以下、適宜「本実施形態」と称する)につき、図4〜図6の各図を参照して説明する。尚、本実施形態では、膜厚の厚い第1ゲート酸化膜9、第1ゲート酸化膜9よりも膜厚の薄い第2ゲート酸化膜10、及び第1ゲート酸化膜9よりも膜厚の厚い第3ゲート酸化膜21を同一の半導体基板上に形成する場合について説明する。
[Second Embodiment]
A second embodiment of the method of the present invention (hereinafter referred to as “this embodiment” as appropriate) will be described with reference to FIGS. In the present embodiment, the thick first
図4及び図5は、本実施形態に係る本発明方法を用いて半導体装置を製造する際の製造工程を示す概略の工程断面図であり、工程毎に図4(a)〜(d)、図5(a)〜(c)に分けて図示している(紙面の都合上2図面に分けている)。又、図6は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図6に示されるフローチャートの各ステップを表すものとする。尚、第1実施形態に係るステップ#1〜#10と同一の工程については同一のステップ番号を付し、その説明を簡略化又は省略する。 4 and 5 are schematic process cross-sectional views showing a manufacturing process when a semiconductor device is manufactured using the method of the present invention according to this embodiment, and FIGS. 4A to 4D are shown for each process. FIG. 5A to FIG. 5C are illustrated separately (divided into two drawings for the sake of space). FIG. 6 is a flowchart showing the manufacturing process of the method of the present invention according to this embodiment, and each step in the following sentence represents each step of the flowchart shown in FIG. In addition, the same step number is attached | subjected about the process same as step # 1- # 10 which concerns on 1st Embodiment, The description is simplified or abbreviate | omitted.
又、図4及び図5において、第1実施形態と同一の構成要素については同一の符号を付し、その説明を簡略化又は省略する。 4 and 5, the same components as those of the first embodiment are denoted by the same reference numerals, and the description thereof is simplified or omitted.
まず、ステップ#1〜#3と同様の工程によって、N−型ウェル領域2が形成された半導体基板1上にパッド酸化膜3、窒化膜4、及びフィールド酸化膜5を形成する(図4(a)、(b)参照)。尚、本実施形態では、フィールド酸化膜5の膜厚を例えば400nm程度成膜する。
First, the
次に、第1ゲート酸化膜9の形成予定領域6及び第3ゲート酸化膜21の形成予定領域8の上方を露出させたパターニング形状のレジスト32でマスクした状態でエッチングを行うことで、図4(c)に示すように、領域6の基板面をエッチングにより露出させると共に、領域8内のフィールド酸化膜5の膜厚を減少させる(ステップ#4a)。尚、ステップ#4aにおいて減少させる領域8内のフィールド酸化膜5の膜厚については後述する。
Next, etching is performed in a state where masking is performed with a resist 32 having a pattern shape that exposes the
次に、レジスト32を剥離した後、図4(d)に示すように、全面に酸化処理を施す(ステップ#5a)。このとき、第2ゲート酸化膜10の形成予定領域7には窒化膜4が形成されているため、当該領域内の半導体基板1に対する酸化は進行しない。本ステップ#5aにより、領域6内には酸化膜9aが、領域8内には酸化膜21aが夫々形成される。
Next, after removing the resist 32, as shown in FIG. 4D, the entire surface is oxidized (
次に、残存していた窒化膜4を除去した後(ステップ#6)、第2ゲート酸化膜10の形成予定領域7内に低濃度N型不純物イオンを注入してNウェル領域11を形成する(ステップ#7)。その後、領域6及び領域8内に、低濃度P型不純物イオンを注入してPボディ領域12、23を形成する(ステップ#8a)。ステップ#7と#8aの先後は入れ換えても良い。
Next, after removing the remaining nitride film 4 (step # 6), low concentration N-type impurity ions are implanted into the
次に、領域7内に形成されているパッド酸化膜3を除去して半導体基板1の基板面を露出させた後(ステップ#9)、図5(a)に示すように所望の第2ゲート酸化膜10の膜厚相当の酸化処理を行う(ステップ#10a)。
Next, after removing the
具体的には、ステップ#9において領域7内の半導体基板面が露出するまで全面をエッチバックした後、第2ゲート酸化膜10の膜厚相当分だけ全面に対して酸化処理を行う。このとき、領域6内に既に形成されていた酸化膜9a並びに領域8内に既に形成されていた酸化膜21に対しても、同様にステップ#9において膜厚の減少が生じ、更にステップ#10aにおいて膜厚の増加が生じることとなる。従って、パッド酸化膜3の膜厚をd2、第2ゲート酸化膜10の所望膜厚をd3、第1ゲート酸化膜9の所望膜厚をd4、としたときに、第1実施形態のステップ#5と同様、本実施形態のステップ#5aにおいても酸化させる膜厚d1を(d4+d2−d3)とすることにより、ステップ#10aの終了時点において、領域6内に所望膜厚d4の第1ゲート酸化膜9を形成することができる。
Specifically, in
一方、ステップ#3において成膜されるフィールド酸化膜5の膜厚をd11、ステップ#4aに係るエッチングによって減少させる領域8内のフィールド酸化膜5の膜厚をd12、ステップ#5aにおける酸化膜厚をd1とすると、ステップ#10aの終了時点において、領域8内に成膜されている膜厚d13はd13=d11−d12+d1となる。このため、ステップ#4aにおいてエッチングさせる膜厚d12を(d11+d1−d13)とすることで、ステップ#10aの終了時点において、領域8内に所望膜厚d13の第3ゲート酸化膜21を形成することができる。
On the other hand, the film thickness of the
その後は、通常のトランジスタ製造工程と同一の工程を行う。即ち、図5(b)に示すように、領域6、7、及び8内に、夫々ゲート電極13、15、22を形成した後、N型高濃度不純物イオンを注入して領域6内にソース・ドレイン領域16を、領域7内にソース・ドレイン領域14を、領域8内にソース・ドレイン領域19を夫々形成する。
Thereafter, the same process as a normal transistor manufacturing process is performed. That is, as shown in FIG. 5B, after forming
そして、図5(c)に示すように、全面に層間絶縁膜17を成膜した後、各ソース・ドレイン領域14、16、19と電気的コンタクトを取るためのコンタクトプラグ18を形成する。
Then, as shown in FIG. 5C, after an
本実施形態に係る本発明方法の場合も、第1実施形態の場合と同様、パッド酸化膜3を薄膜とすることができるため、領域8以外に成膜されたフィールド酸化膜5がステップ#4aに係るエッチング処理によって大きくエッチングされることを見越して予め厚膜のフィールド酸化膜5を成膜する必要がない。従って、活性領域のバラツキを抑制することが可能である。
Also in the case of the method of the present invention according to this embodiment, since the
又、第1実施形態と同様、ステップ#5aに係る酸化処理時に形成されている窒化膜4の面積を特許文献1に記載の方法と比べて大きく減少させることができるため、ステップ#5aに係る酸化処理による半導体基板1(バーズビーク等)への応力を大きく減少させることができ、半導体基板1に対する歪みや結晶欠陥の発生が抑制される。更に、窒化膜の成膜工程を一回減少させることができ、製造コストが抑制される。
Further, as in the first embodiment, the area of the
更に、本実施形態の場合、第1実施形態と比べて工程数を増加させることなく、3種類の異なるゲート酸化膜を成膜することが可能である。これにより、耐圧の異なる3種類のトランジスタを半導体基板1上に実装することができる。
Furthermore, in the case of this embodiment, it is possible to form three different types of gate oxide films without increasing the number of steps compared to the first embodiment. As a result, three types of transistors having different breakdown voltages can be mounted on the
[別実施形態]
上述の第1実施形態では、異なる2種類の膜厚を有するゲート酸化膜を形成する場合について説明を行ったが、ステップ#4に係る基板面露出工程及び#5に係る酸化工程を複数回繰り返すことで、3種類以上の膜厚を有するゲート酸化膜を形成することが可能である。
[Another embodiment]
In the first embodiment described above, the case where the gate oxide films having two different film thicknesses are formed has been described. However, the substrate surface exposure process according to
例えば、第1実施形態において、第1ゲート酸化膜9、第1ゲート酸化膜9より薄膜の第2ゲート酸化膜10、第1ゲート酸化膜9より厚膜の第3ゲート酸化膜21を成膜する場合について説明する。この場合、ステップ#4においてまず最も厚膜の第3ゲート酸化膜21を成膜する領域内の半導体基板1の基板面を露出した後、ステップ#5において酸化処理を行う。次に、再びステップ#4において、今度は次に膜厚の厚い第1ゲート酸化膜9を成膜する領域内の半導体基板1の基板面を露出した後、ステップ#5において酸化処理を行う。その後、ステップ#6以後の工程を行う。これにより、第1実施形態に係る方法によっても3種類以上の膜厚を形成することが可能となる。尚、この方法を第2実施形態に係る方法に利用することも可能である。。
For example, in the first embodiment, the first
1: 半導体基板
2: ウェル領域
3: パッド酸化膜
4: 窒化膜
5: フィールド酸化膜
6: 第1ゲート酸化膜形成(予定)領域
7: 第2ゲート酸化膜形成(予定)領域
9: 第1ゲート酸化膜
9a: 酸化膜
10: 第2ゲート酸化膜
11: ウェル領域
12: ボディ領域
13: ゲート電極
14: ソース・ドレイン領域
15: ゲート電極
16: ソース・ドレイン領域
17: 層間絶縁膜
18: コンタクトプラグ
19: ソース・ドレイン領域
21: 第3ゲート酸化膜
21a: 酸化膜
22: ゲート電極
23: ボディ領域
31、32: レジスト
51: 窒化膜
81、82: レジスト
93: パッド酸化膜
1: Semiconductor substrate 2: Well region 3: Pad oxide film 4: Nitride film 5: Field oxide film 6: First gate oxide film formation (planned) region 7: Second gate oxide film formation (planned) region 9: First
Claims (6)
前記第1工程終了後、前記酸化遮蔽膜をマスクとして酸化処理を行って前記フィールド酸化膜形成予定領域にフィールド酸化膜を形成する第2工程と、
前記第2工程終了後、エッチング処理によって第1ゲート酸化膜形成予定領域内の基板面を露出した後、第1膜厚分の酸化処理を行う第3工程と、
前記第3工程終了後、残存する前記酸化遮蔽膜をエッチング処理によって除去した後、少なくとも第2ゲート酸化膜形成予定領域の表面に前記第1膜厚より薄い第2膜厚分の酸化処理を行う第4工程と、を有することを特徴とするゲート酸化膜形成方法。 A first step of forming an oxide shielding film in addition to the field oxide film formation scheduled region on the semiconductor substrate;
After the first step, a second step of forming a field oxide film in the field oxide film formation scheduled region by performing an oxidation process using the oxidation shielding film as a mask;
A third step of performing an oxidation treatment for the first film thickness after exposing the substrate surface in the first gate oxide film formation scheduled region after the second step by etching;
After the third step, the remaining oxide shielding film is removed by etching, and then at least the surface of the region where the second gate oxide film is to be formed is oxidized for a second film thickness that is thinner than the first film thickness. A gate oxide film forming method comprising: a fourth step.
前記第2工程において、前記酸化遮蔽膜の非形成領域内に係る前記パッド酸化膜を除去した後に前記酸化遮蔽膜をマスクとして酸化処理を行い、
前記第4工程において、前記酸化遮蔽膜を除去後、更に少なくとも前記第2ゲート酸化膜形成予定領域内に係る前記パッド酸化膜を除去して同領域内の基板面を露出した後、前記第2膜厚分の酸化処理を行うことを特徴とする請求項1〜3の何れか1項に記載のゲート酸化膜形成方法。 A fifth step of forming a pad oxide film on the entire surface of the semiconductor substrate before starting the first step;
In the second step, after removing the pad oxide film in the non-formation region of the oxidation shielding film, an oxidation treatment is performed using the oxidation shielding film as a mask,
In the fourth step, after removing the oxidation shielding film, further removing at least the pad oxide film in the region where the second gate oxide film is to be formed to expose the substrate surface in the region, 4. The method for forming a gate oxide film according to claim 1, wherein an oxidation treatment for a film thickness is performed.
前記第1ゲート酸化膜上層に第1ゲート電極、前記第2ゲート酸化膜上層に第2ゲート電極を夫々形成する工程と、
前記半導体基板上に係る前記第1ゲート酸化膜下方の周辺領域及び前記第2ゲート酸化膜下方の周辺領域にソース・ドレイン拡散領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。 5. The gate oxide film formation method according to claim 1, wherein a first gate oxide film is formed in the first gate oxide film formation scheduled region, and the second gate oxide film formation scheduled region is formed in the second gate oxide film formation scheduled region. Forming a second gate oxide film that is thinner than the first gate oxide film;
Forming a first gate electrode on the first gate oxide film and forming a second gate electrode on the second gate oxide film;
Forming a source / drain diffusion region in a peripheral region below the first gate oxide film and a peripheral region below the second gate oxide film on the semiconductor substrate. Method.
前記第1ゲート酸化膜上層に第1ゲート電極、前記第2ゲート酸化膜上層に第2ゲート電極を、前記第3ゲート酸化膜上層に第3ゲート電極を、夫々形成する工程と、
前記半導体基板上に係る前記第1ゲート酸化膜下方の周辺領域、前記第2ゲート酸化膜下方の周辺領域、及び前記第3ゲート酸化膜下方の周辺領域にソース・ドレイン拡散領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。 3. The gate oxide film forming method according to claim 2, wherein a first gate oxide film is formed in the first gate oxide film formation scheduled region, and a thickness thinner than the first gate oxide film in the second gate oxide film formation scheduled region. Forming a third gate oxide film thicker than the first gate oxide film in the region where the third gate oxide film is to be formed,
Forming a first gate electrode on the first gate oxide film, a second gate electrode on the second gate oxide film, and a third gate electrode on the third gate oxide film;
Forming a source / drain diffusion region in a peripheral region under the first gate oxide film, a peripheral region under the second gate oxide film, and a peripheral region under the third gate oxide film on the semiconductor substrate; A method for manufacturing a semiconductor device, comprising:
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- 2007-12-27 JP JP2007336234A patent/JP2009158765A/en not_active Withdrawn
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