JP2009152344A

JP2009152344A - Semiconductor element

Info

Publication number: JP2009152344A
Application number: JP2007328296A
Authority: JP
Inventors: Keiki Okumura; 啓樹奥村; Tatsuya Fujishima; 辰也藤嶌
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-12-20
Filing date: 2007-12-20
Publication date: 2009-07-09

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor element in structure capable of suppressing the parasitic inductance and on resistance of an electric circuit, such as an inverter circuit, for performing switching operation by two electrically connected semiconductor switches. SOLUTION: The semiconductor element comprises a substrate 1 and a semiconductor laminate structure portion 2 formed on one side of the substrate 1. The semiconductor laminate structure portion 2 comprises a first semiconductor laminate structure 8 as a vertical npn structure comprising an n-type layer 5, a p-type layer 4 laminated on one side (under surface side) of the n-type layer 5, and an n-type layer 3 laminated on the p-type layer 4; and a second semiconductor laminate structure 9 as a vertical npn structure comprising sharing the n-type layer 5 with the first semiconductor laminate structure 8, and comprising the n-type layer 5, a p-type layer 6 laminated on the other side (upper surface side) of the n-type layer 5, and an n-type layer 7 laminated on the p-type layer 6. COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、半導体素子に関する。 The present invention relates to a semiconductor element.

従来、三相モータなどの負荷を制御する制御回路として、たとえば、三相ブリッジインバータ回路が知られている。
図４は、三相ブリッジインバータ回路の回路図である。この回路１００は、三相モータ１０１に接続される回路であって、直流電源１０２と、コンデンサ１０３と、スイッチ部１０４とを備えている。 Conventionally, for example, a three-phase bridge inverter circuit is known as a control circuit for controlling a load such as a three-phase motor.
FIG. 4 is a circuit diagram of a three-phase bridge inverter circuit. The circuit 100 is a circuit connected to the three-phase motor 101 and includes a DC power source 102, a capacitor 103, and a switch unit 104.

直流電源１０２には、その高圧側に高圧側配線１０２Ａが、また、その低圧側に低圧側配線１０２Ｂが接続されている。
コンデンサ１０３は、直流電源１０２から出力される直流電圧を平滑するための平滑用コンデンサであって、高圧側配線１０２Ａと低圧側配線１０２Ｂとの間に接続されている。 The DC power source 102 is connected to the high voltage side wiring 102A on the high voltage side and to the low voltage side wiring 102B on the low voltage side.
The capacitor 103 is a smoothing capacitor for smoothing the DC voltage output from the DC power source 102, and is connected between the high-voltage side wiring 102A and the low-voltage side wiring 102B.

スイッチ部１０４は、３つの直列回路１０５〜１０７を備えている。
直列回路１０５〜１０７は、高圧側配線１０２Ａと低圧側配線１０２Ｂとの間に並列に接続されている。直列回路１０５〜１０７は、それぞれ高圧側のＭＯＳＦＥＴ１０５Ａ〜１０７Ａと、低圧側のＭＯＳＦＥＴ１０５Ｂ〜１０７Ｂとを備えている。
高圧側のＭＯＳＦＥＴ１０５Ａ〜１０７ＡのドレインＡＤ１〜ＡＤ３は、それぞれ高圧側配線１０２Ａに接続されている。また、低圧側のＭＯＳＦＥＴ１０５Ｂ〜１０７ＢのソースＢＳ１〜ＢＳ３は、それぞれ低圧側配線１０２Ｂに接続されている。また、高圧側のＭＯＳＦＥＴ１０５Ａ〜１０７ＡのソースＡＳ１〜ＡＳ３と、低圧側のＭＯＳＦＥＴ１０５Ｂ〜１０７ＢのドレインＢＤ１〜ＢＤ３とは、金属ワイヤ１０８により、それぞれ接続されている。 The switch unit 104 includes three series circuits 105 to 107.
The series circuits 105 to 107 are connected in parallel between the high-voltage side wiring 102A and the low-voltage side wiring 102B. The series circuits 105 to 107 include high-voltage side MOSFETs 105A to 107A and low-voltage side MOSFETs 105B to 107B, respectively.
The drains AD1 to AD3 of the high-voltage side MOSFETs 105A to 107A are connected to the high-voltage side wiring 102A, respectively. The sources BS1 to BS3 of the low-voltage side MOSFETs 105B to 107B are connected to the low-voltage side wiring 102B, respectively. Further, the sources AS1 to AS3 of the high-voltage side MOSFETs 105A to 107A and the drains BD1 to BD3 of the low-voltage side MOSFETs 105B to 107B are connected by metal wires 108, respectively.

そして、高圧側のＭＯＳＦＥＴ１０５Ａ〜１０７ＡのソースＡＳ１〜ＡＳ３と低圧側のＭＯＳＦＥＴ１０５Ｂ〜１０７ＢのドレインＢＤ１〜ＢＤ３との間に、それぞれ、三相モータ１０１の各相のモータ巻線が接続されている。
ＭＯＳＦＥＴ１０５Ａ〜１０７Ａ、ＭＯＳＦＥＴ１０５Ｂ〜１０７ＢのゲートＡＧ１（ＢＧ１）〜ＡＧ３（ＢＧ１）には、図示しない制御回路からのスイッチング信号が入力されるようになっている。このスイッチング信号に応じて、ＭＯＳＦＥＴ１０５Ａ〜１０７Ａ、ＭＯＳＦＥＴ１０５Ｂ〜１０７Ｂが、それぞれスイッチング動作する。これにより、三相モータ１０１に三相交流が流れて、三相モータ１０１が駆動される。
特公平４−３７６７０号公報 The motor windings of each phase of the three-phase motor 101 are connected between the sources AS1 to AS3 of the high-voltage side MOSFETs 105A to 107A and the drains BD1 to BD3 of the low-voltage side MOSFETs 105B to 107B, respectively.
Switching signals from a control circuit (not shown) are input to the gates AG1 (BG1) to AG3 (BG1) of the MOSFETs 105A to 107A and the MOSFETs 105B to 107B. In response to this switching signal, MOSFETs 105A to 107A and MOSFETs 105B to 107B perform switching operations, respectively. Thereby, a three-phase alternating current flows through the three-phase motor 101 and the three-phase motor 101 is driven.
Japanese Patent Publication No. 4-37670

ところが、ＭＯＳＦＥＴ１０５Ａ〜１０７Ａ、ＭＯＳＦＥＴ１０５Ｂ〜１０７Ｂは、別個に作製された６個の個別素子であり、直列回路１０５〜１０７において、ＭＯＳＦＥＴ１０５Ａ〜１０７ＡとＭＯＳＦＥＴ１０５Ｂ〜１０７Ｂとが、それぞれ金属ワイヤ１０８で接続されている。そのため、この金属ワイヤ１０８による寄生インダクタンスが避けられない。 However, the MOSFETs 105 A to 107 A and the MOSFETs 105 B to 107 B are six individually manufactured elements. . Therefore, parasitic inductance due to the metal wire 108 is inevitable.

また、ソースＡＳ１〜ＡＳ３と金属ワイヤ１０８との接触抵抗およびドレインＢＤ１〜ＢＤ３と金属ワイヤ１０８との接触抵抗、ならびに、金属ワイヤ１０８の内部抵抗などにより、ＭＯＳＦＥＴ１０５Ａ〜１０７Ａ、ＭＯＳＦＥＴ１０５Ｂ〜１０７Ｂのオン抵抗が実質的に増加するという不具合もある。
そこで、本発明の目的は、インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる構造の半導体素子を提供することにある。 Further, the on-resistances of the MOSFETs 105A to 107A and the MOSFETs 105B to 107B depend on the contact resistance between the sources AS1 to AS3 and the metal wire 108, the contact resistance between the drains BD1 to BD3 and the metal wire 108, the internal resistance of the metal wire 108, and the like. There is also a problem of substantial increase.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor element having a structure capable of suppressing parasitic inductance and on-resistance in an electric circuit for performing a switching operation by two electrically connected semiconductor switches such as an inverter circuit. It is in.

上記目的を達成するための請求項１記載の発明は、第１のｎ型層、この第１のｎ型層に積層されたｐ型不純物を含む第１のｐ型層、およびこの第１のｐ型層に積層された第２のｎ型層を備える第１半導体積層構造と、前記第１のｎ型層を前記第１半導体積層構造と共有し、前記第１のｎ型層に積層されたｐ型不純物を含む第２のｐ型層、およびこの第２のｐ型層に積層された第３のｎ型層を備える第２半導体積層構造と、を含む、半導体素子である。 In order to achieve the above object, the invention according to claim 1 is the first n-type layer, the first p-type layer containing the p-type impurity stacked on the first n-type layer, and the first n-type layer. A first semiconductor stacked structure including a second n-type layer stacked on a p-type layer, and the first n-type layer shared with the first semiconductor stacked structure and stacked on the first n-type layer And a second semiconductor multilayer structure including a second p-type layer containing a p-type impurity and a third n-type layer laminated on the second p-type layer.

この構成によれば、第１半導体積層構造では、第１のｎ型層、第１のｐ型層および第２のｎ型層を積層することによって、ｎｐｎ構造が形成されている。一方、第２半導体積層構造では、第１のｎ型層、第２のｐ型層および第３のｎ型層を積層することによって、ｎｐｎ構造が形成されている。すなわち、第１のｎ型層を共有する２つのｎｐｎ構造が形成されている。 According to this configuration, in the first semiconductor stacked structure, the npn structure is formed by stacking the first n-type layer, the first p-type layer, and the second n-type layer. On the other hand, in the second semiconductor stacked structure, the npn structure is formed by stacking the first n-type layer, the second p-type layer, and the third n-type layer. That is, two npn structures sharing the first n-type layer are formed.

第１半導体積層構造におけるｎｐｎ構造と第２半導体積層構造におけるｎｐｎ構造とが第１のｎ型層を共有するため、２つのｎｐｎ構造を、金属ワイヤなどで接続することなく、第１のｎ型層を介して電気的に接続することができる。そのため、各ｎｐｎ構造がスイッチング動作をすることができるように、電極（ソース電極、ドレイン電極およびゲート電極）を形成することにより、金属ワイヤによる素子間接続に起因する寄生インダクタンスおよび抵抗を抑制しながら、スイッチング動作を行なうことができる。 Since the npn structure in the first semiconductor stacked structure and the npn structure in the second semiconductor stacked structure share the first n-type layer, the first n-type is connected without connecting the two npn structures with a metal wire or the like. Electrical connection can be made through the layers. Therefore, by forming electrodes (source electrode, drain electrode, and gate electrode) so that each npn structure can perform a switching operation, while suppressing parasitic inductance and resistance caused by inter-element connection by metal wires Switching operation can be performed.

また、請求項２に記載されているように、前記第１〜第３のｎ型層および前記第１〜第２のｐ型層のうちの少なくとも１つの層は、材料の異なる複数の層で形成されていてもよい。前記第１〜第３のｎ型層のうち、たとえば、ソース電極やドレイン電極などの電極が形成される層において、電極と接する部分に、電極とのオーミック接触をとりやすい種類の材料からなる半導体層（電極接触層）を形成することにより、電極と半導体層との接触抵抗を低減することができる。 Further, as described in claim 2, at least one of the first to third n-type layers and the first to second p-type layers is a plurality of layers made of different materials. It may be formed. Of the first to third n-type layers, for example, in a layer in which an electrode such as a source electrode or a drain electrode is formed, a semiconductor made of a material of a kind that can easily make ohmic contact with the electrode at a portion in contact with the electrode By forming the layer (electrode contact layer), the contact resistance between the electrode and the semiconductor layer can be reduced.

また、請求項３に記載されているように、前記第１〜第３のｎ型層および前記第１〜第２のｐ型層のうちの少なくとも１つの層は、組成の異なる複数種の材料で形成された層を含んでいてもよい。前記第１〜第３のｎ型層および前記第１〜第２のｐ型層のうち、たとえば、ソース電極やドレイン電極などの電極が形成される層において、電極と接する部分に、電極とのオーミック接触をとりやすい半導体組成の材料からなる半導体層（電極接触層）を形成することにより、電極と半導体層との接触抵抗を低減することができる。 In addition, as described in claim 3, at least one of the first to third n-type layers and the first to second p-type layers includes a plurality of materials having different compositions. It may contain a layer formed of. Of the first to third n-type layers and the first to second p-type layers, for example, in a layer where an electrode such as a source electrode or a drain electrode is formed, a portion in contact with the electrode is By forming a semiconductor layer (electrode contact layer) made of a material having a semiconductor composition that can easily form ohmic contact, the contact resistance between the electrode and the semiconductor layer can be reduced.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体素子の構造を説明するための模式的な断面図である。
この実施形態の半導体素子は、たとえば、インバータ回路などに組み込まれるスイッチング素子として使用される素子であって、基板１と、基板１の一方側に形成された半導体積層構造部２とを備えている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view for explaining the structure of a semiconductor device according to the first embodiment of the present invention.
The semiconductor element of this embodiment is, for example, an element used as a switching element incorporated in an inverter circuit or the like, and includes a substrate 1 and a semiconductor multilayer structure portion 2 formed on one side of the substrate 1. .

基板１としては、たとえば、サファイア基板などの絶縁性基板や、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされる窒化物半導体基板（たとえば、ＧａＮ基板、ＡｌＮ基板など）、ＳｉＣ基板、およびＳｉ基板などの導電性基板を適用することができる。
半導体積層構造部２は、基板１の一方面（上面）に積層形成されたｎ型層３と、このｎ型層３上に積層形成されたｐ型層４と、このｐ型層４上に積層形成されたｎ型層５と、このｎ型層５上に積層形成されたｐ型層６と、このｐ型層６上に積層形成されたｎ型層７とを備えている。したがって、半導体積層構造部２は、ｎ型層５（第１のｎ型層）、このｎ型層５の一方側（下面側）に積層されたｐ型層４（第１のｐ型層）、およびこのｐ型層４に積層されたｎ型層３（第２のｎ型層）からなる縦型ｎｐｎ構造の第１半導体積層構造８と、ｎ型層５を第１半導体積層構造８と共有し、当該ｎ型層５、このｎ型層５の他方側（上面側）に積層されたｐ型層６（第２のｐ型層）、およびこのｐ型層６に積層されたｎ型層７（第３のｎ型層）からなる縦型ｎｐｎ構造の第２半導体積層構造９とを備えている。 As the substrate 1, for example, an insulating substrate such as a sapphire substrate, or nitriding represented by Al _x In _y Ga _1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). A conductive substrate such as a physical semiconductor substrate (for example, a GaN substrate, an AlN substrate, etc.), a SiC substrate, and a Si substrate can be applied.
The semiconductor laminated structure 2 includes an n-type layer 3 laminated on one surface (upper surface) of the substrate 1, a p-type layer 4 laminated on the n-type layer 3, and a p-type layer 4 on the p-type layer 4. A laminated n-type layer 5, a p-type layer 6 laminated on the n-type layer 5, and an n-type layer 7 laminated on the p-type layer 6 are provided. Therefore, the semiconductor laminated structure 2 includes an n-type layer 5 (first n-type layer) and a p-type layer 4 (first p-type layer) laminated on one side (lower surface side) of the n-type layer 5. , And an n-type layer 3 (second n-type layer) laminated on the p-type layer 4, a first semiconductor laminated structure 8 having a vertical npn structure, and an n-type layer 5 as a first semiconductor laminated structure 8. Shared n-type layer 5, p-type layer 6 (second p-type layer) laminated on the other side (upper surface side) of n-type layer 5, and n-type laminated on p-type layer 6 And a second semiconductor multilayer structure 9 having a vertical npn structure including a layer 7 (third n-type layer).

ｎ型層３，５，７およびｐ型層４，６は、たとえば、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされる窒化物半導体を含む混晶などを用いて形成することができる。また、ｎ型層３，５，７には、ｎ型不純物として、たとえば、Ｓｉ、Ｐ、Ａｓがドーパントされている。これらの層のｎ型不純物濃度の大小関係は、ｎ型層７＞ｎ型層５＞ｎ型層３であることが好ましい。たとえば、この実施形態では、ｎ型層７のｎ型不純物濃度は、１×１０^１８ｃｍ^−３〜５×１０^１８ｃｍ^−３であり、ｎ型層５のｎ型不純物濃度は、５×１０^１７ｃｍ^−３〜１×１０^１８ｃｍ^−３であり、ｎ型層３のｎ型不純物濃度は、１×１０^１７ｃｍ^−３〜５×１０^１７ｃｍ^−３である。また、ｐ型層４，６には、ｐ型不純物として、たとえば、Ｍｇ、Ｚｎがドーパントされている。ｐ型層４，６のｐ型不純物濃度は、たとえば、１０^１７ｃｍ^−３〜１０^１９ｃｍ^−３である。 The n-type layers 3, 5, 7 and the p-type layers 4, 6 are, for example, Al _x In _y Ga _1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). It can be formed using a mixed crystal containing a nitride semiconductor represented. The n-type layers 3, 5, and 7 are doped with, for example, Si, P, and As as n-type impurities. The magnitude relationship of the n-type impurity concentration of these layers is preferably n-type layer 7> n-type layer 5> n-type layer 3. For example, in this embodiment, the n-type impurity concentration of the n-type layer 7 is 1 × 10 ¹⁸ cm ^{−3 to} 5 × 10 ¹⁸ cm ⁻³ , and the n-type impurity concentration of the n-type layer 5 is 5 × 10 5. ¹⁷ cm ⁻³ to 1 × 10 ¹⁸ cm ⁻³ , and the n-type impurity concentration of the n-type layer 3 is 1 × 10 ¹⁷ cm ^{−3 to} 5 × 10 ¹⁷ cm ⁻³ . The p-type layers 4 and 6 are doped with, for example, Mg and Zn as p-type impurities. The p-type impurity concentration of the p-type layers 4 and 6 is, for example, 10 ¹⁷ cm ⁻³ to 10 ¹⁹ cm ⁻³ .

第２半導体積層構造９は、断面が略台形となるようにｎ型層７からｎ型層５が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ型層５は、第２半導体積層構造９の両側から、基板１の上面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部１０を有している。
引き出し部１０が形成されるにともない、第２半導体積層構造９の幅方向略中央には、断面メサ形状（台形状）のメサ部２３が形成されている。すなわち、この実施形態では、引き出し部１０は、メサ部２３を隔てた一方側（紙面向かって左側）と他方側（紙面向かって右側）とに形成されている。メサ部２３は、幅方向に直交する縦方向に延びるストライプ状に形成されており、その側面が、ｎ型層５、ｐ型層６およびｎ型層７に跨る壁面１２を形成している。 The second semiconductor multilayer structure 9 is etched in a direction crossing the multilayer interface from the n-type layer 7 to a depth at which the n-type layer 5 is exposed so that the cross section is substantially trapezoidal. The n-type layer 5 has a lead portion 10 drawn from both sides of the second semiconductor multilayer structure 9 in a lateral direction along the upper surface of the substrate 1 (hereinafter, this direction is referred to as “width direction”). ing.
As the lead-out portion 10 is formed, a mesa portion 23 having a cross-sectional mesa shape (trapezoidal shape) is formed at approximately the center in the width direction of the second semiconductor multilayer structure 9. That is, in this embodiment, the lead-out part 10 is formed on one side (left side as viewed in the drawing) and the other side (right side as viewed in the drawing) with the mesa part 23 therebetween. The mesa portion 23 is formed in a stripe shape extending in the vertical direction perpendicular to the width direction, and its side surface forms a wall surface 12 straddling the n-type layer 5, the p-type layer 6, and the n-type layer 7.

第１半導体積層構造８は、メサ部２３の一方側および他方側に引き出された引き出し部１０からｎ型層３が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ型層３は、第１半導体積層構造８の両側から、幅方向に引き出された引き出し部１１を有している。第１半導体積層構造８には、引き出し部１１が形成されるにともない、ｎ型層３、ｐ型層４およびｎ型層５に跨る壁面１３が形成されている。 The first semiconductor multilayer structure 8 is etched in a direction crossing the multilayer interface from the lead portion 10 drawn to one side and the other side of the mesa portion 23 to a depth at which the n-type layer 3 is exposed. The n-type layer 3 has lead portions 11 drawn in the width direction from both sides of the first semiconductor multilayer structure 8. In the first semiconductor multilayer structure 8, a wall surface 13 that extends over the n-type layer 3, the p-type layer 4, and the n-type layer 5 is formed as the lead-out portion 11 is formed.

この壁面１３および壁面１２の全域を含む、第１半導体積層構造８および第２半導体積層構造９の表面には、絶縁膜１４が形成されている。絶縁膜１４は、たとえば、ＳｉＯ_２（酸化シリコン）、ＳｉＮ（窒化シリコン）、ＨｆＯ_２（酸化ハフニウム）、Ａｌ_２Ｏ_３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）およびＧａ_２Ｏ_３（酸化ガリウム）などを用いて形成することができる。 An insulating film 14 is formed on the surfaces of the first semiconductor multilayer structure 8 and the second semiconductor multilayer structure 9 including the entire area of the wall surface 13 and the wall surface 12. The insulating film 14 is made of, for example, SiO ₂ (silicon oxide), SiN (silicon nitride), HfO ₂ (hafnium oxide), Al ₂ O ₃ (aluminum oxide), AlN (aluminum nitride), and Ga ₂ O ₃ (gallium oxide). Etc. can be used.

絶縁膜１４における、幅方向一方側の壁面１２に対向する部分上には、第２ゲート電極１８が形成されている。この第２ゲート電極１８は、絶縁膜１４を介して壁面１２、すなわちｎ型層５、ｐ型層６およびｎ型層７に対向しており、さらに、ｎ型層５，７の上面において壁面１２の縁部付近にまで延びて形成されている。また、第２ゲート電極１８は、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料を用いて形成することができる。 A second gate electrode 18 is formed on a portion of the insulating film 14 facing the wall surface 12 on one side in the width direction. The second gate electrode 18 faces the wall surface 12, that is, the n-type layer 5, the p-type layer 6, and the n-type layer 7 with the insulating film 14 interposed therebetween. It extends to the vicinity of 12 edges. The second gate electrode 18 is formed of, for example, a Ni / Au alloy, Pd / Au alloy, Pd / Ti / Au alloy, Pd / Pt / Au alloy, Pt made of Ni and Au stacked on the Ni. It can be formed using a conductive material such as Al, polysilicon, or the like.

ｐ型層６において、幅方向一方側の壁面１２付近の領域は、第２ゲート電極１８に対向した第２チャネル領域２４である。この第２チャネル領域２４には、第２ゲート電極１８に適切なバイアスが与えられることにより、ｎ型層５とｎ型層７との間を電気的に導通させる反転チャネルが形成される。
また、絶縁膜１４における、幅方向一方側の壁面１３に対向する部分上には、第１ゲート電極１９が形成されている。この第１ゲート電極１９は、絶縁膜１４を介して壁面１３、すなわちｎ型層３、ｐ型層４およびｎ型層５に対向しており、さらに、ｎ型層３，５の上面において壁面１３の縁部付近にまで延びて形成されている。また、第１ゲート電極１９は、たとえば、上記した第２ゲート電極１８と同様の材料を用いて形成することができる。 In the p-type layer 6, a region near the wall surface 12 on one side in the width direction is a second channel region 24 facing the second gate electrode 18. In the second channel region 24, an inversion channel is formed to electrically connect the n-type layer 5 and the n-type layer 7 by applying an appropriate bias to the second gate electrode 18.
A first gate electrode 19 is formed on a portion of the insulating film 14 facing the wall surface 13 on one side in the width direction. The first gate electrode 19 faces the wall surface 13, that is, the n-type layer 3, the p-type layer 4, and the n-type layer 5 with the insulating film 14 interposed therebetween. 13 extends to the vicinity of the edge. The first gate electrode 19 can be formed using the same material as that of the second gate electrode 18 described above, for example.

ｐ型層４において、幅方向一方側の壁面１３付近の領域は、第１ゲート電極１９に対向した第１チャネル領域２５である。この第１チャネル領域２５には、第１ゲート電極１９に適切なバイアスが与えられることにより、ｎ型層３とｎ型層５との間を電気的に導通させる反転チャネルが形成される。
また、絶縁膜１４には、ｎ型層７の上面を露出させる開口１５が形成されている。開口１５から露出するｎ型層７上には、ソース電極２０が形成されている。ソース電極２０は、第２半導体積層構造９のソース電極として機能する電極であり、ｎ型層７に対してオーミック接触している。ソース電極２０は、たとえば、Ｔｉと、このＴｉ上に積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて形成することができる。ソース電極２０を、Ａｌを含む金属で構成しておくことにより、ソース電極２０をｎ型層７に対して良好にオーミック接触させることができる。ソース電極２０は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。 In the p-type layer 4, a region near the wall surface 13 on one side in the width direction is a first channel region 25 facing the first gate electrode 19. In the first channel region 25, an inversion channel that electrically connects the n-type layer 3 and the n-type layer 5 is formed by applying an appropriate bias to the first gate electrode 19.
Further, an opening 15 is formed in the insulating film 14 to expose the upper surface of the n-type layer 7. A source electrode 20 is formed on the n-type layer 7 exposed from the opening 15. The source electrode 20 is an electrode that functions as a source electrode of the second semiconductor multilayer structure 9 and is in ohmic contact with the n-type layer 7. The source electrode 20 can be formed using, for example, Ti and a metal such as a Ti / Al alloy made of Al laminated on the Ti. By configuring the source electrode 20 with a metal containing Al, the source electrode 20 can be in good ohmic contact with the n-type layer 7. In addition, the source electrode 20 may be made of Mo or Mo compound (for example, molybdenum silicide), Ti or Ti compound (for example, titanium silicide), or W or W compound (for example, tungsten silicide).

また、絶縁膜１４には、メサ部２３の他方側に引き出された引き出し部１０において、ｎ型層５の上面を露出させる開口１６が形成されている。開口１６から露出するｎ型層５上には、ソース・ドレイン電極２１が形成されている。ソース・ドレイン電極２１は、ソース電極およびドレイン電極のいずれの電極としても機能する電極である。この実施形態では、ソース・ドレイン電極２１は、第２半導体積層構造９に対してドレイン電極として機能する一方、第１半導体積層構造８に対しては、ソース電極として機能する。ソース・ドレイン電極２１は、ｎ型層５に対してオーミック接触しており、たとえば、上記したソース電極２０と同様の材料を用いて形成することができる。 In addition, an opening 16 is formed in the insulating film 14 to expose the upper surface of the n-type layer 5 in the lead portion 10 drawn to the other side of the mesa portion 23. A source / drain electrode 21 is formed on the n-type layer 5 exposed from the opening 16. The source / drain electrode 21 is an electrode that functions as both the source electrode and the drain electrode. In this embodiment, the source / drain electrode 21 functions as a drain electrode for the second semiconductor multilayer structure 9, and functions as a source electrode for the first semiconductor multilayer structure 8. The source / drain electrode 21 is in ohmic contact with the n-type layer 5 and can be formed using, for example, the same material as that of the source electrode 20 described above.

また、絶縁膜１４には、ｎ型層３の上面を露出させる開口１７が形成されている。開口１７から露出するｎ型層３上には、ドレイン電極２２が形成されている。ドレイン電極２２は、第１半導体積層構造８のドレイン電極として機能する電極であり、ｎ型層３に対してオーミック接触している。ドレイン電極２２は、たとえば、上記したソース電極２０と同様の材料を用いて形成することができる。 Further, an opening 17 is formed in the insulating film 14 to expose the upper surface of the n-type layer 3. A drain electrode 22 is formed on the n-type layer 3 exposed from the opening 17. The drain electrode 22 is an electrode that functions as the drain electrode of the first semiconductor multilayer structure 8 and is in ohmic contact with the n-type layer 3. The drain electrode 22 can be formed using, for example, the same material as the source electrode 20 described above.

図２Ａ〜図２Ｆは、図１の半導体素子の製造方法を説明するための模式的な断面図である。
この実施形態の半導体素子の製造に際しては、まず、基板１が用意される。そして、この基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）を用いて、各層に対応する導電型（ｎ型またはｐ型）の不純物をドーパントしながら半導体が成長させられる。これにより、図２Ａに示すように、ｎ型層３、ｐ型層４、ｎ型層５、ｐ型層６およびｎ型層７が順に積層形成される。こうして、基板１上に、ｎ型層３、ｐ型層４およびｎ型層５からなる第１半導体積層構造８と、ｎ型層５、ｐ型層６およびｎ型層７からなる第２半導体積層構造９とからなる半導体積層構造部２が形成される。 2A to 2F are schematic cross-sectional views for explaining a method for manufacturing the semiconductor element of FIG.
In manufacturing the semiconductor device of this embodiment, first, the substrate 1 is prepared. Then, on this substrate 1, for example, using MOCVD (Metal Organic Chemical Vapor Deposition), dopants of conductivity type (n-type or p-type) corresponding to each layer are doped. Semiconductors are grown. As a result, as shown in FIG. 2A, the n-type layer 3, the p-type layer 4, the n-type layer 5, the p-type layer 6 and the n-type layer 7 are sequentially stacked. Thus, on the substrate 1, the first semiconductor laminated structure 8 composed of the n-type layer 3, the p-type layer 4 and the n-type layer 5, and the second semiconductor composed of the n-type layer 5, the p-type layer 6 and the n-type layer 7. A semiconductor multilayer structure 2 composed of the multilayer structure 9 is formed.

半導体積層構造部２が形成された後には、半導体積層構造部２がストライプ状にエッチングされる。すなわち、ｎ型層７からｎ型層３の層厚中間部に至る断面略逆台形のトレンチ２６がエッチングによって形成される。これにより、図２Ｂに示すように、複数本（この実施形態では２本）の半導体積層構造部２がストライプ状に整形されるとともに、ｎ型層３から第１半導体積層構造８の幅方向両側に引き出された引き出し部１１、ならびに、ｎ型層３、ｐ型層４、ｎ型層５、ｐ型層６およびｎ型層７に跨る壁面１３が同時に形成される。こうして、半導体積層構造部２には、ストライプ状に延びる断面メサ形状（台形状）のメサ部２７が形成される。 After the semiconductor multilayer structure portion 2 is formed, the semiconductor multilayer structure portion 2 is etched in a stripe shape. That is, a substantially inverted trapezoidal trench 26 extending from the n-type layer 7 to the middle layer thickness of the n-type layer 3 is formed by etching. As a result, as shown in FIG. 2B, a plurality (two in this embodiment) of the semiconductor stacked structure portions 2 are shaped into stripes, and both sides of the first semiconductor stacked structure 8 in the width direction are formed from the n-type layer 3. And the wall surface 13 straddling the n-type layer 3, the p-type layer 4, the n-type layer 5, the p-type layer 6 and the n-type layer 7 are simultaneously formed. Thus, the mesa portion 27 having a cross-sectional mesa shape (trapezoidal shape) extending in a stripe shape is formed in the semiconductor multilayer structure portion 2.

トレンチ２６の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ２６の壁面１３を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、ＨＦ（フッ酸）やＨＣｌ（塩酸）などを用いることが好ましい。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、壁面１３を均すことができる。また、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などによるウェットエッチングによっても、ダメージを受けた壁面１３を改善することができる。壁面１３のダメージを低減しておくことにより、第１チャネル領域２５の結晶状態を良好に保つことができ、また、壁面１３と絶縁膜１４との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。 The trench 26 can be formed by, for example, dry etching (anisotropic etching) using a chlorine-based gas. In addition, after the dry etching, a wet etching process for improving the wall surface 13 of the trench 26 damaged by the dry etching may be performed as necessary. For wet etching, HF (hydrofluoric acid), HCl (hydrochloric acid), or the like is preferably used. As a result, Si-based oxide, Ga oxide, and the like are removed, and the wall surface 13 can be leveled. Also, the damaged wall surface 13 can be improved by wet etching with KOH (potassium hydroxide) or NaOH (sodium hydroxide). By reducing the damage to the wall surface 13, the crystal state of the first channel region 25 can be kept good, and the interface between the wall surface 13 and the insulating film 14 can be a good interface. The interface state can be reduced. Thereby, the channel resistance can be reduced and the leakage current can be suppressed. Note that a low-damage dry etching process can be applied instead of the wet etching process.

次いで、メサ部２７の幅方向両端部上側がエッチングされる。すなわち、メサ部２７が、ｎ型層７からｎ型層５の層厚中間部に至るまでエッチングされる。これにより、図２Ｃに示すように、ｎ型層５から第２半導体積層構造９の幅方向両側に引き出された引き出し部１０、ならびに、ｎ型層５、ｐ型層６および型層７に跨る壁面１２が同時に形成される。こうして、第２半導体積層構造９には、ストライプ状に延びる断面メサ形状（台形状）のメサ部２３が形成される。 Next, the upper sides of both end portions in the width direction of the mesa portion 27 are etched. That is, the mesa portion 27 is etched from the n-type layer 7 to the middle portion of the thickness of the n-type layer 5. As a result, as shown in FIG. 2C, the extended portion 10 extended from the n-type layer 5 to both sides in the width direction of the second semiconductor multilayer structure 9, and the n-type layer 5, the p-type layer 6, and the mold layer 7 are straddled. The wall surface 12 is formed at the same time. Thus, the mesa portion 23 having a cross-sectional mesa shape (trapezoidal shape) extending in a stripe shape is formed in the second semiconductor multilayer structure 9.

次に、図２Ｄに示すように、壁面１３および壁面１２の全域を含む、第１半導体積層構造８および第２半導体積層構造９の表面を覆う絶縁膜１４が形成される。絶縁膜１４の形成には、たとえば、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することが好ましい。
その後、公知のフォトリソグラフィ技術により、開口１５〜開口１７を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、絶縁膜１４がストライプ状にドライエッチングされる。これにより、図２Ｅに示すように、開口１５〜開口１７が形成されて、ｎ型層７、ｎ型層５およびｎ型層３がそれぞれ部分的に露出する。 Next, as shown in FIG. 2D, an insulating film 14 covering the surfaces of the first semiconductor multilayer structure 8 and the second semiconductor multilayer structure 9 including the entire area of the wall surface 13 and the wall surface 12 is formed. For forming the insulating film 14, for example, it is preferable to apply an ECR (Electron Cyclotron Resonance) sputtering method.
Thereafter, the insulating film 14 is dry-etched in stripes by a known photolithography technique through a photoresist (not shown) having openings in regions where the openings 15 to 17 are to be formed. Thereby, as shown to FIG. 2E, the opening 15-the opening 17 are formed, and the n-type layer 7, the n-type layer 5, and the n-type layer 3 are each partially exposed.

次いで、公知のフォトリソグラフィ技術により、ソース電極２０、ソース・ドレイン電極およびドレイン電極２２を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、これらの電極の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（電極２０〜２２以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図２Ｆに示すように、ソース電極２０、ソース・ドレイン電極およびドレイン電極２２が形成される。電極２０〜２２が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極２０とｎ型層７との接触、ソース・ドレイン電極とｎ型層５との接触、および、ドレイン電極２２とｎ型層３との接触がオーミック接触となる。 Then, it is used as a material for these electrodes through a photoresist (not shown) having openings in regions where the source electrode 20, the source / drain electrodes and the drain electrode 22 are to be formed by a known photolithography technique. Metal (for example, Ti and Al) is sputtered in the order of Ti / Al by sputtering. Thereafter, by removing the photoresist, unnecessary portions of metal (portions other than the electrodes 20 to 22) are lifted off together with the photoresist. By these steps, as shown in FIG. 2F, the source electrode 20, the source / drain electrodes, and the drain electrode 22 are formed. After the electrodes 20 to 22 are formed, a thermal alloy (annealing process) is performed, so that the contact between the source electrode 20 and the n-type layer 7, the contact between the source / drain electrode and the n-type layer 5, and Contact between the drain electrode 22 and the n-type layer 3 is ohmic contact.

その後は、電極２０〜２２の場合と同様の方法により、図２Ｆに示すように、絶縁膜１４を挟んで、壁面１２に対向する第２ゲート電極１８および壁面１３に対向する第１ゲート電極１９が形成される。こうして、図１に示す半導体素子を得ることができる。なお、複数の半導体積層構造部２は、それぞれ単位セルを形成している。
次に、上記の半導体素子の動作および効果について説明する。 Thereafter, as shown in FIG. 2F, the second gate electrode 18 facing the wall surface 12 and the first gate electrode 19 facing the wall surface 13 are sandwiched between the insulating films 14 by the same method as in the case of the electrodes 20-22. Is formed. Thus, the semiconductor element shown in FIG. 1 can be obtained. Each of the plurality of semiconductor stacked structure portions 2 forms a unit cell.
Next, the operation and effect of the semiconductor element will be described.

この実施形態の半導体素子では、各電極（１８〜２２）に適宜バイアスを印加することにより、第１半導体積層構造８および第２半導体積層構造９に、スイッチング動作を行なわせることができる。
より具体的には、第１半導体積層構造８について、ソース・ドレイン電極２１とドレイン電極２２との間には、ドレイン電極２２側が正となるバイアスが与えられる。これにより、ｎ型層３とｐ型層４との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型層５とｎ型層３との間、すなわち、ソース・ドレイン電極２１とドレイン電極２２（第１半導体積層構造８におけるソース−ドレイン間）との間は、遮断状態（逆バイアス状態）となる。この状態から、第１ゲート電極１９に対して、ソース・ドレイン電極２１を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、第１チャネル領域２５における絶縁膜１４との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型層５とｎ型層３との間が導通する。こうして、ソース−ドレイン間が導通し、ドレイン電極２２からソース・ドレイン電極２１へ電流が流れる。 In the semiconductor element of this embodiment, the first semiconductor multilayer structure 8 and the second semiconductor multilayer structure 9 can be switched by appropriately applying a bias to each electrode (18-22).
More specifically, with respect to the first semiconductor multilayer structure 8, a positive bias is applied between the source / drain electrode 21 and the drain electrode 22 on the drain electrode 22 side. Thereby, a reverse voltage is applied to the pn junction at the interface between the n-type layer 3 and the p-type layer 4, and as a result, between the n-type layer 5 and the n-type layer 3, that is, the source / drain electrode 21. And the drain electrode 22 (between the source and drain in the first semiconductor multilayer structure 8) are cut off (reverse bias state). In this state, when a bias equal to or higher than the gate threshold voltage that is positive with the source / drain electrode 21 as the reference potential is applied to the first gate electrode 19, the first channel region 25 is not near the interface with the insulating film 14. Electrons are induced to form an inversion layer (channel). The n-type layer 5 and the n-type layer 3 are electrically connected via the inversion layer. Thus, the source-drain is made conductive, and a current flows from the drain electrode 22 to the source / drain electrode 21.

一方、第２半導体積層構造９について、ソース電極２０とソース・ドレイン電極２１との間には、ソース・ドレイン電極２１側が正となるバイアスが与えられる。これにより、ｎ型層５とｐ型層６との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型層７とｎ型層５との間、すなわち、ソース電極２０とソース・ドレイン電極２１（第２半導体積層構造９におけるソース−ドレイン間）との間は、遮断状態（逆バイアス状態）となる。この状態から、第２ゲート電極１８に対して、ソース・ドレイン電極２１を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、第２チャネル領域２４における絶縁膜１４との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型層５とｎ型層７との間が導通する。こうして、ソース−ドレイン間が導通し、ソース・ドレイン電極２１からソース電極２０へ電流が流れる。 On the other hand, in the second semiconductor multilayer structure 9, a bias is applied between the source electrode 20 and the source / drain electrode 21 so that the source / drain electrode 21 side becomes positive. As a result, a reverse voltage is applied to the pn junction at the interface between the n-type layer 5 and the p-type layer 6, and as a result, between the n-type layer 7 and the n-type layer 5, that is, the source electrode 20 and the source A state between the drain electrode 21 (between the source and drain in the second semiconductor multilayer structure 9) is cut off (reverse bias state). In this state, when a bias equal to or higher than the gate threshold voltage that is positive with the source / drain electrode 21 as the reference potential is applied to the second gate electrode 18, the second channel region 24 is not near the interface with the insulating film 14. Electrons are induced to form an inversion layer (channel). The n-type layer 5 and the n-type layer 7 are electrically connected via the inversion layer. In this way, the source-drain is made conductive, and a current flows from the source / drain electrode 21 to the source electrode 20.

そして、この実施形態の半導体素子では、第１半導体積層構造８と第２半導体積層構造９とが、ｎ型層５を共有し、電気的に接続されている。すなわち、スイッチング動作を行なうことができる２つの半導体スイッチ（第１半導体積層構造８および第２半導体積層構造９）を金属ワイヤなどで接続することなく、ｎ型層５を介して電気的に接続することができる。そのため、インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる。たとえば、図４の回路１００において、高圧側配線１０２Ａにドレイン電極２２を接続し、低圧側配線１０２Ｂにソース電極２０を接続し、三相モータ１０１の一相にソース・ドレイン電極２１を接続する。これにより、図４における直列回路１０５に設けられた２つの半導体素子（ＭＯＳＦＥＴ１０５ＡおよびＭＯＳＦＥＴ１０５Ｂ）、直列回路１０６に設けられた２つの半導体素子（ＭＯＳＦＥＴ１０６ＡおよびＭＯＳＦＥＴ１０６Ｂ）、ならびに、直列回路１０７に設けられた２つの半導体素子（ＭＯＳＦＥＴ１０７ＡおよびＭＯＳＦＥＴ１０７Ｂ）を、この実施形態の半導体素子１つで代用することができる。その結果、寄生インダクタンスおよびオン抵抗を抑制しながら、スイッチング動作を行なって三相モータ１０１を駆動することができる。
図３は、本発明の第２の実施形態に係る半導体素子の構造を説明するための模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。 In the semiconductor element of this embodiment, the first semiconductor multilayer structure 8 and the second semiconductor multilayer structure 9 share the n-type layer 5 and are electrically connected. That is, two semiconductor switches (first semiconductor multilayer structure 8 and second semiconductor multilayer structure 9) capable of performing a switching operation are electrically connected via n-type layer 5 without being connected by a metal wire or the like. be able to. Therefore, parasitic inductance and on-resistance can be suppressed in an electric circuit for performing a switching operation by two electrically connected semiconductor switches such as an inverter circuit. For example, in the circuit 100 of FIG. 4, the drain electrode 22 is connected to the high-voltage side wiring 102A, the source electrode 20 is connected to the low-voltage side wiring 102B, and the source / drain electrode 21 is connected to one phase of the three-phase motor 101. Accordingly, the two semiconductor elements (MOSFET 105A and MOSFET 105B) provided in the series circuit 105 in FIG. 4, the two semiconductor elements (MOSFET 106A and MOSFET 106B) provided in the series circuit 106, and the 2 provided in the series circuit 107 are illustrated. One semiconductor element (MOSFET 107A and MOSFET 107B) can be substituted for one semiconductor element of this embodiment. As a result, the three-phase motor 101 can be driven by performing a switching operation while suppressing parasitic inductance and on-resistance.
FIG. 3 is a schematic cross-sectional view for explaining the structure of a semiconductor device according to the second embodiment of the present invention. In FIG. 3, portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as those respective portions. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.

この実施形態では、ｎ型層３は、下側層７４と、この下側層７４に積層形成された上側層７３とを備えている。
下側層７４は、上側層７３よりもバンドギャップの大きい材料、たとえば、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１であって、ｘ＝０．５〜１、ｙ＝０〜０．５）で表わされる窒化物半導体などを用いて形成することが好ましい。一方、上側層７３は、ドレイン電極２２に対してオーミック接触しやすい材料、たとえば、Ａｌ_ｔＩｎ_ｕＧａ_{１−ｔ−ｕ}Ｎ（ｔ＝０〜０．５、ｕ＝０．５〜１）で表わされる窒化物半導体などを用いて形成することが好ましい。すなわち、下側層７４と上側層７３とは、互いに異なる種類の材料や異なる組成の材料を用いて形成することが好ましく、これらの層の組み合わせとしては、たとえば、下側層７４がＡｌＮであり、上側層７３がＧａＮであることが好ましい。 In this embodiment, the n-type layer 3 includes a lower layer 74 and an upper layer 73 stacked on the lower layer 74.
The lower layer 74 is made of a material having a band gap larger than that of the upper layer 73, for example, Al _x In _y Ga _1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1. Thus, it is preferable to use a nitride semiconductor represented by x = 0.5 to 1, y = 0 to 0.5). On the other hand, the upper layer 73 is made of a material that easily makes ohmic contact with the drain electrode 22, for example, Al _t In _u Ga _1- tu N (t = 0 to 0.5, u = 0.5 to 1). It is preferable to form using the represented nitride semiconductor. That is, the lower layer 74 and the upper layer 73 are preferably formed using different types of materials or materials of different compositions. As a combination of these layers, for example, the lower layer 74 is AlN. The upper layer 73 is preferably GaN.

開口１７は、上側層７３の上面を露出させるように形成されており、開口１７から露出する上側層７３上に、ドレイン電極２２が形成されている。
また、ｎ型層５は、下側層７２と、この下側層７２に積層形成された上側層７１とを備えている。
下側層７２は、上側層７１よりもバンドギャップの大きい材料、たとえば、上記した下側層７４と同様の材料を用いて形成することが好ましい。一方、上側層７１は、ソース・ドレイン電極２１に対してオーミック接触しやすい材料、たとえば、上記した上側層７３と同様の材料を用いて形成することが好ましい。また、これらの層の組み合わせとしては、たとえば、上記した下側層７４と上側層７３と同様の組み合わせであることが好ましい。 The opening 17 is formed so as to expose the upper surface of the upper layer 73, and the drain electrode 22 is formed on the upper layer 73 exposed from the opening 17.
The n-type layer 5 includes a lower layer 72 and an upper layer 71 laminated on the lower layer 72.
The lower layer 72 is preferably formed using a material having a band gap larger than that of the upper layer 71, for example, the same material as the lower layer 74 described above. On the other hand, the upper layer 71 is preferably formed using a material that is easily in ohmic contact with the source / drain electrode 21, for example, the same material as the upper layer 73 described above. Moreover, as a combination of these layers, it is preferable that it is the same combination as the lower layer 74 and the upper layer 73 mentioned above, for example.

開口１６は、上側層７３の上面を露出させるように形成されており、開口１６から露出する上側層７３上に、ソース・ドレイン電極２１が形成されている。
また、ｎ型層７は、下側層７０と、この下側層７０に積層形成された上側層６９とを備えている。
下側層７０は、上側層６９よりもバンドギャップの大きい材料、たとえば、上記した下側層７４と同様の材料を用いて形成することが好ましい。一方、上側層６９は、ソース電極２０に対してオーミック接触しやすい材料、たとえば、上記した上側層７３と同様の材料を用いて形成することが好ましい。また、これらの層の組み合わせとしては、たとえば、上記した下側層７４と上側層７３と同様の組み合わせであることが好ましい。 The opening 16 is formed so as to expose the upper surface of the upper layer 73, and the source / drain electrode 21 is formed on the upper layer 73 exposed from the opening 16.
Further, the n-type layer 7 includes a lower layer 70 and an upper layer 69 laminated on the lower layer 70.
The lower layer 70 is preferably formed using a material having a band gap larger than that of the upper layer 69, for example, the same material as the lower layer 74 described above. On the other hand, the upper layer 69 is preferably formed using a material that is easily in ohmic contact with the source electrode 20, for example, the same material as the upper layer 73 described above. Moreover, as a combination of these layers, it is preferable that it is the same combination as the lower layer 74 and the upper layer 73 mentioned above, for example.

開口１５は、上側層６９の上面を露出させるように形成されており、開口１５から露出する上側層６９上に、ソース電極２０が形成されている。
以上のように、この実施形態の半導体素子では、ｎ型層３，５，７において、電極２０〜２２に接触する上側層６９，７１，７３を、電極２０〜２２に対してオーミック接触しやすい材料を用いて形成することにより、電極２０〜２２とｎ型層３，５，７との接触抵抗を低減することができる。一方、電極２０〜２２に接触しない下側層７０，７２，７４を、上記したように、上側層６９，７１，７３よりもバンドギャップの大きい材料を用いて形成することにより、素子の耐圧を向上させることができる。そのため、半導体素子の耐圧を向上しながら、オン抵抗を低減することができる。その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
以上、本発明の２つの実施形態について説明したが、本発明はさらに他の形態で実施することもできる。 The opening 15 is formed so as to expose the upper surface of the upper layer 69, and the source electrode 20 is formed on the upper layer 69 exposed from the opening 15.
As described above, in the semiconductor element of this embodiment, in the n-type layers 3, 5, and 7, the upper layers 69, 71, and 73 that are in contact with the electrodes 20 to 22 are easily in ohmic contact with the electrodes 20 to 22. By using the material, the contact resistance between the electrodes 20 to 22 and the n-type layers 3, 5, and 7 can be reduced. On the other hand, the lower layers 70, 72, and 74 that do not contact the electrodes 20 to 22 are formed using a material having a larger band gap than the upper layers 69, 71, and 73, as described above, so that the breakdown voltage of the device can be reduced. Can be improved. Therefore, the on-resistance can be reduced while improving the breakdown voltage of the semiconductor element. Other configurations are the same as those in the first embodiment described above, and the operations are also the same.
As mentioned above, although two embodiment of this invention was described, this invention can also be implemented with another form.

たとえば、前述の実施形態では、本発明の半導体素子を組み込むための回路として、三相ブリッジインバータ回路を例示して説明したが、本発明の半導体素子は、その他の回路（たとえば、単相インバータ回路、六相インバータ回路など）に適用することもできる。
また、第２の実施形態では、ｎ型層３，５，７を、材料の異なる２つの層や組成の異なる２つの層で形成したが、たとえば、材料の異なる３つ以上の層や組成の異なる３つ以上の層で形成してもよい。また、ｐ型層４，６についても、同様に材料の異なる複数の層や組成の異なる複数の層で形成してもよい。また、たとえば、前述の実施形態では、ｎ型層３，５，７およびｐ型層４，６を構成する半導体を成長させる方法として、ＭＯＣＶＤ法が適用されたが、たとえば、ＬＰＥ法（Liquid Phase Epitaxy：液相エピタキシャル成長法）、ＶＰＥ法（Vapor Phase Epitaxy：気相エピタキシャル成長法）、ＭＢＥ法（Molecular Beam Epitaxy：分子線エピタキシャル成長法）などの成長方法が適用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 For example, in the above-described embodiment, a three-phase bridge inverter circuit has been described as an example of a circuit for incorporating the semiconductor element of the present invention. However, the semiconductor element of the present invention is not limited to other circuits (for example, a single phase inverter circuit). It can also be applied to a six-phase inverter circuit.
In the second embodiment, the n-type layers 3, 5, and 7 are formed of two layers having different materials and two layers having different compositions. For example, the n-type layers 3, 5, and 7 have three or more layers and compositions having different materials. It may be formed of three or more different layers. Similarly, the p-type layers 4 and 6 may be formed of a plurality of layers having different materials or a plurality of layers having different compositions. Further, for example, in the above-described embodiment, the MOCVD method is applied as a method for growing the semiconductor constituting the n-type layers 3, 5, 7 and the p-type layers 4, 6, but for example, an LPE method (Liquid Phase A growth method such as Epitaxy (liquid phase epitaxial growth method), VPE method (Vapor Phase Epitaxy), or MBE method (Molecular Beam Epitaxy) may be applied.
In addition, various design changes can be made within the scope of matters described in the claims.

本発明の第１の実施形態に係る半導体素子の構造を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the structure of the semiconductor element which concerns on the 1st Embodiment of this invention. 図１の半導体素子の製造方法を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the manufacturing method of the semiconductor element of FIG. 図２Ａの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2A. 図２Ｂの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2B. 図２Ｃの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2C. 図２Ｄの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2D. 図２Ｅの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2E. 本発明の第２の実施形態に係る半導体素子の構造を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the structure of the semiconductor element which concerns on the 2nd Embodiment of this invention. 三相ブリッジインバータ回路の回路図である。It is a circuit diagram of a three-phase bridge inverter circuit.

Explanation of symbols

２半導体積層構造部
３ｎ型層
４ｐ型層
５ｎ型層
６ｐ型層
７ｎ型層
８第１半導体積層構造
９第２半導体積層構造
６９上側層
７０下側層
７１上側層
７２下側層
７３上側層
７４下側層 DESCRIPTION OF SYMBOLS 2 Semiconductor laminated structure part 3 n-type layer 4 p-type layer 5 n-type layer 6 p-type layer 7 n-type layer 8 1st semiconductor laminated structure 9 2nd semiconductor laminated structure 69 Upper layer 70 Lower layer 71 Upper layer 72 Lower side Layer 73 Upper layer 74 Lower layer

Claims

A first n-type layer; a first p-type layer containing p-type impurities stacked on the first n-type layer; and a second n-type layer stacked on the first p-type layer. A first semiconductor multilayer structure;
The first n-type layer is shared with the first semiconductor stacked structure, and the second p-type layer containing the p-type impurity stacked on the first n-type layer and the second p-type layer And a second semiconductor stacked structure including a stacked third n-type layer.

2. The semiconductor device according to claim 1, wherein at least one of the first to third n-type layers and the first to second p-type layers is formed of a plurality of layers made of different materials. .

The at least 1 layer of the said 1st-3rd n-type layer and the said 1st-2nd p-type layer contains the layer formed with the multiple types of material from which a composition differs. The semiconductor element as described in.