JP2009152344A - Semiconductor element - Google Patents
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Abstract
Description
この発明は、半導体素子に関する。 The present invention relates to a semiconductor element.
従来、三相モータなどの負荷を制御する制御回路として、たとえば、三相ブリッジインバータ回路が知られている。
図4は、三相ブリッジインバータ回路の回路図である。この回路100は、三相モータ101に接続される回路であって、直流電源102と、コンデンサ103と、スイッチ部104とを備えている。
Conventionally, for example, a three-phase bridge inverter circuit is known as a control circuit for controlling a load such as a three-phase motor.
FIG. 4 is a circuit diagram of a three-phase bridge inverter circuit. The
直流電源102には、その高圧側に高圧側配線102Aが、また、その低圧側に低圧側配線102Bが接続されている。
コンデンサ103は、直流電源102から出力される直流電圧を平滑するための平滑用コンデンサであって、高圧側配線102Aと低圧側配線102Bとの間に接続されている。
The
The
スイッチ部104は、3つの直列回路105〜107を備えている。
直列回路105〜107は、高圧側配線102Aと低圧側配線102Bとの間に並列に接続されている。直列回路105〜107は、それぞれ高圧側のMOSFET105A〜107Aと、低圧側のMOSFET105B〜107Bとを備えている。
高圧側のMOSFET105A〜107AのドレインAD1〜AD3は、それぞれ高圧側配線102Aに接続されている。また、低圧側のMOSFET105B〜107BのソースBS1〜BS3は、それぞれ低圧側配線102Bに接続されている。また、高圧側のMOSFET105A〜107AのソースAS1〜AS3と、低圧側のMOSFET105B〜107BのドレインBD1〜BD3とは、金属ワイヤ108により、それぞれ接続されている。
The
The
The drains AD1 to AD3 of the high-
そして、高圧側のMOSFET105A〜107AのソースAS1〜AS3と低圧側のMOSFET105B〜107BのドレインBD1〜BD3との間に、それぞれ、三相モータ101の各相のモータ巻線が接続されている。
MOSFET105A〜107A、MOSFET105B〜107BのゲートAG1(BG1)〜AG3(BG1)には、図示しない制御回路からのスイッチング信号が入力されるようになっている。このスイッチング信号に応じて、MOSFET105A〜107A、MOSFET105B〜107Bが、それぞれスイッチング動作する。これにより、三相モータ101に三相交流が流れて、三相モータ101が駆動される。
Switching signals from a control circuit (not shown) are input to the gates AG1 (BG1) to AG3 (BG1) of the
ところが、MOSFET105A〜107A、MOSFET105B〜107Bは、別個に作製された6個の個別素子であり、直列回路105〜107において、MOSFET105A〜107AとMOSFET105B〜107Bとが、それぞれ金属ワイヤ108で接続されている。そのため、この金属ワイヤ108による寄生インダクタンスが避けられない。
However, the
また、ソースAS1〜AS3と金属ワイヤ108との接触抵抗およびドレインBD1〜BD3と金属ワイヤ108との接触抵抗、ならびに、金属ワイヤ108の内部抵抗などにより、MOSFET105A〜107A、MOSFET105B〜107Bのオン抵抗が実質的に増加するという不具合もある。
そこで、本発明の目的は、インバータ回路など、電気接続された2つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる構造の半導体素子を提供することにある。
Further, the on-resistances of the
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor element having a structure capable of suppressing parasitic inductance and on-resistance in an electric circuit for performing a switching operation by two electrically connected semiconductor switches such as an inverter circuit. It is in.
上記目的を達成するための請求項1記載の発明は、第1のn型層、この第1のn型層に積層されたp型不純物を含む第1のp型層、およびこの第1のp型層に積層された第2のn型層を備える第1半導体積層構造と、前記第1のn型層を前記第1半導体積層構造と共有し、前記第1のn型層に積層されたp型不純物を含む第2のp型層、およびこの第2のp型層に積層された第3のn型層を備える第2半導体積層構造と、を含む、半導体素子である。
In order to achieve the above object, the invention according to
この構成によれば、第1半導体積層構造では、第1のn型層、第1のp型層および第2のn型層を積層することによって、npn構造が形成されている。一方、第2半導体積層構造では、第1のn型層、第2のp型層および第3のn型層を積層することによって、npn構造が形成されている。すなわち、第1のn型層を共有する2つのnpn構造が形成されている。 According to this configuration, in the first semiconductor stacked structure, the npn structure is formed by stacking the first n-type layer, the first p-type layer, and the second n-type layer. On the other hand, in the second semiconductor stacked structure, the npn structure is formed by stacking the first n-type layer, the second p-type layer, and the third n-type layer. That is, two npn structures sharing the first n-type layer are formed.
第1半導体積層構造におけるnpn構造と第2半導体積層構造におけるnpn構造とが第1のn型層を共有するため、2つのnpn構造を、金属ワイヤなどで接続することなく、第1のn型層を介して電気的に接続することができる。そのため、各npn構造がスイッチング動作をすることができるように、電極(ソース電極、ドレイン電極およびゲート電極)を形成することにより、金属ワイヤによる素子間接続に起因する寄生インダクタンスおよび抵抗を抑制しながら、スイッチング動作を行なうことができる。 Since the npn structure in the first semiconductor stacked structure and the npn structure in the second semiconductor stacked structure share the first n-type layer, the first n-type is connected without connecting the two npn structures with a metal wire or the like. Electrical connection can be made through the layers. Therefore, by forming electrodes (source electrode, drain electrode, and gate electrode) so that each npn structure can perform a switching operation, while suppressing parasitic inductance and resistance caused by inter-element connection by metal wires Switching operation can be performed.
また、請求項2に記載されているように、前記第1〜第3のn型層および前記第1〜第2のp型層のうちの少なくとも1つの層は、材料の異なる複数の層で形成されていてもよい。前記第1〜第3のn型層のうち、たとえば、ソース電極やドレイン電極などの電極が形成される層において、電極と接する部分に、電極とのオーミック接触をとりやすい種類の材料からなる半導体層(電極接触層)を形成することにより、電極と半導体層との接触抵抗を低減することができる。
Further, as described in
また、請求項3に記載されているように、前記第1〜第3のn型層および前記第1〜第2のp型層のうちの少なくとも1つの層は、組成の異なる複数種の材料で形成された層を含んでいてもよい。前記第1〜第3のn型層および前記第1〜第2のp型層のうち、たとえば、ソース電極やドレイン電極などの電極が形成される層において、電極と接する部分に、電極とのオーミック接触をとりやすい半導体組成の材料からなる半導体層(電極接触層)を形成することにより、電極と半導体層との接触抵抗を低減することができる。
In addition, as described in
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1の実施形態に係る半導体素子の構造を説明するための模式的な断面図である。
この実施形態の半導体素子は、たとえば、インバータ回路などに組み込まれるスイッチング素子として使用される素子であって、基板1と、基板1の一方側に形成された半導体積層構造部2とを備えている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view for explaining the structure of a semiconductor device according to the first embodiment of the present invention.
The semiconductor element of this embodiment is, for example, an element used as a switching element incorporated in an inverter circuit or the like, and includes a
基板1としては、たとえば、サファイア基板などの絶縁性基板や、AlxInyGa1−x−yN(0≦x≦1、0≦y≦1、0≦x+y≦1)で表わされる窒化物半導体基板(たとえば、GaN基板、AlN基板など)、SiC基板、およびSi基板などの導電性基板を適用することができる。
半導体積層構造部2は、基板1の一方面(上面)に積層形成されたn型層3と、このn型層3上に積層形成されたp型層4と、このp型層4上に積層形成されたn型層5と、このn型層5上に積層形成されたp型層6と、このp型層6上に積層形成されたn型層7とを備えている。したがって、半導体積層構造部2は、n型層5(第1のn型層)、このn型層5の一方側(下面側)に積層されたp型層4(第1のp型層)、およびこのp型層4に積層されたn型層3(第2のn型層)からなる縦型npn構造の第1半導体積層構造8と、n型層5を第1半導体積層構造8と共有し、当該n型層5、このn型層5の他方側(上面側)に積層されたp型層6(第2のp型層)、およびこのp型層6に積層されたn型層7(第3のn型層)からなる縦型npn構造の第2半導体積層構造9とを備えている。
As the
The semiconductor laminated
n型層3,5,7およびp型層4,6は、たとえば、AlxInyGa1−x−yN(0≦x≦1、0≦y≦1、0≦x+y≦1)で表わされる窒化物半導体を含む混晶などを用いて形成することができる。また、n型層3,5,7には、n型不純物として、たとえば、Si、P、Asがドーパントされている。これらの層のn型不純物濃度の大小関係は、n型層7>n型層5>n型層3であることが好ましい。たとえば、この実施形態では、n型層7のn型不純物濃度は、1×1018cm−3〜5×1018cm−3であり、n型層5のn型不純物濃度は、5×1017cm−3〜1×1018cm−3であり、n型層3のn型不純物濃度は、1×1017cm−3〜5×1017cm−3である。また、p型層4,6には、p型不純物として、たとえば、Mg、Znがドーパントされている。p型層4,6のp型不純物濃度は、たとえば、1017cm−3〜1019cm−3である。
The n-
第2半導体積層構造9は、断面が略台形となるようにn型層7からn型層5が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、n型層5は、第2半導体積層構造9の両側から、基板1の上面に沿う横方向(以下、この方向を「幅方向」とする。)に引き出された引き出し部10を有している。
引き出し部10が形成されるにともない、第2半導体積層構造9の幅方向略中央には、断面メサ形状(台形状)のメサ部23が形成されている。すなわち、この実施形態では、引き出し部10は、メサ部23を隔てた一方側(紙面向かって左側)と他方側(紙面向かって右側)とに形成されている。メサ部23は、幅方向に直交する縦方向に延びるストライプ状に形成されており、その側面が、n型層5、p型層6およびn型層7に跨る壁面12を形成している。
The second
As the lead-out
第1半導体積層構造8は、メサ部23の一方側および他方側に引き出された引き出し部10からn型層3が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、n型層3は、第1半導体積層構造8の両側から、幅方向に引き出された引き出し部11を有している。第1半導体積層構造8には、引き出し部11が形成されるにともない、n型層3、p型層4およびn型層5に跨る壁面13が形成されている。
The first
この壁面13および壁面12の全域を含む、第1半導体積層構造8および第2半導体積層構造9の表面には、絶縁膜14が形成されている。絶縁膜14は、たとえば、SiO2(酸化シリコン)、SiN(窒化シリコン)、HfO2(酸化ハフニウム)、Al2O3(酸化アルミニウム)、AlN(窒化アルミニウム)およびGa2O3(酸化ガリウム)などを用いて形成することができる。
An
絶縁膜14における、幅方向一方側の壁面12に対向する部分上には、第2ゲート電極18が形成されている。この第2ゲート電極18は、絶縁膜14を介して壁面12、すなわちn型層5、p型層6およびn型層7に対向しており、さらに、n型層5,7の上面において壁面12の縁部付近にまで延びて形成されている。また、第2ゲート電極18は、たとえば、Niと、このNi上に積層されたAuとからなるNi/Au合金、Pd/Au合金、Pd/Ti/Au合金およびPd/Pt/Au合金、Pt、Al、ポリシリコンなどの導電性材料を用いて形成することができる。
A
p型層6において、幅方向一方側の壁面12付近の領域は、第2ゲート電極18に対向した第2チャネル領域24である。この第2チャネル領域24には、第2ゲート電極18に適切なバイアスが与えられることにより、n型層5とn型層7との間を電気的に導通させる反転チャネルが形成される。
また、絶縁膜14における、幅方向一方側の壁面13に対向する部分上には、第1ゲート電極19が形成されている。この第1ゲート電極19は、絶縁膜14を介して壁面13、すなわちn型層3、p型層4およびn型層5に対向しており、さらに、n型層3,5の上面において壁面13の縁部付近にまで延びて形成されている。また、第1ゲート電極19は、たとえば、上記した第2ゲート電極18と同様の材料を用いて形成することができる。
In the p-
A
p型層4において、幅方向一方側の壁面13付近の領域は、第1ゲート電極19に対向した第1チャネル領域25である。この第1チャネル領域25には、第1ゲート電極19に適切なバイアスが与えられることにより、n型層3とn型層5との間を電気的に導通させる反転チャネルが形成される。
また、絶縁膜14には、n型層7の上面を露出させる開口15が形成されている。開口15から露出するn型層7上には、ソース電極20が形成されている。ソース電極20は、第2半導体積層構造9のソース電極として機能する電極であり、n型層7に対してオーミック接触している。ソース電極20は、たとえば、Tiと、このTi上に積層されたAlからなるTi/Al合金などの金属を用いて形成することができる。ソース電極20を、Alを含む金属で構成しておくことにより、ソース電極20をn型層7に対して良好にオーミック接触させることができる。ソース電極20は、その他、MoもしくはMo化合物(たとえば、モリブデンシリサイド)、TiもしくはTi化合物(たとえば、チタンシリサイド)、またはWもしくはW化合物(たとえば、タングステンシリサイド)で構成してもよい。
In the p-type layer 4, a region near the
Further, an
また、絶縁膜14には、メサ部23の他方側に引き出された引き出し部10において、n型層5の上面を露出させる開口16が形成されている。開口16から露出するn型層5上には、ソース・ドレイン電極21が形成されている。ソース・ドレイン電極21は、ソース電極およびドレイン電極のいずれの電極としても機能する電極である。この実施形態では、ソース・ドレイン電極21は、第2半導体積層構造9に対してドレイン電極として機能する一方、第1半導体積層構造8に対しては、ソース電極として機能する。ソース・ドレイン電極21は、n型層5に対してオーミック接触しており、たとえば、上記したソース電極20と同様の材料を用いて形成することができる。
In addition, an
また、絶縁膜14には、n型層3の上面を露出させる開口17が形成されている。開口17から露出するn型層3上には、ドレイン電極22が形成されている。ドレイン電極22は、第1半導体積層構造8のドレイン電極として機能する電極であり、n型層3に対してオーミック接触している。ドレイン電極22は、たとえば、上記したソース電極20と同様の材料を用いて形成することができる。
Further, an
図2A〜図2Fは、図1の半導体素子の製造方法を説明するための模式的な断面図である。
この実施形態の半導体素子の製造に際しては、まず、基板1が用意される。そして、この基板1の上に、たとえば、MOCVD法(Metal Organic Chemical Vapor Deposition:有機金属気相成長法)を用いて、各層に対応する導電型(n型またはp型)の不純物をドーパントしながら半導体が成長させられる。これにより、図2Aに示すように、n型層3、p型層4、n型層5、p型層6およびn型層7が順に積層形成される。こうして、基板1上に、n型層3、p型層4およびn型層5からなる第1半導体積層構造8と、n型層5、p型層6およびn型層7からなる第2半導体積層構造9とからなる半導体積層構造部2が形成される。
2A to 2F are schematic cross-sectional views for explaining a method for manufacturing the semiconductor element of FIG.
In manufacturing the semiconductor device of this embodiment, first, the
半導体積層構造部2が形成された後には、半導体積層構造部2がストライプ状にエッチングされる。すなわち、n型層7からn型層3の層厚中間部に至る断面略逆台形のトレンチ26がエッチングによって形成される。これにより、図2Bに示すように、複数本(この実施形態では2本)の半導体積層構造部2がストライプ状に整形されるとともに、n型層3から第1半導体積層構造8の幅方向両側に引き出された引き出し部11、ならびに、n型層3、p型層4、n型層5、p型層6およびn型層7に跨る壁面13が同時に形成される。こうして、半導体積層構造部2には、ストライプ状に延びる断面メサ形状(台形状)のメサ部27が形成される。
After the semiconductor
トレンチ26の形成は、たとえば、塩素系ガスを用いたドライエッチング(異方性エッチング)によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ26の壁面13を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、HF(フッ酸)やHCl(塩酸)などを用いることが好ましい。これにより、Si系の酸化物やGaの酸化物などが除去され、壁面13を均すことができる。また、KOH(水酸化カリウム)やNaOH(水酸化ナトリウム)などによるウェットエッチングによっても、ダメージを受けた壁面13を改善することができる。壁面13のダメージを低減しておくことにより、第1チャネル領域25の結晶状態を良好に保つことができ、また、壁面13と絶縁膜14との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
The
次いで、メサ部27の幅方向両端部上側がエッチングされる。すなわち、メサ部27が、n型層7からn型層5の層厚中間部に至るまでエッチングされる。これにより、図2Cに示すように、n型層5から第2半導体積層構造9の幅方向両側に引き出された引き出し部10、ならびに、n型層5、p型層6および型層7に跨る壁面12が同時に形成される。こうして、第2半導体積層構造9には、ストライプ状に延びる断面メサ形状(台形状)のメサ部23が形成される。
Next, the upper sides of both end portions in the width direction of the
次に、図2Dに示すように、壁面13および壁面12の全域を含む、第1半導体積層構造8および第2半導体積層構造9の表面を覆う絶縁膜14が形成される。絶縁膜14の形成には、たとえば、ECR(Electron Cyclotron Resonance:電子サイクロトロン共鳴)スパッタ法を適用することが好ましい。
その後、公知のフォトリソグラフィ技術により、開口15〜開口17を形成すべき領域に開口部を有するフォトレジスト(図示せず)を介して、絶縁膜14がストライプ状にドライエッチングされる。これにより、図2Eに示すように、開口15〜開口17が形成されて、n型層7、n型層5およびn型層3がそれぞれ部分的に露出する。
Next, as shown in FIG. 2D, an insulating
Thereafter, the insulating
次いで、公知のフォトリソグラフィ技術により、ソース電極20、ソース・ドレイン電極およびドレイン電極22を形成すべき領域に開口部を有するフォトレジスト(図示せず)を介して、これらの電極の材料として用いられるメタル(たとえば、TiおよびAl)が、スパッタ法により、Ti/Alの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分(電極20〜22以外の部分)がフォトレジストとともにリフトオフされる。これらの工程により、図2Fに示すように、ソース電極20、ソース・ドレイン電極およびドレイン電極22が形成される。電極20〜22が形成された後には、熱アロイ(アニール処理)が行なわれることにより、ソース電極20とn型層7との接触、ソース・ドレイン電極とn型層5との接触、および、ドレイン電極22とn型層3との接触がオーミック接触となる。
Then, it is used as a material for these electrodes through a photoresist (not shown) having openings in regions where the
その後は、電極20〜22の場合と同様の方法により、図2Fに示すように、絶縁膜14を挟んで、壁面12に対向する第2ゲート電極18および壁面13に対向する第1ゲート電極19が形成される。こうして、図1に示す半導体素子を得ることができる。なお、複数の半導体積層構造部2は、それぞれ単位セルを形成している。
次に、上記の半導体素子の動作および効果について説明する。
Thereafter, as shown in FIG. 2F, the
Next, the operation and effect of the semiconductor element will be described.
この実施形態の半導体素子では、各電極(18〜22)に適宜バイアスを印加することにより、第1半導体積層構造8および第2半導体積層構造9に、スイッチング動作を行なわせることができる。
より具体的には、第1半導体積層構造8について、ソース・ドレイン電極21とドレイン電極22との間には、ドレイン電極22側が正となるバイアスが与えられる。これにより、n型層3とp型層4との界面のpn接合には逆方向電圧が与えられ、その結果、n型層5とn型層3との間、すなわち、ソース・ドレイン電極21とドレイン電極22(第1半導体積層構造8におけるソース−ドレイン間)との間は、遮断状態(逆バイアス状態)となる。この状態から、第1ゲート電極19に対して、ソース・ドレイン電極21を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、第1チャネル領域25における絶縁膜14との界面近傍には、電子が誘起されて、反転層(チャネル)が形成される。そして、この反転層を介して、n型層5とn型層3との間が導通する。こうして、ソース−ドレイン間が導通し、ドレイン電極22からソース・ドレイン電極21へ電流が流れる。
In the semiconductor element of this embodiment, the first
More specifically, with respect to the first
一方、第2半導体積層構造9について、ソース電極20とソース・ドレイン電極21との間には、ソース・ドレイン電極21側が正となるバイアスが与えられる。これにより、n型層5とp型層6との界面のpn接合には逆方向電圧が与えられ、その結果、n型層7とn型層5との間、すなわち、ソース電極20とソース・ドレイン電極21(第2半導体積層構造9におけるソース−ドレイン間)との間は、遮断状態(逆バイアス状態)となる。この状態から、第2ゲート電極18に対して、ソース・ドレイン電極21を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、第2チャネル領域24における絶縁膜14との界面近傍には、電子が誘起されて、反転層(チャネル)が形成される。そして、この反転層を介して、n型層5とn型層7との間が導通する。こうして、ソース−ドレイン間が導通し、ソース・ドレイン電極21からソース電極20へ電流が流れる。
On the other hand, in the second
そして、この実施形態の半導体素子では、第1半導体積層構造8と第2半導体積層構造9とが、n型層5を共有し、電気的に接続されている。すなわち、スイッチング動作を行なうことができる2つの半導体スイッチ(第1半導体積層構造8および第2半導体積層構造9)を金属ワイヤなどで接続することなく、n型層5を介して電気的に接続することができる。そのため、インバータ回路など、電気接続された2つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる。たとえば、図4の回路100において、高圧側配線102Aにドレイン電極22を接続し、低圧側配線102Bにソース電極20を接続し、三相モータ101の一相にソース・ドレイン電極21を接続する。これにより、図4における直列回路105に設けられた2つの半導体素子(MOSFET105AおよびMOSFET105B)、直列回路106に設けられた2つの半導体素子(MOSFET106AおよびMOSFET106B)、ならびに、直列回路107に設けられた2つの半導体素子(MOSFET107AおよびMOSFET107B)を、この実施形態の半導体素子1つで代用することができる。その結果、寄生インダクタンスおよびオン抵抗を抑制しながら、スイッチング動作を行なって三相モータ101を駆動することができる。
図3は、本発明の第2の実施形態に係る半導体素子の構造を説明するための模式的な断面図である。図3において、図1に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
In the semiconductor element of this embodiment, the first
FIG. 3 is a schematic cross-sectional view for explaining the structure of a semiconductor device according to the second embodiment of the present invention. In FIG. 3, portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as those respective portions. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
この実施形態では、n型層3は、下側層74と、この下側層74に積層形成された上側層73とを備えている。
下側層74は、上側層73よりもバンドギャップの大きい材料、たとえば、AlxInyGa1−x−yN(0≦x≦1、0≦y≦1、0≦x+y≦1であって、x=0.5〜1、y=0〜0.5)で表わされる窒化物半導体などを用いて形成することが好ましい。一方、上側層73は、ドレイン電極22に対してオーミック接触しやすい材料、たとえば、AltInuGa1−t−uN(t=0〜0.5、u=0.5〜1)で表わされる窒化物半導体などを用いて形成することが好ましい。すなわち、下側層74と上側層73とは、互いに異なる種類の材料や異なる組成の材料を用いて形成することが好ましく、これらの層の組み合わせとしては、たとえば、下側層74がAlNであり、上側層73がGaNであることが好ましい。
In this embodiment, the n-
The
開口17は、上側層73の上面を露出させるように形成されており、開口17から露出する上側層73上に、ドレイン電極22が形成されている。
また、n型層5は、下側層72と、この下側層72に積層形成された上側層71とを備えている。
下側層72は、上側層71よりもバンドギャップの大きい材料、たとえば、上記した下側層74と同様の材料を用いて形成することが好ましい。一方、上側層71は、ソース・ドレイン電極21に対してオーミック接触しやすい材料、たとえば、上記した上側層73と同様の材料を用いて形成することが好ましい。また、これらの層の組み合わせとしては、たとえば、上記した下側層74と上側層73と同様の組み合わせであることが好ましい。
The
The n-
The
開口16は、上側層73の上面を露出させるように形成されており、開口16から露出する上側層73上に、ソース・ドレイン電極21が形成されている。
また、n型層7は、下側層70と、この下側層70に積層形成された上側層69とを備えている。
下側層70は、上側層69よりもバンドギャップの大きい材料、たとえば、上記した下側層74と同様の材料を用いて形成することが好ましい。一方、上側層69は、ソース電極20に対してオーミック接触しやすい材料、たとえば、上記した上側層73と同様の材料を用いて形成することが好ましい。また、これらの層の組み合わせとしては、たとえば、上記した下側層74と上側層73と同様の組み合わせであることが好ましい。
The
Further, the n-
The
開口15は、上側層69の上面を露出させるように形成されており、開口15から露出する上側層69上に、ソース電極20が形成されている。
以上のように、この実施形態の半導体素子では、n型層3,5,7において、電極20〜22に接触する上側層69,71,73を、電極20〜22に対してオーミック接触しやすい材料を用いて形成することにより、電極20〜22とn型層3,5,7との接触抵抗を低減することができる。一方、電極20〜22に接触しない下側層70,72,74を、上記したように、上側層69,71,73よりもバンドギャップの大きい材料を用いて形成することにより、素子の耐圧を向上させることができる。そのため、半導体素子の耐圧を向上しながら、オン抵抗を低減することができる。その他の構成は、前述の第1の実施形態の場合と同様であり、動作もまた、同様である。
以上、本発明の2つの実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
The
As described above, in the semiconductor element of this embodiment, in the n-
As mentioned above, although two embodiment of this invention was described, this invention can also be implemented with another form.
たとえば、前述の実施形態では、本発明の半導体素子を組み込むための回路として、三相ブリッジインバータ回路を例示して説明したが、本発明の半導体素子は、その他の回路(たとえば、単相インバータ回路、六相インバータ回路など)に適用することもできる。
また、第2の実施形態では、n型層3,5,7を、材料の異なる2つの層や組成の異なる2つの層で形成したが、たとえば、材料の異なる3つ以上の層や組成の異なる3つ以上の層で形成してもよい。また、p型層4,6についても、同様に材料の異なる複数の層や組成の異なる複数の層で形成してもよい。 また、たとえば、前述の実施形態では、n型層3,5,7およびp型層4,6を構成する半導体を成長させる方法として、MOCVD法が適用されたが、たとえば、LPE法(Liquid Phase Epitaxy:液相エピタキシャル成長法)、VPE法(Vapor Phase Epitaxy:気相エピタキシャル成長法)、MBE法(Molecular Beam Epitaxy:分子線エピタキシャル成長法)などの成長方法が適用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
For example, in the above-described embodiment, a three-phase bridge inverter circuit has been described as an example of a circuit for incorporating the semiconductor element of the present invention. However, the semiconductor element of the present invention is not limited to other circuits (for example, a single phase inverter circuit). It can also be applied to a six-phase inverter circuit.
In the second embodiment, the n-
In addition, various design changes can be made within the scope of matters described in the claims.
2 半導体積層構造部
3 n型層
4 p型層
5 n型層
6 p型層
7 n型層
8 第1半導体積層構造
9 第2半導体積層構造
69 上側層
70 下側層
71 上側層
72 下側層
73 上側層
74 下側層
DESCRIPTION OF
Claims (3)
前記第1のn型層を前記第1半導体積層構造と共有し、前記第1のn型層に積層されたp型不純物を含む第2のp型層、およびこの第2のp型層に積層された第3のn型層を備える第2半導体積層構造と、を含む、半導体素子。 A first n-type layer; a first p-type layer containing p-type impurities stacked on the first n-type layer; and a second n-type layer stacked on the first p-type layer. A first semiconductor multilayer structure;
The first n-type layer is shared with the first semiconductor stacked structure, and the second p-type layer containing the p-type impurity stacked on the first n-type layer and the second p-type layer And a second semiconductor stacked structure including a stacked third n-type layer.
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