JP2009147055A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor deviceInfo
- Publication number
- JP2009147055A JP2009147055A JP2007321766A JP2007321766A JP2009147055A JP 2009147055 A JP2009147055 A JP 2009147055A JP 2007321766 A JP2007321766 A JP 2007321766A JP 2007321766 A JP2007321766 A JP 2007321766A JP 2009147055 A JP2009147055 A JP 2009147055A
- Authority
- JP
- Japan
- Prior art keywords
- film
- stopper
- mask material
- silicon
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Element Separation (AREA)
Abstract
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
画像センサの画素領域では、各色の画素を確実に分離するために、素子分離を深く形成する必要がある。通常、深い素子分離を半導体基板内に形成するために、高い注入エネルギーで素子分離用の不純物を半導体基板へイオン注入する(ディープイオン注入)。ディープイオン注入では、素子分離用の不純物が画素形成領域に注入されないように、画素形成領域を厚いハードマスクで被覆する必要がある。ハードマスクを除去する際に、下部構造がエッチングされるのを保護するための保護膜がエッチングストッパとして必要となる。一般に、イオン注入のハードマスクとしてはレジストが用いられ、エッチングストッパとしてはシリコン酸化膜が用いられる。また、ハードマスクとしてはシリコン酸化膜が用いられ、エッチングストッパとしてはシリコン窒化膜が用いられる場合もある。しかし、ハードマスクとしてのシリコン酸化膜を除去するとき、エッチングストッパとしてのシリコン窒化膜の露出箇所も少しずつではあるが削られる。従って、ハードマスクが非常に厚いと、エッチングストッパも非常に厚く形成しなければならない。 In the pixel region of the image sensor, it is necessary to form a deep element separation in order to reliably separate the pixels of each color. Usually, in order to form deep element isolation in a semiconductor substrate, an impurity for element isolation is ion-implanted into the semiconductor substrate with high implantation energy (deep ion implantation). In the deep ion implantation, it is necessary to cover the pixel formation region with a thick hard mask so that the element isolation impurity is not implanted into the pixel formation region. When removing the hard mask, a protective film for protecting the underlying structure from being etched is required as an etching stopper. In general, a resist is used as a hard mask for ion implantation, and a silicon oxide film is used as an etching stopper. In some cases, a silicon oxide film is used as the hard mask and a silicon nitride film is used as the etching stopper. However, when the silicon oxide film as the hard mask is removed, the exposed portion of the silicon nitride film as the etching stopper is also removed little by little. Therefore, if the hard mask is very thick, the etching stopper must also be formed very thick.
エッチングストッパとしてのシリコン窒化膜が非常に厚いと、そのシリコン窒化膜をエッチングする時間が長くなり、生産性が非常に悪くなる。さらに、エッチング時間が長いと、オーバーエッチングの時間も長くする必要があるので、本来保護すべきエッチングストッパの下部構造が削られるおそれがある。
ハードマスクの下の構造に与える影響を抑制しつつ、厚いハードマスクを短時間で除去することができる半導体装置の製造方法を提供する。 Provided is a semiconductor device manufacturing method capable of removing a thick hard mask in a short time while suppressing an influence on a structure under the hard mask.
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板の上方にシリコン酸化膜もしくはシリコン窒化膜を少なくとも含む第1の膜を形成し、前記第1の膜上にシリコンまたはゲルマニウムを含む半導体からなるストッパ膜を形成し、前記ストッパ膜上に前記ストッパ膜とは異なる材質のマスク材料を形成し、前記マスク材料の一部をエッチングし、前記マスク材料をエッチングした領域に前記ストッパ膜を通して下方に不純物を導入し、前記ストッパ膜をストッパとして前記マスク材料を除去し、前記第1の膜をストッパとして前記ストッパ膜を除去することを具備する。 In a method for manufacturing a semiconductor device according to an embodiment of the present invention, a first film including at least a silicon oxide film or a silicon nitride film is formed over a semiconductor substrate, and silicon or germanium is formed on the first film. Forming a stopper film made of a semiconductor containing, forming a mask material of a material different from the stopper film on the stopper film, etching a part of the mask material, and etching the mask material into the etched region. Impurities are introduced downward, the mask material is removed using the stopper film as a stopper, and the stopper film is removed using the first film as a stopper.
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板の上方に第1のシリコン窒化膜を堆積し、第1の素子分離形成領域の前記半導体基板上にある前記第1のシリコン窒化膜を除去し、前記第1のシリコン窒化膜をマスクとして用いて、素子分離用の不純物を前記第1の素子分離形成領域の前記半導体基板へ導入することによって第1の素子分離層を形成し、前記第1の素子分離形成領域の前記半導体基板の上方に素子分離用の第1のシリコン酸化膜を充填し、前記第1のシリコン酸化膜および前記第1のシリコン窒化膜上に第2のシリコン窒化膜を堆積し、前記第2のシリコン窒化膜上にシリコンまたはゲルマニウムを含む半導体からなるストッパ膜を堆積し、前記ストッパ膜上に前記ストッパ膜と異なる材質のマスク材料を堆積し、第2の素子分離形成領域の前記半導体基板上にある前記マスク材料を除去し、前記マスク材料をマスクとして用いて、素子分離用の不純物を前記第2の素子分離形成領域の前記半導体基板へ導入することによって前記第1の素子分離層よりも前記シリコン基板表面から深い位置に第2の素子分離層を形成し、前記ストッパ膜をストッパとして用いて前記マスク材料を除去し、前記第2のシリコン窒化膜をストッパとして用いて前記ストッパ膜を除去し、前記第1のシリコン酸化膜を残存させたまま、前記第1および前記第2のシリコン窒化膜を除去することを具備する。 In a method for manufacturing a semiconductor device according to an embodiment of the present invention, a first silicon nitride film is deposited above a semiconductor substrate, and the first silicon on the semiconductor substrate in a first element isolation formation region is formed. The first element isolation layer is formed by removing the nitride film and introducing an impurity for element isolation into the semiconductor substrate in the first element isolation formation region using the first silicon nitride film as a mask. Then, a first silicon oxide film for element isolation is filled above the semiconductor substrate in the first element isolation formation region, and a second is formed on the first silicon oxide film and the first silicon nitride film. A silicon nitride film is deposited, a stopper film made of a semiconductor containing silicon or germanium is deposited on the second silicon nitride film, and a mask material made of a material different from the stopper film is deposited on the stopper film Depositing and removing the mask material on the semiconductor substrate in the second element isolation formation region, and using the mask material as a mask, impurities for element isolation are used in the semiconductor in the second element isolation formation region. A second element isolation layer is formed at a position deeper from the surface of the silicon substrate than the first element isolation layer by introducing into the substrate, the mask material is removed using the stopper film as a stopper, and the first element isolation layer is removed. The stopper film is removed using the second silicon nitride film as a stopper, and the first and second silicon nitride films are removed while the first silicon oxide film remains.
本発明による半導体装置の製造方法は、ハードマスクの下の構造に与える影響を抑制しつつ、厚いハードマスクを短時間で除去することができる。 The method of manufacturing a semiconductor device according to the present invention can remove a thick hard mask in a short time while suppressing the influence on the structure under the hard mask.
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。 Embodiments according to the present invention will be described below with reference to the drawings. This embodiment does not limit the present invention.
(第1の実施形態)
図1から図6は、本発明に係る第1の実施形態に従った半導体装置の製造方法を示す断面図である。まず、シリコン基板10を準備する。シリコン基板10上にシリコン基板10の表面を保護する薄いシリコン酸化膜12を形成する。シリコン酸化膜12の厚みは、例えば、およそ2nmである。さらに、シリコン酸化膜12上に第1のシリコン窒化膜20を堆積する。第1のシリコン窒化膜20の厚みは、例えば、120nmである。シリコン窒化膜20は、画素領域における第1の素子分離層30およびシリコン酸化膜40を形成するためにマスクとして用いられる。
(First embodiment)
1 to 6 are sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the invention. First, the
シリコン窒化膜20は、画素領域の周辺のロジック回路領域(図示せず)において、STI(Sallow Trench Isolation)用のトレンチを形成するためのマスクとしても利用される。しかし、ここではロジック回路領域の形成プロセスについては省略する。
The
次に、第1のシリコン窒化膜20を加工するために、第1のシリコン窒化膜20上にフォトレジスト22を塗布し、第1の領域R1にあるフォトレジスト22を除去する。これにより、図1に示す断面構造が得られる。第1の領域R1は、第1の素子分離層を形成する領域である。
Next, in order to process the first
さらに、フォトレジスト22をマスクとして用いて、第1のシリコン窒化膜20をRIE(Reactive Ion Etching)法によってエッチングする。これにより、図2に示すように、第1の領域R1にあるシリコン窒化膜20が除去される。次に、第1のシリコン窒化膜20をマスクとして用いて、素子分離のために用いられる不純物を第1の領域R1のシリコン基板10へイオン注入する。このとき注入される不純物は、シリコン基板10の導電型と逆導電型の不純物である。例えば、シリコン基板10がP型である場合、この不純物は、燐または砒素等のN型不純物である。例えば、シリコン基板10がN型である場合、この不純物は、ホウ素等のP型不純物である。シリコン基板10を熱処理することによって、図2に示す第1の素子分離層30がシリコン基板10の表面直下に形成される。第1の素子分離層30は、シリコン基板10の表面近傍における素子分離として機能する。尚、イオン注入の際、シリコン基板10を保護するためのシリコン酸化膜15が第1の領域R1のシリコン基板10上に形成されていることが好ましい。
Further, the first
次に、HDP(High Density Plasma)法を用いて、シリコン基板10および第1のシリコン窒化膜20上にシリコン酸化膜40を堆積する。CMP(Chemical Mechanical Polishing)法を用いて、第1のシリコン窒化膜20が露出するまで、シリコン酸化膜40を研磨する。これにより、図3に示すように、シリコン酸化膜40は、第1の領域R1のシリコン基板10上のみに充填される。シリコン酸化膜40および第1の素子分離層30は、シリコン基板10の表面領域において素子分離のために用いられる。尚、このとき、ロジック回路領域では、STI用のトレンチにもシリコン酸化膜40が充填される。
Next, a
次に、第1のシリコン窒化膜20およびシリコン酸化膜40上に第2のシリコン窒化膜50を堆積する。第2のシリコン窒化膜50の厚みは、例えば、30nmである。シリコン窒化膜50は、下部構造またはシリコン基板10の周縁部(bevel)(図示せず)を保護するために堆積する。次に、第2のシリコン窒化膜50上にストッパ膜60を堆積する。ストッパ膜60の膜厚は、例えば、185nmである。ストッパ膜60は、シリコン層、ゲルマニウム層、シリコンゲルマニウム層、不純物ドープトシリコン層、不純物ドープトゲルマニウム層または不純物ドープトシリコンゲルマニウム層(例えば、アモルファスシリコン、ポリシリコン、アモルファスシリコンゲルマニウムまたはポリシリコンゲルマニウム、あるいは、これらのいずれかに燐、ヒ素、ホウ素、アンチモン、炭素、成膜材料に含まれる元素(水素、窒素、酸素、塩素)などの不純物を含んだ膜)のいずれかで形成されている。さらに、ストッパ膜60上にマスク材料70を堆積する。マスク材料は、図5で示すディープイオン注入の際のマスクとして利用するため、非常に厚く形成される。マスク材料70の厚みは、例えば、4μm(4000nm)である。マスク材料70は、例えば、P(Plasma)−TEOS膜などのシリコン酸化膜、シリコン窒化膜、Al、Ni、Co、Ti、Wなどのメタル、TiN、WN、TaN、NbNなどのメタル化合物、カーボンまたはレジストなどの有機膜のいずれかを主成分とする材料で形成される。メタル膜を用いる場合は、ストッパ60との反応を抑制するためにバリアメタルとしてメタル化合物と積層することが好ましい。
Next, a second
次に、リソグラフィおよびRIE法を用いて、第2の領域R2にあるマスク材料70を除去する。このとき、ストッパ膜60がエッチングストッパとして機能する。さらに、マスク材料70をマスクとして用いて、素子分離用の不純物を第2の領域R2のシリコン基板10へイオン注入する。このとき注入される不純物は、第1の領域R1に注入された不純物と同様に、シリコン基板10の導電型と逆導電型の不純物である。第2の領域R2におけるイオン注入は、不純物を第1の素子分離層30よりも深い位置へ導入する。不純物をシリコン基板10の深い位置へ注入するために、このイオン注入は注入エネルギーを高めて実行される。このとき、画素が形成されるアクティブエリアAAには、不純物が注入されてはならない。従って、マスク材料70は、非常に厚く堆積される。例えば、マスク材料70は、ストッパ膜60の10倍程度以上の厚み、第2のシリコン窒化膜50の100倍程度以上の厚みを有する。
Next, the
シリコン基板10を熱処理することによって、図5に示す第2の素子分離層80がシリコン基板10の深い位置に形成される。第2の素子分離層80は、第1の素子分離層30よりも深い位置に形成され、シリコン基板10の深部における素子分離として機能する。第1および第2の素子分離層30および80は、いずれもシリコン基板10内においてPN接合によって素子分離する。シリコン酸化膜40は、シリコン基板10の表面付近において素子分離する。
By heat-treating the
次に、マスク材料70を除去する。マスク材料70がP−TEOS等のシリコン酸化膜である場合、マスク材料70の除去液は、酸化性の無い(酸化剤を含まない)弗酸溶液を用いて行われる。マスク材料70がシリコン窒化膜である場合、マスク材料70の除去液は、弗酸溶液または熱燐酸溶液でよい。尚、ストッパ膜60が設けられているので、マスク材料70がシリコン窒化膜である場合であっても、マスク材料70の除去液は、熱燐酸溶液よりもエッチング速度の速い弗酸溶液が好ましい。マスク材料70がAl、Ni、Co、Ti、Wなどのメタル、TiN、WN、TaN、NbNなどのメタル化合物である場合、マスク材料70の除去液は、弗酸を含み酸化剤を含まない溶液(第1の溶液)、塩酸、燐酸、硝酸、酢酸または硫酸などの酸を含む溶液(第2の溶液)、第2の溶液と過酸化水素、オゾン、硝酸塩、ペルオキソ硫酸塩などの酸化剤との混合液(第3の溶液、例えば、塩酸過水、硫酸過水、硫酸オゾン、燐酸過水など)、アンモニア、TMAHまたはコリンなどを含むアルカリ溶液と上記酸化剤との混合液(第4の溶液、例えば、アンモニア過水、TMAH過水、コリン過水など)、もしくは、酸化剤を含む第5の溶液でよい。あるいは、マスク材料70の除去は、酸素、窒素、水素、アンモニア、ヘリウム、弗化炭素のいずれかからなるガス(第1のガス)を用いたアッシングで行ってもよい。マスク材料70がカーボンやレジストなどの有機膜である場合、マスク材料70の除去液は、塩酸以外の上記第2の溶液、上記第3から第5の溶液のいずれかでよい。あるいは、マスク材料70の除去は、第1のガスを用いたアッシングで行ってもよい。マスク材料70がシリコン酸化膜である場合、マスク材料70の除去液は、バッファード弗酸(弗酸と弗化アンモニウム等の弗素化合物との混合液)でもよい。マスク材料70の膜厚が厚いので、除去時間短縮のために除去液の温度は、高いほうが好ましい。
Next, the
上記除去液を用いた場合、ストッパ膜60(アモルファスシリコン等)に対するマスク材料70の選択比(マスク材料70のエッチング速度/ストッパ膜60のエッチング速度)は、シリコン窒化膜に対するマスク材料70の選択比(マスク材料70のエッチング速度/シリコン窒化膜のエッチング速度)以上となる。従って、マスク材料70が選択的に除去され、ストッパ膜60はほとんどエッチングされない。よって、ストッパ膜60は、その下に設けられたシリコン窒化膜20、50、シリコン酸化膜40およびシリコン基板10をマスク材料70の除去液から保護することができる。マスク材料70の除去条件の具体例は以下の通りである。
マスク材料70:3〜5μmの膜厚のP−TEOS膜(例えば、4μm)
除去液:酸化剤を含まない49%の弗酸溶液(温度:50〜55℃)
除去時間:30秒〜90秒
When the above removal liquid is used, the selection ratio of the
Mask material 70: P-TEOS film having a thickness of 3 to 5 μm (for example, 4 μm)
Removal liquid: 49% hydrofluoric acid solution (temperature: 50-55 ° C.) without oxidizing agent
Removal time: 30 to 90 seconds
その後、ストッパ膜60が除去される。ストッパ膜60は、アモルファスシリコン等で形成されているので、酸化剤を含む弗酸溶液で除去される。酸化剤としては、例えば、硝酸、過酸化水素、オゾン、硝酸塩、ペルオキソ硫酸塩等である。また、ストッパ膜60のゲルマニウム含有量がシリコン含有量より多い場合には、ストッパ膜60は、弗酸を含まない溶液であっても、上記酸化剤を含む任意の溶液であれば除去が可能である。これにより、第2のシリコン窒化膜50のエッチングを抑制しつつ、ストッパ膜60を選択的に除去することができる。また、アンモニア、TMAH、コリンなどのアルカリを含む溶液を用いても、第2のシリコン窒化膜50のエッチングを抑制しつつ、ストッパ膜60を除去することができる。ストッパ膜60の除去条件の具体例は以下の通りである。
ストッパ膜60:150〜500nmの膜厚のアモルファスシリコン(例えば、185nm)
除去液:硝酸を約60%含む弗酸溶液(温度:25〜35℃)
除去時間:5秒〜10秒
Thereafter, the
Stopper film 60: amorphous silicon with a thickness of 150 to 500 nm (for example, 185 nm)
Removal solution: hydrofluoric acid solution containing about 60% nitric acid (temperature: 25-35 ° C.)
Removal time: 5 to 10 seconds
枚葉式のエッチング装置を使用した場合、マスク材料70の除去工程およびストッパ膜60の除去工程は、同一チャンバ内において連続して実行され得る。この場合、マスク材料70およびストッパ膜60の除去時間が短縮される。
When a single-wafer etching apparatus is used, the removal process of the
その後、第1および第2のシリコン窒化膜50および20を除去する。このとき、熱燐酸溶液を用いることによって、シリコン酸化膜40およびシリコン基板10をほとんどエッチングすることなく、第1および第2のシリコン窒化膜50および20を選択的に除去することができる。第1および第2のシリコン窒化膜50および20の除去条件の具体例は以下の通りである。
シリコン窒化膜の膜厚:100nm〜200nm(例えば、150nm)
除去液:燐酸溶液(温度:150℃〜165℃)
除去時間:30分〜60分
Thereafter, the first and second
Silicon nitride film thickness: 100 nm to 200 nm (for example, 150 nm)
Removal liquid: phosphoric acid solution (temperature: 150 ° C. to 165 ° C.)
Removal time: 30-60 minutes
このようにして、図6に示す断面構造が得られる。シリコン酸化膜40は、あまりエッチングの影響を受けないため残存する。
In this way, the cross-sectional structure shown in FIG. 6 is obtained. The
比較例としてストッパ膜60が無い場合、第2のシリコン窒化膜50がストッパとして用いられる。しかし、シリコン窒化膜に対するマスク材料70の選択比がストッパ膜60に対する選択比より小さい。通常、シリコン窒化膜は、シリコン酸化膜をエッチングするときにエッチングストッパとして用いられ得る。しかし、本実施形態にようにマスク材料70が非常に厚い場合、第2の領域R2で露出された第2のシリコン窒化膜50はマスク材料70の除去時にマスク材料70とともにエッチングされるおそれがある。もし、第2のシリコン窒化膜50が除去された場合、シリコン酸化膜40が露出される。これにより、第1の素子分離としてのシリコン酸化膜40がマスク材料70の除去液によって除去されてしまう。
As a comparative example, when there is no
シリコン酸化膜40が除去されないように、第2のシリコン窒化膜50を厚く形成することが考えられる。例えば、以下、条件の場合、第2のシリコン窒化膜50の厚みは、約350nmほど必要となる。
・マスク材料70:膜厚4μmのP−TEOS
・除去液:酸化剤を含まない49%の弗素溶液(温度:50〜55℃)
It is conceivable that the second
Mask material 70: P-TEOS with a film thickness of 4 μm
・ Removal solution: 49% fluorine solution containing no oxidizing agent (temperature: 50-55 ° C.)
第1のシリコン窒化膜20と第2のシリコン窒化膜50との厚みの和は、470nmにもなる。470nmの厚みを有するシリコン窒化膜を熱燐酸溶液で除去するためには、30%のオーバーエッチを含めると、100分ほどかかる。従って、第2のシリコン窒化膜50を厚くすると、シリコン窒化膜20および50の除去に長時間かかり、生産性が悪くなる。また、オーバーエッチングが長くなるため、シリコン酸化膜40も或る程度(例えば、上記条件では約10nm)エッチングされてしまう。
The sum of the thicknesses of the first
これに対し、本実施形態は、シリコンまたはゲルマニウムを含む半導体をストッパ膜60として用いている。例えば、上記マスク材料70の除去液に対してシリコン窒化膜よりもエッチングされ難いシリコン層、ゲルマニウム層、シリコンゲルマニウム層、不純物ドープトシリコン層、不純物ドープトゲルマニウム層または不純物ドープトシリコンゲルマニウム層(例えば、アモルファスシリコン、ポリシリコン、アモルファスシリコンSiGeまたはポリSiGe、あるいは、これらのいずれかに燐、ヒ素、ホウ素、アンチモン、炭素、成膜材料に含まれる元素(水素、窒素、酸素、塩素)などの不純物を含んだ膜)のいずれかをストッパ膜60として用いている。従って、シリコン酸化膜40を被覆する第1および第2のシリコン窒化膜20および50の膜厚は、薄くてよい。例えば、第1および第2のシリコン窒化膜20および50の膜厚が150nmであるとすると、第1および第2のシリコン窒化膜20および50の膜厚は、上記比較例(470nm)に対して3分の1以下である。これにより、第1および第2のシリコン窒化膜20および50の除去時間が大きく短縮される。
On the other hand, in the present embodiment, a semiconductor containing silicon or germanium is used as the
シリコンまたはゲルマニウムを含む半導体からなるストッパ膜60は、上記マスク材料70の除去液に対してエッチングされ難いので、温度を上げおよび/または除去液の濃度を高めてマスク材料70のエッチング速度を速めても、ストッパ膜60の下の構造に影響を与えない。従って、シリコン酸化膜40をほとんどエッチングすることなく残存させることができる。また、これにより、マスク材料70の除去時間を短縮することができる。
Since the
ストッパ膜60がシリコンを主成分とする半導体膜の場合、現在の製造ラインに容易に適用することができるという利点がある。
When the
ストッパ膜60がゲルマニウムを主成分とする半導体膜の場合、半導体膜を除去することができる薬液の種類が多く、マスク材料に対して所望の選択比を有する薬液を選択しやすいという利点がある。
When the
(第2の実施形態)
本発明に係る第2の実施形態に従った半導体装置の製造方法では、第2のシリコン窒化膜50が形成されない。第2の実施形態による他の工程は、第1の実施形態の工程と同様でよい。図1〜図6を参照すれば、第2の実施形態を容易に推測することができるので、第2の実施形態については図示を省略する。
(Second Embodiment)
In the method for manufacturing a semiconductor device according to the second embodiment of the present invention, the second
第2のシリコン窒化膜50が形成されないことによって、熱燐酸溶液によるシリコン窒化膜の除去時間がさらに短縮される。第2のシリコン窒化膜50が形成されない場合、ストッパ膜60が除去されると、シリコン酸化膜40が露出される。しかし、通常、上記シリコンまたはゲルマニウムを含む半導体膜のエッチング液は、上述のように濃い硝酸と薄い希弗酸との混合液であるため、シリコン酸化膜40は、さほどエッチングされない。よって、製造工程のサイクルタイムを短縮するためには、第2の実施形態のように第2のシリコン窒化膜50を省略することが好ましい。
Since the second
一方、第2の実施形態による製造方法では、シリコン酸化膜40は多少エッチングされる。従って、シリコン酸化膜40をより適切に残存させるためには、第1の実施形態のように第2のシリコン窒化膜50を設けることが好ましい。また、シリコン基板10の周縁部を保護するためには、第2のシリコン窒化膜50を設けることが好ましい。
On the other hand, in the manufacturing method according to the second embodiment, the
10…シリコン基板
20…第1のシリコン窒化膜
30…第1の素子分離層
40…シリコン酸化膜
50…第2のシリコン窒化膜
60…ストッパ膜
70…P−TEOS
80…第2の素子分離層
DESCRIPTION OF
80: Second element isolation layer
Claims (6)
前記第1の膜上にシリコンまたはゲルマニウムを含む半導体からなるストッパ膜を形成し、
前記ストッパ膜上に前記ストッパ膜とは異なる材質のマスク材料を形成し、
前記マスク材料の一部をエッチングし、
前記マスク材料をエッチングした領域に前記ストッパ膜を通して下方に不純物を導入し、
前記ストッパ膜をストッパとして前記マスク材料を除去し、
前記第1の膜をストッパとして前記ストッパ膜を除去することを具備した半導体装置の製造方法。 Forming a first film including at least a silicon oxide film or a silicon nitride film on the semiconductor substrate;
Forming a stopper film made of a semiconductor containing silicon or germanium on the first film;
Forming a mask material of a material different from the stopper film on the stopper film;
Etching a portion of the mask material;
Impurities are introduced through the stopper film into the etched region of the mask material,
Removing the mask material using the stopper film as a stopper;
A method of manufacturing a semiconductor device, comprising removing the stopper film using the first film as a stopper.
第1の素子分離形成領域の前記半導体基板上にある前記第1のシリコン窒化膜を除去し、
前記第1のシリコン窒化膜をマスクとして用いて、素子分離用の不純物を前記第1の素子分離形成領域の前記半導体基板へ導入することによって第1の素子分離層を形成し、
前記第1の素子分離形成領域の前記半導体基板の上方に素子分離用の第1のシリコン酸化膜を充填し、
前記第1のシリコン酸化膜および前記第1のシリコン窒化膜上に第2のシリコン窒化膜を堆積し、
前記第2のシリコン窒化膜上にシリコンまたはゲルマニウムを含む半導体からなるストッパ膜を堆積し、
前記ストッパ膜上に前記ストッパ膜と異なる材質のマスク材料を堆積し、
第2の素子分離形成領域の前記半導体基板上にある前記マスク材料を除去し、
前記マスク材料をマスクとして用いて、素子分離用の不純物を前記第2の素子分離形成領域の前記半導体基板へ導入することによって前記第1の素子分離層よりも前記シリコン基板表面から深い位置に第2の素子分離層を形成し、
前記ストッパ膜をストッパとして用いて前記マスク材料を除去し、
前記第2のシリコン窒化膜をストッパとして用いて前記ストッパ膜を除去し、
前記第1のシリコン酸化膜を残存させたまま、前記第1および前記第2のシリコン窒化膜を除去することを具備した半導体装置の製造方法。 Depositing a first silicon nitride film over the semiconductor substrate;
Removing the first silicon nitride film on the semiconductor substrate in the first element isolation formation region;
Using the first silicon nitride film as a mask to introduce an element isolation impurity into the semiconductor substrate in the first element isolation formation region to form a first element isolation layer;
Filling a first silicon oxide film for element isolation above the semiconductor substrate in the first element isolation formation region;
Depositing a second silicon nitride film on the first silicon oxide film and the first silicon nitride film;
Depositing a stopper film made of a semiconductor containing silicon or germanium on the second silicon nitride film;
Depositing a mask material of a material different from that of the stopper film on the stopper film,
Removing the mask material on the semiconductor substrate in the second element isolation formation region;
Using the mask material as a mask, an impurity for element isolation is introduced into the semiconductor substrate in the second element isolation formation region, so that the first element isolation layer is deeper than the silicon substrate surface. 2 element isolation layers are formed,
Removing the mask material using the stopper film as a stopper;
Removing the stopper film using the second silicon nitride film as a stopper;
A method of manufacturing a semiconductor device, comprising removing the first and second silicon nitride films while leaving the first silicon oxide film remaining.
前記ストッパ膜の除去には、該ストッパ膜の主成分がシリコンからなる場合、酸化剤および弗酸を含む溶液、アンモニアを含む溶液、TMAHを含む溶液またはコリンを含む溶液のいずれかを用い、該ストッパ膜のゲルマニウム含有量がシリコン含有量より多い場合、酸化剤を含む溶液を用いることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。 For removing the mask material, when the mask material is a silicon oxide film, a first solution containing hydrofluoric acid and no oxidant is used. When the mask material is a silicon nitride film, the first solution is used. When any one of solutions containing phosphoric acid is used and the mask material is made of a metal or a metal compound, the first solution, the second solution containing any one of hydrochloric acid, phosphoric acid, nitric acid, acetic acid, and sulfuric acid, the second A third solution containing a solution of hydrogen peroxide, ozone, nitrate or peroxosulfate, one of ammonia, TMAH or choline and one of hydrogen peroxide, ozone, nitrate or peroxosulfate A fourth solution containing the oxidizing agent, a fifth solution containing the oxidizing agent, or a gas (first gas) made of any of oxygen, nitrogen, hydrogen, ammonia, helium, and carbon fluoride, The mask Using fee if consists of carbon or an organic film, the second solution other than hydrochloric acid, the said third fifth solution, or, the first gas,
For the removal of the stopper film, when the main component of the stopper film is made of silicon, either a solution containing an oxidizing agent and hydrofluoric acid, a solution containing ammonia, a solution containing TMAH, or a solution containing choline is used. 3. The method of manufacturing a semiconductor device according to claim 1, wherein when the germanium content of the stopper film is larger than the silicon content, a solution containing an oxidizing agent is used.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007321766A JP2009147055A (en) | 2007-12-13 | 2007-12-13 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007321766A JP2009147055A (en) | 2007-12-13 | 2007-12-13 | Method of manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009147055A true JP2009147055A (en) | 2009-07-02 |
Family
ID=40917346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007321766A Pending JP2009147055A (en) | 2007-12-13 | 2007-12-13 | Method of manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009147055A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022026822A1 (en) * | 2020-07-30 | 2022-02-03 | Entegris, Inc. | Method for removing hard masks |
-
2007
- 2007-12-13 JP JP2007321766A patent/JP2009147055A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022026822A1 (en) * | 2020-07-30 | 2022-02-03 | Entegris, Inc. | Method for removing hard masks |
US11788007B2 (en) | 2020-07-30 | 2023-10-17 | Entegris, Inc. | Method for removing hard masks |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4738178B2 (en) | Manufacturing method of semiconductor device | |
CN103295950B (en) | Shallow groove isolating structure manufacturing method | |
CN101447457B (en) | Method for manufacturing double-stress membrane complementary metal oxide semiconductor (CMOS) transistor | |
JP2009021569A (en) | Semiconductor device having sti structure and method of manufacturing the same | |
US7271060B2 (en) | Semiconductor processing methods | |
JP4551795B2 (en) | Manufacturing method of semiconductor device | |
US20140061811A1 (en) | Metal Gate Structure of a Semiconductor Device | |
TWI613816B (en) | Semiconductor device and methods for forming the same | |
US6838374B2 (en) | Semiconductor integrated circuit device and method of fabricating the same | |
CN104517901B (en) | The forming method of CMOS transistor | |
US8884374B2 (en) | CMOS device and fabrication method | |
JP2007088138A (en) | Method for manufacturing semiconductor device | |
US7947550B2 (en) | Method of forming semiconductor device | |
JP2010192598A (en) | Semiconductor device and method of manufacturing the same | |
US6333245B1 (en) | Method for introducing dopants into semiconductor devices using a germanium oxide sacrificial layer | |
JP2001127288A (en) | Manufacturing method of gate structure | |
JP2009147055A (en) | Method of manufacturing semiconductor device | |
JP6083150B2 (en) | Manufacturing method of semiconductor device | |
US5629235A (en) | Method for forming damage-free buried contact | |
CN113113291A (en) | Substrate cleaning method | |
JP5119696B2 (en) | Manufacturing method of semiconductor device | |
JP2009026781A (en) | Integrated semiconductor device and mis type semiconductor device | |
JP4595684B2 (en) | Manufacturing method of semiconductor device | |
JP2005294422A (en) | Semiconductor device and its manufacturing method | |
JP2006216604A (en) | Semiconductor device and manufacturing method thereof |