JP2009117878A - 撮像素子 - Google Patents

Abstract

【課題】画素当りのトランジスタを削減するとともに、固定パターンノイズを抑制することにより高解像度および高画質な画像検出を実行することができる撮像素子を提供する。
【解決手段】画素部ＰＤ１において、第１のアクティブ領域において、フォトダイオード１および転送トランジスタ２が形成される。そして、第２のアクティブ領域において、リセットトランジスタ３が形成される。画素部ＰＤ２において、第１のアクティブ領域において、フォトダイオード４および転送トランジスタ５が形成される。そして、第２のアクティブ領域において、増幅トランジスタ６が形成される。第１および第２のアクティブ領域の形状は、画素部ＰＤ１およびＰＤ２で同一である。また、リセットトランジスタ３および増幅トランジスタ６は、各画素部ＰＤ１およびＰＤ２において共有される。
【選択図】図３

Description

本発明は、光電変換機能を有する撮像素子およびそれを備えた撮像装置に関する。

従来、光電変換機能を有する撮像素子は、１次元もしくは２次元に配列して画像信号を得ることができるためイメージセンサとして活用され、ビデオカメラ、複写機およびファクシミリなど種々な方面に利用されている。

この撮像素子として、集積密度の高いＭＯＳ（Metal Oxide Semiconductor）トランジスタの作成との相性が良い、プロセスを用いて作られるＣＭＯＳ型センサが挙げられる。

近年、特に撮像素子の小型化が要求されており、高集積化を図る方式が種々提案されている。

特開２００１−２４９４８号公報および特開２００２−５０７５２号公報においては、１画素に対応する１つの撮像素子を構成する部品点数を削減することにより、高集積化を図る方式が提案されている。具体的には、複数の画素でトランジスタ等を共有することにより、１画素当りのトランジスタ数を削減している。

特開２００１−２４９４８号公報 特開２００２−５０７５２号公報

上記公報においては、複数の画素でトランジスタを共有することにより１画素当りのトランジスタ数を削減して集積度の向上を図る方式が開示されているが、各画素当たりの部品点数は不均一であるため各画素のレイアウトパターンも不均一となってしまう。

この点で、不均一なレイアウトパターンは、いわゆる固定パターンノイズ（Fixed Pattern Noise：以下、ＦＰＮとも称する）の発生が大きく、高解像度および高画質な画像検出を実行することができないという問題があった。

本発明は、上記のような問題を解決するためになされたものであって、１画素当りのトランジスタを削減するとともに、固定パターンノイズを抑制することにより高解像度および高画質な画像検出を実行することができる撮像素子を提供することを目的とする。

本発明の一実施例によれば、撮像素子が提供される。撮像素子は、画素部ＰＤ１において、フォトダイオード１と、転送トランジスタ２と、リセットトランジスタ３とが設けられる。画素部ＰＤ２において、フォトダイオード４と、転送トランジスタ５と、増幅トランジスタ６とが設けられる。転送トランジスタ２および転送トランジスタ５の一方側は、フォトダイオード１，４とそれぞれ接続される。リセットトランジスタ３は、転送トランジスタ２，５の他方側と接続される。増幅トランジスタ６は、転送トランジスタ２，５の他方側と接続される。複数のフォトダイオード１は、水平方向に沿って配列される。フォトダイオード４は、同じ撮像ユニットＰＤＵのフォトダイオード１に対応して垂直方向に沿って設けられる。転送トランジスタ２は、フォトダイオード１から垂直方向に突出して設けられる。転送トランジスタ５は、フォトダイオード４から垂直方向に突出して設けられる。リセットトランジスタ３は、フォトダイオード１とフォトダイオード４との間に設けられる。増幅トランジスタ６は、リセットトランジスタ３に対応して、フォトダイオード４を介して垂直方向に沿って設けられる。フォトダイオード１の垂直方向の長さは、フォトダイオード４の垂直方向の長さと等しい。

本発明の一実施例によれば、レイアウトパターンが同一であるため仕上りが均一になる。これにより、固定パターンノイズ（ＦＰＮ）を抑制することができるため高解像度および高画質な画像検出を実行することが可能である。

本発明の実施の形態１に従う撮像ユニットＰＤＵの概念図である。 本発明の実施の形態１に従う撮像ユニットＰＤＵの動作を説明するタイミングチャート図である。 本発明の実施の形態１に従う撮像ユニットＰＤＵのレイアウト図である。 図３で説明したレイアウト図において、制御信号および制御電圧を供給する配線等をレイアウトした場合の概念図である。 本発明の実施の形態２に従うアレイＡＲＹ上に配置された撮像ユニットＰＤＵを説明する概念図である。 図５におけるアレイＡＲＹ上に配置された画素部Ｐ（ｍ，ｎ）と画素部Ｐ（ｍ，ｎ＋１）の一連の読出動作を説明するタイミングチャート図である。 本発明の実施の形態２の変形例に従うアレイＡＲＹ上の撮像ユニットＰＤＵのレイアウトパターンを説明する概念図である。 実施の形態２で説明した図５のレイアウト構成において行方向の制御信号等を伝達する金属配線を配置した場合の模式図である。 カラーフィルムを各画素に重ねて配置した場合のパターン図である。

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

（実施の形態１）
図１は、本発明の実施の形態１に従う撮像ユニットＰＤＵの概念図である。

図１を参照して、本発明の実施の形態１に従う撮像ユニットＰＤＵは、２つの画素部ＰＤ１，ＰＤ２で形成されている。

画素部ＰＤ１は、光電変換機能を有するフォトダイオード１と、フォトダイオード１に蓄積された光キャリアをフローティングデフュージョンＦＤに伝達する転送トランジスタ２と、フローティングデフュージョンＦＤの電位をリセットするためのリセットトランジスタ３とを含む。

画素部ＰＤ２は、光電変換機能を有するフォトダイオード４と、フォトダイオード４に蓄積された光キャリアをフローティングデフュージョンＦＤに伝達する転送トランジスタ５と、フローティングデフュージョンＦＤに伝達された信号を増幅して出力する増幅トランジスタ６とを含む。画素部ＰＤ１およびＰＤ２は、フローティングデフュージョンＦＤにより互いに電気的に結合されている。

フォトダイオード１と転送トランジスタ２とは、固定電圧ＧＮＤとフローティングデフュージョンＦＤとの間に直列に接続されている。転送トランジスタ２のゲートは、制御信号ＴＸ１が入力される制御端子７と電気的に接続されている。リセットトランジスタ３は、フローティングデフュージョンＦＤと制御電圧Ｖｒｅｆ１が与えられる制御端子９との間に配置され、そのゲートは制御信号ｒｓｔが入力される制御端子８と電気的に接続されている。

フォトダイオード４と転送トランジスタ５とは、固定電圧ＧＮＤとフローティングデフュージョンＦＤとの間に直列に接続されている。転送トランジスタ５のゲートは、制御信号ＴＸ２が入力される制御端子１０と電気的に接続されている。増幅トランジスタ６は、制御電圧Ｖｒｅｆ２が与えられる制御端子１１と、増幅信号を出力する出力端子１２との間に配置され、そのゲートはフローティングデフュージョンＦＤと電気的に接続されている。

したがって、リセットトランジスタ３および増幅トランジスタ６は、各画素部ＰＤ１およびＰＤ２において共有される構成であり、部品点数を削減することができる。

図２は、本発明の実施の形態１に従う撮像ユニットＰＤＵの動作を説明するタイミングチャート図である。なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（たとえば、電源電圧ＶＣＣ）および低電圧状態（たとえば、固定電圧ＧＮＤ）を、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。

まず、画素部ＰＤ１およびＰＤ２のリセットについて説明する。
時刻ｔ１において、制御電圧Ｖｒｅｆ１を「Ｈ」レベル、制御信号ｒｓｔを「Ｈ」レベルの状態において制御信号ｔｘ１を「Ｈ」レベルに設定する。これにより、転送トランジスタ２およびリセットトランジスタ３がオンして、フォトダイオード１のカソード側と制御端子９とが電気的に結合されて画素部ＰＤ１のフォトダイオード１のリセット（ＰＤリセット）が行われる。

同様に、時刻ｔ２において、画素部ＰＤ２のＰＤリセットを行なう。具体的には、制御信号ｔｘ２を「Ｈ」レベルに設定する。これにより、転送トランジスタ５およびリセットトランジスタ３がオンして、フォトダイオード４のカソード側と制御端子９とが電気的に結合されて画素部ＰＤ２のフォトダイオード４のリセットが行われる。

時刻ｔ３において、制御信号ｔｘ１およびｔｘ２は共に「Ｌ」レベルであるため転送トランジスタ２および５はオフしている。したがって、２つの画素部ＰＤ１，ＰＤ２で画素蓄積が行なわれる。

また、制御電圧Ｖｒｅｆ１は「Ｌ」レベル、制御信号ｒｓｔは「Ｈ」レベルに設定されている。したがって、フローティングデフュージョンＦＤの電位は「Ｌ」レベルに設定されている。増幅トランジスタ６のドレイン電位である制御電圧Ｖｒｅｆ２も「Ｌ」レベルであるため、撮像ユニットＰＤＵの出力は、ハイインピーダンス状態となる。その結果、たとえば、複数のＰＤＵが設けられており、１つの読出ラインに複数の出力端子１２が接続されている場合には、他の撮像ユニットＰＤＵからの読出も可能である。

時刻ｔ４において、制御電圧Ｖｒｅｆ１は「Ｈ」レベル、制御信号ｒｓｔは「Ｈ」レベルに設定される。これにより、フローティングデフュージョンＦＤは制御端子９と電気的に結合される。これにより、フローティングデフュージョンＦＤの電位は、「Ｈ」レベルに設定され、いわゆるＦＤリセットが行なわれる。

時刻ｔ５において、制御信号ｒｓｔは「Ｌ」レベル、増幅トランジスタ６のドレイン電位である制御電圧Ｖｒｅｆ２は「Ｈ」レベルに設定されている。したがって、フローティングデフュージョンＦＤのリセット電位に対応した電圧Ｖｒ１が出力端子１２から出力される。ここまでで、画素部ＰＤ１の読出動作の準備が完了する。

次に、画素部ＰＤ１の読出動作について説明する。
時刻ｔ６において、制御信号ｔｘ１を「Ｈ」レベルに設定する。これにより、画素部ＰＤ１の転送トランジスタ２がオンとなり、フォトダイオード１のカソードに蓄積されている電荷がフローティングデフュージョンＦＤに転送され、フローティングデフュージョンＦＤの電位は下がる。

時刻ｔ７において、時刻ｔ６で変化した後のフローティングデフュージョンＦＤに対応した電圧が出力端子１２に出力される。本例においては、出力電圧Ｖｓ１に設定される。

これにより、図示しない読出ラインに出力電圧Ｖｓ１が与えられて、後段の図示しない回路において、出力電圧Ｖｒ１−Ｖｓ１を検出することにより画素部ＰＤ１のフォトダイオード１に蓄積していた電荷に比例したデータ信号を検出することができる。

次に、画素部ＰＤ２の読出動作について説明する。
具体的には、時刻ｔ８〜時刻ｔ１１において、画素部ＰＤ２のフォトダイオード４に蓄積していた電荷に比例した信号を検出する。具体的には、時刻ｔ８において、制御信号ｒｓｔが「Ｈ」レベルに設定される。これにより、上述したいわゆるＦＤリセットが行われ、フローティングデフュージョンＦＤの電位は、「Ｈ」レベルに設定される。

次に、時刻ｔ９においては、フローティングデフュージョンＦＤのリセット電位に対応した電圧Ｖｒ２が出力端子１２から出力されている。これにより、画素部ＰＤ２の読出動作の準備が完了する。

時刻ｔ１０において、制御信号ｔｘ２は「Ｈ」レベルに設定される。これにより、画素部ＰＤ２の転送トランジスタ５がオンとなり、フォトダイオード４のカソードに蓄積されている電荷がフローティングデフュージョンＦＤに転送され、フローティングデフュージョンＦＤの電位は下がる。

時刻ｔ１１において、時刻ｔ１０で変化した後のフローティングデフュージョンＦＤに対応した電圧が出力端子１２に出力される。本例においては、出力電圧Ｖｓ２（＞Ｖｓ１）に設定される。

これにより、図示しない読出ラインに出力電圧Ｖｓ２が与えられて、後段の図示しない回路において、出力電圧Ｖｒ２−Ｖｓ２（＜Ｖｒ１−Ｖｓ１）を検出することにより画素部ＰＤ２のフォトダイオード４に蓄積していた電荷に比例したデータ信号を検出することができる。

図３は、本発明の実施の形態１に従う撮像ユニットＰＤＵのレイアウト図である。
本実施の形態１に従う撮像ユニットＰＤＵにおいては、各画素部のレイアウトパターンすなわち部品の構成配置を同一にする方式について説明する。

図３を参照して、本例においては、同一基板上において、アクティブ領域と、ポリシリコンで形成される領域と、金属配線層（第１層）により形成される配線等が示されている。ここで、画素部ＰＤ１およびＰＤ２の各々は、フォトダイオードおよび転送トランジスタが形成される第１のアクティブ領域と、別のトランジスタが形成される第２のアクティブ領域を有する。

具体的には、本発明の実施の形態１に従う撮像ユニットＰＤＵの画素部ＰＤ１の第１のアクティブ領域において、フォトダイオード１および転送トランジスタ２が形成される。そして、第２のアクティブ領域において、リセットトランジスタ３が形成される。

画素部ＰＤ２の第１のアクティブ領域において、フォトダイオード４および転送トランジスタ５が形成される。そして、第２のアクティブ領域において、増幅トランジスタ６が形成される。なお、第１のアクティブ領域のうち、フォトダイオードおよび転送トランジスタは、それぞれ第１および第２の領域に形成される。ここで、第１のアクティブ領域の第２の領域および第２のアクティブ領域は、隣接する２つの画素部ＰＤ１およびＰＤ２において、２つの隣接する第１のアクティブ領域の第１の領域間に設けられる。

また、フローティングデフュージョンＦＤは、画素部ＰＤ１およびＰＤ２の転送トランジスタのソース側において、ポリシリコンによってスルーホールＴＨを介して互いに電気的に結合されている。また、画素部ＰＤ１において、第１および第２のアクティブ領域は、金属配線層（第１層）を用いてコンタクトホールＣＨにより互いに電気的に結合されている。画素部ＰＤ２において、増幅トランジスタ６のゲート電極を形成するポリシリコンのポリゲートは、コンタクトホールＣＨおよび金属配線層（第１層）を介してフローティングデフュージョンＦＤと電気的に結合されている。

ここで、上述したように第１および第２のアクティブ領域の形状は、画素部ＰＤ１およびＰＤ２で同一である。そして、転送トランジスタ２および５のゲート電極を形成するポリシリコンで形成されるポリゲートも同一形状および同一方向に配置される。また、リセットトランジスタ３のゲート電極を形成するポリゲートと、増幅トランジスタ６のゲート電極を形成するポリゲートも同一形状および同一方向に配置される。

したがって、本発明の実施の形態１に従う撮像ユニットＰＤＵにおいては、１画素当り２個のトランジスタで構成するように配置されている。すなわち、リセットトランジスタおよび増幅トランジスタを２画素で共有した構成であり、部品点数は削減され、高集積化を図ることができる。さらに、上述したように、各画素部ＰＤにおいて、第１のアクティブ領域の形状および方向は同一であり、転送トランジスタのポリゲートの形状および方向も同一である。したがって、レイアウトパターンが同一であるためフォトダイオードと転送トランジスタの仕上りが均一になる。これにより、固定パターンノイズ（ＦＰＮ）を抑制することができるため高解像度および高画質な画像検出を実行することができる。

なお、上記においては、第２のアクティブ領域についても、各画素部について同一である場合について説明したが、第２のアクティブ領域は、第１のアクティブ領域と比較して面積が小さいため、レイアウトパターンの不均一さがＦＰＮとして影響を与える割合は低い。したがって、たとえば、基本形状が同様であり、かつ方向が同一であれば形状が完全に同一でなくても同様の効果を期待することができる。これにより画素部ＰＤ１のリセットトランジスタ３と画素部ＰＤ２の増幅トランジスタ６のゲート幅／ゲート長を自由に選択することも可能である。

上記においては、ｎ型ＭＯＳトランジスタを用いた構成について主に説明したが、ｐ型ＭＯＳトランジスタを用いることも可能である。具体的には、フォトダイオードのアノード側とｐ型ＭＯＳトランジスタである転送トランジスタを設けることにより実現が可能である。

図４は、上記の図３で説明したレイアウト図において、制御信号および制御電圧を供給する配線等をレイアウトした場合の概念図である。

図４に示されるように、制御信号ｔｘ１，ｔｘ２，ｒｓｔおよび制御電圧Ｖｒｅｆ１，Ｖｒｅｆ２を供給する配線が示されている。具体的には、制御信号ｔｘ１，ｔｘ２を伝達する信号線は、コンタクトホールＣＨを介して転送トランジスタ２，５のポリゲートと電気的に結合されている。また、制御信号ｒｓｔを伝達する信号線は、コンタクトホールＣＨを介してリセットトランジスタ３のポリゲートと電気的に結合される。また、制御電圧Ｖｒｅｆ１を供給する配線（金属配線層（第２層））は、スルーホールＴＨを介して金属配線層（第１層）と電気的に結合され、さらに金属配線層（第１層）はコンタクトホールＣＨを介してリセットトランジスタ３のソース側と電気的に結合される。

制御電圧Ｖｒｅｆ２を供給する配線（金属配線層（第２層））は、スルーホールＴＨを介して金属配線層（第１層）と電気的に結合され、さらに金属配線層（第１層）はコンタクトホールＣＨを介して増幅トランジスタ６のドレイン側と電気的に結合される。この金属配線層（第２層）は、水平方向に沿って配置されるとともに、第１のアクティブ領域のうちの第２の領域および第２のアクティブ領域上に設けられる。これにより、フォトダイオードの開口率を十分に確保することが可能となる。なお、増幅トランジスタ６のソース側は、コンタクトホールＣＨを介して出力電圧Ｖｏｕｔが伝達される読出ラインと電気的に結合される。読出ラインは、制御信号および制御電圧が供給される配線（第２層）と直交して垂直方向に沿って配置され、金属配線層（第１層）を用いて形成される。

（実施の形態２）
図５は、本発明の実施の形態２に従うアレイＡＲＹ上に配置された撮像ユニットＰＤＵを説明する概念図である。

図５を参照して、行列状に配列された複数の画素部ＰＤを有するアレイＡＲＹと、制御信号ｔｘ，ｒｓｔおよび制御電圧Ｖｒｅｆ等を出力して撮像ユニットＰＤＵを制御する水平走査回路５０と、撮像ユニットＰＤＵからの読出ラインを介する出力信号を選択するとともに、データ信号を読み出すための垂直走査＋読出制御回路６０と、データ読出時における読出ラインの電圧レベルを制御するための定電流源２０が示されている。

アレイＡＲＹにおいて、複数の画素部ＰＤは、垂直方向である第１の方向に配列された隣接する２個ずつの画素部ＰＤを一つの組すなわち撮像ユニットＰＤＵとして構成する。なお、各撮像ユニットＰＤＵの画素部ＰＤについては、上記の実施の形態１で説明したのと同様であるのでその詳細な説明は繰り返さない。

また、水平方向において、隣接する撮像ユニットＰＤＵの配置関係は互いに異なる。すなわち、千鳥状に撮像ユニットＰＤＵが配置されている。このような、画素レイアウトによって、隣接する撮像ユニットＰＤＵのレイアウトパターンの特性差による出力差を抑制することができる。すなわち、入ってくる光の強さが同じ場合の出力に大きな差が生じにくくなるために人間の目における不快感を低減することができる。

本例においては、（ｍ−１）〜（ｍ＋１）行目（ｍ：２以上の自然数）の制御信号ｔｘ（ｍ−１）〜ｔｘ（ｍ＋１），ｒｓｔ（ｍ−１）〜ｒｓｔ（ｍ＋１）、制御電圧Ｖｒｅｆ（ｍ−１）〜（ｍ＋１）を供給する信号線および出力電圧Ｖｏｕｔ（ｎ）〜Ｖｏｕｔ（ｎ＋２）の出力電圧を伝達する読出ラインが一例として示されている。

本例においては、ｘ行目ｙ列目の画素部をＰ（ｘ，ｙ）として標記するものとする。ここでは、画素部Ｐ（ｍ−１，ｎ）、Ｐ（ｍ，ｎ）、Ｐ（ｍ＋１，ｎ）、Ｐ（ｍ，ｎ＋１）、Ｐ（ｍ＋１，ｎ＋１）について主に説明する。画素部Ｐ（ｍ−１，ｎ）、Ｐ（ｍ，ｎ）は、一つの撮像ユニットＰＤＵを構成する。また、画素部Ｐ（ｍ，ｎ＋１）、Ｐ（ｍ＋１，ｎ＋１）は、一つの撮像ユニットＰＤＵを構成する。

具体的には、画素部Ｐ（ｍ−１，ｎ）は、制御端子７〜９にそれぞれ制御信号ｔｘ（ｍ−１），ｒｓｔ（ｍ−１）および制御電圧Ｖｒｅｆ（ｍ−１）をそれぞれ受ける。画素部Ｐ（ｍ，ｎ）は、制御端子１０，１１に制御信号ｔｘ（ｍ）および制御電圧Ｖｒｅｆ（ｍ）をそれぞれ受ける。また、出力端子１２から読出ラインに対して出力電圧Ｖｏｕｔ（ｎ）を出力する。画素部Ｐ（ｍ＋１，ｎ）は、制御端子７〜９にそれぞれ制御信号ｔｘ（ｍ＋１），ｒｓｔ（ｍ＋１），Ｖｒｅｆ（ｍ＋１）をそれぞれ受ける。画素部Ｐ（ｍ，ｎ＋１）は、制御端子７〜９にそれぞれ制御信号ｔｘ（ｍ），ｒｓｔ（ｍ），Ｖｒｅｆ（ｍ）をそれぞれ受ける。画素部Ｐ（ｍ＋１，ｎ＋１）は、制御端子１０，１１に制御信号ｔｘ（ｍ＋１）および制御電圧Ｖｒｅｆ（ｍ＋１）をそれぞれ受ける。また、出力端子１２から読出ラインに対して出力電圧Ｖｏｕｔ（ｎ＋１）を出力する。他のアレイＡＲＹ上に構成される画素部についても同様の方式に従って、制御信号ｔｘ，ｒｓｔおよび制御電圧Ｖｒｅｆが供給される。

図６は、図５におけるアレイＡＲＹ上に配置された画素部Ｐ（ｍ，ｎ）と画素部Ｐ（ｍ，ｎ＋１）の一連の読出動作を説明するタイミングチャート図である。

時刻ｔ２０において、制御電圧Ｖｒｅｆ（ｍ−１）を「Ｈ」レベル、制御信号ｒｓｔ（ｍ−１）を「Ｈ」レベルの状態とし、制御信号ｔｘ（ｍ）を「Ｈ」レベルにすることにより、上述したように画素部Ｐ（ｍ，ｎ）のＰＤリセットが実行される。制御電圧Ｖｒｅｆ（ｍ）を「Ｈ」レベル、制御信号ｒｓｔ（ｍ）を「Ｈ」レベルの状態とし、制御信号ｔｘ（ｍ）を「Ｈ」レベルにすることにより、上述したように画素部Ｐ（ｍ，ｎ＋１）のＰＤリセットが実行される。

時刻ｔ２１において、転送トランジスタがオフであるため、画素部Ｐ（ｍ，ｎ）と画素Ｐ（ｍ，ｎ＋１）で画素蓄積が行なわれる。

時刻ｔ２２において、制御電圧Ｖｒｅｆ（ｍ−１）を「Ｈ」レベル、制御信号ｒｓｔ（ｍ−１）を「Ｈ」レベルに設定する。これにより、画素部Ｐ（ｍ，ｎ）のＦＤリセットが実行される。また、同様にして、制御電圧Ｖｒｅｆ（ｍ）を「Ｈ」レベル、制御信号ｒｓｔ（ｍ）を「Ｈ」レベルに設定する。これにより、画素部Ｐ（ｍ，ｎ＋１）のＦＤリセットが行なわれる。

時刻ｔ２３において、制御信号ｒｓｔ（ｍ）が「Ｌ」レベルに、Ｖｒｅｆ（ｍ＋１）が「Ｈ」レベルに設定される。これにより、画素部Ｐ（ｍ，ｎ＋１）の信号を出力するための増幅トランジスタ（画素部Ｐ（ｍ＋１，ｎ＋１）に配置）のドレイン電位は「Ｈ」レベルに設定されている。したがって、出力端子１２からフローティングデフュージョンＦＤのリセット電位に対応した出力電圧Ｖｒ（ｍ，ｎ＋１）として出力電圧Ｖｏｕｔ（ｎ＋１）が伝達される読出ラインに出力される。同様に、制御信号ｒｓｔ（ｍ−１）が「Ｌ」レベルに、Ｖｒｅｆ（ｍ）が「Ｈ」レベルに設定される。これにより、画素部Ｐ（ｍ，ｎ）の増幅トランジスタのドレイン電位は「Ｈ」レベルに設定される。したがって、出力端子１２からフローティングデフュージョンＦＤのリセット電位に対応した出力電圧Ｖｒ（ｍ，ｎ）として出力電圧Ｖｏｕｔ（ｎ）が伝達される読出ラインに出力される。ここまでで、画素部ＰＤ（ｍ，ｎ）およびＰＤ（ｍ，ｎ＋１）の読出動作の準備が完了する。

時刻ｔ２４においては、制御信号ｔｘ（ｍ）が「Ｈ」レベルに設定される。これに伴い、画素部Ｐ（ｍ，ｎ）と画素部Ｐ（ｍ，ｎ＋１）の転送トランジスタがオンになり、フォトダイオードのカソードに蓄積されている電荷がフローティングデフュージョンＦＤに転送される。これにより、フローティングデフュージョンＦＤの電位は下がる。

時刻ｔ２５においては、電荷転送後のフローティングデフュージョンＦＤに対応した電圧が出力電圧Ｖｏｕｔ（ｎ），Ｖｏｕｔ（ｎ＋１）としてそれぞれ出力される。

本例においては、画素部Ｐ（ｍ，ｎ）およびＰ（ｍ，ｎ＋１）からの出力電圧をＶｓ（ｍ，ｎ）、Ｖｓ（ｍ，ｎ＋１）（＞Ｖｓ（ｍ，ｎ））と表記するものとする。

さらに、後段の回路でＶｒ（ｍ，ｎ）−Ｖｓ（ｍ，ｎ）を検出することにより画素部Ｐ（ｍ，ｎ）のフォトダイオードに蓄積していた電荷に比例したデータ信号を検出することができる。また、同様にして、信号Ｖｒ（ｍ，ｎ＋１）−Ｖｓ（ｍ，ｎ＋１）を検出することにより、画素部Ｐ（ｍ，ｎ＋１）のフォトダイオードに蓄積した電荷に比例したデータ信号を検出することができる。なお、光電荷を蓄積する画素蓄積期間は、画素部Ｐ（ｍ，ｎ）およびＰ（ｍ，ｎ＋１）では時刻ｔ２０〜ｔ２４までの期間である。以上の行単位動作を一定間隔でシフトさせながら、すべての行に適用することにより画素情報であるデータ信号の検出を実行することができる。

（実施の形態２の変形例）
図７は、本発明の実施の形態２の変形例に従うアレイＡＲＹ上の撮像ユニットＰＤＵのレイアウトパターンを説明する概念図である。

図７を参照して、本例においては、撮像ユニットＰＤＵを構成するアクティブ領域と、ポリシリコンで形成される領域のみが示されている。

本発明の実施の形態２の変形例に従う撮像ユニットＰＤＵは、図３で説明した実施の形態１に従う撮像ユニットＰＤＵのレイアウトパターンと比較して、フローティングデフュージョンＦＤである２つの画素部ＰＤを電気的に接続するポリシリコン領域とは別に、ダミーのポリシリコン領域ＤＭが形成されている点が異なる。具体的には、撮像ユニットＰＤＵにおいて、垂直方向に沿って、フローティングデフュージョンＦＤである電気的な接続配線に用いられるポリシリコンと同様に、ダミーのポリシリコン領域ＤＭが形成されている。このフローティングデフュージョンＦＤとなるポリシリコンと、ダミーのポリシリコン領域ＤＭとは、互いに電気的に切離されている。

したがって、ダミーのポリシリコン領域ＤＭにより、さらに撮像ユニットＰＤＵの各画素部におけるレイアウトパターンがほぼ均一となる。これにより、固定パターンノイズ（ＦＰＮ）をさらに抑制することができるため高画質な画像検出を実行することができる。

図８は、上記の実施の形態２で説明した図５のレイアウト構成において行方向の制御信号等を伝達する金属配線を配置した場合の模式図である。

図８に示される金属配線の接続関係については、図４で説明した金属配線の接続方式と同様の方式に従って接続されるためその詳細な説明は繰り返さない。

本例においては、図４で説明したように金属配線層（第２層）における信号線を水平方向に沿って配置するとともに、各画素部ＰＤの第１のアクティブ領域のうちの転送トランジスタが形成される第２の領域およびリセットトランジスタおよび増幅トランジスタの少なくとも一方が形成される第２のアクティブ領域上に設けられる。なお、上述したように、各撮像ユニットＰＤＵにおいて、第１のアクティブ領域の第２の領域および第２のアクティブ領域は、垂直方向に沿って２つの隣接する第１のアクティブ領域の第１の領域間に配置されている。

これにより、フォトダイオードの形成される第１のアクティブ領域の第１の領域には、金属配線層（第２層）は配置されないため、アレイＡＲＹにおいて、フォトダイオードの開口率を十分に確保することが可能となる。

図９は、カラーフィルムを各画素に重ねて配置した場合のパターン図である。
一般的に、カラーフィルムとしてグリーン（Ｇ）、レッド（Ｒ）、ブルー（Ｂ）の三色が用いられている。ここでは、グリーン（Ｇ）が一定のパターン規則に従って配列されている。具体的には、斜め方向に配列されている。このように画素部において、カラーフィルムを重ねる場合に２つのグリーン（Ｇ）の特性差による固定パターンノイズ発生を抑制することが可能になる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，４ フォトダイオード、２，５ 転送トランジスタ、３ リセットトランジスタ、６ 増幅トランジスタ、７〜１１ 制御端子、１２ 出力端子、２０ 定電流源、５０ 水平走査回路、６０ 垂直走査＋読出制御回路。

Claims (9)

1. 第１および第２の光電変換素子と、
   一方側が、前記第１および第２の光電変換素子にそれぞれ接続される第１および第２の転送トランジスタと、
   一方側が、前記第１および第２の転送トランジスタの他方側と接続されるリセットトランジスタと、
   制御端子が、前記第１および第２の転送トランジスタの他方側と接続される増幅トランジスタとを有する、撮像ユニットを複数備え、
   前記複数の第１の光電変換素子は、第１の方向に沿って配列され、
   前記複数の第２の光電変換素子は、各々、同じ撮像ユニットの第１の光電変換素子に対応して第２の方向に沿って設けられ、
   前記複数の第１の転送トランジスタは、各々、同じ撮像ユニットの第１の光電変換素子から前記第２の方向に突出して設けられ、
   前記複数の第２の転送トランジスタは、各々、同じ撮像ユニットの第２の光電変換素子から前記第２の方向に突出して設けられ、
   前記複数のリセットトランジスタは、各々、前記複数の第１の光電変換素子と前記複数の第２の光電変換素子との各々の間に設けられ、
   前記複数の増幅トランジスタは、各々、前記リセットトランジスタの各々に対応して、前記複数の第２の光電変換素子を介して前記第２の方向に沿って設けられ、
   前記第１の光電変換素子の第２の方向の長さは、前記第２の光電変換素子の第２の方向の長さと等しい、撮像素子。
2. 前記リセットトランジスタの第２の方向の長さは、前記増幅トランジスタのアクティブ領域の第２の方向の長さと等しい、請求項１記載の撮像素子。
3. 前記複数のリセットトランジスタの各々は、同じ撮像ユニットの第１の光電変換素子と第２の光電変換素子との各々の間に設けられる、請求項１または２記載の撮像素子。
4. 前記複数の増幅トランジスタの各々は、同じ撮像ユニットの第２の光電素子に対応して前記第２の方向に沿って設けられる、請求項３記載の撮像素子。
5. 第１と第２の光電変換素子と、
   一方側が、前記第１および第２の光電変換素子にそれぞれ接続される第１および第２の転送トランジスタと、
   一方側が、前記第１および第２の転送トランジスタの他方側に接続されるリセットトランジスタと、
   制御端子が、前記第１および第２の転送トランジスタの他方側に接続される増幅トランジスタとを、各々有する第１および第２の撮像ユニットを備え、
   前記第１および第２の撮像ユニットの第１の光電変換素子は、第１の方向に沿って配列され、
   前記第１および第２の撮像ユニットの第２の光電変換素子の各々は、各々、同じ撮像ユニットの第１の光電素子に対応して第２の方向に沿って設けられ、
   前記第１の撮像ユニットの第１の転送トランジスタの他方側と増幅トランジスタの制御端子との間に設けられる配線層の一部は同じ撮像ユニットの第２の光電変換素子の一辺に対応して前記第２の方向に沿って設けられ、
   前記配線層の一部と同じ材料で形成された領域を同じ撮像ユニットの第１の光電変換素子の一辺に対応して前記第２の方向に沿って設け、
   前記第１の光電変換素子の一辺の第１の方向の座標位置と前記２の光電変換素子の一辺の第１の方向の座標位置が同じである、撮像素子。
6. 前記配線層の一部はポリシリコン領域である、請求項５記載の撮像素子。
7. 前記第１および第２の光電変換素子の各々の領域の形状は、前記第２の方向の領域の長さが前記第１の方向の領域の長さより短い、請求項１乃至６記載の撮像素子。
8. 前記リセットトランジスタおよび前記増幅トランジスタの各々の領域の形状は、前記第２の方向の領域の長さが前記第１の方向の領域の長さより短い、請求項１乃至７記載の撮像素子。
9. 前記リセットトランジスタおよび前記増幅トランジスタの各々の制御電極の形状は、前記第２の方向の領域の長さが前記第１の方向の領域の長さより長い、請求項８記載の撮像素子。

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