JP2009117748A - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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政弘 齋藤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor device in which a memory cell and a Schottky barrier diode are loaded together on the same semiconductor substrate and current loss by a parasitic bipolar transistor formed of a guard ring layer of the Schottky barrier diode is suppressed. <P>SOLUTION: On the semiconductor substrate 1 of a first conductivity type, a memory cell region for forming the memory cell and a Schottky barrier diode region for forming the Schottky barrier diode are provided separately from each other. An impurity diffusion layer 5 of the first conductivity type formed in the channel region of a transistor for adjusting the threshold voltage of the transistor constituting the memory cell by an impurity concentration and the guard ring layer 6 formed of the impurity diffusion layer of the first conductivity type around the surface of an impurity diffusion layer 4 of a second conductivity type different from the first conductivity type forming the Schottky barrier of the Schottky barrier diode are the impurity diffusion layers formed simultaneously in the same process. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、より具体的には、ソース、ドレイン、ゲート上に高融点金属珪化物層（金属シリサイド）を選択的に形成した半導体記憶装置（例えば、ＥＥＰＲＯＭやフラッシュメモリ等の浮遊ゲート型メモリやミラービット等のＭＯＮＯＳ型メモリ）と、金属と半導体との接合によって生じるショットキー障壁を利用したショットキーバリアダイオードを同一半導体基板上に備える半導体集積回路及びその製造方法に関する。   The present invention relates to a semiconductor device and a method of manufacturing the same, and more specifically, a semiconductor memory device (for example, EEPROM or flash memory) in which a refractory metal silicide layer (metal silicide) is selectively formed on a source, drain, and gate. Semiconductor integrated circuit including a Schottky barrier diode using a Schottky barrier generated by a junction between a metal and a semiconductor on a single semiconductor substrate and a manufacturing method thereof About.

従来からショットキーバリアダイオードを備えた半導体装置は広く知られており（例えば、下記の特許文献１、特許文献２参照）、その一例を図２７に示す（特許文献１参照）。図２７に示すように、シリコン基板２０１中にイオン打ち込み法によりｎ＋埋め込み拡散層２０２及び、ｎ型不純物層２０３を形成、または、シリコン基板２０１上にｎ＋埋め込み拡散層２０２を形成した後、エピタキシャル成長技術を用いてｎ型不純物層２０３を形成し、そのｎ型不純物層２０３表面上にショットキーバリアダイオードを形成している。更に、ｐ＋ガードリング層２０４を、同一基板上に形成するバイポーラトランジスタとＭＯＳトランジスタのｐ＋不純物拡散層２０５、２０６と同時に形成することで、従来のＣＭＯＳ（或いは、ＢｉＣＭＯＳ）プロセスに対し、新たな工程を追加することなく、信頼性の高いショットキーバリアダイオードを有する半導体装置を提供している。 Conventionally, a semiconductor device including a Schottky barrier diode is widely known (for example, see Patent Documents 1 and 2 below), and an example thereof is shown in FIG. 27 (see Patent Document 1). As shown in FIG. 27, after forming the n + buried diffusion layer 202 and the n-type impurity layer 203 in the silicon substrate 201 by ion implantation, or after forming the n + buried diffusion layer 202 on the silicon substrate 201, An n-type impurity layer 203 is formed using an epitaxial growth technique, and a Schottky barrier diode is formed on the surface of the n-type impurity layer 203. Furthermore, by forming the p + guard ring layer 204 at the same time as the p + impurity diffusion layers 205 and 206 of the bipolar transistor and the MOS transistor formed on the same substrate, a new CMOS (or BiCMOS) process is added. There is provided a semiconductor device having a highly reliable Schottky barrier diode without adding an additional process.

特開平１１−１６３３７３号公報JP 11-163373 A 特開昭６３−１８５６９３号公報JP-A-63-185893

しかしながら、上述の従来の半導体装置では、以下に説明するような問題が懸念される。   However, the above-described conventional semiconductor device has a problem as described below.

特許文献１に開示された半導体装置の場合、ショットキーバリアダイオードのガードリングに、ｐ型ＭＯＳトランジスタのソース領域及びドレイン領域と成り得る高濃度のｐ＋不純物拡散層を用いることで、ショットキーバリアダイオードに順方向バイアスを印加したときに、ｐ＋ガードリングとｎ型不純物層とｐ型半導体基板からなる寄生ｐｎｐバイポーラトランジスタにおいて、ｐ＋ガードリングから供給される正孔（ホール）が増加し、寄生ｐｎｐバイポーラトランジスタがオンし易くなり、ｐ型半導体基板側に流れる電流が増加することで、電流損失が増加する。そのため、所望の電流を得るためには、より大きな電圧が必要となる。電流損失が大きく、大きな電圧が必要になることで、高抵抗体のような働きにより発熱を起こし、信頼性を悪化させる、パッケージを溶かす等の問題が起こる。 In the case of the semiconductor device disclosed in Patent Document 1, a high-concentration p + impurity diffusion layer that can serve as a source region and a drain region of a p-type MOS transistor is used for a guard ring of a Schottky barrier diode. When a forward bias is applied to the diode, holes supplied from the p + guard ring increase in the parasitic pnp bipolar transistor including the p + guard ring, the n-type impurity layer, and the p-type semiconductor substrate. The parasitic pnp bipolar transistor is easily turned on, and the current flowing through the p-type semiconductor substrate increases, thereby increasing current loss. Therefore, a larger voltage is required to obtain a desired current. The large current loss and the need for a large voltage cause problems such as heat generation due to the action of a high-resistance element, deterioration of reliability, and melting of the package.

本発明は、上記問題点に鑑みてなされたものであり、その目的は、同一半導体基板上に、メモリセルとショットキーバリアダイオードを混載した半導体装置において、ショットキーバリアダイオードのガードリング層によって形成される寄生バイポーラトランジスタによる電流損失を抑制した高信頼度の半導体装置、及び、製造方法を提供する点にある。   The present invention has been made in view of the above problems, and an object thereof is to form a guard ring layer of a Schottky barrier diode in a semiconductor device in which a memory cell and a Schottky barrier diode are mixedly mounted on the same semiconductor substrate. Another object of the present invention is to provide a highly reliable semiconductor device and a manufacturing method in which current loss due to a parasitic bipolar transistor is suppressed.

上記目的を達成するための本発明に係る半導体装置は、第１導電型の半導体基板上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備え、前記メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するための前記トランジスタのチャンネル領域に形成された前記第１導電型の不純物拡散層と、前記ショットキーバリアダイオードのショットキーバリアを形成する前記第１導電型と異なる第２導電型の不純物拡散層の表面の周囲に前記第１導電型の不純物拡散層で形成されたガードリング層が、同一工程で同時に形成された不純物拡散層であることを第１の特徴とする。   In order to achieve the above object, a semiconductor device according to the present invention includes a memory cell region for forming a memory cell and a Schottky barrier diode for forming a Schottky barrier diode on a semiconductor substrate of a first conductivity type. A first conductivity type impurity diffusion layer formed in a channel region of the transistor for adjusting a threshold voltage of the transistor constituting the memory cell according to an impurity concentration; A guard ring layer formed of the impurity diffusion layer of the first conductivity type around the surface of the impurity diffusion layer of the second conductivity type different from the first conductivity type forming the Schottky barrier of the barrier diode is formed in the same process. The first feature is that the impurity diffusion layers are formed simultaneously.

本発明に係る半導体装置は、上記第１の特徴に加えて、更に、前記メモリセル領域が、絶縁体からなる第１の素子分離層と、前記半導体基板上に形成された前記第１導電型の第１の不純物拡散層と、前記第１の不純物拡散層の表面上に形成された第１絶縁層と、前記第１絶縁層直下の前記チャンネル領域に形成された前記閾値電圧を調整するための前記第１導電型の第２の不純物拡散層と、前記第１絶縁層上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第２絶縁層と、前記第２絶縁層上に形成させたコントロールゲートと、前記第１の不純物拡散層の表面に形成された前記第２導電型の第３の不純物拡散層からなるソース領域及びドレイン領域を備え、前記ショットキーバリアダイオード領域が、前記ショットキーバリアダイオードのアノードとカソードを分離する絶縁体からなる第２の素子分離層と、前記半導体基板上に形成された前記第２導電型の第４の不純物拡散層と、前記第４の不純物拡散層の表面上に形成された前記第１導電型の第５の不純物拡散層からなる前記ガードリング層と、前記素子分離層に囲まれる前記第４の不純物拡散層と前記ガードリング層の表面上に形成され、前記第４の不純物拡散層との界面において前記ショットキーバリアを形成する高融点金属珪化物層とを備えることを第２の特徴とする。   In the semiconductor device according to the present invention, in addition to the first feature, the memory cell region further includes a first element isolation layer made of an insulator and the first conductivity type formed on the semiconductor substrate. The first impurity diffusion layer, the first insulating layer formed on the surface of the first impurity diffusion layer, and the threshold voltage formed in the channel region immediately below the first insulating layer. A second impurity diffusion layer of the first conductivity type, a floating gate formed on the first insulating layer, a second insulating layer formed on the floating gate, and on the second insulating layer A source region and a drain region composed of a control gate formed and a third impurity diffusion layer of the second conductivity type formed on the surface of the first impurity diffusion layer, the Schottky barrier diode region comprising: The above A second element isolation layer made of an insulator that separates an anode and a cathode of a TC key diode, a fourth impurity diffusion layer of the second conductivity type formed on the semiconductor substrate, and the fourth impurity. The guard ring layer comprising the first conductivity type fifth impurity diffusion layer formed on the surface of the diffusion layer, the fourth impurity diffusion layer surrounded by the element isolation layer, and the surface of the guard ring layer A second feature is that a refractory metal silicide layer formed above and forming the Schottky barrier at the interface with the fourth impurity diffusion layer is provided.

上記第１または第２の特徴の半導体装置によれば、従来のバイポーラトランジスタやＭＯＳトランジスタとショットキーバリアダイオードを同一半導体基板上に形成する際に、ソース領域及びドレイン領域と同一の不純物拡散層で、ショットキーバリアダイオードのガードリング層を形成するのではなく、メモリセルを構成するトランジスタの閾値電圧調整用の低濃度の不純物拡散層でガードリング層を形成することで、寄生バイポーラトランジスタによる電流損失及び発熱を抑えることができる。また、閾値電圧調整用の低濃度の不純物拡散層とガードリング層を同一工程で形成するので、低濃度のガードリング層を別工程で形成する必要が無く、ガードリング層の低濃度化に伴う製造コストの高騰を回避できる。   According to the semiconductor device having the first or second feature, when the conventional bipolar transistor or MOS transistor and the Schottky barrier diode are formed on the same semiconductor substrate, the same impurity diffusion layer as the source region and the drain region is used. Instead of forming the guard ring layer of the Schottky barrier diode, the current loss due to the parasitic bipolar transistor is achieved by forming the guard ring layer with a low-concentration impurity diffusion layer for adjusting the threshold voltage of the transistor constituting the memory cell. And heat generation can be suppressed. In addition, since the low concentration impurity diffusion layer for adjusting the threshold voltage and the guard ring layer are formed in the same step, it is not necessary to form the low concentration guard ring layer in a separate step, and the concentration of the guard ring layer is reduced. A rise in manufacturing costs can be avoided.

特に、第２の特徴の半導体装置によれば、フラッシュメモリやＥＥＰＲＯＭ等のフローティングゲート構造のメモリセルとショットキーバリアダイオードを混載した半導体装置において、メモリセルトランジスタの閾値電圧調整用の比較的濃度の薄い不純物拡散層と同一の不純物拡散層でショットキーバリアダイオードのガードリングを形成することで、ショットキーバリアダイオードを既存のフラッシュメモリ等の製造プロセスに対し、新たな工程を追加すること無く、同一半導体基板上に形成でき、且つ、寄生バイポーラトランジスタによる電流損失及び発熱を抑えることが可能となり、低製造コストで、高信頼度のフラッシュメモリ等のメモリセルとショットキーバリアダイオードを混載した半導体装置を提供できるようになる。   In particular, according to the semiconductor device of the second feature, in a semiconductor device in which a memory cell having a floating gate structure such as a flash memory or an EEPROM and a Schottky barrier diode are mixedly mounted, a relatively high concentration for adjusting a threshold voltage of the memory cell transistor is obtained. By forming the guard ring of the Schottky barrier diode with the same impurity diffusion layer as the thin impurity diffusion layer, the Schottky barrier diode is the same without adding new steps to the manufacturing process of the existing flash memory or the like. A semiconductor device that can be formed on a semiconductor substrate and can suppress current loss and heat generation due to a parasitic bipolar transistor, and is a low-cost semiconductor memory device that incorporates a highly reliable memory cell such as a flash memory and a Schottky barrier diode. Can be provided.

本発明に係る半導体装置は、上記第２の特徴に加えて、更に、前記ショットキーバリアダイオード領域は、前記第２の素子分離層の外周側の前記第４の不純物拡散層の表面に形成された前記第４の不純物拡散層より高不純物濃度の前記第２導電型の第６の不純物拡散層と、前記第６の不純物拡散層の表面上に形成された高融点金属珪化物層を備えることを第３の特徴とする。   In the semiconductor device according to the present invention, in addition to the second feature, the Schottky barrier diode region is formed on a surface of the fourth impurity diffusion layer on an outer peripheral side of the second element isolation layer. And a sixth impurity diffusion layer of the second conductivity type having a higher impurity concentration than the fourth impurity diffusion layer, and a refractory metal silicide layer formed on the surface of the sixth impurity diffusion layer. Is the third feature.

上記第３の特徴の半導体装置によれば、第６の不純物拡散層によって、ショットキーバリアダイオードのアノードとカソードの何れか一方の電極の低抵抗化が図れ、第６の不純物拡散層の表面上に形成された高融点金属珪化物層を当該電極端子としてショットキーバリアダイオード領域の外部と連絡する金属配線と低抵抗で且つオーミックに接続することが可能となる。また、アノードとカソードの各電極端子を第４の不純物拡散層の表面側に設けたプレーナー型のショットキーバリアダイオードが実現できる。尚、第１導電型がｐ型で第２導電型がｎ型の場合には、当該一方の電極はカソードとなる。   According to the semiconductor device having the third feature, the sixth impurity diffusion layer can reduce the resistance of either the anode or the cathode of the Schottky barrier diode, and can be formed on the surface of the sixth impurity diffusion layer. The refractory metal silicide layer formed in (1) can be connected to the metal wiring connected to the outside of the Schottky barrier diode region as the electrode terminal with low resistance and ohmic connection. Also, a planar Schottky barrier diode in which the anode and cathode electrode terminals are provided on the surface side of the fourth impurity diffusion layer can be realized. When the first conductivity type is p-type and the second conductivity type is n-type, the one electrode is a cathode.

本発明に係る半導体装置は、上記第２または第３の特徴に加えて、更に、前記メモリセル領域は、前記第１の不純物拡散層の周囲を囲む前記半導体基板上に形成された前記第２導電型の第７の不純物拡散層と、前記第１の不純物拡散層と前記半導体基板を電気的に分離する前記半導体基板の表面に形成された前記第２導電型の第８の不純物拡散層とを備え、前記ショットキーバリアダイオード領域は、前記半導体基板の表面に形成された前記第４の不純物拡散層の底面と接する前記第２導電型の第９の不純物拡散層を備えることを第４の特徴とする。   In the semiconductor device according to the present invention, in addition to the second or third feature, the memory cell region is formed on the semiconductor substrate surrounding the first impurity diffusion layer. A seventh impurity diffusion layer of conductivity type; an eighth impurity diffusion layer of second conductivity type formed on the surface of the semiconductor substrate for electrically separating the first impurity diffusion layer and the semiconductor substrate; And the Schottky barrier diode region comprises a ninth impurity diffusion layer of the second conductivity type in contact with a bottom surface of the fourth impurity diffusion layer formed on the surface of the semiconductor substrate. Features.

上記第４の特徴の半導体装置によれば、フローティングゲート構造のメモリセルトランジスタを複数配置してなるメモリセルアレイの共通の基板となる第１導電型の第１の不純物拡散層が、第２導電型の第７及び第８の不純物拡散層によって、半導体装置全体に共通の第１導電型の半導体基板と電気的に分離されるため（所謂、トリプルウェル構造となるため）、同じ第１の不純物拡散層上に形成されたメモリセルに対して、第１の不純物拡散層に所定の消去用電位を印加することで、当該メモリセルを一括消去（フローティングゲートに蓄積された電荷の消去）できる。また、第９の不純物拡散層を備えることで、寄生バイポーラトランジスタのベース幅が長くなるので、ショットキーバリアダイオードに順方向バイアスを印加したときの寄生バイポーラトランジスタのオン電圧が、第９の不純物拡散層を設けない場合より高くなり、寄生バイポーラトランジスタを介して半導体基板側に流れる電流が更に減少して、発熱が抑制される。   According to the semiconductor device having the fourth feature, the first conductivity type first impurity diffusion layer serving as a common substrate of the memory cell array in which a plurality of memory cell transistors having a floating gate structure are arranged is the second conductivity type. The seventh and eighth impurity diffusion layers are electrically separated from the semiconductor substrate of the first conductivity type common to the entire semiconductor device (because of a so-called triple well structure), and therefore the same first impurity diffusion By applying a predetermined erasing potential to the first impurity diffusion layer with respect to the memory cell formed on the layer, the memory cell can be collectively erased (erase of charges accumulated in the floating gate). Further, since the base width of the parasitic bipolar transistor is increased by providing the ninth impurity diffusion layer, the on-voltage of the parasitic bipolar transistor when the forward bias is applied to the Schottky barrier diode is reduced by the ninth impurity diffusion. It becomes higher than the case where no layer is provided, and the current flowing to the semiconductor substrate side via the parasitic bipolar transistor is further reduced to suppress heat generation.

本発明に係る半導体装置は、上記何れかの特徴に加えて、更に、前記第１導電型の前記半導体基板がｐ型シリコン基板であり、前記メモリセル領域の前記閾値電圧を調整するための前記不純物拡散層の前記第１導電型の不純物濃度と、前記ショットキーバリアダイオード領域の前記ガードリング層を形成する前記不純物拡散層の前記第１導電型の不純物及び不純物濃度が、３族元素で、１×１０１７ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下であることを第５の特徴とする。 In the semiconductor device according to the present invention, in addition to any one of the above features, the semiconductor substrate of the first conductivity type is a p-type silicon substrate, and the threshold voltage for adjusting the threshold voltage of the memory cell region is The impurity concentration of the first conductivity type of the impurity diffusion layer and the impurity and impurity concentration of the first conductivity type of the impurity diffusion layer forming the guard ring layer of the Schottky barrier diode region are Group 3 elements. A fifth feature is that the density is 1 × 10 17 atoms / cm 3 or more and 1 × 10 19 atoms / cm 3 or less.

上記第５の特徴の半導体装置によれば、第１導電型（ｐ型）のシリコン基板上に形成されるショットキーバリアダイオードに寄生する第１導電型（ｐ型）のガードリング層とショットキーバリアを形成する第２導電型（ｎ型）の不純物拡散層とｐ型シリコン基板からなるｐｎｐバイポーラトランジスタの電流増幅率を抑制でき、その結果、当該寄生ｐｎｐバイポーラトランジスタによる電流損失及び発熱を抑制できる。   According to the semiconductor device having the fifth feature, the first conductivity type (p-type) guard ring layer parasitic on the Schottky barrier diode formed on the first conductivity type (p-type) silicon substrate and the Schottky. The current amplification factor of the pnp bipolar transistor comprising the second conductivity type (n-type) impurity diffusion layer forming the barrier and the p-type silicon substrate can be suppressed, and as a result, current loss and heat generation by the parasitic pnp bipolar transistor can be suppressed. .

本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備えた半導体装置の製造方法であって、
前記メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するための前記第１導電型の不純物拡散層を前記トランジスタのチャンネル領域に形成する工程と、前記ショットキーバリアダイオードのショットキーバリアを形成する前記第１導電型と異なる第２導電型の不純物拡散層の表面の周囲に前記第１導電型の不純物拡散層のガードリング層を形成する工程を、同一工程として同時に行うことを第１の特徴とする。 According to the method for manufacturing a semiconductor device of the present invention, a memory cell region for forming a memory cell and a Schottky barrier diode region for forming a Schottky barrier diode are mutually formed on a first conductivity type semiconductor substrate. A method of manufacturing a semiconductor device provided separately,
Forming a first conductivity type impurity diffusion layer in a channel region of the transistor for adjusting a threshold voltage of a transistor constituting the memory cell according to an impurity concentration; and forming a Schottky barrier of the Schottky barrier diode. The step of forming the guard ring layer of the impurity diffusion layer of the first conductivity type around the surface of the impurity diffusion layer of the second conductivity type different from the first conductivity type is performed simultaneously as the same step. Features.

上記第１の特徴の半導体装置の製造方法によれば、メモリセルを構成するトランジスタの閾値電圧調整用の低濃度の不純物拡散層でガードリング層を形成することで、寄生バイポーラトランジスタによる電流損失及び発熱を抑えることができる。更に、閾値電圧調整用の低濃度の不純物拡散層とガードリング層を同一工程で形成するので、低濃度のガードリング層を別工程で形成する必要が無く、ガードリング層の低濃度化に伴う製造コストの高騰を回避できる。   According to the method for manufacturing a semiconductor device of the first feature, by forming the guard ring layer with the low-concentration impurity diffusion layer for adjusting the threshold voltage of the transistors constituting the memory cell, current loss due to the parasitic bipolar transistor and Heat generation can be suppressed. Further, since the low concentration impurity diffusion layer for adjusting the threshold voltage and the guard ring layer are formed in the same step, it is not necessary to form the low concentration guard ring layer in a separate step, and the concentration of the guard ring layer is reduced. A rise in manufacturing costs can be avoided.

本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、更に、前記半導体基板上に絶縁体からなる素子分離層を形成する工程と、前記メモリセル領域の前記半導体基板上に前記第１導電型の第１の不純物拡散層を形成し、前記ショットキーバリアダイオード領域の前記半導体基板上に前記第２導電型の第４の不純物拡散層を形成する工程と、前記第１の不純物拡散層の表面上に第１絶縁層を形成する工程と、前記トランジスタの閾値電圧を不純物濃度により調整するための前記第１導電型の第２の不純物拡散層と、前記第１導電型の第５の不純物拡散層からなる前記ガードリング層を、同時に形成する工程と、前記第１絶縁層上にフローティングゲートを形成する工程と、前記フローティングゲート上に第２絶縁層を形成する工程と、前記第２絶縁層上にコントロールゲートを形成する工程と、前記第１の不純物拡散層の表面に前記第２導電型の第３の不純物拡散層からなるソース領域及びドレイン領域を形成する工程と、前記第４の不純物拡散層と前記ガードリング層の表面上に高融点金属珪化物層を形成する工程と、を有することを第２の特徴とする。   In addition to the first feature, the method for manufacturing a semiconductor device according to the present invention further includes a step of forming an element isolation layer made of an insulator on the semiconductor substrate, and a step of forming the element isolation layer on the semiconductor substrate in the memory cell region. Forming a first impurity diffusion layer of the first conductivity type, forming a fourth impurity diffusion layer of the second conductivity type on the semiconductor substrate in the Schottky barrier diode region; and A step of forming a first insulating layer on the surface of the impurity diffusion layer; a second impurity diffusion layer of the first conductivity type for adjusting a threshold voltage of the transistor according to an impurity concentration; Forming the guard ring layer made of the fifth impurity diffusion layer simultaneously, forming a floating gate on the first insulating layer, and forming a second insulating layer on the floating gate; Forming a control gate on the second insulating layer; and forming a source region and a drain region made of the second conductivity type third impurity diffusion layer on the surface of the first impurity diffusion layer; And a step of forming a refractory metal silicide layer on the surface of the fourth impurity diffusion layer and the guard ring layer.

上記第２の特徴の半導体装置の製造方法によれば、高信頼度のフラッシュメモリ等のフローティングゲート構造のメモリセルとショットキーバリアダイオードを混載した半導体装置を低コストで製造できる。   According to the semiconductor device manufacturing method of the second feature, a semiconductor device in which a memory cell having a floating gate structure such as a highly reliable flash memory and a Schottky barrier diode are mounted together can be manufactured at low cost.

本発明に係る半導体装置の製造方法は、上記第２の特徴に加えて、更に、前記ソース領域及びドレイン領域を形成する工程において、前記ショットキーバリアダイオード領域の前記ガードリング層より外周側の前記第４の不純物拡散層の表面に、前記第４の不純物拡散層より高不純物濃度の前記第２導電型の第６の不純物拡散層を、前記ソース領域及びドレイン領域と同時に形成し、前記高融点金属珪化物層を形成する工程において、前記第６の不純物拡散層の表面上にも前記高融点金属珪化物層を同時に形成することを第３の特徴とする。   In addition to the second feature, the method of manufacturing a semiconductor device according to the present invention further includes the step of forming the source region and the drain region in the outer peripheral side of the guard ring layer in the Schottky barrier diode region. A sixth impurity diffusion layer of the second conductivity type having a higher impurity concentration than that of the fourth impurity diffusion layer is formed on the surface of the fourth impurity diffusion layer simultaneously with the source region and the drain region, and the high melting point In the step of forming the metal silicide layer, the third feature is that the refractory metal silicide layer is simultaneously formed also on the surface of the sixth impurity diffusion layer.

上記第３の特徴の半導体装置の製造方法によれば、ショットキーバリアダイオードのアノードとカソードの何れか一方の電極の低抵抗化が図れ、第６の不純物拡散層の表面上に形成された高融点金属珪化物層を当該電極端子としてショットキーバリアダイオード領域の外部と連絡する金属配線と低抵抗で且つオーミックに接続することが可能な上記第３の特徴の半導体装置を、上記第２の特徴の半導体装置の製造方法に対して新たな工程を追加することなく製造できる。従って、高性能で高信頼度のフローティングゲート構造のメモリセルとショットキーバリアダイオードを混載した半導体装置を低コストで製造できる。   According to the semiconductor device manufacturing method of the third feature, the resistance of either the anode or the cathode of the Schottky barrier diode can be reduced, and the high impurity formed on the surface of the sixth impurity diffusion layer. The semiconductor device having the third feature described above, wherein the semiconductor device having the third feature can be connected to a metal wiring that communicates with the outside of the Schottky barrier diode region using the melting point metal silicide layer as the electrode terminal with low resistance and ohmic contact. It can manufacture without adding a new process with respect to the manufacturing method of this semiconductor device. Accordingly, a semiconductor device in which a high performance and highly reliable floating gate structure memory cell and a Schottky barrier diode are mounted together can be manufactured at low cost.

本発明に係る半導体装置の製造方法は、上記第２または第３の特徴に加えて、更に、前記高融点金属珪化物層を形成する工程において、前記メモリセル領域の前記第３の不純物拡散層の表面の一部、及び、前記コントロールゲートの上面にも前記高融点金属珪化物層を同時に形成することを第４の特徴とする。   In addition to the second or third feature, the method of manufacturing a semiconductor device according to the present invention further includes the third impurity diffusion layer in the memory cell region in the step of forming the refractory metal silicide layer. A fourth feature is that the refractory metal silicide layer is simultaneously formed on a part of the surface of the metal and on the upper surface of the control gate.

上記第４の特徴の半導体装置の製造方法によれば、上記第２または第３の特徴半導体装置の製造方法に対して新たな工程を追加することなく、フローティングゲート構造のメモリセルのゲート、ソース及びドレインの各端子の低抵抗化が図れ、メモリセルの高性能化が図れる。   According to the method for manufacturing a semiconductor device having the fourth feature, the gate and source of the memory cell having the floating gate structure can be added without adding a new process to the method for manufacturing the second or third feature semiconductor device. Further, the resistance of each terminal of the drain and the drain can be reduced, and the performance of the memory cell can be improved.

本発明に係る半導体装置の製造方法は、上記第２乃至第４の何れかの特徴に加えて、更に、前記第４の不純物拡散層を形成する工程において、前記メモリセル領域の前記第１の不純物拡散層の周囲を囲む前記半導体基板上に前記第２導電型の第７の不純物拡散層を、前記第４の不純物拡散層と同時に形成し、前記第２の不純物拡散層と前記ガードリング層を同時に形成する工程の前に、前記メモリセル領域の前記半導体基板の表面に、前記第１の不純物拡散層と前記半導体基板を電気的に分離する前記第２導電型の第８の不純物拡散層と、前記ショットキーバリアダイオード領域の前記半導体基板の表面に、前記第４の不純物拡散層の底面と接する前記第２導電型の第９の不純物拡散層を形成する工程を有することを第５の特徴とする。   In addition to any of the second to fourth features, the method for manufacturing a semiconductor device according to the present invention further includes the step of forming the fourth impurity diffusion layer in the first step of the memory cell region. A seventh impurity diffusion layer of the second conductivity type is formed simultaneously with the fourth impurity diffusion layer on the semiconductor substrate surrounding the periphery of the impurity diffusion layer, and the second impurity diffusion layer and the guard ring layer are formed. Before the step of simultaneously forming the first impurity diffusion layer and the eighth impurity diffusion layer of the second conductivity type for electrically separating the semiconductor substrate from the surface of the semiconductor substrate in the memory cell region. And forming a ninth impurity diffusion layer of the second conductivity type in contact with the bottom surface of the fourth impurity diffusion layer on the surface of the semiconductor substrate in the Schottky barrier diode region. Features.

上記第５の特徴の半導体装置の製造方法によれば、第８及び第９の不純物拡散層を形成する工程を追加するだけで、上記第４の特徴のトリプルウェル構造の半導体装置を大幅な製造コストの増加を伴わずに製造でき、フローティングゲート構造のメモリセルとショットキーバリアダイオードを混載した半導体装置の高性能化及び高信頼度化を低コストで実現できる。   According to the method for manufacturing a semiconductor device having the fifth feature, the semiconductor device having the triple well structure having the fourth feature can be significantly manufactured only by adding the steps of forming the eighth and ninth impurity diffusion layers. The semiconductor device can be manufactured without increasing the cost, and high performance and high reliability of a semiconductor device in which a memory cell having a floating gate structure and a Schottky barrier diode are mixedly mounted can be realized at low cost.

次に、本発明に係る半導体装置及びその製造方法（以下、適宜「本発明装置」及び「本発明方法」と称す）について、図面を参照して説明する。   Next, a semiconductor device and a method for manufacturing the same according to the present invention (hereinafter referred to as “the present device” and “the present method” as appropriate) will be described with reference to the drawings.

〈第１実施形態〉
先ず、本発明装置及び本発明方法の第１実施形態について、図１〜図１３を参照して説明する。 <First Embodiment>
First, a first embodiment of the device of the present invention and the method of the present invention will be described with reference to FIGS.

図１（ａ）、（ｂ）は、本発明装置の断面図と平面図であり、図１（ａ）は図１（ｂ）に示すＸ−Ｘ’断面を示している。また、以下の説明では、本発明装置に搭載されるメモリセルとして、一般的なフローティングゲート型フラッシュメモリセルを想定する。   1A and 1B are a sectional view and a plan view of the device of the present invention, and FIG. 1A shows an X-X ′ section shown in FIG. In the following description, a general floating gate type flash memory cell is assumed as a memory cell mounted on the device of the present invention.

図１に示すように、第１導電型のシリコン基板（半導体基板）１の表面上に、メモリセル領域とショットキーバリアダイオード領域（以下、適宜「ＳＢＤ領域」と略称する）とが相互に分離されて存在する。メモリセル領域には、素子分離層２ａ（２）に囲まれた活性領域に、半導体基板１上に形成された第１導電型の第１の不純物拡散層３（ウェル）、第１の不純物拡散層３の表面上に形成された第１絶縁層１１（トンネルゲート絶縁膜）、第１絶縁層１１直下のチャンネル領域に形成された閾値電圧調整用の第１導電型の第２の不純物拡散層５、第１絶縁層１１上に下から順番に形成されたフローティングゲート１２と第２絶縁層１３とコントロールゲート１４、第１の不純物拡散層３の表面のチャンネル領域の両側に形成された第２導電型の第３の不純物拡散層２１からなるソース領域とドレイン領域、及び、高融点金属珪化物層３１、３２、３３を備えたフローティングゲート構造のメモリセルが形成され、更に、当該メモリセル上に、コンタクトホール（図示せず）を有する第３絶縁層４１、コントロールゲート１４とソース領域２１とドレイン領域２１上の各高融点金属珪化物層３１、３２、３３と各別に接続するコンタクト電極４３、４４、４５、及び、当該コンタクト電極４３、４４、４５の上端面と各別に接続する電極配線（図示せず）が形成されている。   As shown in FIG. 1, a memory cell region and a Schottky barrier diode region (hereinafter abbreviated as “SBD region” where appropriate) are separated from each other on the surface of a first conductivity type silicon substrate (semiconductor substrate) 1. Existed. In the memory cell region, a first impurity diffusion layer 3 (well) of the first conductivity type formed on the semiconductor substrate 1 in the active region surrounded by the element isolation layer 2a (2), the first impurity diffusion A first insulating layer 11 (tunnel gate insulating film) formed on the surface of the layer 3; a second impurity diffusion layer of a first conductivity type for adjusting a threshold voltage formed in a channel region immediately below the first insulating layer 11; 5. A floating gate 12, a second insulating layer 13, a control gate 14 formed in order from the bottom on the first insulating layer 11, a second formed on both sides of the channel region on the surface of the first impurity diffusion layer 3. A memory cell having a floating gate structure including a source region and a drain region made of a conductive type third impurity diffusion layer 21 and refractory metal silicide layers 31, 32, 33 is formed. And Contact electrode 43, 44 connected separately to third insulating layer 41 having tact holes (not shown), control gate 14, refractory metal silicide layers 31, 32, 33 on source region 21 and drain region 21. , 45 and electrode wirings (not shown) connected to the upper end surfaces of the contact electrodes 43, 44, 45 separately.

一方、ＳＢＤ領域には、素子分離層２ａに囲まれた領域に、ショットキーバリアダイオード（以下、適宜「ＳＢＤ」と略称する）のアノードとカソードを分離する第２の素子分離層２ｂ（２）、半導体基板１上に形成された第２導電型の第４の不純物拡散層４、第４の不純物拡散層４の表面上に形成された第１導電型の第５の不純物拡散層からなるガードリング層６、第４の不純物拡散層４より高不純物濃度の第２導電型の第６の不純物拡散層２２、及び、高融点金属珪化物層３４、３５を備えたＳＢＤが形成され、更に、当該ＳＢＤ上に、コンタクトホールを有する第３絶縁層４１、高融点金属珪化物層３４、３５と各別に接続するコンタクト電極４６、４７、及び、当該コンタクト電極４６、４７の上端面と各別に接続する電極配線４８と電極配線（図示せず）が形成されている。当該ＳＢＤでは、高融点金属珪化物層３４と、ガードリング層６に囲まれた第４の不純物拡散層４との界面にショットキーバリアが形成される。   On the other hand, in the SBD region, a second element isolation layer 2b (2) that separates an anode and a cathode of a Schottky barrier diode (hereinafter appropriately referred to as “SBD”) in a region surrounded by the element isolation layer 2a. A guard composed of a second impurity diffusion layer 4 of the second conductivity type formed on the semiconductor substrate 1 and a fifth impurity diffusion layer of the first conductivity type formed on the surface of the fourth impurity diffusion layer 4. An SBD including a ring layer 6, a sixth impurity diffusion layer 22 of a second conductivity type having a higher impurity concentration than the fourth impurity diffusion layer 4, and refractory metal silicide layers 34 and 35 is formed, and On the SBD, the third insulating layer 41 having a contact hole, the refractory metal silicide layers 34 and 35 and the contact electrodes 46 and 47 respectively connected to each other, and the upper end surfaces of the contact electrodes 46 and 47 are individually connected. Electrode wiring 48 Electrode wirings (not shown) is formed. In the SBD, a Schottky barrier is formed at the interface between the refractory metal silicide layer 34 and the fourth impurity diffusion layer 4 surrounded by the guard ring layer 6.

ここで、第１導電型がｐ型の場合、第２導電型はｎ型であり、逆に、第１導電型がｎ型の場合、第２導電型はｐ型である。本実施形態では、前者の第１導電型がｐ型で、第２導電型がｎ型である場合について説明するが、後者の場合でも、本発明装置及び本発明方法は適用可能である。尚、前者の導電型の場合、メモリセルのフローティングゲート構造のトランジスタは、ｎ型ＭＯＳトランジスタとなり、ショットキーバリアは、高融点金属珪化物層３４側がアノードとなり、その結果、高融点金属珪化物層３５がカソード側の引き出し端子となり、プレーナー型のＳＢＤが形成される。   Here, when the first conductivity type is p-type, the second conductivity type is n-type. Conversely, when the first conductivity type is n-type, the second conductivity type is p-type. In the present embodiment, the case where the former first conductivity type is p-type and the second conductivity type is n-type will be described, but the present invention apparatus and the present invention method can be applied even in the latter case. In the case of the former conductivity type, the transistor having the floating gate structure of the memory cell is an n-type MOS transistor, and the Schottky barrier is the anode on the refractory metal silicide layer 34 side. As a result, the refractory metal silicide layer 35 becomes a cathode side lead terminal, and a planar type SBD is formed.

ｐ型不純物拡散層（第１の不純物拡散層）３に含まれるｐ型不純物はボロン等の３族元素で、その濃度は１×１０１５〜１×１０１７ａｔｏｍｓ／ｃｍ３程度であり、ｐ型不純物拡散層（第２の不純物拡散層）５、及び、ガードリング層（第５の不純物拡散層）６に含まれるｐ型不純物はボロン等の３族元素で、その濃度は１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３程度であり、ｎ型不純物拡散層４（第４の不純物拡散層）に含まれるｎ型不純物はリンや砒素等の５族元素で、その濃度は１×１０１５〜１×１０１７ａｔｏｍｓ／ｃｍ３程度であり、ｎ型不純物拡散層（第３の不純物拡散層）２１からなるソース領域及びドレイン領域に含まれるｎ型不純物はリンや砒素等の５族元素で、その濃度は１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３程度であることが好ましい。 The p-type impurity contained in the p-type impurity diffusion layer (first impurity diffusion layer) 3 is a Group 3 element such as boron, and its concentration is about 1 × 10 15 to 1 × 10 17 atoms / cm 3. The p-type impurity contained in the type impurity diffusion layer (second impurity diffusion layer) 5 and the guard ring layer (fifth impurity diffusion layer) 6 is a Group 3 element such as boron, and its concentration is 1 × 10 17. ˜1 × 10 19 atoms / cm 3 , and the n-type impurity contained in the n-type impurity diffusion layer 4 (fourth impurity diffusion layer) is a Group 5 element such as phosphorus or arsenic, and its concentration is 1 × 10 15 to 1 × 10 17 atoms / cm 3 , and the n-type impurity contained in the source region and the drain region made of the n-type impurity diffusion layer (third impurity diffusion layer) 21 is a group 5 element such as phosphorus or arsenic. The concentration is 1 × 10 19 to 1 × 10 21. It is preferably about atoms / cm 3 .

また、ｎ型不純物拡散層（第６の不純物拡散層）２２に含まれるｎ型不純物はリンや砒素等の５族元素で、その濃度は１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３程度であることが好ましい。ＳＢＤのカソード側にｎ型不純物拡散層４より高不純物濃度のｎ型不純物拡散層２２を設けることで、カソードコンタクト抵抗の低抵抗化に寄与する。 The n-type impurity contained in the n-type impurity diffusion layer (sixth impurity diffusion layer) 22 is a Group 5 element such as phosphorus or arsenic, and its concentration is about 1 × 10 19 to 1 × 10 21 atoms / cm 3. It is preferable that Providing the n-type impurity diffusion layer 22 having a higher impurity concentration than the n-type impurity diffusion layer 4 on the cathode side of the SBD contributes to lowering the cathode contact resistance.

メモリセル領域においては、第１絶縁層１１は、例えば、シリコン酸化膜やシリコン酸窒化膜等で形成され、その膜厚は３０〜１５０ｎｍ程度が好ましい。フローティングゲート１２は、例えば、多結晶シリコンやアモルファスシリコン等で形成され、その膜厚は５０〜２００ｎｍ程度が好ましい。第２絶縁層１３は、例えば、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜の３層構造膜で形成され、シリコン酸化膜が３０〜１００ｎｍ程度の膜厚であり、シリコン窒化膜が３０〜１２０ｎｍ程度の膜厚であるのが好ましい。コントロールゲート１４は、例えば、多結晶シリコンやアモルファスシリコン或いは金属系材料の膜で形成され、その膜厚は５０〜３００ｎｍ程度が好ましい。更に、コントロールゲート１４及びソース領域とドレイン領域２１の表面上に、高融点金属珪化物層３１、３２、３３を分割形成するため、ソース領域とドレイン領域にフローティングゲート１２が接続しないように、サイドウォール絶縁層１５を形成することが好ましく、３０〜２００ｎｍ程度の幅が好ましい。   In the memory cell region, the first insulating layer 11 is formed of, for example, a silicon oxide film or a silicon oxynitride film, and the film thickness is preferably about 30 to 150 nm. The floating gate 12 is formed of, for example, polycrystalline silicon or amorphous silicon, and the film thickness is preferably about 50 to 200 nm. The second insulating layer 13 is formed of, for example, a three-layer structure film of a silicon oxide film, a silicon nitride film, and a silicon oxide film, the silicon oxide film has a thickness of about 30 to 100 nm, and the silicon nitride film has a thickness of 30 to 120 nm. It is preferable that the film thickness is of the order. The control gate 14 is formed of, for example, polycrystalline silicon, amorphous silicon, or a metal material film, and the film thickness is preferably about 50 to 300 nm. Further, since the refractory metal silicide layers 31, 32, 33 are separately formed on the surfaces of the control gate 14 and the source region and the drain region 21, the side of the floating gate 12 is not connected to the source region and the drain region. The wall insulating layer 15 is preferably formed, and a width of about 30 to 200 nm is preferable.

半導体基板１上に選択的に素子分離層２（２ａ，２ｂ）は、例えば、シリコン酸化膜で形成され、その膜厚は５０〜４００ｎｍ程度が好ましい。その素子分離層２に囲まれるｎ型不純物拡散層２１とｎ型不純物拡散層４、及び、コントロールゲート１４の表面上の高融点金属珪化物層３１〜３５は、例えば、チタン珪化物層やコバルト珪化物層で形成され、その膜厚は２０〜１００ｎｍ程度が好ましい。   The element isolation layer 2 (2a, 2b) is selectively formed on the semiconductor substrate 1 by, for example, a silicon oxide film, and the film thickness is preferably about 50 to 400 nm. The n-type impurity diffusion layer 21 and the n-type impurity diffusion layer 4 surrounded by the element isolation layer 2 and the refractory metal silicide layers 31 to 35 on the surface of the control gate 14 are, for example, a titanium silicide layer or cobalt It is formed of a silicide layer, and the film thickness is preferably about 20 to 100 nm.

メモリセル領域とＳＢＤ領域の表面全体を被覆する第３絶縁層４１は、例えば、ノンドープトシリケートガラス、ドープトシリケートガラス、ドープトテトラエトキシオキサイドシリコン等で形成され、その膜厚は２００〜１０００ｎｍ程度が好ましい。第３絶縁層４１を貫通し、高融点金属珪化物層３１〜３５の一部表面に達するコンタクト電極４３〜４７は、例えば、チタン、タングステン等の低抵抗金属とバリアメタルとして機能する窒化チタン等の高融点金属窒化物層で形成され、更に、コンタクト電極４３〜４７の上端面と電気的に接続するように、電極配線４８は、例えば、アルミニウムや銅等の低抵抗金属で形成されるのが好ましい。   The third insulating layer 41 covering the entire surface of the memory cell region and the SBD region is formed of, for example, non-doped silicate glass, doped silicate glass, doped tetraethoxy oxide silicon, etc., and the film thickness is about 200 to 1000 nm. Is preferred. The contact electrodes 43 to 47 that penetrate the third insulating layer 41 and reach the partial surfaces of the refractory metal silicide layers 31 to 35 include, for example, titanium nitride that functions as a low resistance metal such as titanium and tungsten and a barrier metal. The electrode wiring 48 is formed of a low resistance metal such as aluminum or copper so as to be electrically connected to the upper end surfaces of the contact electrodes 43 to 47. Is preferred.

上述の構成において、メモリセル領域にメモリセルを形成する製造工程に対して、何ら新たな工程を追加することなく、メモリセル領域と同一半導体基板上のＳＢＤ領域にＳＢＤを形成することができ、且つ、ＳＢＤのガードリング層６を低濃度のｐ型不純物拡散層で形成することで、ＳＢＤに順方向バイアスを印加したときに、ガードリング層６とｎ型不純物拡散層４とｐ型半導体基板１で構成される寄生ｐｎｐバイポーラトランジスタをオンし難くさせることが可能で、ｐ型半導体基板１側へ流れる電流が減少し、発熱を抑えることが可能となる。   In the above configuration, the SBD can be formed in the SBD region on the same semiconductor substrate as the memory cell region without adding any new process to the manufacturing process of forming the memory cell in the memory cell region. In addition, by forming the guard ring layer 6 of the SBD with a low-concentration p-type impurity diffusion layer, when a forward bias is applied to the SBD, the guard ring layer 6, the n-type impurity diffusion layer 4, and the p-type semiconductor substrate 1 can be made difficult to turn on, the current flowing to the p-type semiconductor substrate 1 side can be reduced, and heat generation can be suppressed.

次に、図１に示す本発明装置を製造する本発明方法の一例について、図２〜図１３を参照して説明する。図２〜図１３は、本発明方法の製造工程を示す図１（ｂ）に示すＸ−Ｘ’断面での工程断面図である。   Next, an example of the method of the present invention for producing the device of the present invention shown in FIG. 1 will be described with reference to FIGS. 2 to 13 are process cross-sectional views taken along the line X-X 'shown in FIG. 1B showing the manufacturing process of the method of the present invention.

先ず、図２に示すように、ｐ型半導体基板１上にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、素子分離層２（２ａ，２ｂ）を形成する。   First, as shown in FIG. 2, element isolation layers 2 (2a, 2b) are formed on a p-type semiconductor substrate 1 by a LOCOS (Local Oxidation of Silicon) method or an STI (Shallow Trench Isolation) method.

次に、図３に示すように、イオン打ち込み法により、上述の不純物濃度のｐ型不純物拡散層３をｐ型半導体基板１のメモリセル領域に、上述の不純物濃度のｎ型不純物拡散層４をｐ型半導体基板１のＳＢＤ領域に、順番に形成する。そのとき、フォトリソグラフィ技術によって、レジストパターニングしてイオン注入しない側の領域をマスクしてイオン注入する。ｐ型とｎ型の不純物イオン注入の順番は、何れが先でも構わない。   Next, as shown in FIG. 3, the p-type impurity diffusion layer 3 having the above-described impurity concentration is formed in the memory cell region of the p-type semiconductor substrate 1 by the ion implantation method, and the n-type impurity diffusion layer 4 having the above-described impurity concentration is formed. They are formed in order in the SBD region of the p-type semiconductor substrate 1. At this time, ion implantation is performed by masking a region on the side not subjected to ion implantation by resist patterning by photolithography. Either the p-type or n-type impurity ion implantation may be performed first.

次に、図４に示すように、熱酸化等の手法により、ｐ型不純物拡散層３とｎ型不純物拡散層４の表面に第１絶縁層１１を形成する。引き続いて、図５に示すように、フォトリソグラフィ技術によってレジスト１０１をパターニングし、イオン打ち込み法により、メモリセル領域の全面とＳＢＤ領域の第２の素子分離層２ｂの内周縁領域にｐ型の不純物イオンを注入し、メモリセル領域のｐ型不純物拡散層５とＳＢＤ領域のｐ型不純物拡散層からなるガードリング層６を形成する。   Next, as shown in FIG. 4, the first insulating layer 11 is formed on the surfaces of the p-type impurity diffusion layer 3 and the n-type impurity diffusion layer 4 by a technique such as thermal oxidation. Subsequently, as shown in FIG. 5, the resist 101 is patterned by photolithography, and p-type impurities are formed on the entire surface of the memory cell region and the inner peripheral region of the second element isolation layer 2b in the SBD region by ion implantation. Ions are implanted to form a guard ring layer 6 composed of a p-type impurity diffusion layer 5 in the memory cell region and a p-type impurity diffusion layer in the SBD region.

次に、図６に示すように、フローティングゲート１２となる例えばアモルファスシリコンを、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、第１絶縁層１１上と素子分離層２上の全面に堆積する。   Next, as shown in FIG. 6, for example, amorphous silicon that becomes the floating gate 12 is deposited on the entire surface of the first insulating layer 11 and the element isolation layer 2 by CVD (Chemical Vapor Deposition) or the like.

次に、図７に示すように、フローティングゲート１２となるアモルファスシリコン層上に、例えば熱酸化等によりシリコン酸化膜を形成し、引き続き、シリコン窒化膜をＣＶＤ法等により堆積し、更に、シリコン酸化膜をＣＶＤ法等により堆積し、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる３層構造の第２絶縁層１３を形成する。   Next, as shown in FIG. 7, a silicon oxide film is formed on the amorphous silicon layer to be the floating gate 12 by, for example, thermal oxidation, and then a silicon nitride film is deposited by a CVD method or the like. A film is deposited by a CVD method or the like to form a second insulating layer 13 having a three-layer structure including a silicon oxide film, a silicon nitride film, and a silicon oxide film.

次に、図８に示すように、コントロールゲート１４となる例えば多結晶シリコン、アモルファスシリコンまたは金属系材料の膜をＣＶＤ法等により全面に堆積する。   Next, as shown in FIG. 8, a film of, for example, polycrystalline silicon, amorphous silicon, or a metal material to be the control gate 14 is deposited on the entire surface by a CVD method or the like.

次に、図９に示すように、例えばフォトリソグラフィ技術によりレジスト１０２をパターニングして、メモリセルのゲート領域をマスクし、コントロールゲート１４、第２絶縁層１３、フローティングゲート１２の各層の当該ゲート領域以外の部分を、ドライエッチング法等で除去して、コントロールゲート１４、第２絶縁層１３、フローティングゲート１２をパターニングする。   Next, as shown in FIG. 9, for example, the resist 102 is patterned by photolithography to mask the gate region of the memory cell, and the gate region of each layer of the control gate 14, the second insulating layer 13, and the floating gate 12. The other portions are removed by a dry etching method or the like, and the control gate 14, the second insulating layer 13, and the floating gate 12 are patterned.

尚、メモリセルがアレイ構造をとる場合は、図９に示すコントロールゲート１４、第２絶縁層１３、フローティングゲート１２のパターニングは、隣接するメモリセル間で、コントロールゲート１４が連続するように、例えば、ストライプ状になるので、フローティングゲート１２となるアモルファスシリコン堆積後に、例えばフォトリソグラフィ技術によってレジストパターニングして、その後ドライエッチング法等で当該フローティングゲート１２となるアモルファスシリコンを隣接するメモリセル間で分離する予備的なパターニングを行う必要がある。当該予備的なパターニングと、図９に示すコントロールゲート１４、第２絶縁層１３、フローティングゲート１２のパターニングによって、メモリセル単位で独立したフローティングゲート１２が形成される。   When the memory cell has an array structure, the patterning of the control gate 14, the second insulating layer 13, and the floating gate 12 shown in FIG. 9 is performed so that the control gate 14 is continuous between adjacent memory cells. Since it becomes a stripe shape, after the amorphous silicon to be the floating gate 12 is deposited, resist patterning is performed by, for example, a photolithography technique, and then the amorphous silicon to be the floating gate 12 is separated between adjacent memory cells by a dry etching method or the like. Preliminary patterning is required. By the preliminary patterning and the patterning of the control gate 14, the second insulating layer 13, and the floating gate 12 shown in FIG. 9, the floating gates 12 that are independent for each memory cell are formed.

次に、図１０に示すように、メモリセル領域のコントロールゲート１４、第２絶縁層１３、フローティングゲート１２の側壁に、例えばシリコン酸化膜をＣＶＤ法等により堆積し、その後ドライエッチング法等でエッチングすることで、サイドウォール絶縁層１５を形成する。その後、フォトリソグラフィ技術によりレジスト１０３をパターニングして、ＳＢＤ領域のアノードとなる領域をマスクし、イオン打ち込み法により、ｎ型不純物拡散層２１、２２を同時に形成する。ｎ型不純物拡散層２１はメモリセルのソース領域とドレイン領域として機能し、ｎ型不純物拡散層２２はＳＢＤのカソードコンタクトの低抵抗化に寄与する。   Next, as shown in FIG. 10, for example, a silicon oxide film is deposited on the side walls of the control gate 14, the second insulating layer 13, and the floating gate 12 in the memory cell region by a CVD method or the like, and then etched by a dry etching method or the like. Thus, the sidewall insulating layer 15 is formed. Thereafter, the resist 103 is patterned by a photolithography technique, the region serving as the anode of the SBD region is masked, and n-type impurity diffusion layers 21 and 22 are simultaneously formed by ion implantation. The n-type impurity diffusion layer 21 functions as a source region and a drain region of the memory cell, and the n-type impurity diffusion layer 22 contributes to lowering the resistance of the cathode contact of the SBD.

次に、図１１に示すように、スパッタリング法等により、例えばチタンやコバルト等の高融点金属を全面に堆積し、その後ランプアニール等の熱処理により、シリコン上或いはアモルファスシリコン上（ｎ型不純物拡散層４、２１、２２、ガードリング層６、及び、コントロールゲート１４の表面）に位置する高融点金属のみを選択的に珪化物化する。このとき、高融点金属を珪化物化させる熱処理は、高融点金属がコバルトの場合は４５０〜５３０℃で１分程度、チタンの場合は６５０〜７００℃で１分程度が好ましい。上記処理により、半導体基板１上に選択的に形成された素子分離層２に囲まれた活性領域のサイドウォール絶縁層１５を除く全面（ｎ型不純物拡散層４、２１、２２、ガードリング層６、及び、コントロールゲート１４の露出面）に高融点金属珪化物層３１〜３５が形成される。   Next, as shown in FIG. 11, a refractory metal such as titanium or cobalt is deposited on the entire surface by sputtering or the like, and then on silicon or amorphous silicon (n-type impurity diffusion layer) by heat treatment such as lamp annealing. 4, 21, 22, the guard ring layer 6, and the surface of the control gate 14) are selectively silicided. At this time, the heat treatment for siliciding the refractory metal is preferably about 1 minute at 450 to 530 ° C. when the refractory metal is cobalt, and about 1 minute at 650 to 700 ° C. for titanium. By the above processing, the entire surface (n-type impurity diffusion layers 4, 21, 22, guard ring layer 6) excluding the sidewall insulating layer 15 in the active region surrounded by the element isolation layer 2 selectively formed on the semiconductor substrate 1. , And refractory metal silicide layers 31 to 35 are formed on the exposed surface of the control gate 14.

その後、素子分離層２及びサイドウォール絶縁層１５上の未反応の高融点金属をウェットエッチング法等により、選択的に除去する。尚、ＳＢＤ領域のガードリング層６の表面上に形成された高融点金属珪化物層３４がＳＢＤのアノードとなり、高融点金属珪化物層３４と比較的低濃度のｎ型不純物拡散層４との界面にショットキーバリア（ショットキー接合）が形成される。また、ｎ型不純物拡散層４より高不純物濃度のｎ型不純物拡散層２２と高融点金属珪化物層３５の界面、及び、メモリセル領域のｎ型不純物拡散層２１と高融点金属珪化物層３２、３３の界面は、オーミックな接合となる。   Thereafter, the unreacted refractory metal on the element isolation layer 2 and the sidewall insulating layer 15 is selectively removed by a wet etching method or the like. The refractory metal silicide layer 34 formed on the surface of the guard ring layer 6 in the SBD region serves as the anode of the SBD, and the refractory metal silicide layer 34 and the relatively low concentration n-type impurity diffusion layer 4 A Schottky barrier (Schottky junction) is formed at the interface. Further, the interface between the n-type impurity diffusion layer 22 and the refractory metal silicide layer 35 having a higher impurity concentration than the n-type impurity diffusion layer 4, and the n-type impurity diffusion layer 21 and the refractory metal silicide layer 32 in the memory cell region. , 33 is an ohmic junction.

次に、図１２に示すように、メモリセル領域とＳＢＤ領域の全面に、例えば４００℃程度の低温条件のＣＶＤ法等により第３絶縁層４１を形成する。その後、高融点金属珪化物層３１〜３５と電気的に接続するコンタクトを形成するためのコンタクトホール４２を、例えばフォトリソグラフィ技術によりレジストパターニングし、その後ドライエッチング法等により形成する。   Next, as shown in FIG. 12, the third insulating layer 41 is formed on the entire surface of the memory cell region and the SBD region by a CVD method or the like under a low temperature condition of, eg, about 400 ° C. Thereafter, contact holes 42 for forming contacts electrically connected to the refractory metal silicide layers 31 to 35 are formed by resist patterning, for example, by photolithography, and then formed by dry etching or the like.

次に、図１３に示すように、バリアメタルとして機能する例えば窒化チタン等の高融点金属窒化物とチタンやタングステン等の低抵抗金属からなるコンタクト電極４６をコンタクトホール内に形成する。その後、コンタクト電極４６と電気的に接続するように、例えばアルミニウムや銅等の低抵抗金属をスパッタリング法等で第３絶縁層４１上の全面に形成し、更に、例えばフォトリソグラフィ技術によりレジストパターニングし、ドライエッチング等で電極配線４８をパターニングする。このとき、バリアメタル形成後に直接アルミニウムや銅等でコンタクト電極４６と電極配線４８を同時に形成しても良い。   Next, as shown in FIG. 13, a contact electrode 46 made of a refractory metal nitride such as titanium nitride and a low resistance metal such as titanium or tungsten that functions as a barrier metal is formed in the contact hole. Thereafter, a low resistance metal such as aluminum or copper is formed on the entire surface of the third insulating layer 41 by sputtering or the like so as to be electrically connected to the contact electrode 46, and further resist patterning is performed by, for example, photolithography. Then, the electrode wiring 48 is patterned by dry etching or the like. At this time, the contact electrode 46 and the electrode wiring 48 may be formed simultaneously with aluminum, copper or the like directly after the barrier metal is formed.

以上の工程を経て、図１に示されるフローティングゲート型フラッシュメモリセルとＳＢＤを同一半導体基板上に混載した本発明装置が提供される。   Through the above steps, the present invention device is provided in which the floating gate type flash memory cell and the SBD shown in FIG. 1 are mixedly mounted on the same semiconductor substrate.

上述の本発明方法によれば、従来のメモリセルの製造プロセスに対し、何ら新たな工程を追加することなく、メモリセルとＳＢＤを同一半導体基板上に形成することが可能である。更には、ＳＢＤの順方向バイアス印加時の寄生バイポーラトランジスタがオンすることによる半導体基板へ流れる電流を抑えることができ、所望の電流を得るために必要な電圧も低電圧化できるため、高抵抗体のような働きによる発熱を抑え、パッケージを溶かす等の問題の起きない信頼性の高い半導体装置を提供することが可能となる。   According to the above-described method of the present invention, it is possible to form the memory cell and the SBD on the same semiconductor substrate without adding any new process to the conventional manufacturing process of the memory cell. Further, since the current flowing to the semiconductor substrate due to turning on of the parasitic bipolar transistor when the forward bias is applied to the SBD can be suppressed, and the voltage necessary to obtain a desired current can be lowered. Thus, it is possible to provide a highly reliable semiconductor device that suppresses heat generation due to such an action and does not cause problems such as melting a package.

〈第２実施形態〉
次に、本発明装置及び本発明方法の第２実施形態について、図１４〜図２６を参照して説明する。 Second Embodiment
Next, 2nd Embodiment of this invention apparatus and this invention method is described with reference to FIGS.

図１４（ａ）、（ｂ）は、第２実施形態に係る本発明装置の断面図と平面図であり、図１４（ａ）は図１４（ｂ）に示すＸ−Ｘ’断面を示している。また、第１実施形態と同様に、第１導電型がｐ型で、第２導電型がｎ型である場合について、一般的なフローティングゲート型フラッシュメモリセルを想定して説明する。   14 (a) and 14 (b) are a sectional view and a plan view of the device of the present invention according to the second embodiment, and FIG. 14 (a) shows an XX ′ section shown in FIG. 14 (b). Yes. Similarly to the first embodiment, the case where the first conductivity type is p-type and the second conductivity type is n-type will be described assuming a general floating gate flash memory cell.

図１４に示すように、ｐ型のシリコン基板（半導体基板）５１の表面上に、メモリセル領域とＳＢＤ領域が相互に分離されて存在する。メモリセル領域には、素子分離層５２ａ（５２）に囲まれた活性領域に、半導体基板５１上に形成されたｐ型の不純物拡散層５３（ウェル、第１の不純物拡散層）、ｐ型不純物拡散層５３とｐ型の半導体基板５１を電気的に分離するｎ型の不純物拡散層（第８の不純物拡散層）５７と、ｎ型の不純物拡散層５７に電圧供給するためのｎ型の不純物拡散層（第７の不純物拡散層）５９と、ｐ型不純物拡散層３の表面上に形成された第１絶縁層６１（トンネルゲート絶縁膜）と、第１絶縁層６１直下のチャンネル領域に形成された閾値電圧調整用のｐ型の不純物拡散層５５（第２の不純物拡散層）と、第１絶縁層６１上に下から順番に形成されたフローティングゲート６２と第２絶縁層６３とコントロールゲート６４、サイドウォール絶縁層６５、ｐ型不純物拡散層５３の表面のチャンネル領域の両側に形成されたｎ型の不純物拡散層（第３の不純物拡散層）７１からなるソース領域とドレイン領域、及び、高融点金属珪化物層８１、８２、８３を備えたフローティングゲート構造のメモリセルが形成され、更に、当該メモリセル上に、コンタクトホール（図示せず）を有する第３絶縁層９１、コントロールゲート６４とソース領域７１とドレイン領域７１上の各高融点金属珪化物層８１、８２、８３と各別に接続するコンタクト電極９３、９４、９５、及び、当該コンタクト電極９３、９４、９５の上端面と各別に接続する電極配線（図示せず）が形成されている。   As shown in FIG. 14, on the surface of a p-type silicon substrate (semiconductor substrate) 51, a memory cell region and an SBD region exist separately from each other. In the memory cell region, a p-type impurity diffusion layer 53 (well, first impurity diffusion layer) formed on the semiconductor substrate 51, a p-type impurity is formed in an active region surrounded by the element isolation layer 52a (52). An n-type impurity diffusion layer (eighth impurity diffusion layer) 57 for electrically separating the diffusion layer 53 and the p-type semiconductor substrate 51 and an n-type impurity for supplying a voltage to the n-type impurity diffusion layer 57 A diffusion layer (seventh impurity diffusion layer) 59, a first insulating layer 61 (tunnel gate insulating film) formed on the surface of the p-type impurity diffusion layer 3, and a channel region immediately below the first insulating layer 61 are formed. P-type impurity diffusion layer 55 (second impurity diffusion layer) for adjusting the threshold voltage, a floating gate 62, a second insulating layer 63, and a control gate formed on the first insulating layer 61 in order from the bottom. 64, sidewall insulating layer 65 a source region and a drain region composed of an n-type impurity diffusion layer (third impurity diffusion layer) 71 formed on both sides of a channel region on the surface of the p-type impurity diffusion layer 53, and a refractory metal silicide layer 81; A memory cell having a floating gate structure including 82 and 83 is formed, and a third insulating layer 91 having a contact hole (not shown), a control gate 64, a source region 71, and a drain region 71 are formed on the memory cell. Contact electrodes 93, 94, 95 connected to each of the refractory metal silicide layers 81, 82, 83 above, and electrode wirings connected to the upper end surfaces of the contact electrodes 93, 94, 95 separately (not shown) ) Is formed.

また、本第２実施形態では、メモリセル領域のｐ型不純物拡散層５３のウェルが、ｎ型の不純物拡散層５７、５９によってｐ型の半導体基板５１から電気的に分離されるトリプルウェル構造となっており、ｎ型の不純物拡散層５９の上部に高不純物濃度のｎ型不純物拡散層７３が形成されており、その上面にｎ型不純物拡散層７３とオーミック接触する高融点金属珪化物層８６が形成され、第３絶縁層９１を貫通して高融点金属珪化物層８６と接続するコンタクト電極９６と当該コンタクト電極９６の上端面と接続する電極配線（図示せず）が形成されている。当該構造によって、ｎ型の不純物拡散層５７、５９、７３に、高融点金属珪化物層８６とコンタクト電極９６と図示しない電極配線を介して所定の電圧が供給される。   In the second embodiment, the well of the p-type impurity diffusion layer 53 in the memory cell region is electrically separated from the p-type semiconductor substrate 51 by the n-type impurity diffusion layers 57 and 59, and the triple well structure An n-type impurity diffusion layer 73 having a high impurity concentration is formed on the n-type impurity diffusion layer 59, and a refractory metal silicide layer 86 in ohmic contact with the n-type impurity diffusion layer 73 is formed on the upper surface thereof. The contact electrode 96 that connects to the refractory metal silicide layer 86 through the third insulating layer 91 and the electrode wiring (not shown) that connects to the upper end surface of the contact electrode 96 are formed. With this structure, a predetermined voltage is supplied to the n-type impurity diffusion layers 57, 59, 73 via the refractory metal silicide layer 86, the contact electrode 96, and an electrode wiring (not shown).

一方、ＳＢＤ領域には、素子分離層５２ａに囲まれた領域に、ＳＢＤのアノードとカソードを分離する第２の素子分離層５２ｂ（５２）、半導体基板５１上に形成されたｎ型の不純物拡散層（第４の不純物拡散層）５４、ｎ型の不純物拡散層５４の底面と接するｎ型の不純物拡散層（第９の不純物拡散層）５８、ｎ型の不純物拡散層５４の表面上に形成されたｐ型の不純物拡散層（第９の不純物拡散層）からなるガードリング層５６、ｎ型の不純物拡散層５４より高不純物濃度のｎ型の不純物拡散層（第６の不純物拡散層）７２、及び、高融点金属珪化物層８４、８５を備えたＳＢＤが形成され、更に、当該ＳＢＤ上に、コンタクトホールを有する第３絶縁層９１、高融点金属珪化物層８４、８５と各別に接続するコンタクト電極９７、９８、及び、当該コンタクト電極９７、９８の上端面と各別に接続する電極配線９９と電極配線（図示せず）が形成されている。当該ＳＢＤでは、高融点金属珪化物層９４と、ガードリング層５６に囲まれたｎ型の不純物拡散層５４との界面にショットキーバリアが形成される。   On the other hand, in the SBD region, in a region surrounded by the element isolation layer 52a, a second element isolation layer 52b (52) that isolates the anode and cathode of the SBD, and n-type impurity diffusion formed on the semiconductor substrate 51 A layer (fourth impurity diffusion layer) 54, an n-type impurity diffusion layer (9th impurity diffusion layer) 58 in contact with the bottom surface of the n-type impurity diffusion layer 54, and the n-type impurity diffusion layer 54. The guard ring layer 56 formed of the p-type impurity diffusion layer (the ninth impurity diffusion layer) and the n-type impurity diffusion layer (sixth impurity diffusion layer) 72 having a higher impurity concentration than the n-type impurity diffusion layer 54. In addition, an SBD including refractory metal silicide layers 84 and 85 is formed, and further connected to the third insulating layer 91 having a contact hole and the refractory metal silicide layers 84 and 85 on the SBD. Contact electrodes 97, 98 And, the electrode wiring 99 and the electrode wiring connected to the upper end surface and the other of the contact electrodes 97, 98 (not shown) is formed. In the SBD, a Schottky barrier is formed at the interface between the refractory metal silicide layer 94 and the n-type impurity diffusion layer 54 surrounded by the guard ring layer 56.

本第２実施形態では、メモリセル領域が、上述のようにトリプルウェルとして広く一般に知られる構造を構成しているため、同じｐ型の不純物拡散層５３（ウェル）上に形成されたメモリセル群（ブロック）に対して、当該ｐ型の不純物拡散層５３に所定の消去用電位を印加することで、当該メモリセル群だけを選択的に、つまり、他のｐ型の不純物拡散層５３（ウェル）上に形成されたメモリセル群と区別して、ブロック単位で一括消去できる。   In the second embodiment, since the memory cell region has a structure generally known as a triple well as described above, a group of memory cells formed on the same p-type impurity diffusion layer 53 (well). By applying a predetermined erasing potential to the p-type impurity diffusion layer 53 with respect to (block), only the memory cell group is selectively selected, that is, another p-type impurity diffusion layer 53 (well ) It can be erased in a block unit by distinguishing it from the memory cell group formed above.

更に、本第２実施形態では、メモリセルの製造プロセスに対して何ら新たな工程を追加することなく、メモリセル領域のｎ型不純物拡散層５７を形成するときに、ＳＢＤ領域にｎ型不純物拡散層５８を同時に形成することで、寄生ｐｎｐバイポーラトランジスタのベース幅が長くなるので、ＳＢＤに順方向バイアスを印加したときの寄生ｐｎｐバイポーラトランジスタのオン電圧が、上記第１実施形態の構造よりも高くなり、ｐ型半導体基板５１側へ流れる電流が更に減少して、発熱を抑えることが可能となる。   Further, in the second embodiment, when the n-type impurity diffusion layer 57 in the memory cell region is formed without adding any new process to the memory cell manufacturing process, the n-type impurity diffusion is performed in the SBD region. Since the base width of the parasitic pnp bipolar transistor is increased by forming the layer 58 at the same time, the on-voltage of the parasitic pnp bipolar transistor when a forward bias is applied to the SBD is higher than that of the structure of the first embodiment. Thus, the current flowing to the p-type semiconductor substrate 51 side is further reduced, and heat generation can be suppressed.

次に、図１４に示す本発明装置を製造する本発明方法の一例について、図１５〜２６を参照して説明する。図１５〜２６は、第２実施形態に係る本発明方法の製造工程を示す図１４（ｂ）に示すＸ−Ｘ’断面での工程断面図である。   Next, an example of the method of the present invention for producing the device of the present invention shown in FIG. 14 will be described with reference to FIGS. FIGS. 15 to 26 are process cross-sectional views taken along the line X-X ′ shown in FIG. 14 (b) showing the manufacturing process of the method of the present invention according to the second embodiment.

先ず、図１５に示すように、ｐ型半導体基板５１上にＬＯＣＯＳ法またはＳＴＩ法により、素子分離層５２（５２ａ，５２ｂ）を形成する。   First, as shown in FIG. 15, element isolation layers 52 (52a, 52b) are formed on a p-type semiconductor substrate 51 by LOCOS or STI.

次に、図１６に示すように、イオン打ち込み法により、ｐ型不純物拡散層５３とｎ型不純物拡散層５７、５９をｐ型半導体基板５１のメモリセル領域に、ｎ型不純物拡散層５４、５８をｐ型半導体基板１のＳＢＤ領域に、夫々形成する。そのとき、フォトリソグラフィ技術によって、レジストパターニングしてイオン注入しない側の領域をマスクしてイオン注入する。ここで、ｎ型不純物拡散層５７、５８のイオン注入を同時に行い、ｎ型不純物拡散層５４、５９のイオン注入を同時に行う。ｐ型とｎ型の各不純物イオン注入の順番は、何れが先でも構わない。   Next, as shown in FIG. 16, the p-type impurity diffusion layer 53 and the n-type impurity diffusion layers 57 and 59 are formed in the memory cell region of the p-type semiconductor substrate 51 by the ion implantation method, and the n-type impurity diffusion layers 54 and 58 are formed. Are formed in the SBD region of the p-type semiconductor substrate 1, respectively. At this time, ion implantation is performed by masking a region on the side not subjected to ion implantation by resist patterning by photolithography. Here, the n-type impurity diffusion layers 57 and 58 are simultaneously ion-implanted, and the n-type impurity diffusion layers 54 and 59 are simultaneously ion-implanted. Either the p-type or n-type impurity ion implantation may be performed first.

次に、図１７に示すように、熱酸化等の手法により、ｐ型不純物拡散層５３とｎ型不純物拡散層５４、５９の表面に第１絶縁層６１を形成する。引き続いて、図１８に示すように、フォトリソグラフィ技術によってレジスト１０４をパターニングし、イオン打ち込み法により、メモリセル領域の全面とＳＢＤ領域の第２の素子分離層５２ｂの内周縁領域にｐ型の不純物イオンを注入し、メモリセル領域のｐ型不純物拡散層５５とＳＢＤ領域のｐ型不純物拡散層からなるガードリング層５６を形成する。   Next, as shown in FIG. 17, the first insulating layer 61 is formed on the surfaces of the p-type impurity diffusion layer 53 and the n-type impurity diffusion layers 54 and 59 by a technique such as thermal oxidation. Subsequently, as shown in FIG. 18, the resist 104 is patterned by photolithography, and p-type impurities are formed on the entire surface of the memory cell region and the inner peripheral region of the second element isolation layer 52b in the SBD region by ion implantation. Ions are implanted to form a guard ring layer 56 composed of a p-type impurity diffusion layer 55 in the memory cell region and a p-type impurity diffusion layer in the SBD region.

次に、図１９に示すように、フローティングゲート６２となる例えばアモルファスシリコンを、ＣＶＤ法等により、第１絶縁層５１上と素子分離層５２上の全面に堆積する。尚、メモリセルがアレイ構造をとる場合は、第１実施形態と同様に、フローティングゲート６２となるアモルファスシリコンに対して予備的なパターニングを行う必要がある。   Next, as shown in FIG. 19, for example, amorphous silicon to be the floating gate 62 is deposited on the entire surface of the first insulating layer 51 and the element isolation layer 52 by the CVD method or the like. When the memory cell has an array structure, it is necessary to perform preliminary patterning on the amorphous silicon that becomes the floating gate 62 as in the first embodiment.

次に、図２０に示すように、フローティングゲート６２となるアモルファスシリコン層上に、例えば熱酸化等によりシリコン酸化膜を形成し、引き続き、シリコン窒化膜をＣＶＤ法等により堆積し、更に、シリコン酸化膜をＣＶＤ法等により堆積し、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる３層構造の第２絶縁層６３を形成する。   Next, as shown in FIG. 20, a silicon oxide film is formed on the amorphous silicon layer to be the floating gate 62 by, for example, thermal oxidation, and then a silicon nitride film is deposited by CVD or the like. A film is deposited by a CVD method or the like to form a second insulating layer 63 having a three-layer structure including a silicon oxide film, a silicon nitride film, and a silicon oxide film.

次に、図２１に示すように、コントロールゲート６４となる例えば多結晶シリコン、アモルファスシリコンまたは金属系材料の膜をＣＶＤ法等により全面に堆積する。   Next, as shown in FIG. 21, a film of, for example, polycrystalline silicon, amorphous silicon, or a metal material that becomes the control gate 64 is deposited on the entire surface by a CVD method or the like.

次に、図２２に示すように、例えばフォトリソグラフィ技術によりレジスト１０５をパターニングして、メモリセルのゲート領域をマスクし、コントロールゲート６４、第２絶縁層６３、フローティングゲート６２の各層の当該ゲート領域以外の部分を、ドライエッチング法等で除去して、コントロールゲート６４、第２絶縁層６３、フローティングゲート６２をパターニングする。   Next, as shown in FIG. 22, the resist 105 is patterned by photolithography, for example, to mask the gate region of the memory cell, and the gate region of each layer of the control gate 64, the second insulating layer 63, and the floating gate 62 The other portions are removed by a dry etching method or the like, and the control gate 64, the second insulating layer 63, and the floating gate 62 are patterned.

次に、図２３に示すように、メモリセル領域のコントロールゲート６４、第２絶縁層６３、フローティングゲート６２の側壁に、例えばシリコン酸化膜をＣＶＤ法等により堆積し、その後ドライエッチング法等でエッチングすることで、サイドウォール絶縁層６５を形成する。その後、フォトリソグラフィ技術によりレジスト１０３をパターニングして、ＳＢＤ領域のアノードとなる領域をマスクし、イオン打ち込み法により、ｎ型不純物拡散層７１、７２、７３を同時に形成する。ｎ型不純物拡散層７１はメモリセルのソース領域とドレイン領域として機能し、ｎ型不純物拡散層７２はＳＢＤのカソードコンタクトの低抵抗化に寄与する。また、ｎ型不純物拡散層７３は、ｎ型不純物拡散層５７に電圧を印加するときのコンタクトの低抵抗化に寄与する。   Next, as shown in FIG. 23, for example, a silicon oxide film is deposited on the side walls of the control gate 64, the second insulating layer 63, and the floating gate 62 in the memory cell region by a CVD method, and then etched by a dry etching method or the like. Thus, the sidewall insulating layer 65 is formed. Thereafter, the resist 103 is patterned by a photolithography technique, a region serving as an anode of the SBD region is masked, and n-type impurity diffusion layers 71, 72, 73 are simultaneously formed by ion implantation. The n-type impurity diffusion layer 71 functions as a source region and a drain region of the memory cell, and the n-type impurity diffusion layer 72 contributes to lowering the resistance of the cathode contact of the SBD. The n-type impurity diffusion layer 73 contributes to lowering the contact resistance when a voltage is applied to the n-type impurity diffusion layer 57.

次に、図２４に示すように、スパッタリング法等により、例えばチタンやコバルト等の高融点金属を全面に堆積し、その後ランプアニール等の熱処理により、シリコン上或いはアモルファスシリコン上（ｎ型不純物拡散層５４、７１、７２、７３、ガードリング層５６、及び、コントロールゲート６４の表面）に位置する高融点金属のみを選択的に珪化物化する。このとき、高融点金属を珪化物化させる熱処理は、高融点金属がコバルトの場合は４５０〜５３０℃で１分程度、チタンの場合は６５０〜７００℃で１分程度が好ましい。上記処理により、半導体基板５１上に選択的に形成された素子分離層５２に囲まれた活性領域のサイドウォール絶縁層６５を除く全面（ｎ型不純物拡散層５４、７１、７２、７３、ガードリング層５６、及び、コントロールゲート６４の露出面）に高融点金属珪化物層８１〜８６が形成される。   Next, as shown in FIG. 24, a refractory metal such as titanium or cobalt is deposited on the entire surface by sputtering or the like, and then on silicon or amorphous silicon (n-type impurity diffusion layer) by heat treatment such as lamp annealing. 54, 71, 72, 73, the guard ring layer 56, and the surface of the control gate 64) are selectively silicided. At this time, the heat treatment for siliciding the refractory metal is preferably about 1 minute at 450 to 530 ° C. when the refractory metal is cobalt, and about 1 minute at 650 to 700 ° C. for titanium. By the above processing, the entire surface (n-type impurity diffusion layers 54, 71, 72, 73, guard ring) of the active region surrounded by the element isolation layer 52 selectively formed on the semiconductor substrate 51 is removed. Refractory metal silicide layers 81 to 86 are formed on the layer 56 and the exposed surface of the control gate 64.

その後、素子分離層５２及びサイドウォール絶縁層６５上の未反応の高融点金属をウェットエッチング法等により、選択的に除去する。尚、ＳＢＤ領域のガードリング層５６の表面上に形成された高融点金属珪化物層８４がショットキーバリアダイオードのアノードとなり、高融点金属珪化物層８４と比較的低濃度なｎ型不純物拡散層５４との界面にショットキーバリア（ショットキー接合）が形成される。また、ｎ型不純物拡散層５４より高不純物濃度のｎ型不純物拡散層７２と高融点金属珪化物層８５の界面、メモリセル領域のｎ型不純物拡散層７１と高融点金属珪化物層８２、８３の界面、及び、メモリセル領域のｎ型不純物拡散層７３と高融点金属珪化物層８６の界面は、オーミックな接合となる。   Thereafter, the unreacted refractory metal on the element isolation layer 52 and the sidewall insulating layer 65 is selectively removed by a wet etching method or the like. The refractory metal silicide layer 84 formed on the surface of the guard ring layer 56 in the SBD region serves as the anode of the Schottky barrier diode, and the refractory metal silicide layer 84 and the relatively low concentration n-type impurity diffusion layer. A Schottky barrier (Schottky junction) is formed at the interface with 54. Further, the interface between the n-type impurity diffusion layer 72 and the refractory metal silicide layer 85 having a higher impurity concentration than the n-type impurity diffusion layer 54, the n-type impurity diffusion layer 71 and the refractory metal silicide layers 82 and 83 in the memory cell region. And the interface between the n-type impurity diffusion layer 73 and the refractory metal silicide layer 86 in the memory cell region form an ohmic junction.

次に、図２５に示すように、メモリセル領域とＳＢＤ領域の全面に、例えば４００℃程度の低温条件のＣＶＤ法等により第３絶縁層９１を形成する。その後、高融点金属珪化物層８１〜８６と電気的に接続するコンタクトを形成するためのコンタクトホール９２を、例えばフォトリソグラフィ技術によりレジストパターニングし、その後ドライエッチング法等により形成する。   Next, as shown in FIG. 25, a third insulating layer 91 is formed on the entire surface of the memory cell region and the SBD region by a CVD method or the like under a low temperature condition of about 400 ° C., for example. Thereafter, contact holes 92 for forming contacts electrically connected to the refractory metal silicide layers 81 to 86 are subjected to resist patterning, for example, by photolithography, and then formed by dry etching or the like.

次に、図２６に示すように、バリアメタルとして機能する例えば窒化チタン等の高融点金属窒化物とチタンやタングステンなどの低抵抗金属からなるコンタクト電極９３をコンタクトホール内に形成する。その後、コンタクト電極９３と電気的に接続するように、例えばアルミニウムや銅等の低抵抗金属をスパッタリング法等で第３絶縁層９１上の全面に形成し、更に、例えばフォトリソグラフィ技術によりレジストパターニングし、ドライエッチング等で電極配線９４をパターニングする。このとき、バリアメタル形成後に直接アルミニウムや銅等でコンタクト電極９３と電極配線９４を同時に形成しても良い。   Next, as shown in FIG. 26, a contact electrode 93 made of a refractory metal nitride such as titanium nitride and a low resistance metal such as titanium or tungsten that functions as a barrier metal is formed in the contact hole. Thereafter, a low resistance metal such as aluminum or copper is formed on the entire surface of the third insulating layer 91 by sputtering or the like so as to be electrically connected to the contact electrode 93, and further resist patterning is performed by, for example, photolithography. Then, the electrode wiring 94 is patterned by dry etching or the like. At this time, the contact electrode 93 and the electrode wiring 94 may be formed simultaneously with aluminum or copper directly after the barrier metal is formed.

以上の工程を経て、図１４に示されるフローティングゲート型フラッシュメモリセルとＳＢＤを同一半導体基板上に混載した本発明装置が提供される。   Through the above steps, the device of the present invention is provided in which the floating gate type flash memory cell and the SBD shown in FIG. 14 are mixedly mounted on the same semiconductor substrate.

上述の第２実施形態に係る本発明方法は、第１実施形態に係る本発明方法に対して、ｎ型不純物拡散層５７、５９をｐ型半導体基板５１のメモリセル領域に、ｎ型不純物拡散層５８をｐ型半導体基板１のＳＢＤ領域に、夫々形成する工程が追加されているが、ｎ型不純物拡散層５４、５９のイオン注入を同時に行うため、実質的には、ｎ型不純物拡散層５７、５８のイオン注入を同時に行う工程が、第１実施形態に係る本発明方法に対して追加となっている。それ以外の工程は、第１実施形態と同じであるので、各不純物拡散層の不純物及びその不純物濃度、各層の材料、膜厚、成膜温度及び成膜時間等の成膜条件は、第１実施形態と同じものを使用できるので、重複する説明は割愛した。尚、ｎ型不純物拡散層５７、５８に含まれるｎ型不純物はリンや砒素等の５族元素で、その不純物濃度は１×１０１５〜１×１０１７ａｔｏｍｓ／ｃｍ３程度であることが好ましい。 The method of the present invention according to the second embodiment described above is different from the method of the present invention according to the first embodiment in that n-type impurity diffusion layers 57 and 59 are diffused in the memory cell region of the p-type semiconductor substrate 51. Steps for forming the layer 58 in the SBD region of the p-type semiconductor substrate 1 are added respectively. However, since the n-type impurity diffusion layers 54 and 59 are simultaneously implanted, the n-type impurity diffusion layer is substantially used. The step of simultaneously implanting ions 57 and 58 is added to the method of the present invention according to the first embodiment. Since the other steps are the same as those in the first embodiment, the film formation conditions such as the impurity of each impurity diffusion layer and its impurity concentration, the material of each layer, the film thickness, the film formation temperature, and the film formation time are as follows. Since the same thing as embodiment can be used, the overlapping description was omitted. The n-type impurity contained in the n-type impurity diffusion layers 57 and 58 is a Group 5 element such as phosphorus or arsenic, and the impurity concentration is preferably about 1 × 10 15 to 1 × 10 17 atoms / cm 3. .

上述の第２実施形態に係る本発明方法によれば、従来のトリプルウェル構造のメモリセルの製造プロセスに対し、何ら新たな工程を追加することなく、メモリセルとＳＢＤを同一半導体基板上に形成することが可能である。更には、ＳＢＤの順方向バイアス印加時の寄生バイポーラトランジスタがオンすることによる半導体基板へ流れる電流を抑えることができ、所望の電流を得るために必要な電圧も低電圧化できるため、高抵抗体のような働きによる発熱を抑え、パッケージを溶かす等の問題の起きない信頼性の高い半導体装置を提供することが可能となる。   According to the method of the present invention related to the second embodiment described above, the memory cell and the SBD are formed on the same semiconductor substrate without adding any new process to the conventional manufacturing process of the memory cell having the triple well structure. Is possible. Further, since the current flowing to the semiconductor substrate due to turning on of the parasitic bipolar transistor when the forward bias is applied to the SBD can be suppressed, and the voltage necessary to obtain a desired current can be lowered. Thus, it is possible to provide a highly reliable semiconductor device that suppresses heat generation due to such an action and does not cause problems such as melting a package.

更に、メモリセルがアレイ構造をとる場合において、ｎ型不純物拡散層５７、５９で囲まれたｐ型不純物拡散層５３上に存在するメモリセル群を一つのブロックとすると、複数ブロックが同一半導体基板上に存在するときに、選択的に一つのブロックのメモリセル群を一括で消去可能な構造であるため、高集積の半導体記憶装置とＳＢＤを、同一半導体基板上に形成することが可能である。   Further, when the memory cells have an array structure, if a group of memory cells existing on the p-type impurity diffusion layer 53 surrounded by the n-type impurity diffusion layers 57 and 59 is defined as one block, a plurality of blocks are formed on the same semiconductor substrate. Since the memory cell group of one block can be selectively erased at a time when it exists above, a highly integrated semiconductor memory device and SBD can be formed on the same semiconductor substrate. .

以上、詳細に本発明装置及び本発明方法について図面を参照して説明したが、各不純物拡散層の不純物及びその不純物濃度、各層の材料、膜厚、成膜温度及び成膜時間等の成膜条件は、好適な一例を示したものであって、本発明の技術的範囲内において適宜変更可能である。   As described above, the apparatus and method of the present invention have been described in detail with reference to the drawings. Deposition of impurities and impurity concentration of each impurity diffusion layer, material of each layer, film thickness, film formation temperature, film formation time, etc. The conditions show a suitable example, and can be appropriately changed within the technical scope of the present invention.

また、上記第１及び第２実施形態では、本発明装置に搭載されるメモリセルとして、一般的なフローティングゲート型フラッシュメモリセルを想定したが、メモリセルとしては、閾値電圧を不純物濃度により調整するトランジスタを備える構造であれば、フローティングゲート型フラッシュメモリセルに限定されるものではなく、例えば、ミラービット等のＭＯＮＯＳ型メモリセルであっても良い。   In the first and second embodiments, a general floating gate type flash memory cell is assumed as a memory cell mounted on the device of the present invention. However, as the memory cell, the threshold voltage is adjusted by the impurity concentration. The structure including a transistor is not limited to the floating gate type flash memory cell, and may be a MONOS type memory cell such as a mirror bit, for example.

本発明は、同一半導体基板上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備える半導体装置、及び、その製造方法に利用可能であり、特に、ソース、ドレイン、ゲート上に高融点金属珪化物層（金属シリサイド）を選択的に形成した半導体記憶装置（例えば、ＥＥＰＲＯＭやフラッシュメモリ等の浮遊ゲート型メモリやミラービット等のＭＯＮＯＳ型メモリ）と、ショットキーバリアダイオードを同一半導体基板上に備える半導体集積回路及びその製造方法に利用可能である。   The present invention relates to a semiconductor device including a memory cell region for forming a memory cell and a Schottky barrier diode region for forming a Schottky barrier diode separated from each other on the same semiconductor substrate, and its manufacture The present invention is applicable to a semiconductor memory device in which a refractory metal silicide layer (metal silicide) is selectively formed on a source, a drain, and a gate (for example, a floating gate type memory such as an EEPROM or a flash memory or a mirror). The present invention is applicable to a semiconductor integrated circuit including a MONOS type memory such as a bit and a Schottky barrier diode on the same semiconductor substrate and a method for manufacturing the same.

本発明に係る半導体装置の第１実施形態に係る構造を模式的に示す断面図と平面図Sectional drawing and top view which show typically the structure which concerns on 1st Embodiment of the semiconductor device which concerns on this invention 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 1st Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の第２実施形態に係る構造を模式的に示す断面図と平面図Sectional drawing and top view which show typically the structure concerning 2nd Embodiment of the semiconductor device which concerns on this invention 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図Process sectional drawing which shows typically the cross-section in one process of the manufacturing process which concerns on 2nd Embodiment of the manufacturing method of the semiconductor device which concerns on this invention. 従来のショットキーバリアダイオードとＣＭＯＳトランジスタを同一半導体基板上に備える半導体装置の一構成例を模式的に示す断面図Sectional drawing which shows typically the example of 1 structure of the semiconductor device which equips the same semiconductor substrate with the conventional Schottky barrier diode and a CMOS transistor

符号の説明Explanation of symbols

１、５１： 半導体基板
２、５２： 素子分離層
２ａ、５２ａ： 第１の素子分離層
２ｂ、５２ｂ： 第２の素子分離層
３、５３： ｐ型不純物拡散層（第１の不純物拡散層）
４、５４： ｎ型不純物拡散層（第４の不純物拡散層）
５、５５： ｐ型不純物拡散層（第２の不純物拡散層）
６、５６： ガードリング層（第５の不純物拡散層）
１１、６１： 第１絶縁層
１２、６２： フローティングゲート
１３、６３： 第２絶縁層
１４、６４： コントロールゲート
１５、６５： サイドウォール絶縁層
２１、７１： ｎ型不純物拡散層（第３の不純物拡散層）
２２、７２： ｎ型不純物拡散層（第６の不純物拡散層）
３１、３２、３３、３４、３５： 高融点金属珪化物層
８１、８２、８３、８４、８５、８６： 高融点金属珪化物層
４１、９１： 第３絶縁層
４２、９２： コンタクトホール
４３〜４７、９３〜９８： コンタクト電極
４８、９９： 電極配線
５７： ｎ型不純物拡散層（第８の不純物拡散層）
５８： ｎ型不純物拡散層（第９の不純物拡散層）
５９： ｎ型不純物拡散層（第７の不純物拡散層）
７３： ｎ型不純物拡散層
１０１〜１０６： レジスト
２０１： シリコン基板
２０２： ｎ＋埋め込み拡散層
２０３： ｎ型不純物層
２０４： ｐ＋ガードリング層
２０５、２０６： ｐ＋不純物拡散層
DESCRIPTION OF SYMBOLS 1, 51: Semiconductor substrate 2, 52: Element isolation layer 2a, 52a: First element isolation layer 2b, 52b: Second element isolation layer 3, 53: P-type impurity diffusion layer (first impurity diffusion layer)
4, 54: n-type impurity diffusion layer (fourth impurity diffusion layer)
5, 55: p-type impurity diffusion layer (second impurity diffusion layer)
6, 56: Guard ring layer (fifth impurity diffusion layer)
11, 61: first insulating layer 12, 62: floating gate 13, 63: second insulating layer 14, 64: control gate 15, 65: sidewall insulating layer 21, 71: n-type impurity diffusion layer (third impurity) Diffusion layer)
22, 72: n-type impurity diffusion layer (sixth impurity diffusion layer)
31, 32, 33, 34, 35: refractory metal silicide layers 81, 82, 83, 84, 85, 86: refractory metal silicide layers 41, 91: third insulating layers 42, 92: contact holes 43 to 47, 93 to 98: Contact electrode 48, 99: Electrode wiring 57: N-type impurity diffusion layer (eighth impurity diffusion layer)
58: n-type impurity diffusion layer (ninth impurity diffusion layer)
59: n-type impurity diffusion layer (seventh impurity diffusion layer)
73: n-type impurity diffusion layer 101-106: resist 201: silicon substrate 202: n + buried diffusion layer 203: n-type impurity layer 204: p + guard ring layer 205, 206: p + impurity diffusion layer

Claims (10)

第１導電型の半導体基板上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備え、
前記メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するための前記トランジスタのチャンネル領域に形成された前記第１導電型の不純物拡散層と、前記ショットキーバリアダイオードのショットキーバリアを形成する前記第１導電型と異なる第２導電型の不純物拡散層の表面の周囲に前記第１導電型の不純物拡散層で形成されたガードリング層が、同一工程で同時に形成された不純物拡散層であることを特徴とする半導体装置。 On the semiconductor substrate of the first conductivity type, a memory cell region for forming a memory cell and a Schottky barrier diode region for forming a Schottky barrier diode are provided separately from each other,
Forming an impurity diffusion layer of the first conductivity type formed in a channel region of the transistor for adjusting a threshold voltage of the transistor constituting the memory cell by an impurity concentration, and a Schottky barrier of the Schottky barrier diode; The guard ring layer formed of the first conductivity type impurity diffusion layer around the surface of the second conductivity type impurity diffusion layer different from the first conductivity type is an impurity diffusion layer formed simultaneously in the same process. A semiconductor device. 前記メモリセル領域は、絶縁体からなる第１の素子分離層と、前記半導体基板上に形成された前記第１導電型の第１の不純物拡散層と、前記第１の不純物拡散層の表面上に形成された第１絶縁層と、前記第１絶縁層直下の前記チャンネル領域に形成された前記閾値電圧を調整するための前記第１導電型の第２の不純物拡散層と、前記第１絶縁層上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第２絶縁層と、前記第２絶縁層上に形成させたコントロールゲートと、前記第１の不純物拡散層の表面に形成された前記第２導電型の第３の不純物拡散層からなるソース領域及びドレイン領域を備え、
前記ショットキーバリアダイオード領域は、前記ショットキーバリアダイオードのアノードとカソードを分離する絶縁体からなる第２の素子分離層と、前記半導体基板上に形成された前記第２導電型の第４の不純物拡散層と、前記第４の不純物拡散層の表面上に形成された前記第１導電型の第５の不純物拡散層からなる前記ガードリング層と、前記素子分離層に囲まれる前記第４の不純物拡散層と前記ガードリング層の表面上に形成され、前記第４の不純物拡散層との界面において前記ショットキーバリアを形成する高融点金属珪化物層とを備えることを特徴とする請求項１に記載の半導体装置。 The memory cell region includes a first element isolation layer made of an insulator, a first impurity diffusion layer of the first conductivity type formed on the semiconductor substrate, and a surface of the first impurity diffusion layer. A first insulating layer formed on the first insulating layer; a second impurity diffusion layer of the first conductivity type for adjusting the threshold voltage formed in the channel region immediately below the first insulating layer; and the first insulating layer. A floating gate formed on the layer; a second insulating layer formed on the floating gate; a control gate formed on the second insulating layer; and a surface of the first impurity diffusion layer. A source region and a drain region comprising a third impurity diffusion layer of the second conductivity type,
The Schottky barrier diode region includes a second element isolation layer made of an insulator that separates an anode and a cathode of the Schottky barrier diode, and a fourth impurity of the second conductivity type formed on the semiconductor substrate. A diffusion layer; the guard ring layer including the fifth impurity diffusion layer of the first conductivity type formed on the surface of the fourth impurity diffusion layer; and the fourth impurity surrounded by the element isolation layer. The refractory metal silicide layer formed on the surface of the diffusion layer and the guard ring layer and forming the Schottky barrier at the interface with the fourth impurity diffusion layer, The semiconductor device described. 前記ショットキーバリアダイオード領域は、前記第２の素子分離層の外周側の前記第４の不純物拡散層の表面に形成された前記第４の不純物拡散層より高不純物濃度の前記第２導電型の第６の不純物拡散層と、前記第６の不純物拡散層の表面上に形成された高融点金属珪化物層を備えることを特徴とする請求項２に記載の半導体装置。   The Schottky barrier diode region has the second conductivity type having a higher impurity concentration than the fourth impurity diffusion layer formed on the surface of the fourth impurity diffusion layer on the outer peripheral side of the second element isolation layer. The semiconductor device according to claim 2, further comprising a sixth impurity diffusion layer and a refractory metal silicide layer formed on a surface of the sixth impurity diffusion layer. 前記メモリセル領域は、前記第１の不純物拡散層の周囲を囲む前記半導体基板上に形成された前記第２導電型の第７の不純物拡散層と、前記第１の不純物拡散層と前記半導体基板を電気的に分離する前記半導体基板の表面に形成された前記第２導電型の第８の不純物拡散層とを備え、
前記ショットキーバリアダイオード領域は、前記半導体基板の表面に形成された前記第４の不純物拡散層の底面と接する前記第２導電型の第９の不純物拡散層を備えることを特徴とする請求項２または３に記載の半導体装置。 The memory cell region includes a seventh impurity diffusion layer of the second conductivity type formed on the semiconductor substrate surrounding the first impurity diffusion layer, the first impurity diffusion layer, and the semiconductor substrate. An eighth impurity diffusion layer of the second conductivity type formed on the surface of the semiconductor substrate for electrically separating
3. The Schottky barrier diode region includes a ninth impurity diffusion layer of the second conductivity type in contact with a bottom surface of the fourth impurity diffusion layer formed on the surface of the semiconductor substrate. Or the semiconductor device according to 3; 前記第１導電型の前記半導体基板がｐ型シリコン基板であり、
前記メモリセル領域の前記閾値電圧を調整するための前記不純物拡散層の前記第１導電型の不純物濃度と、前記ショットキーバリアダイオード領域の前記ガードリング層を形成する前記不純物拡散層の前記第１導電型の不純物及び不純物濃度が、３族元素で、１×１０１７ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。 The semiconductor substrate of the first conductivity type is a p-type silicon substrate;
The impurity concentration of the first conductivity type of the impurity diffusion layer for adjusting the threshold voltage of the memory cell region, and the first of the impurity diffusion layer forming the guard ring layer of the Schottky barrier diode region. 5. The conductivity type impurity and impurity concentration of a Group 3 element, which are 1 × 10 17 atoms / cm 3 or more and 1 × 10 19 atoms / cm 3 or less, respectively. A semiconductor device according to 1. 第１導電型の半導体基板上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備えた半導体装置の製造方法であって、
前記メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するための前記第１導電型の不純物拡散層を前記トランジスタのチャンネル領域に形成する工程と、前記ショットキーバリアダイオードのショットキーバリアを形成する前記第１導電型と異なる第２導電型の不純物拡散層の表面の周囲に前記第１導電型の不純物拡散層のガードリング層を形成する工程を、同一工程として同時に行うことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a memory cell region for forming a memory cell and a Schottky barrier diode region for forming a Schottky barrier diode separated from each other on a first conductivity type semiconductor substrate There,
Forming a first conductivity type impurity diffusion layer in a channel region of the transistor for adjusting a threshold voltage of a transistor constituting the memory cell according to an impurity concentration; and forming a Schottky barrier of the Schottky barrier diode. The step of forming the guard ring layer of the impurity diffusion layer of the first conductivity type around the surface of the impurity diffusion layer of the second conductivity type different from the first conductivity type is performed simultaneously as the same step. A method for manufacturing a semiconductor device. 前記半導体基板上に絶縁体からなる素子分離層を形成する工程と、
前記メモリセル領域の前記半導体基板上に前記第１導電型の第１の不純物拡散層を形成し、前記ショットキーバリアダイオード領域の前記半導体基板上に前記第２導電型の第４の不純物拡散層を形成する工程と、
前記第１の不純物拡散層の表面上に第１絶縁層を形成する工程と、
前記トランジスタの閾値電圧を不純物濃度により調整するための前記第１導電型の第２の不純物拡散層と、前記第１導電型の第５の不純物拡散層からなる前記ガードリング層を、同時に形成する工程と、
前記第１絶縁層上にフローティングゲートを形成する工程と、
前記フローティングゲート上に第２絶縁層を形成する工程と、
前記第２絶縁層上にコントロールゲートを形成する工程と、
前記第１の不純物拡散層の表面に前記第２導電型の第３の不純物拡散層からなるソース領域及びドレイン領域を形成する工程と、
前記第４の不純物拡散層と前記ガードリング層の表面上に高融点金属珪化物層を形成する工程と、
を有することを特徴とする請求項６に記載の半導体装置の製造方法。 Forming an element isolation layer made of an insulator on the semiconductor substrate;
Forming a first impurity diffusion layer of the first conductivity type on the semiconductor substrate in the memory cell region; and a fourth impurity diffusion layer of the second conductivity type on the semiconductor substrate in the Schottky barrier diode region. Forming a step;
Forming a first insulating layer on a surface of the first impurity diffusion layer;
The first conductivity type second impurity diffusion layer for adjusting the threshold voltage of the transistor according to the impurity concentration and the guard ring layer made of the first conductivity type fifth impurity diffusion layer are simultaneously formed. Process,
Forming a floating gate on the first insulating layer;
Forming a second insulating layer on the floating gate;
Forming a control gate on the second insulating layer;
Forming a source region and a drain region composed of the third impurity diffusion layer of the second conductivity type on the surface of the first impurity diffusion layer;
Forming a refractory metal silicide layer on the surfaces of the fourth impurity diffusion layer and the guard ring layer;
The method of manufacturing a semiconductor device according to claim 6, wherein: 前記ソース領域及びドレイン領域を形成する工程において、前記ショットキーバリアダイオード領域の前記ガードリング層より外周側の前記第４の不純物拡散層の表面に、前記第４の不純物拡散層より高不純物濃度の前記第２導電型の第６の不純物拡散層を、前記ソース領域及びドレイン領域と同時に形成し、
前記高融点金属珪化物層を形成する工程において、前記第６の不純物拡散層の表面上にも前記高融点金属珪化物層を同時に形成することを特徴とする請求項７に記載の半導体装置の製造方法。 In the step of forming the source region and the drain region, the surface of the fourth impurity diffusion layer on the outer peripheral side of the guard ring layer in the Schottky barrier diode region has a higher impurity concentration than the fourth impurity diffusion layer. Forming a sixth impurity diffusion layer of the second conductivity type simultaneously with the source region and the drain region;
8. The semiconductor device according to claim 7, wherein in the step of forming the refractory metal silicide layer, the refractory metal silicide layer is simultaneously formed also on the surface of the sixth impurity diffusion layer. Production method. 前記高融点金属珪化物層を形成する工程において、前記メモリセル領域の前記第３の不純物拡散層の表面の一部、及び、前記コントロールゲートの上面にも前記高融点金属珪化物層を同時に形成することを特徴とする請求項７または８に記載の半導体装置の製造方法。   In the step of forming the refractory metal silicide layer, the refractory metal silicide layer is simultaneously formed on part of the surface of the third impurity diffusion layer in the memory cell region and on the upper surface of the control gate. A method for manufacturing a semiconductor device according to claim 7 or 8, wherein: 前記第４の不純物拡散層を形成する工程において、前記メモリセル領域の前記第１の不純物拡散層の周囲を囲む前記半導体基板上に前記第２導電型の第７の不純物拡散層を、前記第４の不純物拡散層と同時に形成し、
前記第２の不純物拡散層と前記ガードリング層を同時に形成する工程の前に、前記メモリセル領域の前記半導体基板の表面に、前記第１の不純物拡散層と前記半導体基板を電気的に分離する前記第２導電型の第８の不純物拡散層と、前記ショットキーバリアダイオード領域の前記半導体基板の表面に、前記第４の不純物拡散層の底面と接する前記第２導電型の第９の不純物拡散層を形成する工程を有することを特徴とする請求項７〜９の何れか１項に記載の半導体装置の製造方法。 In the step of forming the fourth impurity diffusion layer, the second conductivity type seventh impurity diffusion layer is formed on the semiconductor substrate surrounding the first impurity diffusion layer in the memory cell region. 4 at the same time as the impurity diffusion layer,
Before the step of simultaneously forming the second impurity diffusion layer and the guard ring layer, the first impurity diffusion layer and the semiconductor substrate are electrically separated from the surface of the semiconductor substrate in the memory cell region. An eighth impurity diffusion layer of the second conductivity type, and a ninth impurity diffusion of the second conductivity type in contact with the bottom surface of the fourth impurity diffusion layer on the surface of the semiconductor substrate in the Schottky barrier diode region. The method for manufacturing a semiconductor device according to claim 7, further comprising a step of forming a layer.
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