JP2009105858A

JP2009105858A - Output device and semiconductor integrated device

Info

Publication number: JP2009105858A
Application number: JP2007278128A
Authority: JP
Inventors: Masayuki Muranaka; 雅幸村中
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-10-25
Filing date: 2007-10-25
Publication date: 2009-05-14

Abstract

PROBLEM TO BE SOLVED: To provide an output device capable of reducing electric current consumption regardless of a data pattern. SOLUTION: The output device outputs a differential signal from a driver circuit 9 for converting a data signal input outside to a differential signal for output. The output device has: a relay buffer section 11 for differentially outputting the differential signal input from the driver circuit 9 with low amplitude; an amplification amplifier section 12 to which the differential signal output from the relay buffer section 11 is input for amplifying amplitude for output; and a data output section 13 for performing differential output by driving force higher than that of the driver circuit 9. COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、データ伝送に係り、より詳しくは、これら高速シリアル通信で使用されるデータ送信装置の出力装置、及びにその出力装置を備えた半導体集積装置に関するものである。 The present invention relates to data transmission, and more particularly to an output device of a data transmission device used in these high-speed serial communications and a semiconductor integrated device provided with the output device.

近年、製品のインターフェース速度が高速化されており、高速シリアル通信を使ったシステムが開発されている。 In recent years, the interface speed of products has been increased, and systems using high-speed serial communication have been developed.

例えば、特許文献１は、差動信号を伝送する一対の伝送線路に接続された第１及び第２の各出力端子を備え、外部から入力されたデータ信号を差動信号に変換し、第１及び第２の各出力端子に出力するドライバ回路において、第１の出力端子は、第１のプルアップ抵抗回路を介して所定の電源電圧に接続されると共に、第１のプルダウン抵抗回路を介して接地電圧に接続され、第２の出力端子は、第２のプルアップ抵抗回路を介して電源電圧に接続されると共に、第２のプルダウン抵抗回路を介して接地電圧に接続され、第１及び第２の各プルアップ抵抗回路、並びに第１及び第２の各プルダウン抵抗回路は、データ信号に応じて抵抗値がそれぞれ変化することで、高速シリアル通信システムにおいて用いられる送信側ドライバ回路の消費電力を低減するようにしている。
また特許文献２は、しきい値（しきい値電圧Ｖｔｈａ、Ｖｔｈｂ、Ｖｔｈｃ）を異ならせた複数の素子又は回路（入力バッファ回路）を含み、これら素子又は回路に共通の入力（入力電圧）が同時に加えられた場合に、しきい値に応じて異なる時期に状態変化を生じる構成とすることで、入力による状態変化の生起タイミングを変移させるようにした半導体集積回路が開示されている。
特開２００７−３６８４８公報特開２００６−２６２４２１公報 For example, Patent Document 1 includes first and second output terminals connected to a pair of transmission lines that transmit a differential signal, converts a data signal input from the outside into a differential signal, In the driver circuit that outputs to each of the second output terminals, the first output terminal is connected to a predetermined power supply voltage via the first pull-up resistor circuit and via the first pull-down resistor circuit. The second output terminal is connected to the power supply voltage via the second pull-up resistor circuit, and is connected to the ground voltage via the second pull-down resistor circuit. Each of the pull-up resistor circuits 2 and the first and second pull-down resistor circuits has a resistance value that changes according to the data signal, so that the power consumption of the transmission-side driver circuit used in the high-speed serial communication system is reduced. So as to reduce the.
Patent Document 2 includes a plurality of elements or circuits (input buffer circuits) having different threshold values (threshold voltages Vtha, Vthb, Vthc), and inputs (input voltages) common to these elements or circuits are included. There has been disclosed a semiconductor integrated circuit in which, when they are applied simultaneously, a state change occurs at different times according to a threshold value, thereby changing the occurrence timing of the state change caused by input.
JP 2007-36848 A JP 2006-262421 A

ところで、高速シリアル通信において、伝送路の反射波に起因する信号劣化を防ぐために、データ出力部と伝送路とのインピーダンス整合は必要不可欠である。
図１３は、特許文献１に示されている従来の高速シリアル通信システムの送信側ドライバ回路の構成を示した図である。
この図１３に示すドライバ回路１０９は、４つのインバータ１２０〜１２３と、２つのデータ生成回路部１２４、１２５と、２つのエンファシス制御回路部１２６、１２７とを備える。各インバータ１２０、１２３の出力端は、対応する各エンファシス制御回路部１２６、１２７の入力端にそれぞれ接続され、各インバータ１２１、１２２の出力端は、対応する各データ生成回路部１２４、１２５の入力端にそれぞれ接続されている。また、データ生成回路部１２４及びエンファシス制御回路部１２６の各出力端は、出力端ＯＵＴ１を構成し、データ生成回路部１２５及びエンファシス制御回路部１２７の各出力端は、出力端ＯＵＴ２を構成する。
データ生成回路部１２４は、出力端ＯＵＴ１と所定の電源電圧Ｖｃｃとの間で並列にそれぞれ接続された５つの第１の部分抵抗回路ＰＲ１１〜１５と、出力端ＯＵＴ１とＧＮＤとの間で並列にそれぞれ接続された５つの第２の部分抵抗回路ＤＲ１１〜１５とを備える。ここで、第１の各部分抵抗回路ＰＲ１１〜ＰＲ１５は全て同じ構成であり、第２の各部分抵抗回路ＤＲ１１〜ＤＲ１５は全て同じ構成である。 By the way, in high-speed serial communication, impedance matching between the data output unit and the transmission path is indispensable in order to prevent signal deterioration due to the reflected wave of the transmission path.
FIG. 13 is a diagram showing a configuration of a transmission side driver circuit of the conventional high-speed serial communication system disclosed in Patent Document 1. In FIG.
The driver circuit 109 shown in FIG. 13 includes four inverters 120 to 123, two data generation circuit units 124 and 125, and two emphasis control circuit units 126 and 127. The output terminals of the inverters 120 and 123 are connected to the input terminals of the corresponding emphasis control circuit units 126 and 127, respectively, and the output terminals of the inverters 121 and 122 are input to the corresponding data generation circuit units 124 and 125, respectively. Connected to each end. Each output terminal of the data generation circuit unit 124 and the emphasis control circuit unit 126 constitutes an output terminal OUT1, and each output terminal of the data generation circuit unit 125 and the emphasis control circuit unit 127 constitutes an output terminal OUT2.
The data generation circuit unit 124 includes five first partial resistance circuits PR11 to PR15 connected in parallel between the output terminal OUT1 and a predetermined power supply voltage Vcc, and in parallel between the output terminal OUT1 and GND. There are five second partial resistance circuits DR11 to 15 connected to each other. Here, the first partial resistance circuits PR11 to PR15 all have the same configuration, and the second partial resistance circuits DR11 to DR15 all have the same configuration.

第１の部分抵抗回路ＰＲ１１及び第２の部分抵抗回路ＤＲ１１についてそれぞれ説明すると、第１の部分抵抗回路ＰＲ１１は、直列に接続されたＰ型金属酸化膜電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）Ｐ１１と抵抗Ｒ１１とからそれぞれ構成され、第２の部分抵抗回路ＤＲ１１は、直列に接続されたＮ型金属酸化膜電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）Ｎ１１と抵抗Ｒ２１とからそれぞれ構成されている。各トランジスタＰ１１〜Ｐ１５、Ｎ１１〜Ｎ１５のゲートは、インバータ１２１の出力端にそれぞれ接続されている。
また、データ生成回路部１２５は、出力端ＯＵＴ２と電源電圧Ｖｃｃとの間で並列にそれぞれ接続された５つの第１の部分抵抗回路ＰＲ２１〜ＰＲ２５と、出力端ＯＵＴ２とＧＮＤとの間で並列にそれぞれ接続された５つの第２の部分抵抗回路ＤＲ２１〜ＤＲ２５とを備える。ここでも、第１の各部分抵抗回路ＰＲ２１〜ＰＲ２５は全て同じ構成であり、第２の各部分抵抗回路ＤＲ２１〜ＤＲ２５は全て同じ構成である。
一例として第１の部分抵抗回路ＰＲ２１及び第２の部分抵抗回路ＤＲ２１についてそれぞれ説明すると、第１の部分抵抗回路ＰＲ２１は、直列に接続されたＰＭＯＳトランジスタＰ２１と抵抗Ｒ３１とからそれぞれ構成され、第２の部分抵抗回路ＤＲ２１は、直列に接続されたＮＭＯＳトランジスタＮ２１と抵抗Ｒ４１とからそれぞれ構成されている。各トランジスタＰ２１〜Ｐ２５、Ｎ２１〜Ｎ２５のゲートは、インバータ１２２の出力端にそれぞれ接続されている。 The first partial resistance circuit PR11 and the second partial resistance circuit DR11 will be described. The first partial resistance circuit PR11 is a P-type metal oxide field effect transistor (hereinafter referred to as “PMOS transistor”) connected in series. The second partial resistance circuit DR11 is composed of an N-type metal oxide field effect transistor (hereinafter referred to as “NMOS transistor”) N11 and a resistor R21 connected in series. Each is composed. The gates of the transistors P11 to P15 and N11 to N15 are connected to the output terminal of the inverter 121, respectively.
The data generation circuit unit 125 includes five first partial resistance circuits PR21 to PR25 connected in parallel between the output terminal OUT2 and the power supply voltage Vcc, and in parallel between the output terminal OUT2 and GND. There are five second partial resistance circuits DR21 to DR25 connected to each other. Here, the first partial resistance circuits PR21 to PR25 all have the same configuration, and the second partial resistance circuits DR21 to DR25 all have the same configuration.
As an example, the first partial resistance circuit PR21 and the second partial resistance circuit DR21 will be described. The first partial resistance circuit PR21 includes a PMOS transistor P21 and a resistor R31 connected in series. The partial resistance circuit DR21 includes an NMOS transistor N21 and a resistor R41 connected in series. The gates of the transistors P21 to P25 and N21 to N25 are connected to the output terminal of the inverter 122, respectively.

エンファシス制御回路部１２６は、出力端ＯＵＴ１と所定の電源電圧Ｖｃｃとの間で直列に接続されたＰＭＯＳトランジスタＰ１６と抵抗Ｒ１６とからなる第１の部分抵抗回路ＰＲ１６、及び出力端ＯＵＴ１とＧＮＤとの間で直列に接続されたＮＭＯＳトランジスタＮ１６と抵抗Ｒ２６とからなる第２の部分抵抗回路ＤＲ１６をそれぞれ備える。各トランジスタＰ１６、Ｎ１６のゲートは、インバータ１２０の出力端にそれぞれ接続されている。
エンファシス制御回路部１２７は、出力端ＯＵＴ２と所定の電源電圧Ｖｃｃとの間で直列に接続されたＰＭＯＳトランジスタＰ２６と抵抗Ｒ３６とからなる第１の部分抵抗回路ＰＲ２６、及び出力端ＯＵＴ２とＧＮＤとの間で直列に接続されたＮＭＯＳトランジスタＮ２６と抵抗Ｒ４６とからなる第２の部分抵抗回路ＤＲ２６をそれぞれ備える。各トランジスタＰ２６、Ｎ２６のゲートは、インバータ１２３の出力端にそれぞれ接続されている。
このように構成されるドライバ回路１０９は、スイッチであるＰＭＯＳトランジスタＰ１１〜Ｐ１６、ＮＭＯＳトランジスタＮ１１〜Ｎ１６、ＰＭＯＳトランジスタＰ２１〜Ｐ２６、ＮＭＯＳトランジスタＮ２１〜Ｎ２６のオン・オフを切り替えることにより、出力端ＯＵＴ１／ＯＵＴ２の電圧レベルを切り替え、なおかつインピーダンス整合を図るようにしている。 The emphasis control circuit unit 126 includes a first partial resistance circuit PR16 including a PMOS transistor P16 and a resistor R16 connected in series between the output terminal OUT1 and a predetermined power supply voltage Vcc, and the output terminals OUT1 and GND. And a second partial resistance circuit DR16 including an NMOS transistor N16 and a resistor R26 connected in series. The gates of the transistors P16 and N16 are connected to the output terminal of the inverter 120, respectively.
The emphasis control circuit unit 127 includes a first partial resistance circuit PR26 including a PMOS transistor P26 and a resistor R36 connected in series between the output terminal OUT2 and a predetermined power supply voltage Vcc, and the output terminals OUT2 and GND. And a second partial resistance circuit DR26 including an NMOS transistor N26 and a resistor R46 connected in series. The gates of the transistors P26 and N26 are connected to the output terminal of the inverter 123, respectively.
The driver circuit 109 configured in this way is configured to switch on / off of the PMOS transistors P11 to P16, the NMOS transistors N11 to N16, the PMOS transistors P21 to P26, and the NMOS transistors N21 to N26, which are switches, so that the output terminal OUT1 / The voltage level of OUT2 is switched and impedance matching is achieved.

しかしながら、図１３に示す従来のドライバ回路では、ＰＭＯＳトランジスタＰ１１〜Ｐ１６及びＰ２１〜Ｐ２６、ＮＭＯＳトランジスタＮ１１〜Ｎ１６及びＮ２１〜Ｎ２６のサイズをスイッチに直列に接続している抵抗Ｒ１１〜Ｒ１６、Ｒ２１〜Ｒ２６、Ｒ３１〜Ｒ３６、Ｒ４１〜Ｒ４６に対して充分小さいオン抵抗になるように設計しなければならない。このため、スイッチのサイズが大きくなる。
例えば、９０ｎｍプロセスにおいて、５Ω程度のオン抵抗とすると、ＰＭＯＳトランジスタは、２７０ｕｍ／０．０８ｕｍ、ＮＭＯＳトランジスタは、９０ｕｍ／０．０８ｕｍ程度となる。よって、ＰＭＯＳトランジスタＰ１１〜Ｐ１６、Ｐ２１〜Ｐ２６、及びＮＭＯＳトランジスタＮ１１〜Ｎ１６、Ｎ２１〜Ｎ２６を２．５ＧＨｚ程度の周波数で駆動するためには、図１３に示すインバータ１２０〜１２３のサイズは、少なくともゲート容量がスイッチのサイズの１／４以上にする必要がある。
さらに、インバータ１２０〜１２３の前段に配置する図示しないインバータのサイズも、インバータ１２０〜１２３のサイズの１／４以上は必要となるので、データ入力部のインバータが小さい場合は、複数のインバータが最終段を駆動させるまでに必要となる。このように、従来のドライバ回路では、大きなインバータを駆動させるために小さいインバータから徐々にサイズを大きくするという方法が採られている。インバータを用いるメリットしては、データの切り替わり時のみ電流が流れるので、常に電流を流す場合と比べて低消費電流化を図ることができる点が挙げられる。
しかしながら、インバータによるデータ授受の場合は、データパターンによって消費電流に違いが生じ、データパターン依存の電源電圧の変動が生じるのでジッタ増大の要因になるという問題点があった。 However, in the conventional driver circuit shown in FIG. 13, the resistors R11 to R16, R21 to R26 are connected in series with the switches of the PMOS transistors P11 to P16 and P21 to P26 and the NMOS transistors N11 to N16 and N21 to N26. , R31 to R36 and R41 to R46 must be designed to have a sufficiently small on-resistance. This increases the size of the switch.
For example, if the ON resistance is about 5Ω in the 90 nm process, the PMOS transistor is about 270 μm / 0.08 μm, and the NMOS transistor is about 90 μm / 0.08 μm. Therefore, in order to drive the PMOS transistors P11 to P16, P21 to P26 and the NMOS transistors N11 to N16, N21 to N26 at a frequency of about 2.5 GHz, the size of the inverters 120 to 123 shown in FIG. The capacity needs to be 1/4 or more of the size of the switch.
Furthermore, since the size of an inverter (not shown) arranged before the inverters 120 to 123 is also required to be 1/4 or more of the size of the inverters 120 to 123, when the inverter of the data input unit is small, a plurality of inverters are final. Necessary until the stage is driven. Thus, the conventional driver circuit employs a method of gradually increasing the size from a small inverter to drive a large inverter. As an advantage of using an inverter, since a current flows only when data is switched, a current consumption can be reduced as compared with a case where a current is always supplied.
However, in the case of data transmission / reception by an inverter, there is a problem in that the current consumption varies depending on the data pattern, and the power supply voltage varies depending on the data pattern, which causes an increase in jitter.

また、電源電圧の変動を抑制する技術としては特許文献２がある。
図１４は特許文献２に開示されている半導体集積回路の回路図である。
この図１４に示す半導体集積回路のＬＳＩ２０２には複数の入力バッファ回路として、３組の入力バッファ回路２４１、２４２、２４３が設置されている。各入力バッファ回路２４１、２４２、２４３には、レベルが異なる複数のしきい値電圧Ｖｔｈａ、Ｖｔｈｂ、Ｖｔｈｃが設定され、これらしきい値電圧Ｖｔｈａ、Ｖｔｈｂ、Ｖｔｈｃの大小関係はＶｔｈａ＜Ｖｔｈｂ＜Ｖｔｈｃである。入力端子２６１、２６２、２６３には入力電圧Ｖｉｎが加えられ、この入力電圧Ｖｉｎは、一定の時間的レベル変化を以て立ち上がる電圧又は立ち下がる電圧である。そして、このような入力電圧Ｖｉｎを受けると、各入力バッファ回路２４１、２４２、２４３には電気的な状態変化が生じ、出力端子２８１、２８２、２８３には出力電圧Ｖｏｕｔａ、Ｖｏｕｔｂ、Ｖｏｕｔｃが取り出される。この場合、各入力バッファ回路２４１、２４２、２４３にはＬＳＩ２０２の電源端子２１０、２１２に接続された電源回路２１４により電圧ＶＤＤ、Ｖｓｓ（ＶＤＤ＞Ｖｓｓ）が加えられている。 Patent Document 2 discloses a technique for suppressing fluctuations in power supply voltage.
FIG. 14 is a circuit diagram of a semiconductor integrated circuit disclosed in Patent Document 2.
The LSI 202 of the semiconductor integrated circuit shown in FIG. 14 is provided with three sets of input buffer circuits 241, 242, and 243 as a plurality of input buffer circuits. A plurality of threshold voltages Vtha, Vthb, Vthc having different levels are set in each of the input buffer circuits 241, 242, 243, and the magnitude relationship between these threshold voltages Vtha, Vthb, Vthc is Vtha <Vthb <Vthc. is there. An input voltage Vin is applied to the input terminals 261, 262, and 263, and this input voltage Vin is a voltage that rises or falls with a constant temporal level change. When such an input voltage Vin is received, an electrical state change occurs in each of the input buffer circuits 241, 242, and 243, and output voltages Vouta, Voutb, and Voutc are extracted from the output terminals 281, 282, and 283, respectively. . In this case, voltages VDD and Vss (VDD> Vss) are applied to the input buffer circuits 241, 242 and 243 by the power supply circuit 214 connected to the power supply terminals 210 and 212 of the LSI 202.

このＬＳＩ２０２において、入力バッファ回路２４１は、第１のトランジスタ４１１及び第２のトランジスタ４１２からなるインバータで構成されている。トランジスタ４１１はｐＭＯＳトランジスタ、トランジスタ４１２はｎＭＯＳトランジスタで構成され、これらトランジスタ４１１、４１２はＣＭＯＳ回路のインバータを構成している。各トランジスタ４１１、４１２の共通接続されたゲートには入力端子２６１が形成されて入力電圧Ｖｉｎが加えられ、各トランジスタ４１１、４１２の共通接続されたドレインには出力端子２８１が形成されて出力電圧Ｖｏｕｔａが取り出される。トランジスタ４１１のソースには電源回路２１４が接続されて電圧ＶＤＤ、トランジスタ４１２のソースには電源回路２１４が接続されて電圧Ｖｓｓが加えられている。そして、出力端子２８１に取り出される出力電圧Ｖｏｕｔａは、トランジスタ４１１が導通した場合に高レベル（電圧ＶＤＤ）、トランジスタ４１２が導通した場合に低レベル（電圧Ｖｓｓ）となる。このように従来の半導体集積回路においては閾値を異ならせることにより、貫通電流の量を減らすことを可能にし、その結果、電源電圧の変動量を抑えることを目的とした発明である。しかしながら、データパターンによる電源電圧の変動の差を完全に打ち消すことは出来ないのでジッタを無くすことは困難であった。
本発明では、データパターンに関わらず、低消費電流を図ることができる出力装置を提供することが目的である。 In the LSI 202, the input buffer circuit 241 is configured by an inverter including a first transistor 411 and a second transistor 412. The transistor 411 is a pMOS transistor and the transistor 412 is an nMOS transistor. These transistors 411 and 412 constitute an inverter of a CMOS circuit. An input terminal 261 is formed at the commonly connected gate of each of the transistors 411 and 412 and an input voltage Vin is applied thereto. An output terminal 281 is formed at the drain of each of the transistors 411 and 412 and the output voltage Vouta is formed. Is taken out. The power source circuit 214 is connected to the source of the transistor 411 and the voltage VDD is applied. The power source circuit 214 is connected to the source of the transistor 412 and the voltage Vss is applied. The output voltage Vouta taken out to the output terminal 281 is at a high level (voltage VDD) when the transistor 411 is turned on and is at a low level (voltage Vss) when the transistor 412 is turned on. As described above, in the conventional semiconductor integrated circuit, the amount of the through current can be reduced by changing the threshold value, and as a result, the invention aims to suppress the fluctuation amount of the power supply voltage. However, it is difficult to eliminate jitter because the difference in power supply voltage variation due to the data pattern cannot be completely cancelled.
An object of the present invention is to provide an output device that can achieve low current consumption regardless of the data pattern.

上記目的を達成するため、請求項１に記載の本発明は、外部から入力されたデータ信号を差動信号に変換して出力する駆動回路からの差動信号を出力する出力装置であって、前記駆動回路から入力された差動信号を低振幅で差動出力する中継バッファ部と、該中継バッファ部から出力される差動信号が入力され、振幅を増幅して出力する増幅部と、前記駆動回路に比べて高い駆動力で差動出力をするデータ出力部と、を備えることを特徴とする。
請求項２に記載の本発明は、請求項１記載の出力装置において、前記中継バッファ部は、ｎ個（但し、ｎは自然数）の低電圧差動対により構成され、ｉ番目（ｉは１〜Ｎの自然数）の前記低電圧差動対は、それぞれ差動信号が入力される第１及び第２の入力端子、及び差動信号を出力する第１及び第２の出力端子を有し、ｉ−１番目（但し、ｉは２〜Ｎ）の前記低電圧差動対の第１及び第２の出力端子は、ｉ番目の前記低電圧差動対の第１及び第２の入力端子に接続され、前記ｉ−１番目の前記低電圧差動対の第１の出力端子が、ｉ番目の前記低電圧差動対の第１の入力端子と接続された場合、前記ｉ−１番目の前記低電圧差動対の第２の出力端子が前記ｉ番目の前記低電圧差動対の第２の入力端子と接続され、前記ｉ−１番目の前記低電圧差動対の第１の出力端子が、ｉ番目の前記低電圧差動対の第２の入力端子と接続された場合、前記ｉ−１番目の前記低電圧差動対の第２の出力端子が前記ｉ番目の前記低電圧差動対の第１の入力端子と接続されることを特徴とする。 In order to achieve the above object, the present invention described in claim 1 is an output device that outputs a differential signal from a drive circuit that converts an externally input data signal into a differential signal and outputs the differential signal. A relay buffer unit that differentially outputs a differential signal input from the drive circuit with a low amplitude; an amplifying unit that receives the differential signal output from the relay buffer unit and amplifies the amplitude; and And a data output unit that outputs a differential output with a higher driving force than the driving circuit.
According to a second aspect of the present invention, in the output device according to the first aspect, the relay buffer unit includes n (where n is a natural number) low-voltage differential pairs, and the i-th (i is 1). ~ N natural number) has first and second input terminals to which differential signals are input, and first and second output terminals for outputting differential signals, respectively. The first and second output terminals of the i-1th (where i is 2 to N) low-voltage differential pair are connected to the first and second input terminals of the i-th low-voltage differential pair. When the first output terminal of the i-1th low voltage differential pair is connected to the first input terminal of the ith low voltage differential pair, the i-1th The second output terminal of the low voltage differential pair is connected to the second input terminal of the i th low voltage differential pair, and the i−1 th low voltage. When the first output terminal of the moving pair is connected to the second input terminal of the i th low voltage differential pair, the second output terminal of the i−1 th low voltage differential pair is The i-th low voltage differential pair is connected to a first input terminal.

請求項３に記載の本発明は、請求項１又は２に記載の出力装置において、前記ｎ個の低電圧差動対は、それぞれ定電流源を有し、電流モードロジックを構成していることを特徴とする。
請求項４に記載の本発明は、請求項１乃至３の何れか一項に記載の出力装置において、ｉ番目の前記低電圧差動対と、ｉ−１番目（但し、ｉは２〜Ｎ）の前記低電圧差動対のサイズの比は、ｉ番目の前記低電圧差動対の出力インピーダンスと、ｉ番目の前記低電圧差動対の第１及び第２の入力端子に接続される負荷容量の積が電流値に関わらず略一定であるように定められていることを特徴する。 According to a third aspect of the present invention, in the output device according to the first or second aspect, each of the n low-voltage differential pairs has a constant current source and constitutes a current mode logic. It is characterized by.
According to a fourth aspect of the present invention, in the output device according to any one of the first to third aspects, the i-th low-voltage differential pair and the i−1th (where i is 2 to N). The size ratio of the low-voltage differential pair is connected to the output impedance of the i-th low-voltage differential pair and the first and second input terminals of the i-th low-voltage differential pair. The product of the load capacity is determined to be substantially constant regardless of the current value.

請求項５に記載の本発明は、請求項１乃至４の何れか一項に記載の出力装置において、前記中継バッファ部は、ｎ個（ｎは自然数）の対をなす第１及び第２のコンパレータにより構成され、ｉ番目（但し、ｉは１〜Ｎ）において対をなす第１及び第２のコンパレータは、それぞれ正極側の入力端子と負極側の入力端子を有し、前記ｉ番目の第１のコンパレータの正極側の入力端子は、前記ｉ番目の第２のコンパレータの負極側の入力端子と接続され、前記ｉ番目の第１のコンパレータの負極側の入力端子は、前記ｉ番目の第２のコンパレータの正極側の入力端子と接続され、前記ｉ番目の第１のコンパレータの出力端子からは、前記ｉ番目の第２のコンパレータの出力端子の反転信号を出力し、前記ｉ−１番目（但し、ｉは２〜Ｎ）において対をなす第１及び第２のコンパレータの出力端子は、前記ｉ番目の第１及び第２のコンパレータの入力端子に接続され、前記ｉ−１番目の第１のコンパレータの出力端子が前記ｉ番目の第１のコンパレータの入力端子と接続された場合、前記ｉ−１番目の第２のコンパレータの出力端子が前記ｉ番目の第２のコンパレータの入力端子と接続され、前記ｉ−１番目の第１のコンパレータの出力端子が前記ｉ番目の第２のコンパレータの入力端子と接続された場合、前記ｉ−１番目の第２のコンパレータの出力端子が前記ｉ番目の第１のコンパレータの入力端子と接続されることを特徴とする。 According to a fifth aspect of the present invention, in the output device according to any one of the first to fourth aspects, the relay buffer unit includes first and second pairs of n (n is a natural number). The i-th (where i is 1 to N) configured by a comparator has a first input terminal on the positive electrode side and an input terminal on the negative electrode side, respectively. A positive input terminal of the first comparator is connected to a negative input terminal of the i-th second comparator, and a negative input terminal of the i-th first comparator is connected to the i-th first comparator. And an inversion signal of the output terminal of the i-th second comparator is output from the output terminal of the i-th first comparator, and the i−1-th comparator is connected to a positive-side input terminal of the i-th comparator. (Where i is 2 to N) The output terminals of the first and second comparators are connected to the input terminals of the i-th first and second comparators, and the output terminals of the (i-1) th first comparator are the i-th output terminals. When connected to the input terminal of the first comparator, the output terminal of the (i-1) th second comparator is connected to the input terminal of the (i-1) th second comparator, and the (i-1) th first comparator is connected. When the output terminal of the i th comparator is connected to the input terminal of the i th second comparator, the output terminal of the i−1 th second comparator is connected to the input terminal of the i th first comparator. It is characterized by being.

請求項６に記載の本発明は、請求項１乃至５の何れか一項に記載の出力装置において、前記ｎ個の第１及び第２のコンパレータは、それぞれ定電流源を有し、電流モードロジックを構成していることを特徴とする。
請求項７に記載の本発明は、請求項１乃至６の何れか一項に記載の出力装置において、前記ｉ番目（但し、ｉは２〜Ｎ）の第１及び第２のコンパレータと、前記ｉ−１番目の第１及び第２のコンパレータのサイズの比は、前記ｉ−１番目の第１及び第２のコンパレータの出力インピーダンスと、前記ｉ番目の第１及び第２のコンパレータの入力端子に接続される負荷容量の積が電流値に関わらず略一定であるように定められていることを特徴する。 According to a sixth aspect of the present invention, in the output device according to any one of the first to fifth aspects, each of the n first and second comparators includes a constant current source, and a current mode is provided. It is characterized by comprising logic.
According to a seventh aspect of the present invention, in the output device according to any one of the first to sixth aspects, the i-th (where i is 2 to N) first and second comparators, The ratio of the sizes of the (i-1) th first and second comparators is the output impedance of the (i-1) th first and second comparators and the input terminals of the ith first and second comparators. It is characterized in that the product of the load capacity connected to is determined so as to be substantially constant regardless of the current value.

請求項８に記載の本発明は、請求項１乃至７の何れか一項に記載の出力装置において、前記増幅部は、対をなし、入力された信号の振幅を増幅して出力する第１及び第２の増幅用コンパレータにより構成され、前記第１及び第２の増幅用コンパレータは、それぞれ正極側の入力端子及び負極側の入力端子を有し、前記第１の増幅用コンパレータの正極側の入力端子は、前記第２の増幅用コンパレータの負極側の入力端子と接続され、前記第１の増幅用コンパレータの負極側の入力端子は、前記第２の増幅用コンパレータの正極側の入力端子と接続され、前記第１の増幅用コンパレータの出力端子は、前記第２の増幅用コンパレータの出力端子の反転信号を出力し、前記中継バッファ部から出力された差動信号が前記第１及び第２のコンパレータの入力端子にそれぞれ入力され、前記中継バッファ部の第１の出力端子が前記第１の増幅用コンパレータの入力端子と接続された場合、前記中継バッファ部の第２の出力端子が前記第２の増幅用コンパレータの入力端子と接続され、前記中継バッファ部の第１の出力端子が前記第２の増幅用コンパレータの入力端子と接続された場合、前記中継バッファ部の第２の出力端子が前記第１の増幅用コンパレータの入力端子と接続されることを特徴とする。 According to an eighth aspect of the present invention, in the output device according to any one of the first to seventh aspects, the amplifying units form a pair and amplify the amplitude of the input signal and output the first signal. And a second amplification comparator, each of the first and second amplification comparators having a positive input terminal and a negative input terminal, and a positive input terminal of the first amplification comparator. An input terminal is connected to a negative input terminal of the second amplification comparator, and a negative input terminal of the first amplification comparator is connected to a positive input terminal of the second amplification comparator. The output terminal of the first amplification comparator is connected to output an inverted signal of the output terminal of the second amplification comparator, and the differential signal output from the relay buffer unit is the first and second differential signals. The comparator When the first output terminal of the relay buffer unit is connected to the input terminal of the first amplification comparator, the second output terminal of the relay buffer unit is the second output terminal. When the first output terminal of the relay buffer unit is connected to the input terminal of the second amplification comparator, the second output terminal of the relay buffer unit is connected to the input terminal of the amplification comparator. 1 is connected to an input terminal of an amplification comparator.

請求項９に記載の本発明は、請求項１乃至８の何れか一項に記載の出力装置において、前記第１及び第２の増幅用コンパレータは、それぞれ定電流減を有し、電流モードロジックを構成していることを特徴とする。
請求項１０に記載の本発明は、高速シリアル伝送に用いられる半導体集積装置であって、請求項１乃至９の何れか一項に記載の出力装置を用いてシリアル信号を出力することを特徴とする。 According to a ninth aspect of the present invention, in the output device according to any one of the first to eighth aspects, the first and second amplifying comparators each have a constant current reduction, and a current mode logic. It is characterized by comprising.
A tenth aspect of the present invention is a semiconductor integrated device used for high-speed serial transmission, wherein a serial signal is output using the output device according to any one of the first to ninth aspects. To do.

本発明の出力装置によれば、入力される入力信号のデータパターンに関わらず、消費電流をほぼ一定に保つことができるので、電源変動に強く、ジッタの無い出力装置を実現することができる。従って、本発明の出力装置を高速シリアル通信に用いることで、電源変動に強く低消費電流のデータ転送装置を実現することができる。 According to the output device of the present invention, since the current consumption can be kept almost constant regardless of the data pattern of the input signal to be input, it is possible to realize an output device that is resistant to power supply fluctuation and has no jitter. Therefore, by using the output device of the present invention for high-speed serial communication, it is possible to realize a data transfer device that is resistant to power fluctuations and has low current consumption.

以下、本発明の実施の形態を図面に基づき説明する。
図１は、本発明の出力装置が適用される高速シリアル通信システムの構成を示した図である。
この図１に示す高速シリアル通信システム１は、半導体集積装置によって構成され、送信側回路２、受信側回路３、及び差動伝送線路４を備える。差動伝送線路４は、送信側回路２と受信側回路３との間に設けられた往路伝送線路５と復路伝送線路６とにより構成されている。受信側回路３は、受信側レシーブ回路７と、差動伝送線路４の終端抵抗である２つの抵抗Ｒ１、Ｒ２と、コンデンサＣとを備える。受信側レシーブ回路７の２つの入力端は差動伝送線路４に接続されている。以下では、受信側レシーブ回路７の一方の入力端と往路伝送線路５との接続部を「ＲＸＰ」といい、受信側レシーブ回路７の他方の入力端と復路伝送線路６との接続部を「ＲＸＭ」という。各抵抗Ｒ１、Ｒ２は、２つの接続部ＲＸＰ、ＲＸＭの間で直列に接続され、各抵抗Ｒ１、Ｒ２の接続部は、コンデンサＣを介して接地電圧ＧＮＤに接続されている。なお、コンデンサＣは、バイパスコンデンサとして作用する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram showing a configuration of a high-speed serial communication system to which the output device of the present invention is applied.
A high-speed serial communication system 1 shown in FIG. 1 includes a semiconductor integrated device, and includes a transmission side circuit 2, a reception side circuit 3, and a differential transmission line 4. The differential transmission line 4 includes an outward transmission line 5 and a return transmission line 6 provided between the transmission side circuit 2 and the reception side circuit 3. The reception side circuit 3 includes a reception side receive circuit 7, two resistors R 1 and R 2 that are termination resistors of the differential transmission line 4, and a capacitor C. Two input ends of the receiving side receive circuit 7 are connected to the differential transmission line 4. Hereinafter, a connection portion between one input end of the receiving side receive circuit 7 and the forward transmission line 5 is referred to as “RXP”, and a connection portion between the other input end of the receiving side receive circuit 7 and the return transmission line 6 is referred to as “RXP”. RXM ". The resistors R1 and R2 are connected in series between the two connecting portions RXP and RXM, and the connecting portions of the resistors R1 and R2 are connected to the ground voltage GND through the capacitor C. The capacitor C functions as a bypass capacitor.

送信側回路２は、デジタル回路８、ドライバ回路９、及び出力装置１０を備える。出力装置１０の２つの出力端ＯＵＴ１、ＯＵＴ２は、対応する往路伝送線路５及び復路伝送線路６にそれぞれ接続されている。以下では、出力端ＯＵＴ１と往路伝送線路５との接続部を「ＴＸＰ」といい、出力端ＯＵＴ２と復路伝送線路６との接続部を「ＴＸＭ」という。デジタル回路８は、相反する信号レベルを有する一対のシリアルデータ信号ＳＤＴＡＰ、ＳＤＡＴＡＭ、及び相反する信号レベルを有する一対のエンファシス制御信号ＥＭＰＨＰ、ＥＭＰＨＭをそれぞれ生成し、それらをドライバ回路９にそれぞれ出力する。
ドライバ回路９は、デジタル回路８からそれぞれ出力された各シリアルデータ信号ＳＤＴＡＰ、ＳＤＴＡＭを低振幅のアナログ差動信号に変換して出力装置１０を介して往路伝送線路５及び復路伝送線路６に出力する。
送信側回路２は、差動伝送線路４を介して、アナログ差動信号を受信側回路３に送信する。そして、その差動信号は、受信側レシーブ回路７に入力される。各抵抗Ｒ１、Ｒ２は、受信側回路３におけるインピーダンス整合用の終端抵抗であり、差動伝送線路４上で伝送される差動信号の電圧振幅は、各抵抗Ｒ１、Ｒ２の抵抗値によって決まる。高速シリアル通信システムでは、差動伝送線路４における差動インピーダンスＺｄｉｆｆは１００Ωであり、各抵抗Ｒ１、Ｒ２の抵抗値はそれぞれ５０Ωである。インピーダンス整合は、差動伝送線路４上において、低振幅の差動信号を送受信する際に信号品質を良好なものにするために必要とされる。 The transmission side circuit 2 includes a digital circuit 8, a driver circuit 9, and an output device 10. The two output terminals OUT1 and OUT2 of the output device 10 are connected to the corresponding forward transmission line 5 and backward transmission line 6, respectively. Hereinafter, a connection portion between the output end OUT1 and the forward transmission line 5 is referred to as “TXP”, and a connection portion between the output end OUT2 and the return transmission line 6 is referred to as “TXM”. The digital circuit 8 generates a pair of serial data signals SDTAP and SDATAM having opposite signal levels and a pair of emphasis control signals EMPHP and EMPHM having opposite signal levels, and outputs them to the driver circuit 9 respectively.
The driver circuit 9 converts each serial data signal SDTAP, SDTAM output from the digital circuit 8 into a low-amplitude analog differential signal and outputs the analog differential signal to the forward transmission line 5 and the backward transmission line 6 via the output device 10. .
The transmission side circuit 2 transmits an analog differential signal to the reception side circuit 3 via the differential transmission line 4. Then, the differential signal is input to the receiving side receiving circuit 7. The resistors R1 and R2 are impedance matching termination resistors in the receiving circuit 3, and the voltage amplitude of the differential signal transmitted on the differential transmission line 4 is determined by the resistance values of the resistors R1 and R2. In the high-speed serial communication system, the differential impedance Zdiff in the differential transmission line 4 is 100Ω, and the resistance values of the resistors R1 and R2 are 50Ω, respectively. Impedance matching is required to improve signal quality when transmitting / receiving a low-amplitude differential signal on the differential transmission line 4.

＜第１の実施形態＞
図２は、上記した出力装置１０の構成を示した図である。
この図２に示すように、出力装置１０は、中継バッファ部１１、増幅アンプ部１２、データ出力部１３を備える。ドライバ回路９から出力される差動信号Ｐ１及びその反転である信号Ｍ１が中継バッファ部１１に入力される。中継バッファ部１１から低振幅で出力された信号ＢＰ、ＤＭは、増幅アンプ部１２に入力される。増幅アンプ部１２では、入力された信号ＢＰ、ＤＭの振幅を増幅する。増幅アンプ部１２で増幅された信号ＤＰ、ＤＭは、データ出力部１３に入力され、データ出力部１３を介して出力される。この場合、増幅アンプ部１２から出力される信号ＤＰ、ＤＭは、ドライバ回路９から出力される差動信号Ｐ１、Ｍ１に比べて大きな駆動力を持って出力されることになる。
このように出力装置１０を構成した場合は、中継バッファ部１１では低振幅の信号を伝送しているので低消費電流での信号伝送が可能になる。増幅アンプ部１２において振幅を増幅して信号を伝送しているので、データ出力部１３を駆動させるのに大きな振幅が必要な場合でもデータ出力部１３の駆動が可能になる。 <First Embodiment>
FIG. 2 is a diagram showing the configuration of the output device 10 described above.
As shown in FIG. 2, the output device 10 includes a relay buffer unit 11, an amplification amplifier unit 12, and a data output unit 13. The differential signal P1 output from the driver circuit 9 and the inverted signal M1 are input to the relay buffer unit 11. The signals BP and DM output from the relay buffer unit 11 with low amplitude are input to the amplification amplifier unit 12. The amplification amplifier unit 12 amplifies the amplitudes of the input signals BP and DM. The signals DP and DM amplified by the amplification amplifier unit 12 are input to the data output unit 13 and output via the data output unit 13. In this case, the signals DP and DM output from the amplification amplifier unit 12 are output with a larger driving force than the differential signals P1 and M1 output from the driver circuit 9.
When the output device 10 is configured in this way, the relay buffer unit 11 transmits a low-amplitude signal, so that signal transmission with low current consumption is possible. Since the amplification amplifier unit 12 amplifies the amplitude and transmits the signal, the data output unit 13 can be driven even when a large amplitude is required to drive the data output unit 13.

図３は本実施形態の出力装置の構成を詳細に示した図である。なお、図２と同一部位には同一符号を付して説明は省略する。
この図３に示すように、中継バッファ部１１は、低電圧差動対ＬＶＤＳ１、ＬＶＤＳ２により構成されている。なお、図３では、２つの低電圧差動対ＬＶＤＳにより中継バッファ部１１を構成する場合を例に挙げて説明するが、これはあくまでも一例であり、データ出力部１３のサイズによって決定されるものである。
また、本実施形態では、低電圧差動対ＬＶＤＳ１、ＬＶＤＳ２は同じ構成としているが異なるサイズであってもよい。例えば、低電圧差動対ＬＶＤＳ１のサイズを「１」とすると、低電圧差動対ＬＶＤＳ２のサイズを「２」で構成してもよい。
また、ｉ番目の低電圧差動対ＬＶＤＳｉ（但し、ｉは２以上の整数）と、（ｉ−１）番目の低電圧差動対ＬＶＤＳｉ−１のサイズの比は、ｉ番目の低電圧差動対ＬＶＤＳｉの出力インピーダンスと、ｉ番目の低電圧差動対ＬＶＤＳｉの出力に接続される負荷容量、例えば（ｉ−１）番目の低電圧差動対ＬＶＤＳｉ−１の入力容量や、配線容量の積が常に一定になるように定める。 FIG. 3 is a diagram showing the configuration of the output device of this embodiment in detail. In addition, the same code | symbol is attached | subjected to the same site | part as FIG. 2, and description is abbreviate | omitted.
As shown in FIG. 3, the relay buffer unit 11 is composed of a low-voltage differential pair LVDS1 and LVDS2. In FIG. 3, the case where the relay buffer unit 11 is configured by two low voltage differential pairs LVDS will be described as an example, but this is only an example and is determined by the size of the data output unit 13. It is.
In this embodiment, the low-voltage differential pair LVDS1 and LVDS2 have the same configuration, but may have different sizes. For example, if the size of the low voltage differential pair LVDS1 is “1”, the size of the low voltage differential pair LVDS2 may be configured as “2”.
The ratio of the size of the i-th low voltage differential pair LVDSi (where i is an integer of 2 or more) and the (i-1) th low-voltage differential pair LVDSi-1 is the i-th low voltage difference. The output impedance of the dynamic pair LVDSi and the load capacitance connected to the output of the i-th low voltage differential pair LVDSi, for example, the input capacitance of the (i-1) th low-voltage differential pair LVDSi-1, Determine that the product is always constant.

増幅アンプ部１２は、等価の第１の増幅用コンパレータＣＭＰＡＰ及び第２の増幅用コンパレータＣＭＰＡＭにより構成される。第１の増幅用コンパレータＣＭＰＡＰ、ＣＭＰＡＭは、中継バッファ部１１から出力された信号ＢＰ、ＢＭの振幅を増幅して出力する機能を有する。
第１の増幅用コンパレータＣＭＰＡＰの正側の入力は、第２の増幅用コンパレータＣＭＰＡＭの負側の入力と接続され、中継バッファ部１１の出力信号ＢＰが入力される。また第１の増幅用コンパレータＣＭＰＡＰの負側入力は、第２の増幅用コンパレータＣＭＰＡＭの正側入力と接続され、中継バッファ部１１の出力信号ＢＭが入力される。この場合、第１の増幅用コンパレータＣＭＰＡＰの出力信号ＤＰは、第２の増幅用コンパレータＣＭＰＡＭの出力信号ＤＭの反転信号が出力される。
データ出力部１３は、インバータＰＤ、ＭＤにより構成され、増幅アンプ部１２から出力される出力信号ＤＰ、Ｄｍを反転して出力する。 The amplification amplifier unit 12 includes an equivalent first amplification comparator CMPAP and second amplification comparator CMPAM. The first amplification comparators CMPAP and CMPAM have a function of amplifying and outputting the amplitudes of the signals BP and BM output from the relay buffer unit 11.
The positive input of the first amplification comparator CMPAP is connected to the negative input of the second amplification comparator CMPAM, and the output signal BP of the relay buffer unit 11 is input thereto. The negative input of the first amplification comparator CMPAP is connected to the positive input of the second amplification comparator CMPAM, and the output signal BM of the relay buffer unit 11 is input. In this case, the output signal DP of the first amplification comparator CMPAP is an inverted signal of the output signal DM of the second amplification comparator CMPAM.
The data output unit 13 includes inverters PD and MD, and inverts and outputs the output signals DP and Dm output from the amplification amplifier unit 12.

図４は低電圧差動対の回路構成を示した図である。
図４において、ＬＰｉ及びＬＭｉはｉ番目の入力端子を示し、ＬＰＯｉ及びＬＭＯｉはｉ番目の出力端子を示している。ｎ１〜ｎ４はｎチャネルトランジスタ（以下、単にトランジスタという）、ｐ１〜ｐ４はｐチャネルトランジスタ（以下、単にトランジスタという）、ｎｉ１は電流源を示している。
ｉ番目の入力端子（第１の入力端子）ＬＰｉはトランジスタｎ１、ｎ４と接続され、ｉ番目の入力端子（第２の入力端子）ＬＭｉはトランジスタｎ２、ｎ４と接続されている。対をなすトランジスタｎ１、ｎ４は、同じサイズで構成され、同様にトランジスタｎ２、ｎ３、トランジスタｐ１、ｐ４、及びトランジスタｐ２、ｐ３は同じサイズで構成される。
ｉ番目の出力端子（第１の出力端子）ＬＰＯｉは、トランジスタｐ１及びトランジスタｎ１のドレインと接続され、ｉ番目の出力端子（第２の出力端子）ＬＭＯｉはトランジスタｐ４、ｎ４のドレインと接続されている。トランジスタｐ１、Ｐ２のゲートは、トランジスタｐ２、ｎ２、ｐ３、ｎ３のドレイン、及びトランジスタｐ３、ｐ４のゲートに接続されている。 FIG. 4 is a diagram showing a circuit configuration of the low voltage differential pair.
In FIG. 4, LPi and LMi indicate the i-th input terminal, and LPOi and LMOi indicate the i-th output terminal. n1 to n4 are n-channel transistors (hereinafter simply referred to as transistors), p1 to p4 are p-channel transistors (hereinafter simply referred to as transistors), and ni1 is a current source.
The i-th input terminal (first input terminal) LPi is connected to the transistors n1 and n4, and the i-th input terminal (second input terminal) LMi is connected to the transistors n2 and n4. The paired transistors n1 and n4 have the same size. Similarly, the transistors n2 and n3, the transistors p1 and p4, and the transistors p2 and p3 have the same size.
The i-th output terminal (first output terminal) LPOi is connected to the drains of the transistors p1 and n1, and the i-th output terminal (second output terminal) LMOi is connected to the drains of the transistors p4 and n4. Yes. The gates of the transistors p1 and P2 are connected to the drains of the transistors p2, n2, p3, and n3 and the gates of the transistors p3 and p4.

入力端子ＬＰｉには、入力端子ＬＭｉの反転のデータが入力されるので、対をなすトランジスタｎ１、ｎ３またはトランジスタｎ２、ｎ４の何れか一方が必ずオンすることになる。これにより、中継バッファ部１１を構成する低電圧差動対ＬＶＤＳｉには、データパターンに関わらず、電流源ｎｉ１の電流が電源電圧（ＶＤＤＡ）から接地電圧まで流れることになる。
また、このとき出力端子ＬＰＯｉ、ＬＭＯｉから出力される出力信号の振幅はＶｄｄａ（電源電圧）−Ｖｃｍとなる。
ここで、例えばＶｄｄａ−Ｖｃｍ＝０．５Ｖｄｄａだった時の消費電流について以下に示す。この時の入力トランジスタのゲート容量をＣｎとする。
ｎチャネルトランジスタが振幅増幅差動アンプ部１２と同じサイズのインバータの充放電電流は、ｐチャネルトランジスタがｎチャネルトランジスタと同等の駆動力を持つように設計した場合、ゲート容量が３Ｃｎなので、充放電電荷Ｑ１は、
Ｑ１＝４×Ｃｎ×Ｖｄｄａ・・・（式１）
となる。 Since the inverted data of the input terminal LMi is input to the input terminal LPi, any one of the paired transistors n1 and n3 or transistors n2 and n4 is always turned on. As a result, the current of the current source ni1 flows from the power supply voltage (VDDA) to the ground voltage regardless of the data pattern in the low voltage differential pair LVDSi constituting the relay buffer unit 11.
At this time, the amplitude of the output signal output from the output terminals LPOi and LMOi is Vdda (power supply voltage) −Vcm.
Here, for example, current consumption when Vdda−Vcm = 0.5 Vdda is shown below. The gate capacitance of the input transistor at this time is Cn.
The charge / discharge current of the inverter whose n-channel transistor is the same size as that of the amplitude amplification differential amplifier unit 12 is charge / discharge because the gate capacitance is 3 Cn when the p-channel transistor is designed to have a driving power equivalent to that of the n-channel transistor. The charge Q1 is
Q1 = 4 × Cn × Vdda (Formula 1)
It becomes.

またｐチャンネルトランジスタとｎチャンネルトランジスタが同時にオンした時に貫通電流が流れるので、その電流量をＩｔとすると、インバータが１Ｔで消費する電流量Ｉ１は、
Ｉ１＝Ｉｔ＋４×Ｃｎ×Ｖｄｄａ・・・（式２）
となる。
ＰＣＩＥｘｐｒｅｓｓのデータパターンの平均は１．５Ｔ程度なのでＰＣＩ−Ｅｘｐｒｅｓｓでのインバータの消費電流Ｉｉｎｖは、
Ｉｉｎｖ＝０．６７×Ｉｔ＋２．６７×Ｃｎ×Ｖｄｄａ・・・（式３）
となる。
一方、インバータの立ち上がり／立ち下がり（Ｔｒ／Ｔｆ）時間が１／４Ｔで、低電圧差動対のＴｒ／Ｔｆも１／４Ｔになるようにすると、ｎｉ１の電流値Ｉｎｉ１は、
Ｉｉｎ１＝２×Ｃｎ×Ｖｄｄａ／Ｔ・・・（式４）
となる。
よって、低電圧差動対消費電流Ｉｌｖｄｓは、
Ｉｌｖｄｓ＝２×Ｃｎ×Ｖｄｄａ・・・（式５）
となる。
よって、ｉ番目の低電圧差動対ＬＶＤＳｉに定常電流を流していても、インバータの消費電流より小さくなる。よって低電圧差動対の入力にはｐチャネルＭＯＳトランジスタよりもｎチャネルＭＯＳトランジスタを用いたほうが消費電流は小さくなる。 Further, since a through current flows when the p-channel transistor and the n-channel transistor are simultaneously turned on, if the current amount is It, the current amount I1 consumed by the inverter in 1T is:
I1 = It + 4 × Cn × Vdda (Formula 2)
It becomes.
Since the average PCI Express data pattern is about 1.5T, the consumption current Iinv of the inverter in PCI-Express is
Iinv = 0.67 × It + 2.67 × Cn × Vdda (Formula 3)
It becomes.
On the other hand, if the rise / fall (Tr / Tf) time of the inverter is 1 / 4T and the Tr / Tf of the low-voltage differential pair is also 1 / 4T, the current value Ini1 of ni1 is
Iin1 = 2 × Cn × Vdda / T (Expression 4)
It becomes.
Therefore, the low voltage differential pair consumption current Ilvds is
Ilvds = 2 × Cn × Vdda (Formula 5)
It becomes.
Therefore, even if a steady current is passed through the i-th low-voltage differential pair LVDSi, the current consumption is smaller than that of the inverter. Therefore, the current consumption is smaller when an n-channel MOS transistor is used than the p-channel MOS transistor for the input of the low-voltage differential pair.

図５はコンパレータの回路構成を示した図であり、この図５を用いて増幅差動アンプ１２を構成する増幅用コンパレータＣＭＰＡＰ（Ｍ）について説明する。
ＡＰ、ＡＭは入力端子、ＡＭＯは出力端子、ｎ５〜ｎ８はｎチャネルＭＯＳトランジスタ（以下、トランジスタという）、ｐ５〜ｐ８はｐチャネルＭＯＳトランジスタ（以下、トランジスタという）、ｎｉ２、ｐｉ２は定電流源を示している。
入力端子ＡＰは、トランジスタｎ５、トランジスタｐ７のゲートと接続され、入力端子ＡＭはトランジスタｎ６、ｐ８と接続される。入力端子ＡＰには、図３に示した中継バッファ部１１の出力側に接続され、中継バッファ部１１の出力信号ＢＰ、またはＢＭの何れか一方が入力され、入力端子ＡＭには他方の出力信号ＢＭ、またはＢＰが入力される。つまり、入力端子ＡＰに出力信号ＢＰが入力された場合、入力端子ＡＭには出力信号ＢＭが入力される。 FIG. 5 is a diagram showing a circuit configuration of the comparator, and the amplification comparator CMPAP (M) constituting the amplification differential amplifier 12 will be described with reference to FIG.
AP and AM are input terminals, AMO is an output terminal, n5 to n8 are n channel MOS transistors (hereinafter referred to as transistors), p5 to p8 are p channel MOS transistors (hereinafter referred to as transistors), ni2 and pi2 are constant current sources. Show.
The input terminal AP is connected to the gates of the transistors n5 and p7, and the input terminal AM is connected to the transistors n6 and p8. The input terminal AP is connected to the output side of the relay buffer unit 11 shown in FIG. 3, and either the output signal BP or BM of the relay buffer unit 11 is input, and the other output signal is input to the input terminal AM. BM or BP is input. That is, when the output signal BP is input to the input terminal AP, the output signal BM is input to the input terminal AM.

また逆に入力端子ＡＰに出力信号ＢＭが入力された場合は、入力端子ＡＭに出力信号ＢＰが入力される。トランジスタｎ５、ｎ６のソースに接続されている電流源ｎｉ２の電流値と、トランジスタｐ７、ｐ８のソースに接続されている電流源ｐｉ２の電流値は等しい。また、それぞれ対をなすトランジスタｎ５、ｎ６と、トランジスタｐ５、ｐ６と、トランジスタｐ７、ｐ８と、トランジスタｎ７、ｎ８のサイズそれぞれは等しい。
この場合、入力端子ＡＰ、ＡＭに入力される信号ＢＰ、ＢＭは差動の関係にあるので、この図５に示すコンパレータでは、信号のパターンによらず常に電流源から一定の電流を消費することになる。つまり、消費電流はデータパターンによらず常に一定に保つことができる。また、このような構成を採ることで、振幅増幅差動アンプ１２からは、大振幅の信号を出力することが可能になり、データ出力部１３を駆動させるのに大振幅の信号を必要とする場合でも駆動可能である。 Conversely, when the output signal BM is input to the input terminal AP, the output signal BP is input to the input terminal AM. The current value of the current source ni2 connected to the sources of the transistors n5 and n6 is equal to the current value of the current source pi2 connected to the sources of the transistors p7 and p8. The transistors n5 and n6, the transistors p5 and p6, the transistors p7 and p8, and the transistors n7 and n8 that make a pair are equal in size.
In this case, since the signals BP and BM inputted to the input terminals AP and AM are in a differential relationship, the comparator shown in FIG. 5 always consumes a constant current from the current source regardless of the signal pattern. become. That is, the current consumption can always be kept constant regardless of the data pattern. Further, by adopting such a configuration, it is possible to output a large amplitude signal from the amplitude amplification differential amplifier 12, and a large amplitude signal is required to drive the data output unit 13. Even if it is possible to drive.

図６は、中継バッファ部１１、増幅アンプ部１２の代わりにインバータを用いた出力装置の消費電流と、本実施形態の出力装置の消費電流の概略を示した図である。なお、電源と回路の間には配線抵抗があるものとする。
図６（ａ）はデータパターン、図６（ｂ）は消費電流、図６（ｃ）は電源電圧をそれぞれ示した図であり、（ｂ）（ｃ）に示す実線はインバータを用いたときの消費電流、破線は本発明の消費電流を示したものである。なお、横軸は（ａ）、（ｂ）、（ｃ）共に時間ｔである。
この図６（ａ）、（ｂ）、（ｃ）に示すように、インバータを用いた場合、データパターンが１Ｔ連続で遷移する場合、充放電電流、及び貫通電流が最も多く流れるため消費電流が最大となる。また逆にデータの遷移が少ない場合は消費電流が最小となる。
電源電圧は、電源についた配線抵抗に電流が流れることで変化するので、消費電流が最大の時に最も下がる。また、消費電流が最小の時に電源電圧は最大となる。つまり、インバータを用いた場合の電源電圧の変動量は、データパターンに依存することになる。電源電圧が下がるとインバータの駆動力が下がるので、Ｔｒ／Ｔｆが劣化し、電源電圧の変動はジッタの原因となる。
一方、本実施形態の出力装置の消費電流は、定常電流を流しているので、データパターンに依存せず常に一定である。よって、電源の変動量はインバータに比べて充分小さい。したがって、本実施形態の出力装置を用いれば低消費電力と電源電圧変動の抑制を同時に実現することが可能である。 FIG. 6 is a diagram schematically illustrating the current consumption of the output device using an inverter instead of the relay buffer unit 11 and the amplification amplifier unit 12, and the current consumption of the output device of the present embodiment. It is assumed that there is a wiring resistance between the power supply and the circuit.
6 (a) is a data pattern, FIG. 6 (b) is a current consumption diagram, FIG. 6 (c) is a diagram showing a power supply voltage, and the solid lines shown in (b) and (c) are when an inverter is used. The consumption current and the broken line show the consumption current of the present invention. The horizontal axis represents time t for (a), (b), and (c).
As shown in FIGS. 6A, 6B, and 6C, when an inverter is used, when the data pattern transits continuously for 1T, the charge / discharge current and the through current flow most, so that the consumption current is large. Maximum. Conversely, when there are few data transitions, current consumption is minimized.
Since the power supply voltage changes due to the current flowing through the wiring resistance connected to the power supply, it decreases most when the current consumption is maximum. Further, the power supply voltage becomes maximum when the current consumption is minimum. That is, the fluctuation amount of the power supply voltage when the inverter is used depends on the data pattern. When the power supply voltage decreases, the driving force of the inverter decreases, so that Tr / Tf deteriorates, and fluctuations in the power supply voltage cause jitter.
On the other hand, the consumption current of the output device of the present embodiment is a constant current regardless of the data pattern because a steady current flows. Therefore, the fluctuation amount of the power source is sufficiently smaller than that of the inverter. Therefore, if the output device of this embodiment is used, it is possible to simultaneously realize low power consumption and suppression of power supply voltage fluctuation.

＜第２の実施形態＞
次に、本発明の出力装置の第２の実施形態について説明する。なお、第２の実施形態に係る出力装置の全体構成は、図２に示した第１の本実施形態の出力装置の構成と同じであり、各構成要素が第１の実施形態とは異なるものである。
図７は第２の実施形態にかかる中継バッファ部の構成を示した図である。
図７に示す出力装置は、図３に示した出力装置とは中継バッファ部１１の構成が異なる。この図７に示す中継バッファ部１１は、対となるコンパレータＣＭＰＰ１、ＣＭＰＭ１と、ＣＭＰＰ２、ＣＭＰＭ２で構成されている。なお、図７では、中継バッファ１１を構成するコンパレータの対は２つだが、この限りではなく、中継バッファ１１のコンパレータの対の数はデータ出力部１３のサイズによって決定されるものである。
また、対となるコンパレータＣＭＰＰ１、ＣＭＰＭ１は、サイズ、構成とも等価であるのに対して、コンパレータＣＭＰＰ２、ＣＭＰＭ２は同じ構成だが、サイズは異なるものである。例えば、（ｉ−１）番目のコンパレータＣＭＰＰｉ−１のサイズを「１」とすると、ｉ番目のコンパレータＣＭＰＰｉのサイズは「２」で構成される。
なお、ｉ番目のコンパレータＣＭＰＰｉと、（ｉ−１）番目のコンパレータＣＭＰＰｉ−１のサイズの比は、ｉ番目のコンパレータＣＭＰＰｉの出力インピーダンスと、ｉ番目のコンパレータＣＭＰＰｉの出力に接続される負荷容量、例えば、（ｉ−１）番目のコンパレータＣＭＰＰｉ−１の入力容量や配線容量の積が常に一定になるように決定される。
なお、増幅アンプ部１２は、データ出力部１３の構成は、図３に示した第１の実施形態に係る出力装置１０と同様の構成なので説明は省略する。 <Second Embodiment>
Next, a second embodiment of the output device of the present invention will be described. The overall configuration of the output device according to the second embodiment is the same as the configuration of the output device according to the first embodiment shown in FIG. 2, and each component is different from that of the first embodiment. It is.
FIG. 7 is a diagram illustrating a configuration of the relay buffer unit according to the second embodiment.
The output device shown in FIG. 7 is different from the output device shown in FIG. 3 in the configuration of the relay buffer unit 11. The relay buffer unit 11 shown in FIG. 7 is composed of a pair of comparators CMPP1 and CMPM1, and CMPP2 and CMPM2. In FIG. 7, the number of comparator pairs constituting the relay buffer 11 is two. However, the number is not limited to this, and the number of comparator pairs of the relay buffer 11 is determined by the size of the data output unit 13.
The comparators CMPP1 and CMPM1 used as a pair are equivalent in size and configuration, while the comparators CMPP2 and CMPM2 have the same configuration but different sizes. For example, if the size of the (i-1) th comparator CMPPi-1 is “1”, the size of the ith comparator CMPPi is “2”.
Note that the ratio of the size of the i-th comparator CMPPi and the (i-1) -th comparator CMPPi-1 is the output impedance of the i-th comparator CMPPi and the load capacitance connected to the output of the i-th comparator CMPPi. For example, the product of the input capacitance and the wiring capacitance of the (i-1) th comparator CMPPi-1 is determined so as to be always constant.
In the amplification amplifier unit 12, the configuration of the data output unit 13 is the same as that of the output device 10 according to the first embodiment shown in FIG.

図８は、中継バッファ部１１に設けられているｉ番目の第１及び第２のコンパレータＣＭＰＰｉ（ＣＭＰＭｉ）の構成を示した図である。
この図８において、Ｐｉ及びＭｉは入力端子、ＰＯｉは出力端子、ｎ１０、ｎ１１はｎチャネルトランジスタ（以下、単にトランジスタと称する）、ｐ１０〜ｐ１１はｐチャネルトランジスタ（以下、単にトランジスタと称する）、ｎｉ３は電流源をそれぞれ示している。
入力端子Ｐｉはトランジスタｎ１０と接続され、入力端子Ｍｉはトランジスタｎ１１と接続されている。対をなすトランジスタｎ１０、ｎ１１は同じサイズで構成される。
また同様にトランジスタｐ１０、ｐ１１も同じサイズで構成される。
出力端子ＰＯｉは、トランジスタｐ１１及びトランジスタｎ１１のドレインと接続されている。トランジスタｐ１１のゲート、トランジスタｐ１０のゲート、ドレインが接続されている。入力端子Ｐｉには、入力端子Ｍｉの反転のデータが入力されるので、トランジスタｎ１０、ｎ１１のどちらか一方がオンすることになるので、データパターンに関わらず、コンパレータには電流源ｎｉ３の電流が電源電圧（ＶＤＤＡ）から接地電圧まで流れることになる。よって電源変動のデータパターン依存性を除去することが可能である。
また、第１の実施形態と同様に、入力部にｎチャネルＭＯＳトランジスタを用いることで同等の駆動力を持ったインバータや、ｐチャネルＭＯＳトランジスタを用いたコンパレータと比べて、消費電流を小さくすることができる。 FIG. 8 is a diagram illustrating a configuration of i-th first and second comparators CMPPi (CMPMi) provided in the relay buffer unit 11.
In FIG. 8, Pi and Mi are input terminals, POi is an output terminal, n10 and n11 are n-channel transistors (hereinafter simply referred to as transistors), p10 to p11 are p-channel transistors (hereinafter simply referred to as transistors), ni3 Indicates current sources.
The input terminal Pi is connected to the transistor n10, and the input terminal Mi is connected to the transistor n11. The paired transistors n10 and n11 have the same size.
Similarly, the transistors p10 and p11 have the same size.
The output terminal POi is connected to the drains of the transistor p11 and the transistor n11. The gate of the transistor p11 and the gate and drain of the transistor p10 are connected. Since the inverted data of the input terminal Mi is input to the input terminal Pi, one of the transistors n10 and n11 is turned on. Therefore, the current of the current source ni3 is supplied to the comparator regardless of the data pattern. It flows from the power supply voltage (VDDA) to the ground voltage. Therefore, it is possible to remove the data pattern dependency of the power supply fluctuation.
In addition, as in the first embodiment, by using an n-channel MOS transistor for the input unit, current consumption can be reduced compared to an inverter having an equivalent driving capability or a comparator using a p-channel MOS transistor. Can do.

＜第３の実施形態＞
次に、本発明の出力装置の第３の実施形態について説明する。なお、第３の実施形態に係る出力装置の全体構成は、図２に示した第１の本実施形態の出力装置の構成と同じであり、各構成要素が第１の実施形態とは異なるものである。
図９は、第３の実施形態に係る出力装置の各構成を示した図である。
高速通信では、データの送信の際に出力インピーダンスを５０Ω終端し、さらにデータパターンによって振幅を変化させるディエンファシスまたはエンファシス機能を仕様として策定しているものも多い。そこで、図９では５０Ω終端とディエンファシス機能を有する出力装置に本発明を適用した場合を例に挙げて説明する。
この図９に示す出力装置の中継バッファ部１１は、等価の構成でサイズが等しい複数の第１の低電圧差動対ＬＶＤＳ１１、ＬＶＤＳ２１・・・ＬＶＤＳ２４１と、第２の低電圧差動対ＬＶＤＳ１２、ＬＶＤＳ２２・・・ＬＶＤＳ２４２からなる。但し、第１の低電圧差動対ＬＶＤＳ１１・・・ＬＶＤＳ２４１と、第２の低電圧差動対ＬＶＤＳ１２の構成は同じだがサイズは異なる。これらの構成は図４に示した低電圧差動対と同様の構成である。また、各低電圧差動対ＬＶＤＳｉ２（ｉは１〜２４）から出力された低振幅の信号は増幅アンプ部１２を構成する第１の増幅用コンパレータＣＭＰＡＰｉ、ＣＭＰＡＭｉ（ｉは１〜２４）に入力され、振幅を増幅されて、データ出力部１３を構成するインバータＰＤｉ、ＭＤｉ（ｉは１〜２４）に入力される。
データ出力部１３は、図１４に示したインバータと同様の構成をしたインバータＰＤ、ＭＤが共に２４個ある。 <Third Embodiment>
Next, a third embodiment of the output device of the present invention will be described. The overall configuration of the output device according to the third embodiment is the same as the configuration of the output device according to the first embodiment shown in FIG. 2, and each component is different from that of the first embodiment. It is.
FIG. 9 is a diagram illustrating each configuration of the output device according to the third embodiment.
In many high-speed communications, a de-emphasis function or an emphasis function for changing the amplitude according to the data pattern is formulated as a specification, with the output impedance terminated by 50Ω when data is transmitted. Therefore, in FIG. 9, a case where the present invention is applied to an output device having a 50Ω termination and a de-emphasis function will be described as an example.
The relay buffer unit 11 of the output device shown in FIG. 9 includes a plurality of first low voltage differential pairs LVDS11, LVDS21... LVDS241 having the same size and the same size, and a second low voltage differential pair LVDS12, LVDS22... Consists of LVDS242. However, the first low-voltage differential pair LVDS11... LVDS241 and the second low-voltage differential pair LVDS12 have the same configuration but different sizes. These configurations are the same as the low-voltage differential pair shown in FIG. The low-amplitude signals output from the respective low-voltage differential pairs LVDSi2 (i is 1 to 24) are input to the first amplifying comparators CMPAPi and CMPAMi (i is 1 to 24) constituting the amplification amplifier unit 12. Then, the amplitude is amplified and input to the inverters PDi and MDi (i is 1 to 24) constituting the data output unit 13.
The data output unit 13 includes 24 inverters PD and MD each having the same configuration as the inverter shown in FIG.

以下、図１０を用いてデータ出力部１３のインバータＰＤｉ及びＭＤｉ（ｉは１〜２４）について説明する。
図１０はデータ出力部のインバータの回路構成を示した図である。
なお、データ出力部のインバータＤＭｉはインバータＰＤｉと同様の構成なので説明を省略する。
この図１０において、ＡＰｉは入力端子、ＴＸＰは出力端子、ＰＳＷ２ｉ−１はｐチャネルＭＯＳトランジスタ、ＮＳＷ２ｉ−１はｎチャネルＭＯＳトランジスタ、ＰＲ２ｉ−１は１２００Ωの抵抗、ＮＲ２ｉ−１は１２００Ω（５０）の抵抗である。
ｉ番目の入力端子ＡＰｉは、（ｉ−１）番目のトランジスタＰＳＷ２ｉ−１と、（ｉ−１）番目のトランジスタＮＳＷ２ｉ−１のゲートと接続されており、入力端子ＡＰｉにハイレベルの電圧が入力されるとトランジスタＮＳＷ２ｉ−１がオンとなり、出力端子ＴＸＰと接地電圧の間に１２００Ωの抵抗が接続される。入力端子ＡＰｉにローレベルの電圧が入力されると、トランジスタＰＳＷ２ｉ−１がオンとなり、出力端子ＴＸＰと電源電圧の間に１２００Ω抵抗が接続される。トランジスタＰＳＷ２ｉ−１、ＮＳＷ２ｉ−１のゲートに入力される電圧は、トランジスタＰＳＷ２ｉ−１及びＮＳＷ２ｉ−１のオン抵抗が１２００Ωと比べて充分低くならないと出力インピーダンスに影響を与えるので、入力端子ＡＰｉに入力される信号は大振幅を要求される。
データ出力部１３のインバータＰＤｉ、ＭＤｉに入力される信号によって、出力の振幅を調整することが可能である。本実施例では抵抗分圧で振幅を変えることにより、ディエンファシス、エンファシス機能に対応することが可能である。 Hereinafter, the inverters PDi and MDi (i is 1 to 24) of the data output unit 13 will be described with reference to FIG.
FIG. 10 is a diagram showing a circuit configuration of the inverter of the data output unit.
Note that the inverter DMi of the data output unit has the same configuration as the inverter PDi, and thus the description thereof is omitted.
10, APi is an input terminal, TXP is an output terminal, PSW2i-1 is a p-channel MOS transistor, NSW2i-1 is an n-channel MOS transistor, PR2i-1 is a 1200Ω resistor, and NR2i-1 is 1200Ω (50). Resistance.
The i-th input terminal APi is connected to the gate of the (i-1) th transistor PSW2i-1 and the (i-1) th transistor NSW2i-1, and a high level voltage is input to the input terminal APi. Then, the transistor NSW2i-1 is turned on, and a 1200Ω resistor is connected between the output terminal TXP and the ground voltage. When a low level voltage is input to the input terminal APi, the transistor PSW2i-1 is turned on, and a 1200Ω resistor is connected between the output terminal TXP and the power supply voltage. Since the voltages input to the gates of the transistors PSW2i-1 and NSW2i-1 affect the output impedance unless the on-resistances of the transistors PSW2i-1 and NSW2i-1 are sufficiently low compared to 1200Ω, they are input to the input terminal APi. The signal to be processed is required to have a large amplitude.
The output amplitude can be adjusted by signals input to the inverters PDi and MDi of the data output unit 13. In this embodiment, it is possible to cope with the de-emphasis and the emphasis function by changing the amplitude by the resistance partial pressure.

図１１、図１２はエンファシス時、ディエンファシス時のスイッチの状態を示した図であり、図１１（ａ）は電源電圧１．０ＶでＴＸＰ−ＴＸＭが０．５Ｖになるようにスイッチが切り替わった状態を示す。
データ出力部１３のインバータＰＤｉの全てのスイッチ（トランジスタＰＳＷ２ｉ−１、ＮＳＷ２ｉ−１）にはローレベルの信号が、データ出力部ＭＤｉの全てのスイッチ（トランジスタＰＳＷ２ｉ、ＮＳＷ２ｉ）にはハイレベルの信号が入力されているものとする。データ出力部１３のインバータＰＤにローレベルの信号が入力されると、ｐチャネルＭＯＳトランジスタのスイッチＰＷＳ２ｉ−１が全てオンになり、ｎチャネルＭＯＳトランジスタのスイッチＮＳＷ２ｉ−１が全てオフとなる。
同様にデータ出力部１３のインバータＭＤにハイレベルの信号が入力されると、ｎチャネルＭＯＳトランジスタのスイッチＮＳＷ２ｉが全てオンになり、ｐチャネルＭＯＳトランジスタのスイッチＰＳＷ２ｉが全てオフとなる。
図１１（ｂ）に上述の状態の等価回路を示す。データ出力部１３のインバータＰＤは電源電圧から１２００Ωの抵抗が並列に２４個、ＴＸＰに並列に接続されているのと等価の状態であるので、データ出力部１３のインバータＰＤの出力インピーダンスは５０Ωである。一方で、データ出力部１３のインバータＭＤはＴＸＭから接地電圧に１２００Ωの抵抗が２４個並列に接続されているのと等価の状態であるので、データ出力部１３のインバータＭＤの出力インピーダンスは５０Ωである。よって終端抵抗とデータ出力部の抵抗分圧によりＴＸＰ−ＴＸＭは５００ｍＶとなる。 FIG. 11 and FIG. 12 are diagrams showing the state of the switch at the time of emphasis and de-emphasis. FIG. 11A shows that the switch has been switched so that TXP-TXM is 0.5 V when the power supply voltage is 1.0 V. Indicates the state.
All switches (transistors PSW2i-1, NSW2i-1) of the inverter PDi of the data output unit 13 have low level signals, and all switches (transistors PSW2i, NSW2i) of the data output unit MDi have high level signals. It is assumed that it has been entered. When a low level signal is input to the inverter PD of the data output unit 13, all the p-channel MOS transistor switches PWS2i-1 are turned on, and all the n-channel MOS transistor switches NSW2i-1 are turned off.
Similarly, when a high level signal is input to the inverter MD of the data output unit 13, all the switches NSW2i of the n-channel MOS transistor are turned on and all the switches PSW2i of the p-channel MOS transistor are turned off.
FIG. 11B shows an equivalent circuit in the above state. Since the inverter PD of the data output unit 13 is in a state equivalent to 24 resistors 1200Ω parallel to the power supply voltage and connected in parallel to TXP, the output impedance of the inverter PD of the data output unit 13 is 50Ω. is there. On the other hand, since the inverter MD of the data output unit 13 is equivalent to 24 resistors 1200Ω connected in parallel from TXM to the ground voltage, the output impedance of the inverter MD of the data output unit 13 is 50Ω. is there. Therefore, TXP-TXM becomes 500 mV due to the terminal resistance and the resistance voltage division of the data output unit.

図１２（ａ）は電源電圧１．０ＶでＴＸＰ−ＴＸＭが０．２５Ｖになるようにスイッチが切り替わった状態を示す。
データ出力部１３のインバータＰＤは２４個のスイッチのうち１８個にローが入力され、６個にハイが入力されている。この時ローが入力されているスイッチはｐチャネルＭＯＳトランジスタのスイッチがオンになり、ハイが入力されているスイッチはｎチャネルＭＯＳトランジスタのスイッチがオンになる。
一方でデータ出力部１３のインバータＭＤは２４個のスイッチのうち１８個にハイが入力され、６個にローが入力されている。
図１２（ｂ）に等価回路を示す。データ出力部１３のインバータＰＤは、１８個の抵抗が電源電圧とＴＸＰに接続され、６個の抵抗が接地電圧とＴＸＰに接続されているので、電源電圧から接地電圧の抵抗分圧は６６．６Ωと２００Ωで分圧されることになる。出力インピーダンスとしては５０Ωである。
一方で、データ出力部１３のインバータＭＤは１８個の抵抗がＴＸＭと接地電圧に接続され、６個の抵抗が電源電圧とＴＸＭに接続されているので、電源電圧から接地電圧の抵抗分圧は２００Ωと６６．６Ωで抵抗分圧されることになる。出力インピーダンスとしては５０Ωである。
スイッチを分割してデータを送信することで、出力インピーダンスを５０Ωに保持しながら、出力電圧のレベルを変えることが可能になり、所望のエンファシスレベル、ディエンファシスレベルを得ることも可能となる。本実施例の出力装置は消費電流がデータパターンに依存せずに常に一定なので、電源変動のデータパターン依存性も少なく、低消費電流の高速シリアル出力装置を実現する。 FIG. 12A shows a state in which the switch is switched so that TXP-TXM is 0.25 V at a power supply voltage of 1.0 V.
In the inverter PD of the data output unit 13, low is input to 18 of 24 switches, and high is input to 6 of the switches. At this time, the p-channel MOS transistor switch is turned on in the switch to which low is input, and the n-channel MOS transistor switch is turned on in the switch to which high is input.
On the other hand, in the inverter MD of the data output unit 13, high is input to 18 of 24 switches and low is input to 6 of them.
FIG. 12B shows an equivalent circuit. In the inverter PD of the data output unit 13, 18 resistors are connected to the power supply voltage and TXP, and 6 resistors are connected to the ground voltage and TXP. The voltage is divided by 6Ω and 200Ω. The output impedance is 50Ω.
On the other hand, in the inverter MD of the data output unit 13, 18 resistors are connected to the TXM and the ground voltage, and 6 resistors are connected to the power supply voltage and the TXM. The resistance is divided by 200Ω and 66.6Ω. The output impedance is 50Ω.
By dividing the switch and transmitting data, it is possible to change the level of the output voltage while maintaining the output impedance at 50Ω, and it is also possible to obtain a desired emphasis level and de-emphasis level. In the output device of this embodiment, the current consumption is always constant without depending on the data pattern, so that the power pattern fluctuation is less dependent on the data pattern and a high-speed serial output device with low current consumption is realized.

本発明の実施形態に係る出力装置が適用される高速シリアル通信システムの構成を示した図である。It is the figure which showed the structure of the high-speed serial communication system to which the output device which concerns on embodiment of this invention is applied. 本実施形態の出力装置の構成を示した図である。It is the figure which showed the structure of the output device of this embodiment. 本実施形態の出力装置の構成を詳細に示した図である。It is the figure which showed the structure of the output device of this embodiment in detail. 低電圧差動対の回路構成を示した図である。It is the figure which showed the circuit structure of the low voltage differential pair. コンパレータの回路構成を示した図である。It is the figure which showed the circuit structure of the comparator. 中継バッファ部、増幅アンプ部の代わりにインバータを用いた出力装置と、本実施形態の出力装置の消費電流の概略を示した図である。It is the figure which showed the outline of the power consumption of the output device which used the inverter instead of the relay buffer part and the amplification amplifier part, and the output device of this embodiment. 第２の実施形態にかかる中継バッファ部の構成を示した図である。It is the figure which showed the structure of the relay buffer part concerning 2nd Embodiment. 中継バッファ部に設けられているｉ番目の第１及び第２のコンパレータの構成を示した図である。It is the figure which showed the structure of the i-th 1st and 2nd comparator provided in the relay buffer part. 第３の実施形態に係る出力装置の各構成を示した図である。It is the figure which showed each structure of the output device which concerns on 3rd Embodiment. データ出力部の構成を説明するための図である。It is a figure for demonstrating the structure of a data output part. エンファシス時、ディエンファシス時のスイッチの状態を示した図である。It is the figure which showed the state of the switch at the time of emphasis and de-emphasis. エンファシス時、ディエンファシス時のスイッチの状態を示した図である。It is the figure which showed the state of the switch at the time of emphasis and de-emphasis. 特許文献１に開示されている従来の高速シリアル通信システムの送信側ドライバ回路の構成を示した図である。It is the figure which showed the structure of the transmission side driver circuit of the conventional high-speed serial communication system currently disclosed by patent document 1. FIG. 特許文献２に開示されている半導体集積回路の回路図である。10 is a circuit diagram of a semiconductor integrated circuit disclosed in Patent Document 2. FIG.

Explanation of symbols

１…高速シリアル通信システム、２…送信側回路、３…受信側回路、４…差動伝送線路、５…往路伝送線路、６…復路伝送線路６、７…受信側レシーブ回路、８…デジタル回路、９…ドライバ回路、１０…出力装置、１１…中継バッファ部、１２…増幅アンプ部、１３…データ出力部 DESCRIPTION OF SYMBOLS 1 ... High-speed serial communication system, 2 ... Transmission side circuit, 3 ... Reception side circuit, 4 ... Differential transmission line, 5 ... Outward transmission line, 6 ... Return transmission line 6, 7 ... Reception side receive circuit, 8 ... Digital circuit DESCRIPTION OF SYMBOLS 9 ... Driver circuit, 10 ... Output device, 11 ... Relay buffer part, 12 ... Amplification amplifier part, 13 ... Data output part

Claims

An output device that outputs a differential signal from a drive circuit that converts a data signal input from the outside into a differential signal and outputs the differential signal,
A relay buffer unit that differentially outputs a differential signal input from the drive circuit with a low amplitude; an amplifying unit that receives the differential signal output from the relay buffer unit and amplifies the amplitude; and An output device comprising: a data output unit that outputs a differential output with a driving force higher than that of a driving circuit.

The output device according to claim 1.
The relay buffer unit is composed of n (where n is a natural number) low-voltage differential pairs, and the i-th (i is a natural number from 1 to N) each has a differential signal. First and second input terminals that are input, and first and second output terminals that output differential signals,
The first and second output terminals of the i-1th (where i is 2 to N) low-voltage differential pair are connected to the first and second input terminals of the i-th low-voltage differential pair. Connected,
When the first output terminal of the i−1th low voltage differential pair is connected to the first input terminal of the ith low voltage differential pair, the i−1th low voltage difference A second output terminal of the moving pair is connected to a second input terminal of the i-th low-voltage differential pair;
When the first output terminal of the i-1th low voltage differential pair is connected to the second input terminal of the ith low voltage differential pair, the i-1th low voltage The output device, wherein a second output terminal of the differential pair is connected to a first input terminal of the i-th low-voltage differential pair.

The output device according to claim 1 or 2,
The n low voltage differential pairs each have a constant current source and constitute a current mode logic.

The output device according to any one of claims 1 to 3,
The ratio of the size of the i-th low-voltage differential pair and the i-1th (where i is 2 to N) low-voltage differential pair is the output impedance of the i-th low-voltage differential pair. An output device, wherein the product of the load capacitances connected to the first and second input terminals of the i-th low-voltage differential pair is determined to be substantially constant regardless of the current value.

The output device according to any one of claims 1 to 4,
The relay buffer unit includes n (n is a natural number) pairs of first and second comparators, and the i-th (where i is 1 to N) paired first and second comparators. Each has a positive input terminal and a negative input terminal, and the positive input terminal of the i-th first comparator is connected to the negative input terminal of the i-th second comparator. And the negative input terminal of the i th first comparator is connected to the positive input terminal of the i th second comparator, and the output terminal of the i th first comparator is An inverted signal of the output terminal of the i-th second comparator is output, and the output terminals of the first and second comparators paired in the (i-1) -th (where i is 2 to N) are Th first and second con Is connected to an input terminal of the regulator,
When the output terminal of the (i-1) th first comparator is connected to the input terminal of the i-th first comparator, the output terminal of the (i-1) -th second comparator is the i-th first comparator. Connected to the input terminal of the 2 comparator,
When the output terminal of the (i-1) th first comparator is connected to the input terminal of the (i) th second comparator, the output terminal of the (i-1) th second comparator is the i-th first comparator. An output device connected to an input terminal of one comparator.

The output device according to any one of claims 1 to 5,
The n first and second comparators each have a constant current source and constitute a current mode logic.

The output device according to any one of claims 1 to 6,
The ratio of the sizes of the i-th (where i is 2 to N) first and second comparators and the (i-1) th first and second comparators is the i-1th first and second comparators. The product of the output impedance of the second comparator and the load capacitance connected to the input terminals of the i-th first and second comparators is determined to be substantially constant regardless of the current value. Output device.

The output device according to any one of claims 1 to 7,
The amplifying unit is configured by first and second amplifying comparators that form a pair and amplify and output the amplitude of the input signal. The first and second amplifying comparators are respectively connected to the positive side. An input terminal on the negative electrode side, and an input terminal on the positive electrode side of the first amplification comparator is connected to an input terminal on the negative electrode side of the second amplification comparator;
The negative input terminal of the first amplification comparator is connected to the positive input terminal of the second amplification comparator,
The output terminal of the first amplifying comparator outputs an inverted signal of the output terminal of the second amplifying comparator, and the differential signal output from the relay buffer unit is output from the first and second comparators. Each is input to the input terminal,
When the first output terminal of the relay buffer unit is connected to the input terminal of the first amplification comparator, the second output terminal of the relay buffer unit is connected to the input terminal of the second amplification comparator. And
When the first output terminal of the relay buffer unit is connected to the input terminal of the second amplification comparator, the second output terminal of the relay buffer unit is connected to the input terminal of the first amplification comparator. An output device.

9. The output device according to claim 1, wherein each of the first and second amplification comparators has a constant current reduction and constitutes a current mode logic. Output device.

A semiconductor integrated device used for high-speed serial transmission, wherein a serial signal is output using the output device according to any one of claims 1 to 9.