JP2009104300A - データ処理装置及びプログラム - Google Patents
データ処理装置及びプログラム Download PDFInfo
- Publication number
- JP2009104300A JP2009104300A JP2007273899A JP2007273899A JP2009104300A JP 2009104300 A JP2009104300 A JP 2009104300A JP 2007273899 A JP2007273899 A JP 2007273899A JP 2007273899 A JP2007273899 A JP 2007273899A JP 2009104300 A JP2009104300 A JP 2009104300A
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage device
- write
- main storage
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0837—Cache consistency protocols with software control, e.g. non-cacheable data
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
【解決手段】エンジンECU10が備える第1のマイコン20は、ライトバック方式のデータ更新を行い、特定のデータについてのデータ書込処理を行った場合には、そのデータと同一のインデックスでタグの異なるダミーデータについてのデータ書込処理(強制ライトバック)を行う。このため、キャッシュメモリ23に書き込まれた特定のデータは、ダミーデータの書き込みによって直ちにキャッシュメモリ23から追い出され、主記憶RAM21に書き込まれる。したがって、ライトスルー方式への切り替えを行うことなく、特定のデータについてはキャッシュメモリ23及び主記憶RAM21の両方に同一のデータが記憶されるようにすることができる。
【選択図】図1
Description
ライトスルー方式は、図17(a)に示すように、CPU(プロセッサ)がデータ書込処理を行う際に、キャッシュメモリ内のブロックにデータを書き込むと同時に主記憶装置内の対応するブロックにも同時にデータを書き込む方式である。このため、主記憶装置とキャッシュメモリとの間でデータの一貫性が保たれるという利点があるが、主記憶装置へのアクセス頻度が高くなる分、処理速度が低下するという問題があり、高速の処理には適さない。
(1)変数A(アドレス:0xFF00、インデックス:0)に10を代入。
(2)変数B(アドレス:0xFF04、インデックス:1)に20を代入。
(4)変数D(アドレス:0xFC04、インデックス:1)に100を代入。
(5)変数E(アドレス:0xFE08、インデックス:2)に110を代入。
続いて、上記(2)の処理により、キャッシュメモリのインデックス「1」のタグが「0xFF」に更新され、データ「20」が書き込まれる。
続いて、上記(4)の処理により、キャッシュメモリのインデックス「1」のタグが「0xFC」に更新され、データ「100」が書き込まれる。このとき、上記(2)の処理でキャッシュメモリに書き込まれたデータ「20」はキャッシュメモリから追い出されて主記憶メモリに書き込まれる(ミスヒットによる追い出し発生)。
すなわち、請求項2に記載のデータ処理装置は、主記憶装置及びプロセッサを複数組備えるとともに、主記憶装置間でデータを転送する転送手段を備える。このような構成のデータ処理装置では、キャッシュメモリに記憶されているデータが最新のものであっても、主記憶装置に記憶されているデータが最新のものでなければ(古ければ)、その古いデータが他の主記憶装置に転送され、他のプロセッサによりそのデータに基づく処理が行われてしまうことになる。したがって、特定のデータについてデータの一貫性を保つことによる効果が高い。
すなわち、例えば請求項5に記載のデータ処理装置では、ダミーデータのアドレスは、主記憶装置における未使用領域である。このようなデータ処理装置によれば、主記憶装置を効率よく利用してダミーデータを記憶させることができる。
[1.第1実施形態]
まず、第1実施形態のエンジンECUについて説明する。
図1は、第1実施形態のエンジンECU10の概略構成を示すブロック図である。
このエンジンECU10は、車両(自動車)のエンジンを制御するための電子制御装置であり、主としてダイアグ処理(センサ等の故障診断)を行う第1のマイクロコンピュータ(以下「マイコン」と略す。)20と、主としてエンジン制御のための処理を行う第2のマイコン30とを備えている。
一方、第2のマイコン30も、第1のマイコン20と同様に構成されており、主記憶RAM31、サブCPU32、キャッシュメモリ33、通信インタフェース34、DMAコントローラ35、フラッシュROM36を備えている。
次に、エンジンECU10で行われる処理について説明する。
エンジンECU10が備える2つのマイコン20,30では、第1のマイコン20の主記憶RAM21に記憶されているデータが第2のマイコン30の主記憶RAM31へ転送される。このため、第1のマイコン20のキャッシュメモリ23に記憶されているデータが最新のものであっても、その第1のマイコン20の主記憶RAM21に記憶されているデータが最新のものでなければ(古ければ)、その古いデータが第2のマイコン30の主記憶RAM31に転送され、第2のマイコン30においてその古いデータに基づく処理が行われてしまうことになる。
まず、強制ライトバックを行わない場合の処理について説明する。
図3は、フラッシュROM26に記憶されているプログラムに従いメインCPU22が定期的に実行する水温センサ故障診断処理のフローチャートである。
具体的には、ライトバック方式による書込みのため、キャッシュメモリ23に水温センサ異常フラグのデータが記憶されていない場合、つまりミスヒットの場合には、主記憶RAM21に記憶されている水温センサ異常フラグのデータが更新された後、そのデータがキャッシュメモリ23にロードされる。つまり、水温センサ異常フラグの最新データがキャッシュメモリ23及び主記憶RAM21の両方に記憶される。
そして、水温センサ異常フラグのデータがOFF(正常)であると判定した場合には(S103:YES)、水温センサの検出電圧に基づくエンジン水温が各種処理に使用されるように設定する(S104)。
サブCPU32は、第1のマイコン20のDMAコントローラ25により転送されるエンジン水温及び水温センサ異常フラグのデータを受信すると(S201)、受信した水温センサ異常フラグのデータがOFF(正常)であるか否かを判定する(S202)。なお、第1のマイコン20のDMAコントローラ25により転送される水温センサ異常フラグのデータは、第1のマイコン20の主記憶RAM21に記憶されているデータと同一のものである。
なお、水温センサが故障した場合にフェールセーフ値のエンジン水温を使用する理由は次のとおりである。すなわち、故障した状態の水温センサの検出電圧をそのままエンジン水温に変換したとすると、断線故障の場合には極低温、短絡故障の場合には極高温と検出されてしまう。
以上のような処理によれば、図2(a)に示すように、第1のマイコン20において例えば水温センサの断線故障が検出された場合、キャッシュメモリ23に水温センサ異常フラグのデータが存在していれば、キャッシュメモリ23のデータのみが更新され(OFF→ON)、主記憶RAM21のデータは古いままとなる(OFF)。
次に、強制ライトバックを行う場合の処理について説明する。
図5は、フラッシュROM26に記憶されているプログラムに従いメインCPU22が定期的に実行する水温センサ故障診断処理のフローチャートである。この水温センサ故障診断処理は、図3の水温センサ故障診断処理と対比すると、S301,S302,S304〜S306の各処理内容は、S101〜S105の各処理内容と同一であり、S303の処理が追加されている点が異なる。
以上のような処理によれば、図2(b)に示すように、第1のマイコン20において例えば水温センサの断線故障が検出された場合、キャッシュメモリ23に水温センサ異常フラグのデータが存在していれば、主記憶RAM21は更新されずにキャッシュメモリ23のデータのみが更新されるが(OFF→ON)、その直後にダミーデータが上書きされることにより、キャッシュメモリ23に書き込まれたばかりの水温センサ異常フラグの最新データ(ON)が追い出され、主記憶RAM21に記憶されている水温センサ異常フラグのデータが更新される(OFF→ON)。
[1−3.強制ライトバック処理の実現方法]
次に、前述した強制ライトバック処理の具体的な実現方法について説明する。
以上説明したように、第1実施形態のエンジンECU10が備える第1のマイコン20は、ライトバック方式のデータ更新を行い、特定のデータについてのデータ書込処理を行った場合には、その直後に、そのデータと同一のインデックスでタグの異なるダミーデータについてのデータ書込処理(強制ライトバック)を行う。
次に、第2実施形態のエンジンECUについて説明する。
[2−1.全体構成]
図8は、第2実施形態のエンジンECU40の概略構成を示すブロック図である。
また、マイコン50は、各CPU62,72専用のローカルRAM61,71及びキャッシュメモリ63,73を備えており、両CPU62,72で共有しないデータについてはローカルRAM61,71に記憶し、両CPU62,72で共有するデータ(例えばエンジン水温や水温センサ異常フラグのデータ)については共有RAM51に記憶する。
[2−2.エンジンECUで行われる処理]
次に、エンジンECU40で行われる処理について説明する。
まず、強制ライトバックを行わない場合の処理について説明する。
図10は、フラッシュROM66に記憶されているプログラムに従い第1CPU62が定期的に実行する水温センサ故障診断処理のフローチャートである。
具体的には、ライトバック方式による書込みのため、キャッシュメモリ63に水温センサ異常フラグのデータが記憶されていない場合、つまりミスヒットの場合には、共有RAM51に記憶されている水温センサ異常フラグのデータが更新された後、そのデータがキャッシュメモリ63にロードされる。つまり、水温センサ異常フラグの最新データがキャッシュメモリ63及び共有RAM51の両方に記憶される。
第2CPU72は、キャッシュメモリ73(キャッシュメモリ73に記憶されていない場合には共有RAM51)に記憶されている水温センサ異常フラグのデータを読み出し(S501)、読み出した水温センサ異常フラグのデータがOFF(正常)であるか否かを判定する(S502)。
以上のような処理によれば、図9(a)に示すように、第1CPU62により例えば水温センサの断線故障が検出された場合、キャッシュメモリ63に水温センサ異常フラグのデータが存在していれば、キャッシュメモリ63のデータのみが更新され(OFF→ON)、共有RAM51のデータは古いままとなる(OFF)。このため、第1CPU62はエンジン水温としてフェールセーフ値である80℃を使用して各種処理を行うが、第2CPU72は断線故障した状態の検出電圧を変換したエンジン水温(例えば−40℃)を使用して制御を行うことになり、噴射・点火処理などに影響が生じてしまう。
次に、強制ライトバックを行う場合の処理について説明する。
図12は、フラッシュROM66に記憶されているプログラムに従い第1CPU62が定期的に実行する水温センサ故障診断処理のフローチャートである。この水温センサ故障診断処理は、図10の水温センサ故障診断処理と対比すると、S601,S602,S604〜S606の各処理内容は、S401〜S405の各処理内容と同一であり、S603の処理が追加されている点が異なる。
以上のような処理によれば、図9(b)に示すように、第1CPU62により例えば水温センサの断線故障が検出された場合、キャッシュメモリ63に水温センサ異常フラグのデータが存在していれば、共有RAM51は更新されずにキャッシュメモリ63のデータのみが更新されるが(OFF→ON)、その直後にダミーデータが上書きされることにより、キャッシュメモリ63に書き込まれたばかりの水温センサ異常フラグの最新データ(ON)が追い出され、共有RAM51に記憶されている水温センサ異常フラグのデータが更新される(OFF→ON)。
なお、特定のデータ(ここでは水温センサ異常フラグを例示)以外のデータについては強制ライトバックを行わないため、従来のライトバック方式と同様に処理される。
以上説明した第2実施形態のエンジンECU40によれば、第1実施形態のエンジンECU10について述べた効果と同様の効果を得ることができる。
次に、第3実施形態のエンジンECUについて説明する。
[3−1.全体構成]
図13は、第3実施形態のエンジンECU80の概略構成を示すブロック図である。
[3−2.エンジンECUで行われる処理]
次に、エンジンECU80で行われる処理について説明する。
まず、強制ライトバックを行わない場合の処理について説明する。
図14(a)に示すように、ダイアグ処理でセンサ等の故障診断を行い、異常が検出された場合は、該当するダイアグデータ(例えば水温センサ異常フラグのデータ)を書き換える(OFF→ON)。ここで、キャッシュメモリ93にダイアグデータが存在している場合には、キャッシュメモリ93に記憶されているデータのみが更新され、バックアップRAM91に記憶されているダイアグデータは、キャッシュメモリ93に記憶されているダイアグデータが追い出されるまでは更新されない(OFFのままとなる)。
次に、強制ライトバックを行う場合の処理について説明する。
図14(b)に示すように、ダイアグ処理でセンサ等の異常が検出された場合、キャッシュメモリ93にダイアグデータが存在していれば、バックアップRAM91は更新されずにキャッシュメモリ93のデータのみが更新される(OFF→ON)。そして、強制ライトバック処理により、直ちにダミーデータが上書きされることで、キャッシュメモリ93に書き込まれたばかりのダイアグデータが追い出され、バックアップRAM91に記憶されているダイアグが更新される(OFF→ON)。
以上説明した第3実施形態のエンジンECU80によれば、第1実施形態のエンジンECU10について述べた効果と同様の効果を得ることができる。
以上、本発明の一実施形態について説明したが、本発明は、種々の形態を採り得ることは言うまでもない。
上記実施形態では、図6に示したように、ソフトウェア上で、強制ライトバックを行いたい変数の前後にコンパイラへの特殊指示命令である「#pragma(プラグマ)」を挿入することで、追い出しコードを自動挿入するようにしているが、これに限定されるものではない。例えば、次のような実現方法が挙げられる。
図15に示す方法は、追い出しコードを挿入するデータの特定方法が図6に示す方法と異なる。すなわち、あるメモリ領域(0xFE00〜)を強制ライトバック処理を必要とする変数の配置場所(OtherMem)とし、その領域に配置したい変数を「#pragma section ×××」という#pragmaによるメモリ指定で配置する。コンパイラは、同領域へ配置する変数については、同一インデックスでかつ異なるタグの0x6C00番地への書き込み命令(追い出しコード)を自動的に挿入する。
図16に示す方法は、図6、図15に示す方法と異なり、プログラマがあらかじめソフトウェア上にソースコードの段階から追い出しコードを埋め込んでおく方法である。同図に示す例では、変数bに通常データ「20」を書き込んだ直後に、変数bのアドレスにインデックスが同じになる任意のオフセット(この例では+256番地)を加算したアドレスに、同じデータ「20」を書き込むコードを実装している。
この方法によれば、追い出しコード自動挿入機能を有していないコンパイであっても実現できるというメリットがある。
上記実施形態では、エンジンECUのマイコンに本発明を適用した構成を例示したが、これに限定されるものではなく、エンジン以外の車両制御装置のマイコンに本発明を適用してもよい。また、本発明は、車両制御装置以外のデータ処理装置に適用することも可能である。
Claims (10)
- データを記憶する主記憶装置と、
前記主記憶装置に記憶されているデータを読み出すためのデータ読出処理及び前記主記憶装置にデータを書き込むためのデータ書込処理を行うプロセッサと、
前記主記憶装置に記憶されているデータの一部をそのアドレスとともに記憶可能であって、前記主記憶装置に代えて又は前記主記憶装置とともに前記プロセッサによる前記データ読出処理及び前記データ書込処理が行われるキャッシュメモリと、
を備え、前記キャッシュメモリを用いたライトバック方式のデータ更新を行うデータ処理装置において、
前記プロセッサは、特定のデータについて前記データ書込処理を行った場合には、その特定のデータとアドレスは異なるが前記キャッシュメモリにおける書き込み位置が同一となるダミーデータについて前記データ書込処理を行うこと
を特徴とするデータ処理装置。 - 前記主記憶装置及び前記プロセッサを複数組備えるとともに、
前記主記憶装置間でデータを転送する転送手段を備えること
を特徴とする請求項1に記載のデータ処理装置。 - 前記プロセッサを複数備えるとともに、
前記主記憶装置は、複数のプロセッサにより共有利用されること
を特徴とする請求項1に記載のデータ処理装置。 - 前記主記憶装置は、当該データ処理装置への電力供給が停止されてもバッテリにより作動状態が保持されること
を特徴とする請求項1に記載のデータ処理装置。 - 前記ダミーデータのアドレスは、前記主記憶装置における未使用領域であること
を特徴とする請求項1から請求項4までのいずれか1項に記載のデータ処理装置。 - データの書き込みが不能な読出専用記憶装置を備え、
前記ダミーデータのアドレスは、前記読出専用記憶装置のアドレスであること
を特徴とする請求項1から請求項4までのいずれか1項に記載のデータ処理装置。 - 前記ダミーデータのアドレスは、記憶装置の実装されていないアドレスであること
を特徴とする請求項1から請求項4までのいずれか1項に記載のデータ処理装置。 - 車両を制御するための制御装置である車両制御装置に用いられること
を特徴とする請求項1から請求項7までのいずれか1項に記載のデータ処理装置。 - 車両の駆動力発生装置を制御する車両制御装置に用いられること
を特徴とする請求項8に記載のデータ処理装置。 - データを記憶する主記憶装置と、
前記主記憶装置に記憶されているデータを読み出すためのデータ読出処理及び前記主記憶装置にデータを書き込むためのデータ書込処理を行うプロセッサと、
前記主記憶装置に記憶されているデータの一部をそのアドレスとともに記憶可能であって、前記主記憶装置に代えて又は前記主記憶装置とともに前記プロセッサによる前記データ読出処理及び前記データ書込処理が行われるキャッシュメモリと、
を備え、前記キャッシュメモリを用いたライトバック方式のデータ更新を行うデータ処理装置における前記プロセッサとして用いられるコンピュータに、
特定のデータについて前記データ書込処理を行った場合には、その特定のデータとアドレスは異なるが前記キャッシュメモリにおける書き込み位置が同一となるダミーデータについて前記データ書込処理を行わせること
を特徴とするプログラム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007273899A JP2009104300A (ja) | 2007-10-22 | 2007-10-22 | データ処理装置及びプログラム |
EP08018249A EP2053519A1 (en) | 2007-10-22 | 2008-10-17 | Data processing apparatus and program for same |
US12/255,955 US20090106490A1 (en) | 2007-10-22 | 2008-10-22 | Data processing apparatus and program for same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007273899A JP2009104300A (ja) | 2007-10-22 | 2007-10-22 | データ処理装置及びプログラム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009104300A true JP2009104300A (ja) | 2009-05-14 |
Family
ID=40119303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007273899A Pending JP2009104300A (ja) | 2007-10-22 | 2007-10-22 | データ処理装置及びプログラム |
Country Status (3)
Country | Link |
---|---|
US (1) | US20090106490A1 (ja) |
EP (1) | EP2053519A1 (ja) |
JP (1) | JP2009104300A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015058751A (ja) * | 2013-09-17 | 2015-03-30 | 日立オートモティブシステムズ株式会社 | 自動車用電子制御装置 |
CN104969203A (zh) * | 2013-03-28 | 2015-10-07 | 惠普发展公司,有限责任合伙企业 | 利用反射内存实现一致性 |
JP2018076073A (ja) * | 2018-02-07 | 2018-05-17 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
JP2021152338A (ja) * | 2020-03-24 | 2021-09-30 | 日立Astemo株式会社 | 制御装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2688000A1 (en) * | 2009-12-04 | 2011-06-04 | A. Richard Dupuis | Anti idling control system and method of controlled engine shutdown |
US20120036301A1 (en) * | 2010-08-03 | 2012-02-09 | Caspole Eric R | Processor support for filling memory regions |
KR101337940B1 (ko) * | 2012-08-16 | 2013-12-09 | 현대자동차주식회사 | 차량의 트립 데이터 소실 방지 방법 |
US9443359B2 (en) * | 2013-08-29 | 2016-09-13 | GM Global Technology Operations LLC | Vehicle electronic control unit calibration |
CN113741405A (zh) * | 2021-09-28 | 2021-12-03 | 北京亿华通科技股份有限公司 | 燃料电池发动机控制方法及控制系统 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02226449A (ja) | 1989-02-28 | 1990-09-10 | Toshiba Corp | キャッシュメモリ制御方式 |
JPH06348592A (ja) | 1993-06-10 | 1994-12-22 | Hitachi Ltd | ライトバッファ制御方式 |
FR2814555B1 (fr) * | 2000-09-25 | 2003-02-28 | Thomson Multimedia Sa | Systeme et procede de gestion memoire de coherence de donnees et reseau multiprocesseur associe |
DE60237433D1 (de) * | 2001-02-24 | 2010-10-07 | Ibm | Neuartiger massivparalleler supercomputer |
US6592449B2 (en) * | 2001-02-24 | 2003-07-15 | International Business Machines Corporation | Smart fan modules and system |
US7313582B2 (en) * | 2001-02-24 | 2007-12-25 | International Business Machines Corporation | Arithmetic functions in torus and tree networks |
WO2002069238A2 (en) * | 2001-02-24 | 2002-09-06 | International Business Machines Corporation | Managing coherence via put/get windows |
US6895416B2 (en) * | 2001-02-24 | 2005-05-17 | International Business Machines Corporation | Checkpointing filesystem |
KR100546971B1 (ko) * | 2001-02-24 | 2006-01-31 | 인터내셔널 비지네스 머신즈 코포레이션 | 고속 시그널링을 위한 데이터 캡처 방법 |
JP4107651B2 (ja) * | 2001-02-24 | 2008-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 障害の存在下で完全な性能を維持するファイルサーバのツイン接続フェールオーバ |
US7305487B2 (en) * | 2001-02-24 | 2007-12-04 | International Business Machines Corporation | Optimized scalable network switch |
JP4114480B2 (ja) * | 2001-02-24 | 2008-07-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | グローバル割込みおよびバリア・ネットワーク |
IL157514A0 (en) * | 2001-02-24 | 2004-03-28 | Ibm | Class network routing |
CA2437036A1 (en) * | 2001-02-24 | 2002-09-06 | International Business Machines Corporation | Efficient implementation of a multidimensional fast fourier transform on a distributed-memory parallel multi-node computer |
US7210088B2 (en) * | 2001-02-24 | 2007-04-24 | International Business Machines Corporation | Fault isolation through no-overhead link level CRC |
EP1381959A4 (en) * | 2001-02-24 | 2008-10-29 | Ibm | GLOBAL ARBORESCENT NETWORK FOR CALCULATION STRUCTURES |
KR100570145B1 (ko) * | 2001-02-24 | 2006-04-12 | 인터내셔널 비지네스 머신즈 코포레이션 | 동적 재분할을 통해 수퍼컴퓨터에 장애 허용성을 제공하는방법 |
EP1379933A4 (en) * | 2001-02-24 | 2007-10-17 | Ibm | STORAGE SYSTEM ACCESS WITH LOW LATENCY |
US20040083293A1 (en) * | 2002-02-25 | 2004-04-29 | Dong Chen | Ethernet addressing via physical location for massively parallel systems |
US7529895B2 (en) * | 2003-08-22 | 2009-05-05 | International Business Machines Corporation | Method for prefetching non-contiguous data structures |
US7047364B2 (en) * | 2003-12-29 | 2006-05-16 | Intel Corporation | Cache memory management |
-
2007
- 2007-10-22 JP JP2007273899A patent/JP2009104300A/ja active Pending
-
2008
- 2008-10-17 EP EP08018249A patent/EP2053519A1/en not_active Withdrawn
- 2008-10-22 US US12/255,955 patent/US20090106490A1/en not_active Abandoned
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104969203A (zh) * | 2013-03-28 | 2015-10-07 | 惠普发展公司,有限责任合伙企业 | 利用反射内存实现一致性 |
JP2016508650A (ja) * | 2013-03-28 | 2016-03-22 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー.Hewlett‐Packard Development Company, L.P. | リフレクティブメモリとのコヒーレンシの実施 |
US9575898B2 (en) | 2013-03-28 | 2017-02-21 | Hewlett Packard Enterprise Development Lp | Implementing coherency with reflective memory |
JP2015058751A (ja) * | 2013-09-17 | 2015-03-30 | 日立オートモティブシステムズ株式会社 | 自動車用電子制御装置 |
JP2018076073A (ja) * | 2018-02-07 | 2018-05-17 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
JP2021152338A (ja) * | 2020-03-24 | 2021-09-30 | 日立Astemo株式会社 | 制御装置 |
Also Published As
Publication number | Publication date |
---|---|
US20090106490A1 (en) | 2009-04-23 |
EP2053519A1 (en) | 2009-04-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009104300A (ja) | データ処理装置及びプログラム | |
US7493452B2 (en) | Method to efficiently prefetch and batch compiler-assisted software cache accesses | |
CN113853652B (zh) | 高速缓冲存储器中的管线化读取-修改-写入操作 | |
US9513904B2 (en) | Computer processor employing cache memory with per-byte valid bits | |
US8825718B2 (en) | Methods and apparatus for marking objects for garbage collection in an object-based memory system | |
US20080183972A1 (en) | Snoop Filtering Using a Snoop Request Cache | |
CN1673980A (zh) | 为dma控制器提供高速缓存管理命令的系统和方法 | |
JP2018504694A (ja) | 仮想アドレスを使用してアクセスされるキャッシュ | |
JP2008502069A (ja) | メモリ・キャッシュ制御装置及びそのためのコヒーレンシ動作を実行する方法 | |
JP2007011580A (ja) | 情報処理装置 | |
JP2004326758A (ja) | 局所的なキャッシュ・ブロック・フラッシュ命令 | |
TWI442227B (zh) | 微處理器之可組態快取 | |
JP5319049B2 (ja) | キャッシュシステム | |
US7219197B2 (en) | Cache memory, processor and cache control method | |
JP2006318471A (ja) | データ処理におけるメモリキャッシング | |
US8127082B2 (en) | Method and apparatus for allowing uninterrupted address translations while performing address translation cache invalidates and other cache operations | |
US6694468B1 (en) | Method and apparatus to test memory | |
JPH08137748A (ja) | コピーバックキャッシュを有するコンピュータ及びコピーバックキャッシュ制御方法 | |
KR20040047398A (ko) | 캐쉬 메모리를 이용한 데이터 억세스 방법 | |
US20030079090A1 (en) | Instructions for test & set with selectively enabled cache invalidate | |
US11847074B2 (en) | Input/output device operational modes for a system with memory pools | |
US7640397B2 (en) | Adaptive comparison control in a memory | |
JPH08202622A (ja) | 分散型メモリ構成のキャッシュ制御方法 | |
Jalil et al. | Proposal New Cache Coherence Protocol to Optimize CPU Time through Simulation Caches | |
WO1989009442A1 (en) | Instruction cache flush-on-rei control |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090318 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090909 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091127 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100112 |