JP2009100258A - Pll circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a phase locked loop (PLL) circuit capable of easily recovering from a runaway state to normal operation. <P>SOLUTION: If it is detected by a comparison section 140 that a control voltage Vcntl exceeds an upper limit voltage value Vref1, an instruction signal switching section 150 supplies to a control voltage generating section 130 another instruction signal (an instruction signal Vu2 for a ground voltage, an instruction signal Vd2 for a power supply voltage) for forcibly dropping the control voltage Vcntl, and the control voltage generating section 130. When it is detected by a comparison section 141 that the control voltage Vcntl becomes lower than a lower limit voltage value Vref2, the instruction signal switching section 150 switches supply to the control voltage generating section 130 from the other instruction signal to an instruction signal from a phase comparator (UP signal Vu1, DOWN signal Vd1) and in accordance with the instruction signal, the control voltage generating section 130 generates the control voltage Vcntl. A voltage controlled oscillation circuit 110 controls an oscillation frequency in accordance with the control voltage Vcntl. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、暴走状態から正常動作に復帰可能なＰＬＬ（Phase Locked Loop）回路に関する。   The present invention relates to a PLL (Phase Locked Loop) circuit capable of returning to a normal operation from a runaway state.

ＰＬＬ回路は、電圧制御発振回路の発振周波数を変化させることによって位相を調整し、ターゲット周波数でロックするものである。
図４は、従来のＰＬＬ回路の構成を示す図である。 The PLL circuit adjusts the phase by changing the oscillation frequency of the voltage controlled oscillation circuit and locks it at the target frequency.
FIG. 4 is a diagram showing a configuration of a conventional PLL circuit.

ＰＬＬ回路５００は、位相比較器５０１、チャージポンプ５０２、電圧制御発振回路（ＶＣＯと表記している）５０３、キャパシタ５０４を有している。
位相比較器５０１は、ＲＣＫ端子に入力された基準クロック信号とＦＢ端子に入力されるフィードバック信号の位相を比較して、基準クロック信号よりもフィードバック信号の位相が遅れている場合には、ＵＰ端子から出力されるアップ信号を活性化し、基準クロック信号よりもフィードバック信号の位相が進んでいる場合には、ＤＯＷＮ端子から出力されるダウン信号を活性化する。 The PLL circuit 500 includes a phase comparator 501, a charge pump 502, a voltage controlled oscillation circuit (denoted as VCO) 503, and a capacitor 504.
The phase comparator 501 compares the phase of the reference clock signal input to the RCK terminal and the phase of the feedback signal input to the FB terminal. If the phase of the feedback signal is delayed from the reference clock signal, the phase comparator 501 The up signal output from the DOWN terminal is activated, and when the phase of the feedback signal is ahead of the reference clock signal, the down signal output from the DOWN terminal is activated.

チャージポンプ５０２は、ＵＰ端子から入力されるアップ信号が活性化されている場合には、キャパシタ５０４に電荷を供給し、ＤＯＷＮ端子から入力されるダウン信号が活性化されている場合には、キャパシタ５０４の電荷を引き抜く機能を有する。チャージポンプ５０２は定電流源などによって構成される。   The charge pump 502 supplies charge to the capacitor 504 when the up signal input from the UP terminal is activated, and the capacitor when the down signal input from the DOWN terminal is activated. It has a function of extracting 504 charges. The charge pump 502 is constituted by a constant current source or the like.

電圧制御発振回路５０３は、キャパシタ５０４に印加される制御電圧Ｖｃｎｔｌを入力し、制御電圧Ｖｃｎｔｌに応じて出力信号の発振周波数を変化させる。
しかしながら、何らかの原因で電圧制御発振回路５０３に入力される制御電圧Ｖｃｎｔｌが上昇しすぎて追従限界を超えると、フィードバックパスが、電圧制御発振回路５０３の発振周波数に追従できなくなる。そして、フィードバック信号が戻ってこなくなると、位相比較器５０１は、フィードバック信号の位相が遅れていると誤認し、制御電圧Ｖｃｎｔｌをさらに上昇させるように、アップ信号を活性化する。これにより、電圧制御発振回路５０３から出力される出力信号は発振限界に達し、そこで固定されて復帰できなくなってしまう。このときの、制御電圧Ｖｃｎｔｌの電圧波形は以下のようになる。 The voltage controlled oscillation circuit 503 receives the control voltage Vcntl applied to the capacitor 504, and changes the oscillation frequency of the output signal in accordance with the control voltage Vcntl.
However, if the control voltage Vcntl input to the voltage controlled oscillation circuit 503 rises too much for some reason and exceeds the tracking limit, the feedback path cannot follow the oscillation frequency of the voltage controlled oscillation circuit 503. When the feedback signal does not return, the phase comparator 501 erroneously recognizes that the phase of the feedback signal is delayed, and activates the up signal so that the control voltage Vcntl is further increased. As a result, the output signal output from the voltage controlled oscillation circuit 503 reaches the oscillation limit and is fixed there and cannot be recovered. The voltage waveform of the control voltage Vcntl at this time is as follows.

図５は、発振限界に達したときの制御電圧Ｖｃｎｔｌの電圧波形を示す図である。
横軸は時間ｔ〔μｓ〕、縦軸は制御電圧Ｖｃｎｔ１〔Ｖ〕である。
図のように、制御電圧Ｖｃｎｔｌがターゲット電圧から外れ、発振限界に達すると、上限に行き着き固定されてしまう。 FIG. 5 is a diagram illustrating a voltage waveform of the control voltage Vcntl when the oscillation limit is reached.
The horizontal axis represents time t [μs], and the vertical axis represents control voltage Vcnt1 [V].
As shown in the figure, when the control voltage Vcntl deviates from the target voltage and reaches the oscillation limit, it reaches the upper limit and is fixed.

このような暴走が起こる原因としては、たとえば、ＰＬＬ動作開始前に、トランジスタのオフリークなどにより制御電圧Ｖｃｎｔｌが既に上昇してしまっている場合や、ＰＬＬ動作中に、逓倍数を切り替えることで一時的にフィードバックが停止し、その間に上昇してしまう場合などがある。このため、通常、リセット端子を設け、動作開始前や逓倍数の切り替え前にリセット信号により制御電圧Ｖｃｎｔｌを引き下げる動作が必要であった。   Such a runaway can be caused by, for example, when the control voltage Vcntl has already increased due to transistor off-leakage or the like before starting the PLL operation, or temporarily by switching the multiplication number during the PLL operation. In some cases, feedback stops and rises during that time. For this reason, usually, an operation of providing a reset terminal and lowering the control voltage Vcntl by a reset signal before starting the operation or before switching the multiplication number is required.

このような問題の回避策として、制御電圧Ｖｃｎｔｌを監視し、フィードバックパスの追従限界に達する前に上昇を止める技術があった（たとえば、特許文献１参照）。
図６は、従来のＰＬＬ回路の他の構成を示す図である。 As a workaround for such a problem, there has been a technique of monitoring the control voltage Vcntl and stopping the increase before reaching the follow-up limit of the feedback path (see, for example, Patent Document 1).
FIG. 6 is a diagram showing another configuration of a conventional PLL circuit.

図４と同一の構成要素については同一符号としている。
ＰＬＬ回路６００は、基準電圧Ｖｒｅｆを発生する基準電圧発生回路６０１と、チャージポンプ５０２と電圧制御発振回路５０３との間に設けられた選択回路６０２を有している。 The same components as those in FIG. 4 are denoted by the same reference numerals.
The PLL circuit 600 includes a reference voltage generation circuit 601 that generates a reference voltage Vref, and a selection circuit 602 that is provided between the charge pump 502 and the voltage controlled oscillation circuit 503.

選択回路６０２は、制御電圧Ｖｃｎｔｌと基準電圧Ｖｒｅｆを比較し、制御電圧Ｖｃｎｔｌが基準電圧Ｖｒｅｆに達すると、基準電圧Ｖｒｅｆを選択し、電圧制御発振回路５０３の入力が基準電圧Ｖｒｅｆを超えないようにしている。
特開２００３−３１８７２８号公報 The selection circuit 602 compares the control voltage Vcntl with the reference voltage Vref, selects the reference voltage Vref when the control voltage Vcntl reaches the reference voltage Vref, and prevents the input of the voltage controlled oscillation circuit 503 from exceeding the reference voltage Vref. ing.
JP 2003-318728 A

しかしながら、従来のＰＬＬ回路では、基準電圧は追従限界の電圧よりも下の電圧を設定する必要があるため、フィードバックパスの追従限界を把握できていなければならない。もし、追従限界の電圧よりも高い基準電圧が設定された場合には、制御電圧は基準電圧で固定され、通常の制御状態に復帰できなくなってしまうからである。   However, in the conventional PLL circuit, the reference voltage needs to be set to a voltage lower than the tracking limit voltage, so that the tracking limit of the feedback path must be known. If a reference voltage higher than the tracking limit voltage is set, the control voltage is fixed at the reference voltage and cannot be returned to the normal control state.

ただし、フィードバックパスには、分周器が設けられることが多く、どのような逓倍数にするかは、その都度変わる可能性があり、追従限界も変わってくる。そのため、追従限界を把握して、基準電圧を設定することは困難であった。   However, a frequency divider is often provided in the feedback path, and what type of multiplication is used may change each time, and the following limit also changes. Therefore, it is difficult to grasp the tracking limit and set the reference voltage.

本発明はこのような点に鑑みてなされたものであり、簡単に暴走状態から正常動作に復帰可能なＰＬＬ回路を提供することを目的とする。   The present invention has been made in view of these points, and an object of the present invention is to provide a PLL circuit that can easily return from a runaway state to normal operation.

本発明者は、制御電圧に応じて発振周波数を制御する電圧制御発振回路と、前記電圧制御発振回路からのフィードバック信号と基準クロック信号との位相差に応じて、前記制御電圧の上昇または下降を指示する指示信号を生成する位相比較器と、前記指示信号に応じて前記制御電圧を生成する制御電圧生成部と、前記制御電圧と上限電圧値とを比較する第１の比較部と、前記制御電圧と下限電圧値とを比較する第２の比較部と、前記第１の比較部により前記制御電圧が前記上限電圧値を超えたことが検出されると、前記指示信号の代わりに前記制御電圧を強制的に下降させる他の指示信号を前記制御電圧生成部に供給し、前記第２の比較部により前記制御電圧が前記下限電圧値を下回ったことが検出されると、前記制御電圧生成部への供給を前記他の信号から前記指示信号に切り替える指示信号切替部と、を有することを特徴とするＰＬＬ回路を提案する。   The inventor has a voltage-controlled oscillation circuit that controls an oscillation frequency in accordance with a control voltage, and increases or decreases the control voltage in accordance with a phase difference between a feedback signal from the voltage-controlled oscillation circuit and a reference clock signal. A phase comparator that generates an instruction signal to instruct; a control voltage generator that generates the control voltage in response to the instruction signal; a first comparator that compares the control voltage with an upper limit voltage value; and the control A second comparison unit that compares a voltage with a lower limit voltage value; and when the first comparison unit detects that the control voltage exceeds the upper limit voltage value, the control voltage instead of the instruction signal Is supplied to the control voltage generation unit, and when the second comparison unit detects that the control voltage falls below the lower limit voltage value, the control voltage generation unit Supply to An instruction signal switching section for switching from serial another signal to the instruction signal, proposes a PLL circuit characterized by having a.

上記の構成によれば、第１の比較部により制御電圧が上限電圧値を超えたことが検出されると、指示信号切替部は制御電圧を強制的に下降させる他の指示信号を制御電圧生成部に供給し、制御電圧生成部は制御電圧を下降させる。そして、第２の比較部により制御電圧が下限電圧値を下回ったことが検出されると、指示信号切替部は制御電圧生成部への供給を他の指示信号から位相比較器からの指示信号に切り替え、制御電圧生成部は指示信号に応じて制御電圧を生成する。電圧制御発振回路は、制御電圧に応じて発振周波数を制御する。   According to the above configuration, when the first comparison unit detects that the control voltage exceeds the upper limit voltage value, the instruction signal switching unit generates another instruction signal for forcibly decreasing the control voltage. The control voltage generation unit lowers the control voltage. When the second comparison unit detects that the control voltage has fallen below the lower limit voltage value, the instruction signal switching unit changes the supply to the control voltage generation unit from the other instruction signal to the instruction signal from the phase comparator. The switching and control voltage generator generates a control voltage according to the instruction signal. The voltage controlled oscillation circuit controls the oscillation frequency according to the control voltage.

本発明は、追従限界がわからなくても、発振周波数を決定する制御電圧が上限電圧値を超えた場合に、強制的に制御電圧を下降させ、下限電圧値を下回ったところで、位相比較器からの指示信号による通常の制御に切り替えて制御電圧を生成させることで、簡単に、確実に暴走状態から正常動作に復帰させることができる。   Even if the follow-up limit is not known, when the control voltage for determining the oscillation frequency exceeds the upper limit voltage value, the control voltage is forcibly lowered, and when the voltage falls below the lower limit voltage value, By switching to the normal control by the instruction signal and generating the control voltage, it is possible to easily and reliably return from the runaway state to the normal operation.

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態のＰＬＬ回路の構成を示す図である。
ＰＬＬ回路１００は、電圧制御発振回路１１０、位相比較器１２０、制御電圧生成部１３０、比較部１４０，１４１、指示信号切替部１５０を有している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram illustrating a configuration of a PLL circuit according to the present embodiment.
The PLL circuit 100 includes a voltage controlled oscillation circuit 110, a phase comparator 120, a control voltage generation unit 130, comparison units 140 and 141, and an instruction signal switching unit 150.

電圧制御発振回路１１０は、ＩＮ端子に印加される制御電圧Ｖｃｎｔｌに応じてＯＵＴ端子から出力される出力信号の発振周波数を制御する。
位相比較器１２０は、電圧制御発振回路１１０からのフィードバック信号をＦＢ端子に入力し、ＲＣＫ端子に入力される基準クロック信号との位相差に応じて制御電圧Ｖｃｎｔｌの上昇または下降を指示する指示信号を生成する。以下では、制御電圧Ｖｃｎｔｌを上昇させる指示信号Ｖｕ１をアップ信号Ｖｕ１、制御電圧Ｖｃｎｔｌを下降させる指示信号Ｖｄ１をダウン信号Ｖｄ１と呼ぶことにする。位相比較器１２０は、基準クロック信号よりもフィードバック信号の位相が遅れている場合には、ＵＰ端子から出力されるアップ信号Ｖｕ１を活性化し、基準クロック信号よりもフィードバック信号の位相が進んでいる場合には、ＤＯＷＮ端子から出力されるダウン信号Ｖｄ１を活性化する。 The voltage controlled oscillation circuit 110 controls the oscillation frequency of the output signal output from the OUT terminal according to the control voltage Vcntl applied to the IN terminal.
The phase comparator 120 inputs the feedback signal from the voltage controlled oscillation circuit 110 to the FB terminal, and instructs to increase or decrease the control voltage Vcntl according to the phase difference from the reference clock signal input to the RCK terminal. Is generated. Hereinafter, the instruction signal Vu1 for increasing the control voltage Vcntl is referred to as an up signal Vu1, and the instruction signal Vd1 for decreasing the control voltage Vcntl is referred to as a down signal Vd1. When the phase of the feedback signal is delayed from the reference clock signal, the phase comparator 120 activates the up signal Vu1 output from the UP terminal, and the phase of the feedback signal is advanced from the reference clock signal. In this case, the down signal Vd1 output from the DOWN terminal is activated.

制御電圧生成部１３０は、チャージポンプ１３１とキャパシタ１３２を有しており、指示信号Ｖｕ２，Ｖｄ２に応じて、電圧制御発振回路１１０に入力する制御電圧Ｖｃｎｔｌを生成する。チャージポンプ１３１の出力端子と電圧制御発振回路１１０のＩＮ端子は、信号線で接続され、キャパシタ１３２は、その信号線に一端を接続し、他端を接地した構成となっている。   The control voltage generation unit 130 includes a charge pump 131 and a capacitor 132, and generates a control voltage Vcntl to be input to the voltage controlled oscillation circuit 110 according to the instruction signals Vu2 and Vd2. The output terminal of the charge pump 131 and the IN terminal of the voltage controlled oscillation circuit 110 are connected by a signal line, and the capacitor 132 has one end connected to the signal line and the other end grounded.

比較部１４０は、制御電圧Ｖｃｎｔｌと上限電圧値Ｖｒｅｆ１とを比較して、制御電圧Ｖｃｎｔｌが上限電圧値Ｖｒｅｆ１を超えた場合には、出力信号Ｖｃ１を活性化（Ｈ（High）レベル）する。比較部１４０の正入力端子は、チャージポンプ１３１と、電圧制御発振回路１１０との間の信号線に接続され、制御電圧Ｖｃｎｔｌが入力される。負入力端子には、上限電圧値Ｖｒｅｆ１が入力される。   The comparison unit 140 compares the control voltage Vcntl with the upper limit voltage value Vref1, and activates the output signal Vc1 (H (High) level) when the control voltage Vcntl exceeds the upper limit voltage value Vref1. The positive input terminal of the comparison unit 140 is connected to a signal line between the charge pump 131 and the voltage controlled oscillation circuit 110, and receives the control voltage Vcntl. The upper limit voltage value Vref1 is input to the negative input terminal.

比較部１４１は、制御電圧Ｖｃｎｔｌと下限電圧値Ｖｒｅｆ２とを比較して、制御電圧Ｖｃｎｔｌが下限電圧値Ｖｒｅｆ２を下回った場合には、出力信号Ｖｃ２を活性化（Ｈレベル）する。比較部１４１の正入力端子には、下限電圧値Ｖｒｅｆ２が入力され、負入力端子は、チャージポンプ１３１と、電圧制御発振回路１１０との間の信号線に接続され、制御電圧Ｖｃｎｔｌが入力される。   The comparison unit 141 compares the control voltage Vcntl with the lower limit voltage value Vref2, and activates the output signal Vc2 (H level) when the control voltage Vcntl falls below the lower limit voltage value Vref2. The lower limit voltage value Vref2 is input to the positive input terminal of the comparison unit 141, the negative input terminal is connected to the signal line between the charge pump 131 and the voltage controlled oscillation circuit 110, and the control voltage Vcntl is input. .

なお、上限電圧値Ｖｒｅｆ１は、明らかに大きい電圧値であり、追従限界よりも大きい電圧値が設定可能である。ただし、発振限界となる電圧値よりは小さくする必要がある。下限電圧値Ｖｒｅｆ２は、明らかに小さい電圧値であり、目標電圧値よりも小さい電圧値が設定される。上限電圧値Ｖｒｅｆ１や、下限電圧値Ｖｒｅｆ２は、図示しないレジスタなどに予め格納される。また、外部から設定可能なようにしてもよい。   The upper limit voltage value Vref1 is obviously a large voltage value, and a voltage value larger than the follow-up limit can be set. However, it is necessary to make the voltage value smaller than the oscillation limit. The lower limit voltage value Vref2 is clearly a small voltage value, and a voltage value smaller than the target voltage value is set. The upper limit voltage value Vref1 and the lower limit voltage value Vref2 are stored in advance in a register (not shown). Further, it may be settable from the outside.

指示信号切替部１５０は、比較部１４０で、制御電圧Ｖｃｎｔｌが上限電圧値Ｖｒｅｆ１を超えたことが検出されると、位相比較器１２０からのアップ信号Ｖｕ１やダウン信号Ｖｄ１の代わりに、制御電圧Ｖｃｎｔｌを強制的に下降させる指示信号を指示信号Ｖｕ２，Ｖｄ２として制御電圧生成部１３０に供給する。また、比較部１４１で、制御電圧Ｖｃｎｔｌが下限電圧値Ｖｒｅｆ２を下回ったことが検出されると、制御電圧生成部１３０への供給を位相比較器１２０からのアップ信号Ｖｕ１やダウン信号Ｖｄ１に切り替える。   When the comparator 140 detects that the control voltage Vcntl exceeds the upper limit voltage value Vref1, the instruction signal switching unit 150 uses the control voltage Vcntl instead of the up signal Vu1 and the down signal Vd1 from the phase comparator 120. Is supplied to the control voltage generator 130 as instruction signals Vu2 and Vd2. When the comparison unit 141 detects that the control voltage Vcntl is lower than the lower limit voltage value Vref2, the supply to the control voltage generation unit 130 is switched to the up signal Vu1 or the down signal Vd1 from the phase comparator 120.

指示信号切替部１５０は、具体的には、フリップフロップ１５１、選択回路１５２，１５３を有している。
フリップフロップ１５１は、たとえば、Ｓ（set）−Ｒ（reset）フリップフロップであり、Ｒ端子がＨレベル、Ｓ端子がＬ（Low）レベルの場合には、Ｑ端子からの出力信号（以下選択信号という）ＶｓはＬレベルになる。Ｒ端子がＬレベル、Ｓ端子がＨレベルの場合には、選択信号ＶｓはＨレベルになる。Ｒ端子、Ｓ端子ともＬレベルの場合には保持状態であり、直前の選択信号Ｖｓの電位レベルを維持する。 Specifically, the instruction signal switching unit 150 includes a flip-flop 151 and selection circuits 152 and 153.
The flip-flop 151 is, for example, an S (set) -R (reset) flip-flop. When the R terminal is at the H level and the S terminal is at the L (Low) level, the output signal (hereinafter referred to as a selection signal) from the Q terminal. Vs becomes L level. When the R terminal is L level and the S terminal is H level, the selection signal Vs is H level. When both the R terminal and the S terminal are at the L level, the holding state is maintained, and the potential level of the immediately preceding selection signal Vs is maintained.

選択回路１５２は、選択信号Ｖｓに応じて、位相比較器１２０からのアップ信号Ｖｕ１か、グランド電圧（Ｌレベルの信号）の何れかを選択して指示信号Ｖｕ２として出力する。以下では、選択信号ＶｓがＨレベルの場合には、アップ信号Ｖｕ１を選択し、選択信号ＶｓがＬレベルの場合には、グランド電圧を選択するとして説明する。   The selection circuit 152 selects either the up signal Vu1 from the phase comparator 120 or the ground voltage (L level signal) according to the selection signal Vs, and outputs the selected signal as the instruction signal Vu2. In the following description, it is assumed that the up signal Vu1 is selected when the selection signal Vs is at the H level, and the ground voltage is selected when the selection signal Vs is at the L level.

選択回路１５３は、選択信号Ｖｓに応じて、位相比較器１２０からのダウン信号Ｖｄ１か、電源電圧（Ｈレベルの信号）のいずれかを選択して指示信号Ｖｄ２として出力する。以下では、選択信号ＶｓがＨレベルの場合には、ダウン信号Ｖｄ１を選択し、選択信号ＶｓがＬレベルの場合には、電源電圧を選択するとして説明する。   The selection circuit 153 selects either the down signal Vd1 from the phase comparator 120 or the power supply voltage (H level signal) according to the selection signal Vs and outputs it as the instruction signal Vd2. In the following description, it is assumed that the down signal Vd1 is selected when the selection signal Vs is at the H level, and the power supply voltage is selected when the selection signal Vs is at the L level.

以下、本実施の形態のＰＬＬ回路１００の動作を説明する。
まず、正常動作の場合について説明する。
なお、初期状態ではフリップフロップ１５１の出力である選択信号ＶｓはＨレベルとする。 Hereinafter, the operation of the PLL circuit 100 of the present embodiment will be described.
First, the case of normal operation will be described.
In the initial state, the selection signal Vs that is the output of the flip-flop 151 is set to the H level.

位相比較器１２０は、基準クロック信号とフィードバック信号との位相差を検出する。そして、基準クロック信号よりもフィードバック信号の位相が遅れている場合には、ＵＰ端子から出力されるアップ信号Ｖｕ１を活性化し、基準クロック信号よりもフィードバック信号の位相が進んでいる場合には、ＤＯＷＮ端子から出力されるダウン信号Ｖｄ１を活性化する。   The phase comparator 120 detects the phase difference between the reference clock signal and the feedback signal. When the phase of the feedback signal is delayed from the reference clock signal, the up signal Vu1 output from the UP terminal is activated, and when the phase of the feedback signal is advanced from the reference clock signal, DOWN The down signal Vd1 output from the terminal is activated.

比較部１４０は、制御電圧Ｖｃｎｔｌと上限電圧値Ｖｒｅｆ１とを比較し、制御電圧Ｖｃｎｔｌが上限電圧値Ｖｒｅｆ１を超えていない場合には出力信号Ｖｃ１を非活性化（Ｌレベル）しておく。また、比較部１４１は、制御電圧Ｖｃｎｔｌと下限電圧値Ｖｒｅｆ２とを比較し、制御電圧Ｖｃｎｔｌが、下限電圧値Ｖｒｅｆ２を下回っていない場合には、出力信号Ｖｃ２を非活性化しておく。   The comparison unit 140 compares the control voltage Vcntl with the upper limit voltage value Vref1, and deactivates the output signal Vc1 (L level) if the control voltage Vcntl does not exceed the upper limit voltage value Vref1. The comparison unit 141 compares the control voltage Vcntl with the lower limit voltage value Vref2, and deactivates the output signal Vc2 if the control voltage Vcntl is not lower than the lower limit voltage value Vref2.

Ｒ端子及びＳ端子に入力される比較部１４０，１４１からの出力信号Ｖｃ１，Ｖｃ２がともにＬレベルの場合は、保持動作を行うから選択信号ＶｓはＨレベルのままである。このとき、選択回路１５２，１５３は、ともに位相比較器１２０からのアップ信号Ｖｕ１とダウン信号Ｖｄ１とを、指示信号Ｖｕ２，Ｖｄ２として選択してチャージポンプ１３１に供給する。   When the output signals Vc1 and Vc2 from the comparison units 140 and 141 input to the R terminal and the S terminal are both at the L level, the holding operation is performed and the selection signal Vs remains at the H level. At this time, the selection circuits 152 and 153 both select the up signal Vu1 and the down signal Vd1 from the phase comparator 120 as the instruction signals Vu2 and Vd2 and supply them to the charge pump 131.

制御電圧生成部１３０のチャージポンプ１３１は、ＵＰ端子やＤＯＷＮ端子に入力される指示信号Ｖｕ２，Ｖｄ２に応じて、キャパシタ１３２へ電荷を供給したり、電荷を引き抜いたりする。この制御によって、制御電圧Ｖｃｎｔｌが決定される。制御電圧Ｖｃｎｔｌは、電圧制御発振回路１１０に入力され、制御電圧Ｖｃｎｔｌに応じた発振周波数を持つ出力信号がＯＵＴ端子から出力される。   The charge pump 131 of the control voltage generator 130 supplies charges to the capacitor 132 or extracts charges according to the instruction signals Vu2 and Vd2 input to the UP terminal and the DOWN terminal. By this control, the control voltage Vcntl is determined. The control voltage Vcntl is input to the voltage controlled oscillation circuit 110, and an output signal having an oscillation frequency corresponding to the control voltage Vcntl is output from the OUT terminal.

出力信号は、フィードバック信号として、位相比較器１２０のＦＢ端子に入力され、以下同様の処理を繰り返し、出力信号の周波数が、目標とする周波数（図１の場合は、基準クロック信号の周波数）となるように制御される。   The output signal is input as a feedback signal to the FB terminal of the phase comparator 120, and thereafter the same processing is repeated, so that the frequency of the output signal is the target frequency (in the case of FIG. 1, the frequency of the reference clock signal). It is controlled to become.

次に、ＰＬＬ動作開始前に、トランジスタのオフリークなどにより制御電圧Ｖｃｎｔｌが既に上昇してしまっている場合や、ＰＬＬ動作中に、逓倍数を切り替えることで一時的にフィードバックが停止し、その間に上昇している場合の動作を説明する。   Next, when the control voltage Vcntl has already increased due to transistor off-leakage or the like before starting the PLL operation, or during the PLL operation, the feedback is temporarily stopped by switching the multiplication factor, and increases in the meantime. The operation when this is done will be described.

制御電圧Ｖｃｎｔｌが上昇して追従限界を超えると、制御不能状態になり、制御電圧Ｖｃｎｔｌは、さらに上昇を続ける。このとき、本実施の形態のＰＬＬ回路１００において、比較部１４０は、制御電圧Ｖｃｎｔｌが、上限電圧値Ｖｒｅｆ１を超えると、出力信号Ｖｃ１を活性化（Ｈレベル）する。比較部１４１の出力信号Ｖｃ２は、Ｌレベルのままである。   When the control voltage Vcntl rises and exceeds the follow-up limit, the control becomes impossible and the control voltage Vcntl continues to rise further. At this time, in the PLL circuit 100 of the present embodiment, the comparison unit 140 activates the output signal Vc1 (H level) when the control voltage Vcntl exceeds the upper limit voltage value Vref1. The output signal Vc2 of the comparison unit 141 remains at the L level.

これにより、指示信号切替部１５０のフリップフロップ１５１から出力される選択信号Ｖｓは、Ｌレベルとなり、選択回路１５２は、指示信号Ｖｕ２としてグランド電圧を選択し、選択回路１５３は、指示信号Ｖｄ２として電源電圧を選択する。このとき制御電圧生成部１３０のチャージポンプ１３１は、ＤＯＷＮ端子に入力される指示信号Ｖｄ２がＨレベルとなっていることから、キャパシタ１３２から電荷を引き抜く動作を行い、制御電圧Ｖｃｎｔｌを下降させる。   Thereby, the selection signal Vs output from the flip-flop 151 of the instruction signal switching unit 150 becomes L level, the selection circuit 152 selects the ground voltage as the instruction signal Vu2, and the selection circuit 153 supplies the power as the instruction signal Vd2. Select the voltage. At this time, since the instruction signal Vd2 input to the DOWN terminal is at the H level, the charge pump 131 of the control voltage generation unit 130 performs an operation of extracting charges from the capacitor 132 and lowers the control voltage Vcntl.

比較部１４０では、制御電圧Ｖｃｎｔｌが下降して、上限電圧値Ｖｒｅｆ１を下回ると、出力信号Ｖｃ１をＬレベルとするが、フリップフロップ１５１のＲ端子、Ｓ端子がともにＬレベルの場合には、保持動作となるので選択信号ＶｓはＬレベルのままである。つまり、選択回路１５２は指示信号Ｖｕ２としてグランド電圧を、選択回路１５３は、指示信号Ｖｄ２として電源電圧を選択し続け、チャージポンプ１３１は、制御電圧Ｖｃｎｔｌを下降させ続ける。そして、制御電圧Ｖｃｎｔｌが下限電圧値Ｖｒｅｆ２を下回ると、比較部１４１は、出力信号Ｖｃ２をＨレベルにする。フリップフロップ１５１のＲ端子はＬレベル、Ｓ端子はＨレベルになり、出力される選択信号Ｖｓは、Ｈレベルとなる。   In the comparison unit 140, when the control voltage Vcntl decreases and falls below the upper limit voltage value Vref1, the output signal Vc1 is set to the L level. However, if the R terminal and the S terminal of the flip-flop 151 are both at the L level, the comparator 140 holds. Since the operation is performed, the selection signal Vs remains at the L level. That is, the selection circuit 152 continues to select the ground voltage as the instruction signal Vu2, the selection circuit 153 continues to select the power supply voltage as the instruction signal Vd2, and the charge pump 131 continues to decrease the control voltage Vcntl. When the control voltage Vcntl falls below the lower limit voltage value Vref2, the comparison unit 141 sets the output signal Vc2 to the H level. The R terminal of the flip-flop 151 is L level, the S terminal is H level, and the output selection signal Vs is H level.

このとき、選択回路１５２は、指示信号Ｖｕ２として位相比較器１２０からのアップ信号Ｖｕ１を選択し、選択回路１５３は、指示信号Ｖｄ２として位相比較器１２０からのダウン信号Ｖｄ１を選択し、チャージポンプ１３１に供給する。出力信号の発振周波数は、電圧下降の影響で下がっているため、位相比較器１２０では、アップ信号Ｖｕ１が活性化される。チャージポンプ１３１は、制御電圧Ｖｃｎｔｌを上昇させ、電圧制御発振回路１１０は、出力信号の発振周波数を上昇する。以降は、位相比較器１２０からのアップ信号Ｖｕ１やダウン信号Ｖｄ１に応じて、制御電圧Ｖｃｎｔｌが制御され、出力信号の発振周波数が、目標の周波数となるように制御される。   At this time, the selection circuit 152 selects the up signal Vu1 from the phase comparator 120 as the instruction signal Vu2, the selection circuit 153 selects the down signal Vd1 from the phase comparator 120 as the instruction signal Vd2, and the charge pump 131. To supply. Since the oscillation frequency of the output signal is lowered due to the voltage drop, the up signal Vu1 is activated in the phase comparator 120. The charge pump 131 increases the control voltage Vcntl, and the voltage controlled oscillation circuit 110 increases the oscillation frequency of the output signal. Thereafter, the control voltage Vcntl is controlled according to the up signal Vu1 and the down signal Vd1 from the phase comparator 120, and the oscillation frequency of the output signal is controlled to be the target frequency.

図２は、ＰＬＬ回路の動作シミュレーション結果を示す図である。
縦軸が、制御電圧Ｖｃｎｔｌ、横軸が時間ｔである。
このシミュレーションでは、強制的にフィードバックパスを停止して、制御電圧Ｖｃｎｔｌが上昇する状態を生成している。 FIG. 2 is a diagram illustrating an operation simulation result of the PLL circuit.
The vertical axis represents the control voltage Vcntl, and the horizontal axis represents time t.
In this simulation, a state in which the feedback path is forcibly stopped and the control voltage Vcntl increases is generated.

この結果のように、制御電圧Ｖｃｎｔｌが大幅に上昇しても、発振状態で固定されることなく、正常制御に復帰させることができる。
以下、タイミングチャートを用いて、暴走発生時の本実施の形態のＰＬＬ回路１００の動作を説明する。 As a result, even if the control voltage Vcntl increases significantly, normal control can be restored without being fixed in the oscillation state.
Hereinafter, the operation of the PLL circuit 100 of the present embodiment when a runaway occurs will be described using a timing chart.

図３は、暴走発生時のＰＬＬ回路の制御電圧波形と、動作タイミングを示すタイミングチャートの模式図である。
制御電圧波形においては、縦軸が制御電圧Ｖｃｎｔｌ、横軸が時間ｔである。タイミングチャートでは、制御電圧Ｖｃｎｔｌの状態に応じた、図１のＰＬＬ回路１００における、比較部１４０，１４１の出力信号Ｖｃ１，Ｖｃ２、フリップフロップ１５１の出力である選択信号Ｖｓ、位相比較器１２０からのアップ信号Ｖｕ１及びダウン信号Ｖｄ１、選択回路１５２，１５３から出力される指示信号Ｖｕ２，Ｖｄ２の各時刻での信号レベルを示している。 FIG. 3 is a schematic diagram of a control voltage waveform of the PLL circuit when a runaway occurs and a timing chart showing operation timing.
In the control voltage waveform, the vertical axis represents the control voltage Vcntl and the horizontal axis represents the time t. In the timing chart, in accordance with the state of the control voltage Vcntl, the output signals Vc1 and Vc2 of the comparison units 140 and 141, the selection signal Vs that is the output of the flip-flop 151, and the output from the phase comparator 120 in the PLL circuit 100 of FIG. The signal levels at each time of the up signal Vu1, the down signal Vd1, and the instruction signals Vu2 and Vd2 output from the selection circuits 152 and 153 are shown.

制御電圧Ｖｃｎｔｌが上昇して、上限電圧値Ｖｒｅｆ１を超えると（時刻ｔ１）、比較部１４０の出力信号Ｖｃ１がＨレベルに立ち上がる。このとき選択信号ＶｓはＬレベルに立ち下がり、アップ信号Ｖｕ１及びダウン信号Ｖｄ１にかかわらず、チャージポンプ１３１に入力される指示信号Ｖｕ２は強制的にＬレベルとなり、指示信号Ｖｄ２は強制的にＨレベルとなる。これによって、制御電圧Ｖｃｎｔｌが下降し始める。   When the control voltage Vcntl rises and exceeds the upper limit voltage value Vref1 (time t1), the output signal Vc1 of the comparison unit 140 rises to the H level. At this time, the selection signal Vs falls to the L level, the instruction signal Vu2 input to the charge pump 131 is forcibly set to the L level regardless of the up signal Vu1 and the down signal Vd1, and the instruction signal Vd2 is forcibly set to the H level. It becomes. As a result, the control voltage Vcntl starts to drop.

制御電圧Ｖｃｎｔｌが上限電圧値Ｖｒｅｆ１を下回ると（時刻ｔ２）、比較部１４０の出力信号Ｖｃ１は、Ｌレベルになるが、フリップフロップ１５１の保持動作のため、選択信号Ｖｓは、Ｌレベルのままである。   When the control voltage Vcntl falls below the upper limit voltage value Vref1 (time t2), the output signal Vc1 of the comparison unit 140 becomes L level, but the selection signal Vs remains at L level due to the holding operation of the flip-flop 151. is there.

時刻ｔ３では、位相比較器１２０のアップ信号Ｖｕ１がＬレベル、ダウン信号Ｖｄ１がＨレベルに遷移している。これは、制御電圧Ｖｃｎｔｌが追従限界電圧値Ｖｌｉｍまで下降し、電圧制御発振回路１１０にて追従限界以下の発振周波数の出力信号が生成され、フィードバック信号としてＦＢ端子に入力されてきたからである。この場合、目標電圧値Ｖｔａよりも制御電圧Ｖｃｎｔｌが大きいため、ダウン信号Ｖｄ１をＨレベルにして、制御電圧Ｖｃｎｔｌを下げようとしている。ただし、選択信号Ｖｓによって、選択回路１５２，１５３からはグランド電圧、電源電圧が選択されているため、このアップ信号Ｖｕ１、ダウン信号Ｖｄ１の変化は、チャージポンプ１３１に入力される指示信号Ｖｕ２，Ｖｄ２には影響を与えない。   At time t3, the up signal Vu1 of the phase comparator 120 transitions to the L level and the down signal Vd1 transitions to the H level. This is because the control voltage Vcntl drops to the follow-up limit voltage value Vlim, and the voltage-controlled oscillation circuit 110 generates an output signal having an oscillation frequency below the follow-up limit and is input to the FB terminal as a feedback signal. In this case, since the control voltage Vcntl is larger than the target voltage value Vta, the down signal Vd1 is set to the H level to lower the control voltage Vcntl. However, since the ground voltage and the power supply voltage are selected from the selection circuits 152 and 153 by the selection signal Vs, the change in the up signal Vu1 and the down signal Vd1 is caused by the instruction signals Vu2 and Vd2 input to the charge pump 131. Has no effect.

制御電圧Ｖｃｎｔｌがさらに下降し、目標電圧値Ｖｔａ以下になると（時刻ｔ４）、位相比較器１２０のアップ信号Ｖｕ１がＨレベル、ダウン信号Ｖｄ１がＬレベルに遷移し、制御電圧Ｖｃｎｔｌを上げようとする。ただし、選択信号ＶｓはＬレベルのままなので、指示信号Ｖｕ２，Ｖｄ２には影響を与えず、制御電圧Ｖｃｎｔｌは下降し続ける。   When the control voltage Vcntl further decreases and becomes equal to or lower than the target voltage value Vta (time t4), the up signal Vu1 of the phase comparator 120 transitions to the H level and the down signal Vd1 transitions to the L level, and tries to increase the control voltage Vcntl. . However, since the selection signal Vs remains at the L level, the instruction signals Vu2 and Vd2 are not affected, and the control voltage Vcntl continues to decrease.

制御電圧Ｖｃｎｔｌが下限電圧値Ｖｒｅｆ２を下回ると（時刻ｔ５）、比較部１４１の出力信号Ｖｃ２がＨレベルに立ち上がる。このとき選択信号ＶｓはＨレベルに立ち上がり、選択回路１５２は位相比較器１２０のＨレベルのアップ信号Ｖｕ１を指示信号Ｖｕ２として出力し、選択回路１５３は位相比較器１２０のＬレベルのダウン信号Ｖｄ１を指示信号Ｖｄ２として出力する。これにより、制御電圧Ｖｃｎｔｌは上昇したのち、目標電圧値Ｖｔａになるように、位相比較器１２０からのアップ信号Ｖｕ１、ダウン信号Ｖｄ１が細かく遷移することによって制御される。   When the control voltage Vcntl falls below the lower limit voltage value Vref2 (time t5), the output signal Vc2 of the comparison unit 141 rises to the H level. At this time, the selection signal Vs rises to the H level, the selection circuit 152 outputs the H level up signal Vu1 of the phase comparator 120 as the instruction signal Vu2, and the selection circuit 153 outputs the L level down signal Vd1 of the phase comparator 120. The instruction signal Vd2 is output. As a result, the control voltage Vcntl rises and is controlled by fine transition of the up signal Vu1 and the down signal Vd1 from the phase comparator 120 so that the control voltage Vcntl becomes the target voltage value Vta.

以上のように、本実施の形態のＰＬＬ回路１００によれば、追従限界がわからなくても、上限電圧値Ｖｒｅｆ１を制御電圧Ｖｃｎｔｌが超えた場合に、強制的に制御電圧Ｖｃｎｔｌを下降させ、目標電圧値より低い下限電圧値Ｖｒｅｆ２を下回ったところで、位相比較器１２０のアップ信号Ｖｕ１及びダウン信号Ｖｄ１による通常の制御に切り替えることで、確実に簡単に正常制御に復帰させることができる。   As described above, according to the PLL circuit 100 of the present embodiment, even when the follow-up limit is not known, when the control voltage Vcntl exceeds the upper limit voltage value Vref1, the control voltage Vcntl is forcibly lowered to achieve the target By switching to the normal control by the up signal Vu1 and the down signal Vd1 of the phase comparator 120 when it falls below the lower limit voltage value Vref2 lower than the voltage value, the normal control can be surely and easily restored.

以上、本発明を実施例に基づいて説明したが、本発明は上記に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
たとえば、図１のフィードバックパスに分周器などを挿入するようにしてもよい。 As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited above, Various deformation | transformation are possible within the range as described in a claim.
For example, a frequency divider or the like may be inserted in the feedback path of FIG.

本実施の形態のＰＬＬ回路の構成を示す図である。It is a figure which shows the structure of the PLL circuit of this Embodiment. ＰＬＬ回路の動作シミュレーション結果を示す図である。It is a figure which shows the operation simulation result of a PLL circuit. 暴走発生時のＰＬＬ回路の制御電圧波形と、動作タイミングを示すタイミングチャートの模式図である。It is a schematic diagram of a control voltage waveform of the PLL circuit at the time of runaway occurrence and a timing chart showing the operation timing. 従来のＰＬＬ回路の構成を示す図である。It is a figure which shows the structure of the conventional PLL circuit. 発振限界に達したときの制御電圧Ｖｃｎｔｌの電圧波形を示す図である。It is a figure which shows the voltage waveform of the control voltage Vcntl when an oscillation limit is reached. 従来のＰＬＬ回路の他の構成を示す図である。It is a figure which shows the other structure of the conventional PLL circuit.

符号の説明Explanation of symbols

１００ ＰＬＬ回路
１１０ 電圧制御発振回路
１２０ 位相比較器
１３０ 制御電圧生成部
１３１ チャージポンプ
１３２ キャパシタ
１４０，１４１ 比較部
１５０ 指示信号切替部
１５１ フリップフロップ
１５２，１５３ 選択回路 DESCRIPTION OF SYMBOLS 100 PLL circuit 110 Voltage control oscillation circuit 120 Phase comparator 130 Control voltage generation part 131 Charge pump 132 Capacitor 140,141 Comparison part 150 Instruction signal switching part 151 Flip-flop 152,153 Selection circuit

Claims (5)

制御電圧に応じて発振周波数を制御する電圧制御発振回路と、
前記電圧制御発振回路からのフィードバック信号と基準クロック信号との位相差に応じて、前記制御電圧の上昇または下降を指示する指示信号を生成する位相比較器と、
前記指示信号に応じて前記制御電圧を生成する制御電圧生成部と、
前記制御電圧と上限電圧値とを比較する第１の比較部と、
前記制御電圧と下限電圧値とを比較する第２の比較部と、
前記第１の比較部により前記制御電圧が前記上限電圧値を超えたことが検出されると、前記指示信号の代わりに前記制御電圧を強制的に下降させる他の指示信号を前記制御電圧生成部に供給し、前記第２の比較部により前記制御電圧が前記下限電圧値を下回ったことが検出されると、前記制御電圧生成部への供給を前記他の信号から前記指示信号に切り替える指示信号切替部と、
を有することを特徴とするＰＬＬ回路。 A voltage controlled oscillation circuit that controls the oscillation frequency according to the control voltage;
A phase comparator that generates an instruction signal for instructing an increase or a decrease in the control voltage according to a phase difference between the feedback signal from the voltage controlled oscillation circuit and a reference clock signal;
A control voltage generator for generating the control voltage in response to the instruction signal;
A first comparison unit for comparing the control voltage with an upper limit voltage value;
A second comparison unit for comparing the control voltage with a lower limit voltage value;
When the first comparison unit detects that the control voltage exceeds the upper limit voltage value, the control voltage generation unit outputs another instruction signal for forcibly decreasing the control voltage instead of the instruction signal. And when the second comparison unit detects that the control voltage falls below the lower limit voltage value, an instruction signal for switching the supply to the control voltage generation unit from the other signal to the instruction signal A switching unit;
A PLL circuit comprising: 前記指示信号切替部は、前記第１及び前記第２の比較部の出力信号に応じて、前記指示信号を選択するか前記他の指示信号を選択するか指定する選択信号を出力するフリップフロップと、前記選択信号に応じて、前記指示信号か前記他の指示信号のいずれかを出力する選択回路を有していることを特徴とする請求項１記載のＰＬＬ回路。   The instruction signal switching unit includes a flip-flop that outputs a selection signal that specifies whether to select the instruction signal or the other instruction signal according to the output signals of the first and second comparison units. 2. The PLL circuit according to claim 1, further comprising a selection circuit that outputs either the instruction signal or the other instruction signal in accordance with the selection signal. 前記制御電圧生成部は、前記指示信号または前記他の指示信号に応じて、チャージポンプによって、キャパシタに電荷を供給またはキャパシタから電荷を引き抜くことで前記制御電圧を生成することを特徴とする請求項１または２記載のＰＬＬ回路。   The control voltage generation unit generates the control voltage by supplying a charge to or extracting a charge from a capacitor by a charge pump according to the instruction signal or the other instruction signal. The PLL circuit according to 1 or 2. 前記他の指示信号は、グランド電圧または電源電圧であることを特徴とする請求項１乃至３の何れか一項に記載のＰＬＬ回路。   4. The PLL circuit according to claim 1, wherein the other instruction signal is a ground voltage or a power supply voltage. 5. 前記上限電圧値は、発振限界となる電圧値よりも小さい値であることを特徴とする請求項１乃至４の何れか一項に記載のＰＬＬ回路。   5. The PLL circuit according to claim 1, wherein the upper limit voltage value is smaller than a voltage value that becomes an oscillation limit. 6.
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