JP2009094478A - Solid electrolyte capacitor - Google Patents
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Abstract
Description
本発明は、固体電解コンデンサに関する。 The present invention relates to a solid electrolytic capacitor.
一般に固体電解コンデンサは、ニオブ（Ｎｂ）やタンタル（Ｔａ）などの弁作用金属からなる陽極を陽極酸化することによりその表面に主に酸化物からなる誘電体層を形成し、この誘電体層の上に電解質層を形成し、その上に陰極層を形成することにより構成されている。電解質層としては、たとえば、化学重合法により形成したポリピロールからなる第１導電性高分子層と、電解重合法により形成したポリピロールからなる第２導電性高分子層とを積層した構造のものが提案されている（たとえば、特許文献１参照）。
しかしながら、このような従来の固体電解コンデンサでは、誘電体層と電解質層との界面で剥離が生じ、静電容量が低下するという問題があった。特に高温試験や部品実装時のリフロー工程などで熱処理が施された場合には、界面での剥離がさらに顕著となり、静電容量がさらに低下（劣化）する。このため、近年の固体電解コンデンサには、こうした特性の改善が強く求められている。 However, such a conventional solid electrolytic capacitor has a problem in that peeling occurs at the interface between the dielectric layer and the electrolyte layer, resulting in a decrease in capacitance. In particular, when heat treatment is performed in a high temperature test or a reflow process at the time of component mounting, peeling at the interface becomes more remarkable, and the capacitance further decreases (deteriorates). For this reason, improvement in such characteristics is strongly demanded for recent solid electrolytic capacitors.
本発明はこうした課題に鑑みてなされたものであり、その目的は、静電容量の劣化を抑制することが可能な固体電解コンデンサを提供することにある。 This invention is made | formed in view of such a subject, The objective is to provide the solid electrolytic capacitor which can suppress deterioration of an electrostatic capacitance.
上記目的を達成するために、本発明に係る固体電解コンデンサは、陽極と、導電性高分子層を含む陰極との間において、この導電性高分子層と接して設けられた誘電体層を備え、誘電体層には、導電性高分子層との界面に複数の凹部を設けたことを特徴とする。 In order to achieve the above object, a solid electrolytic capacitor according to the present invention includes a dielectric layer provided in contact with a conductive polymer layer between an anode and a cathode including the conductive polymer layer. The dielectric layer is characterized in that a plurality of recesses are provided at the interface with the conductive polymer layer.
本発明によれば、静電容量の劣化を抑制することが可能な固体電解コンデンサが提供される。 ADVANTAGE OF THE INVENTION According to this invention, the solid electrolytic capacitor which can suppress deterioration of an electrostatic capacitance is provided.
以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、この実施の形態によって本発明が限定されるものではない。図１は本実施形態に係る固体電解コンデンサの構成を示す概略断面図である。図２（Ａ）は図１の固体電解コンデンサにおける陽極体近傍を拡大した概略断面図、図２（Ｂ）は陽極体を構成する金属粒子１つ分の断面、例えば、図２（Ａ）のＢ−Ｂ線に沿った断面、を模式的に示した断面図である。図４は、例えば図２（Ａ）の矢印Ｃで示す方向から誘電体層２の陰極側の表面状態を模式的に示した平面図である。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments of the invention will be described with reference to the drawings. In addition, this invention is not limited by this embodiment. FIG. 1 is a schematic cross-sectional view showing the configuration of the solid electrolytic capacitor according to the present embodiment. 2A is a schematic cross-sectional view enlarging the vicinity of the anode body in the solid electrolytic capacitor of FIG. 1, and FIG. 2B is a cross-section of one metal particle constituting the anode body, for example, FIG. It is sectional drawing which showed typically the cross section along a BB line. FIG. 4 is a plan view schematically showing, for example, the surface state of the dielectric layer 2 on the cathode side from the direction indicated by the arrow C in FIG.
本実施形態の固体電解コンデンサは、図１に示すように、陽極体１と、この陽極体１の表面に形成された誘電体層２と、誘電体層２の上に形成された導電性高分子層３と、この導電性高分子層３の上に形成された陰極層４と、を備えている。そして、誘電体層２は、図２（Ｂ）に示すように、導電性高分子層３との界面から陽極体（金属粒子）１に向って誘電体層２の厚さ方向に孔状のピット（凹部）２ａを有している。また、図４に示すように、誘電体層２の表面には複数個のピット２ａが形成されている。このピット２ａは、好ましくは、陰極と陽極との間の短絡を防止するため、陽極体１と誘電体層２との界面まで届かない程度の深さに形成さている。即ち、ピット２ａが誘電体層の厚さ方向に貫通しないように穿たれている。こうしたピット２ａは誘電体層２の表面に沿って複数設けられ、複数のピット２ａのそれぞれは導電性高分子層３で充填された状態となっている。なお、すべてのピット２ａが導電性高分子層３により充填されている必要はなく、一部（途中まで）充填されている状態や、全く充填されずピットの内部が空洞となっている状態であってもよいし、これらの状態が混在していてもよい。 As shown in FIG. 1, the solid electrolytic capacitor according to the present embodiment includes an anode body 1, a dielectric layer 2 formed on the surface of the anode body 1, and a conductive high layer formed on the dielectric layer 2. A molecular layer 3 and a cathode layer 4 formed on the conductive polymer layer 3 are provided. As shown in FIG. 2B, the dielectric layer 2 has a hole shape in the thickness direction of the dielectric layer 2 from the interface with the conductive polymer layer 3 toward the anode body (metal particles) 1. A pit (concave portion) 2a is provided. Also, as shown in FIG. 4, a plurality of pits 2a are formed on the surface of the dielectric layer 2. The pit 2a is preferably formed to a depth that does not reach the interface between the anode body 1 and the dielectric layer 2 in order to prevent a short circuit between the cathode and the anode. That is, the pits 2a are formed so as not to penetrate in the thickness direction of the dielectric layer. A plurality of such pits 2 a are provided along the surface of the dielectric layer 2, and each of the plurality of pits 2 a is filled with the conductive polymer layer 3. In addition, it is not necessary that all the pits 2a are filled with the conductive polymer layer 3. In a state where the pits 2a are partially (partially filled) or in a state where the pits are not filled at all and are hollow. It may be present, or these states may be mixed.
具体的な固体電解コンデンサの構成は以下の通りである。 The specific configuration of the solid electrolytic capacitor is as follows.
陽極体１は、図２（Ａ）に示すように、弁作用金属からなる金属粒子の多孔質焼結体で構成され、その内部に弁作用金属からなる陽極リード１ａの一部が埋め込まれている。ここで、陽極リード１ａおよび陽極体１を構成する弁作用金属としては、絶縁性の酸化膜を形成できる金属材料であり、たとえば、ニオブ、タンタル、アルミニウム（Ａｌ）、チタン（Ｔｉ）などが採用される。また、上述の弁作用金属同士の合金を採用してもよい。 As shown in FIG. 2A, the anode body 1 is composed of a porous sintered body of metal particles made of a valve metal, and a part of an anode lead 1a made of a valve metal is embedded therein. Yes. Here, the valve metal constituting the anode lead 1a and the anode body 1 is a metal material capable of forming an insulating oxide film, such as niobium, tantalum, aluminum (Al), titanium (Ti), etc. Is done. Moreover, you may employ | adopt the alloy of the above-mentioned valve action metals.
誘電体層２は、弁作用金属の酸化物からなる誘電体で構成され、陽極リード１ａおよび陽極体１の表面上に所定の厚さで設けられている。たとえば、弁作用金属がニオブ金属から構成される場合には、誘電体層２は酸化ニオブとなる。そして、誘電体層２には、図２（Ｂ）及び図４に示すように、複数の孔状のピット（凹部）２ａが誘電体層２の表面（誘電体層２の陰極側表面）に沿って点在している。こうした孔状のピット２ａは、誘電体層２の表面から陽極体（金属粒子）１に向って誘電体層２の厚さ方向に形成され、所定の開口径Ｗおよび所定の深さＤを有するとともに、隣接するピット２ａ間は、所定の間隔Ｌで分布し、複数のピット２ａは所定のピット開口部の面積比率Ｐ（複数のピットが含まれる所定の領域の面積Ｘに対するピット開口部の面積の総和Ｙの比率Ｙ／Ｘ）で分布している。また、本実施形態では、誘電体層２内にはフッ素（Ｆ）が含まれ、フッ素は誘電体層２の陽極側に偏在している。具体的には、フッ素は誘電体層２の厚さ方向（誘電体層２の陰極側から陽極側に向う方向）に濃度分布を有し、フッ素の濃度は誘電体層２と陽極体１との界面で最大となっている。 The dielectric layer 2 is made of a dielectric made of an oxide of a valve metal, and is provided on the surfaces of the anode lead 1a and the anode body 1 with a predetermined thickness. For example, when the valve metal is composed of niobium metal, the dielectric layer 2 is niobium oxide. As shown in FIGS. 2B and 4, the dielectric layer 2 has a plurality of hole-like pits (concave portions) 2 a on the surface of the dielectric layer 2 (the cathode side surface of the dielectric layer 2). It is dotted along. Such hole-like pits 2a are formed in the thickness direction of the dielectric layer 2 from the surface of the dielectric layer 2 toward the anode body (metal particles) 1, and have a predetermined opening diameter W and a predetermined depth D. In addition, the adjacent pits 2a are distributed at a predetermined interval L, and the plurality of pits 2a have a predetermined pit opening area ratio P (the area of the pit opening with respect to the area X of a predetermined region including the plurality of pits In the ratio Y / X). In the present embodiment, the dielectric layer 2 contains fluorine (F), and the fluorine is unevenly distributed on the anode side of the dielectric layer 2. Specifically, the fluorine has a concentration distribution in the thickness direction of the dielectric layer 2 (the direction from the cathode side to the anode side of the dielectric layer 2), and the fluorine concentration varies between the dielectric layer 2 and the anode body 1 and It is the largest at the interface.
導電性高分子層３は、電解質層として機能し、ピット２ａ内を含む誘電体層２の表面上に設けられている。この導電性高分子層３は、化学重合法により形成された第１導電性高分子層と、電解重合法により形成された第２導電性高分子層との積層膜となっている。なお、導電性高分子層３（第１導電性高分子層および第２導電性高分子層）の材料としては、導電性を有する高分子材料であれば特に限定されないが、導電性に優れたポリピロール、ポリチオフェン、ポリアニリン、ポリフランなどの材料が採用される。 The conductive polymer layer 3 functions as an electrolyte layer and is provided on the surface of the dielectric layer 2 including the inside of the pits 2a. The conductive polymer layer 3 is a laminated film of a first conductive polymer layer formed by a chemical polymerization method and a second conductive polymer layer formed by an electrolytic polymerization method. The material of the conductive polymer layer 3 (the first conductive polymer layer and the second conductive polymer layer) is not particularly limited as long as it is a polymer material having conductivity, but has excellent conductivity. Materials such as polypyrrole, polythiophene, polyaniline, and polyfuran are employed.
陰極層４は、カーボン粒子を含む層からなるカーボン層４ａと、銀粒子を含む層からなる銀ペースト層４ｂとの積層膜で構成され、導電性高分子層３の上に設けられている。こうした陰極層４および導電性高分子層３により陰極が構成される。 The cathode layer 4 is composed of a laminated film of a carbon layer 4 a made of a layer containing carbon particles and a silver paste layer 4 b made of a layer containing silver particles, and is provided on the conductive polymer layer 3. The cathode layer 4 and the conductive polymer layer 3 constitute a cathode.
本実施形態では、さらに陰極層４の上に導電性接着材５を介して平板状の陰極端子６が接続され、陽極リード１ａに平板状の陽極端子７が接続されている。そして、陽極端子７および陰極端子６の一部が、図１のように外部に引き出される形で、エポキシ樹脂などからなるモールド外装体８が形成されている。陽極端子７および陰極端子６の材料としては、ニッケル（Ｎｉ）などの導電性材料を用いることができ、モールド外装体８から露出した陽極端子７および陰極端子６の端部は、折り曲げて本固体電解コンデンサの端子として機能させる。 In this embodiment, a flat cathode terminal 6 is further connected to the cathode layer 4 via a conductive adhesive 5, and a flat anode terminal 7 is connected to the anode lead 1a. And the mold exterior body 8 which consists of an epoxy resin etc. is formed in the form with which the anode terminal 7 and a part of cathode terminal 6 were pulled out outside like FIG. As a material for the anode terminal 7 and the cathode terminal 6, a conductive material such as nickel (Ni) can be used, and the ends of the anode terminal 7 and the cathode terminal 6 exposed from the mold exterior body 8 are bent to form this solid. It functions as a terminal for electrolytic capacitors.
なお、陽極体１は本発明の「陽極」、弁作用金属からなる金属粒子は本発明の「金属粒子」、多孔質焼結体は本発明の「焼結体」、誘電体層２は本発明の「誘電体層」、ピット２ａは本発明の「凹部」、導電性高分子層３は本発明の「導電性高分子層」、及び導電性高分子層３および陰極層４は本発明の「陰極」の一例である。 The anode body 1 is the “anode” of the present invention, the metal particles comprising the valve metal are the “metal particles” of the present invention, the porous sintered body is the “sintered body” of the present invention, and the dielectric layer 2 is the present. The “dielectric layer” of the invention, the pit 2a is the “concave portion” of the present invention, the conductive polymer layer 3 is the “conductive polymer layer” of the present invention, and the conductive polymer layer 3 and the cathode layer 4 are the present invention. This is an example of the “cathode”.
（製造方法）
次に、図１に示す本実施形態の固体電解コンデンサの製造方法について説明する。
(Production method)
Next, a method for manufacturing the solid electrolytic capacitor of this embodiment shown in FIG. 1 will be described.
工程１：陽極リード１ａの周囲に、陽極リード１ａの一部を埋め込むように成形された弁作用を有する金属粒子からなる成形体を真空中で焼結することにより、多孔質焼結体からなる陽極体１を形成する。この際、金属粒子間は溶着される。 Step 1: Around the anode lead 1a, a molded body made of metal particles having a valve action that is molded so as to embed a part of the anode lead 1a is sintered in a vacuum, thereby forming a porous sintered body. An anode body 1 is formed. At this time, the metal particles are welded.
工程２：陽極体１に対してフッ素イオンを含む水溶液中において陽極酸化を行うことにより、陽極体１の周囲を覆うように弁作用金属の酸化物からなる誘電体層２を所定の厚さで形成する。本実施形態では、所定の温度において、設定電圧を所定の振幅で、且つ、所定の周期で変動させて陽極酸化することにより、陽極体１上に誘電体層２を形成するとともに、誘電体層２の表面（陰極側の表面）に複数のピット２ａを発生させている。なお、この際、誘電体層２にはフッ素が取り込まれ、フッ素は誘電体層２の陽極側（誘電体層２と陽極体１との界面）に偏在して分布する。 Step 2: The anode body 1 is subjected to anodization in an aqueous solution containing fluorine ions, so that the dielectric layer 2 made of an oxide of a valve action metal is formed with a predetermined thickness so as to cover the periphery of the anode body 1. Form. In the present embodiment, the dielectric layer 2 is formed on the anode body 1 by anodizing by varying the set voltage with a predetermined amplitude and a predetermined cycle at a predetermined temperature, and the dielectric layer A plurality of pits 2a are generated on the surface 2 (cathode side surface). At this time, fluorine is taken into the dielectric layer 2, and the fluorine is unevenly distributed on the anode side of the dielectric layer 2 (interface between the dielectric layer 2 and the anode body 1).
工程３：ピット２ａ内を含む誘電体層２の表面上に、化学重合法を用いて第１導電性高分子層を形成する。具体的には、化学重合法では、酸化剤を用いてモノマーを酸化重合することにより第１導電性高分子層を形成する。引き続き、第１導電性高分子層の表面上に、電解重合法を用いて第２導電性高分子層を形成する。具体的には、電解重合法では、第１導電性高分子層を陽極とし、モノマーおよび電解質を含む電解液中において外部陰極との間で電解重合することにより第２導電性高分子層を形成する。このようにして、ピット２ａ内を含む誘電体層２上に第１導電性高分子層と第２導電性高分子層との積層膜からなる導電性高分子層３を形成する。 Step 3: A first conductive polymer layer is formed on the surface of the dielectric layer 2 including the inside of the pits 2a using a chemical polymerization method. Specifically, in the chemical polymerization method, the first conductive polymer layer is formed by oxidative polymerization of a monomer using an oxidizing agent. Subsequently, a second conductive polymer layer is formed on the surface of the first conductive polymer layer using an electrolytic polymerization method. Specifically, in the electrolytic polymerization method, the first conductive polymer layer is used as an anode, and the second conductive polymer layer is formed by electrolytic polymerization with an external cathode in an electrolytic solution containing a monomer and an electrolyte. To do. In this way, the conductive polymer layer 3 composed of a laminated film of the first conductive polymer layer and the second conductive polymer layer is formed on the dielectric layer 2 including the inside of the pits 2a.
工程４：導電性高分子層３上にカーボンペーストを塗布、乾燥することによりカーボン層４ａを形成する。さらに、このカーボン層４ａ上に銀ペーストを塗布、乾燥することにより銀ペースト層４ｂを形成する。これにより、導電性高分子層３上にカーボン層４ａと銀ペースト層４ｂとの積層膜からなる陰極層４が形成される。 Step 4: A carbon paste is applied on the conductive polymer layer 3 and dried to form the carbon layer 4a. Furthermore, a silver paste layer 4b is formed by applying and drying a silver paste on the carbon layer 4a. Thereby, the cathode layer 4 made of a laminated film of the carbon layer 4a and the silver paste layer 4b is formed on the conductive polymer layer 3.
工程５：平板状の陰極端子６上に導電性接着材５を塗布した後、この導電性接着材５を介して陰極層４と陰極端子６とを接触させた状態で乾燥させることにより、陰極層４と陰極端子６とを接続する。また、陽極リード１ａ上に平板状の陽極端子７をスポット溶接により接続する。 Step 5: After applying the conductive adhesive 5 on the flat cathode terminal 6, the cathode layer 4 and the cathode terminal 6 are dried while being in contact with each other via the conductive adhesive 5. The layer 4 and the cathode terminal 6 are connected. Further, a flat anode terminal 7 is connected to the anode lead 1a by spot welding.
工程６：トランスファー法でモールドを行い、エポキシ樹脂からなるモールド外装体８を周囲に形成する。この際、陽極リード１ａ、陽極体１、誘電体層２、導電性高分子層３、及び陰極層４を内部に収納するとともに、陽極端子７および陰極端子６の端部を外部（相反する方向）に引き出すように形成する。 Step 6: Molding is performed by a transfer method, and a mold outer package 8 made of an epoxy resin is formed around the periphery. At this time, the anode lead 1a, the anode body 1, the dielectric layer 2, the conductive polymer layer 3, and the cathode layer 4 are housed inside, and the end portions of the anode terminal 7 and the cathode terminal 6 are externally (opposite directions). ) To be pulled out.
工程７：モールド外装体８から露出した陽極端子７および陰極端子６の先端部を下方に折り曲げ、モールド外装体８の下面に沿って配置する。この両端子の先端部は、固体電解コンデンサの端子として機能し、実装基板に固体電解コンデンサを電気的に接続するために使用される。 Step 7: The tip portions of the anode terminal 7 and the cathode terminal 6 exposed from the mold exterior body 8 are bent downward and arranged along the lower surface of the mold exterior body 8. The tips of both terminals function as terminals of the solid electrolytic capacitor, and are used to electrically connect the solid electrolytic capacitor to the mounting substrate.
以上の工程を経て、本実施形態の固体電解コンデンサが製造される。 The solid electrolytic capacitor of this embodiment is manufactured through the above steps.
以下の実施例および比較例では、陰極層まで形成した固体電解コンデンサを作製し、その特性評価を行った。 In the following examples and comparative examples, solid electrolytic capacitors formed up to the cathode layer were produced and their characteristics were evaluated.
（実施例１）
実施例１では、上述実施形態の製造方法における各工程（工程１〜工程４）に対応した工程を経て固体電解コンデンサＡ１を作製した。
(Example 1)
In Example 1, the solid electrolytic capacitor A1 was manufactured through steps corresponding to the respective steps (steps 1 to 4) in the manufacturing method of the above-described embodiment.
工程１Ａ：電解酸化被膜（誘電体層）形成後のニオブ多孔質焼結体の容量と電解電圧の積であるＣＶ値が１５０，０００μＦ・Ｖ／ｇとなるニオブ金属粉末を用意する。このニオブ金属粉末を用いて陽極リード１ａの一部を埋め込むようにして成型し、真空中において１２００℃程度で焼結する。これにより、ニオブ多孔質焼結体からなる陽極体１を形成する。この際、ニオブ金属粒子間は溶着される。以下、特に断らない限り、各実施例および比較例におけるＣＶ値は１５０，０００μＦ・Ｖ／ｇである。 Step 1A: Prepare a niobium metal powder having a CV value of 150,000 μF · V / g, which is the product of the capacity of the niobium porous sintered body after formation of the electrolytic oxide film (dielectric layer) and the electrolysis voltage. Using this niobium metal powder, it is molded so as to embed a part of the anode lead 1a, and is sintered at about 1200 ° C. in a vacuum. Thereby, the anode body 1 made of a niobium porous sintered body is formed. At this time, the niobium metal particles are welded. Hereinafter, unless otherwise specified, the CV value in each example and comparative example is 150,000 μF · V / g.
工程２Ａ：焼結された陽極体１に対して、５２℃に保持した０．１重量％のフッ化アンモニウム水溶液中において中心電圧２０Ｖ（振幅０．２０Ｖ、周期１０分）で１０時間陽極酸化を行う。これにより、陽極体１の周囲を覆うようにフッ素を含む酸化ニオブからなる厚みが８０ｎｍ程度となる誘電体層２を形成するとともに、誘電体層２の表面（陰極側の表面）に複数の孔状のピット２ａを形成する。この際、フッ素は誘電体層２の厚さ方向にフッ素の濃度は誘電体層２と陽極体１との界面で最大となる。上述のフッ化アンモニウム水溶液中における電圧制御では、こうした孔状のピット２ａは、開口径Ｗが平均径で２．５ｎｍ、深さＤが平均深さで６．２ｎｍ（平均径の２．５倍）、隣接するピット間の間隔Ｌが平均間隔で７．５ｎｍ（平均径の３倍）、ピット開口部の面積比率Ｐが１／１６の状態に仕上がる。 Step 2A: Anodizing the sintered anode body 1 for 10 hours at a center voltage of 20 V (amplitude 0.20 V, period 10 minutes) in a 0.1 wt% ammonium fluoride aqueous solution maintained at 52 ° C. Do. Thus, the dielectric layer 2 having a thickness of about 80 nm made of niobium oxide containing fluorine is formed so as to cover the periphery of the anode body 1, and a plurality of holes are formed on the surface of the dielectric layer 2 (surface on the cathode side). Shaped pits 2a are formed. At this time, the fluorine concentration in the thickness direction of the dielectric layer 2 is maximized at the interface between the dielectric layer 2 and the anode body 1. In the above-described voltage control in the ammonium fluoride aqueous solution, such a hole-like pit 2a has an opening diameter W of 2.5 nm in average diameter and a depth D of 6.2 nm in average diameter (2.5 times the average diameter). ), The interval L between adjacent pits is 7.5 nm (three times the average diameter) as an average interval, and the area ratio P of the pit openings is 1/16.
本発明における開口径Ｗとしては、陽極体近傍の断面ＴＥＭ（透過電子顕微鏡）像などから無作為に１００個程度のピットを抽出し、ピット断面の内径の最大値を開口径として、その開口径の平均値より求める平均径を採用している。また、同様にして、深さＤは、同様にして無作為に１００箇所程度のピットを抽出し、その深さの平均値より求める平均深さを採用している。また、隣接するピット間の間隔Ｌは、同様にして無作為に１００箇所程度の隣接ピット間におけるピット端からピット端までの間隔を抽出し、その間隔の平均値より求める平均間隔を採用している。 As the opening diameter W in the present invention, about 100 pits are randomly extracted from a cross-sectional TEM (transmission electron microscope) image or the like in the vicinity of the anode body, and the maximum value of the inner diameter of the pit section is defined as the opening diameter. The average diameter obtained from the average value is adopted. Similarly, as the depth D, about 100 pits are randomly extracted in the same manner, and an average depth obtained from an average value of the depths is adopted. Similarly, for the interval L between adjacent pits, the interval from the pit end to the pit end between about 100 adjacent pits is extracted at random, and the average interval obtained from the average value of the intervals is adopted. Yes.
さらに、本発明におけるピット開口部の面積比率Ｐを求める場合の領域としては、複数のピット、この場合、１０個程度（８〜１２個）のピットが含まれる所定の領域を設定するものとする。具体的には、３次元ＴＥＭなどによって得られる観測画面の中で、１０個程度（８〜１２個）のピットが含まれる所定の領域を設定し、その所定の領域の面積Ｘに対するこの領域に含まれる複数個のピット開口部の各面積ｙiの総和Ｙとの比率を面積比率として採用している。以下の数１に面積比率Ｐに関する所定の領域の面積Ｘとピット開口部の各面積ｙiの総和Ｙとの関係を示す。 Furthermore, as a region for obtaining the area ratio P of the pit opening in the present invention, a predetermined region including a plurality of pits, in this case, about 10 (8 to 12) pits is set. . Specifically, in an observation screen obtained by a three-dimensional TEM or the like, a predetermined area including about 10 (8 to 12) pits is set, and this area with respect to the area X of the predetermined area is set. The ratio of the area y i of the plurality of included pit openings to the sum Y is used as the area ratio. The following formula 1 shows the relationship between the area X of a predetermined region with respect to the area ratio P and the sum Y of the areas y i of the pit openings.
工程３Ａ：表面にピット２ａを有する誘電体層２が形成された陽極体１を、酸化剤溶液に浸漬した後、ピロールモノマー液に浸漬し、誘電体層２上でピロールモノマーを重合させる。これにより、誘電体層２上にポリピロールからなる第１導電性高分子層が形成される。引き続き、第１導電性高分子層を陽極とし、ピロールモノマーおよび電解質を含む電解液中で電解重合することにより、第１導電性高分子層上にさらに第２導電性高分子層を所定の厚さで形成する。これにより、第１導電性高分子層上にポリピロールからなる第２導電性高分子層が形成される。このようにして、ピット２ａ内を含む誘電体層２の表面上に第１導電性高分子層と第２導電性高分子層との積層膜からなる導電性高分子層３を形成する。 Step 3A: The anode body 1 having the dielectric layer 2 having the pits 2a on the surface is immersed in an oxidant solution and then immersed in a pyrrole monomer solution, and the pyrrole monomer is polymerized on the dielectric layer 2. As a result, a first conductive polymer layer made of polypyrrole is formed on the dielectric layer 2. Subsequently, by using the first conductive polymer layer as an anode and electrolytic polymerization in an electrolytic solution containing a pyrrole monomer and an electrolyte, a second conductive polymer layer is further formed on the first conductive polymer layer to a predetermined thickness. It will be formed. As a result, a second conductive polymer layer made of polypyrrole is formed on the first conductive polymer layer. In this way, the conductive polymer layer 3 composed of a laminated film of the first conductive polymer layer and the second conductive polymer layer is formed on the surface of the dielectric layer 2 including the inside of the pits 2a.
工程４Ａ：導電性高分子層３上にカーボンペーストを塗布、乾燥することによりカーボン粒子を含む層からなるカーボン層４ａを形成し、このカーボン層４ａ上に銀ペーストを塗布、乾燥することにより銀粒子を含む層からなる銀ペースト層４ｂを形成する。これにより、導電性高分子層３上にカーボン層４ａと銀ペースト層４ｂとの積層膜からなる陰極層４を形成する。 Step 4A: A carbon layer 4a composed of a layer containing carbon particles is formed by applying and drying a carbon paste on the conductive polymer layer 3, and then silver is applied on the carbon layer 4a and dried to form silver. A silver paste layer 4b made of a layer containing particles is formed. Thereby, the cathode layer 4 made of a laminated film of the carbon layer 4a and the silver paste layer 4b is formed on the conductive polymer layer 3.
このようにして、実施例１における固体電解コンデンサＡ１が作製される。 Thus, solid electrolytic capacitor A1 in Example 1 is produced.
（実施例２）
実施例２では、工程２Ａにおける陽極酸化時の電圧制御条件を、周期１０分（中心電圧２０Ｖ、振幅０．２０Ｖ）から周期５分（中心電圧２０Ｖ、振幅０．２０Ｖ）に代えてピットを有する誘電体層を形成する以外は、実施例１と同様にして固体電解コンデンサＡ２を作製した。なお、この条件によるピット２ａは、平均径０．２ｎｍ、平均深さ０．５ｎｍ（平均径の２．５倍）、平均間隔０．６ｎｍ（平均径の３倍）、ピット開口部の面積比率１／１６の状態で形成される。
(Example 2)
In Example 2, the voltage control condition at the time of anodization in step 2A is changed from a period of 10 minutes (center voltage 20 V, amplitude 0.20 V) to a period of 5 minutes (center voltage 20 V, amplitude 0.20 V), and has pits. A solid electrolytic capacitor A2 was produced in the same manner as in Example 1 except that the dielectric layer was formed. The pit 2a under these conditions has an average diameter of 0.2 nm, an average depth of 0.5 nm (2.5 times the average diameter), an average interval of 0.6 nm (three times the average diameter), and the area ratio of the pit opening. It is formed in a state of 1/16.
（実施例３〜９）
実施例３〜９では、工程２Ａにおける陽極酸化時の電圧制御条件を、周期１０分（中心電圧２０Ｖ、振幅０．２０Ｖ）から周期２分、７分、１３分、１５分、１７分、２０分、６０分（中心電圧２０Ｖ、振幅０．２０Ｖ）に代えてピットを有する誘電体層を形成する以外は、実施例１と同様にして固体電解コンデンサＡ３〜Ａ９を作製した。なお、こうした条件によるピットは、平均径０．１ｎｍ〜７０．０ｎｍ（表１参照）、平均深さ０．２ｎｍ〜１７５．０ｎｍ（平均径の２．５倍）、平均間隔０．３ｎｍ〜２１０．０ｎｍ（平均径の３倍）、ピット開口部の面積比率１／１６の状態で形成される。
(Examples 3 to 9)
In Examples 3 to 9, the voltage control conditions at the time of anodization in Step 2A were changed from a period of 10 minutes (center voltage 20 V, amplitude 0.20 V) to a period of 2 minutes, 7 minutes, 13 minutes, 15 minutes, 17 minutes, 20 Solid electrolytic capacitors A3 to A9 were produced in the same manner as in Example 1 except that a dielectric layer having pits was formed instead of minutes and 60 minutes (center voltage 20 V, amplitude 0.20 V). The pits under these conditions have an average diameter of 0.1 nm to 70.0 nm (see Table 1), an average depth of 0.2 nm to 175.0 nm (2.5 times the average diameter), and an average interval of 0.3 nm to 210. It is formed with a thickness of 0.0 nm (three times the average diameter) and a pit opening area ratio of 1/16.
（実施例１０）
実施例１０では、工程２Ａにおける陽極酸化時の設定温度を、温度５２℃から温度６０℃に代えてピットを有する誘電体層を形成する以外は、実施例１と同様にして固体電解コンデンサＢ１を作製した。なお、この条件によるピットは、平均径２．５ｎｍ、平均深さ１５．０ｎｍ（平均径の６倍）、平均間隔７．５ｎｍ（平均径の３倍）、ピット開口部の面積比率１／１６の状態で形成される。
(Example 10)
In Example 10, the solid electrolytic capacitor B1 was formed in the same manner as in Example 1 except that the dielectric layer having pits was formed by changing the set temperature at the time of anodization in Step 2A from 52 ° C. to 60 ° C. Produced. The pits under these conditions have an average diameter of 2.5 nm, an average depth of 15.0 nm (six times the average diameter), an average interval of 7.5 nm (three times the average diameter), and a pit opening area ratio of 1/16. It is formed in the state of.
（実施例１１〜１９）
実施例１１〜１９では、工程２Ａにおける陽極酸化時の設定温度を、温度５２℃から温度４０℃、４５℃、５０℃、５５℃、６３℃、６４℃、６５℃、７０℃、８０℃に代えてピットを有する誘電体層を形成する以外は、実施例１と同様にして固体電解コンデンサＢ２〜Ｂ１０を作製した。なお、こうした条件によるピットは、平均径２．５ｎｍ、平均深さ２．５ｎｍ〜７５．０ｎｍ（表２参照）、平均間隔７．５ｎｍ（平均径の３倍）、ピット開口部の面積比率１／１６の状態で形成される。
(Examples 11 to 19)
In Examples 11 to 19, the set temperature at the time of anodization in Step 2A was changed from the temperature 52 ° C to the temperature 40 ° C, 45 ° C, 50 ° C, 55 ° C, 63 ° C, 64 ° C, 65 ° C, 70 ° C, 80 ° C. Instead, solid electrolytic capacitors B2 to B10 were produced in the same manner as in Example 1 except that a dielectric layer having pits was formed. The pits under these conditions have an average diameter of 2.5 nm, an average depth of 2.5 nm to 75.0 nm (see Table 2), an average interval of 7.5 nm (three times the average diameter), and a pit opening area ratio of 1 / 16 state.
（実施例２０）
実施例２０では、工程２Ａにおける陽極酸化時の電圧制御条件を、振幅０．２０Ｖ（中心電圧２０Ｖ、周期１０分）から振幅０．５０Ｖ（中心電圧２０Ｖ、周期１０分）に代えてピットを有する誘電体層を形成する以外は、実施例１と同様にして固体電解コンデンサＣ１を作製した。なお、この条件によるピットは、平均径２．５ｎｍ、平均深さ１５．０ｎｍ（平均径の６倍）、平均間隔５．０ｎｍ（平均径の２倍）、ピット開口部の面積比率１／９の状態で形成される。
(Example 20)
In Example 20, the voltage control condition at the time of anodization in step 2A is changed from an amplitude of 0.20 V (center voltage 20 V, cycle 10 minutes) to an amplitude of 0.50 V (center voltage 20 V, cycle 10 minutes). A solid electrolytic capacitor C1 was produced in the same manner as in Example 1 except that the dielectric layer was formed. The pits under these conditions have an average diameter of 2.5 nm, an average depth of 15.0 nm (six times the average diameter), an average interval of 5.0 nm (twice the average diameter), and a pit opening area ratio of 1/9. It is formed in the state of.
（実施例２１〜２８）
実施例２１〜２８では、工程２Ａにおける陽極酸化時の電圧制御条件を、振幅０．２０Ｖ（中心電圧２０Ｖ、周期１０分）から振幅１．００Ｖ、０．７０Ｖ、０．１７Ｖ、０．１５Ｖ、０．１３Ｖ、０．１０Ｖ、０．０５Ｖ、０．０３Ｖ（中心電圧２０Ｖ、周期１０分）に代えてピットを有する誘電体層を形成する以外は、実施例１と同様にして固体電解コンデンサＣ２〜Ｃ９を作製した。なお、こうした条件によるピットは、平均径２．５ｎｍ、平均深さ１５．０ｎｍ（平均径の６倍）、平均間隔３．８ｎｍ〜２５０．０ｎｍ（表３参照）、ピット開口部の面積比率１／１００００〜１／６．２（表３参照）の状態で形成される。
(Examples 21 to 28)
In Examples 21 to 28, the voltage control conditions during the anodic oxidation in Step 2A were changed from amplitude 0.20 V (center voltage 20 V, period 10 minutes) to amplitude 1.00 V, 0.70 V, 0.17 V, 0.15 V, A solid electrolytic capacitor C2 was formed in the same manner as in Example 1 except that a dielectric layer having pits was formed instead of 0.13V, 0.10V, 0.05V, and 0.03V (center voltage 20V, period 10 minutes). -C9 was produced. The pits under these conditions have an average diameter of 2.5 nm, an average depth of 15.0 nm (six times the average diameter), an average interval of 3.8 nm to 250.0 nm (see Table 3), and a pit opening area ratio of 1 / 10000 to 1 / 6.2 (see Table 3).
（実施例２９〜３２）
実施例２９、３０では、工程２Ａにおける陽極酸化時の電圧制御条件を、振幅０．２０Ｖ、周期１０分（中心電圧２０Ｖ）から振幅０．１Ｖ〜０．５Ｖ、周期５分（中心電圧２０Ｖ）の範囲で変化させ、ピットを有する誘電体層を形成する以外は、実施例１と同様にして固体電解コンデンサＤ１、Ｄ２を作製した。
(Examples 29 to 32)
In Examples 29 and 30, the voltage control conditions at the time of anodization in step 2A are from amplitude 0.20 V, period 10 minutes (center voltage 20 V) to amplitude 0.1 V to 0.5 V, period 5 minutes (center voltage 20 V). The solid electrolytic capacitors D1 and D2 were manufactured in the same manner as in Example 1 except that the dielectric layer having pits was formed in the range described above.
また、実施例３１、３２では、工程２Ａにおける陽極酸化時の電圧制御条件を、振幅０．２０Ｖ、周期１０分（中心電圧２０Ｖ）から振幅０．１Ｖ〜０．５Ｖ、周期２０分（中心電圧２０Ｖ）の範囲で変化させ、ピットを有する誘電体層を形成する以外は、実施例１と同様にして固体電解コンデンサＤ３、Ｄ４を作製した。 In Examples 31 and 32, the voltage control conditions during anodization in step 2A were changed from an amplitude of 0.20 V and a period of 10 minutes (center voltage 20 V) to an amplitude of 0.1 V to 0.5 V and a period of 20 minutes (center voltage). 20V), solid electrolytic capacitors D3 and D4 were produced in the same manner as in Example 1 except that the dielectric layer having pits was formed.
なお、こうした条件による実施例２９〜３２に係る固体電解コンデンサＤ１〜Ｄ４の誘電体層に形成されたピットは、平均径０．２ｎｍ〜５０ｎｍ、平均深さ１５．０ｎｍ、ピット開口部の面積比率１／２６００〜１／９（表４参照）の状態で形成される。 The pits formed on the dielectric layers of the solid electrolytic capacitors D1 to D4 according to Examples 29 to 32 under these conditions have an average diameter of 0.2 nm to 50 nm, an average depth of 15.0 nm, and an area ratio of pit openings. It is formed in a state of 1/2600 to 1/9 (see Table 4).
（実施例３３）
実施例３３では、工程２Ａにおける陽極酸化時の電圧制御条件を、温度５２℃、振幅０．２０Ｖ、周期１０分（中心電圧２０Ｖ）から温度５４℃、振幅１．２Ｖ、周期１４分（中心電圧２０Ｖ）とし、ピットを有する誘電体層を形成する以外は、実施例１と同様にして固体電解コンデンサＥを作製した。なお、こうした条件による実施例３３に係る固体電解コンデンサＥの誘電体層に形成されたピットは、平均径７ｎｍ、平均深さ２５．０ｎｍ、平均間隔５．０ｎｍ、ピット開口部の面積比率１／１．４の状態で形成される。
(Example 33)
In Example 33, the voltage control conditions during anodization in step 2A are as follows: temperature 52 ° C., amplitude 0.20 V, period 10 minutes (center voltage 20 V) to temperature 54 ° C., amplitude 1.2 V, period 14 minutes (center voltage) 20V), and a solid electrolytic capacitor E was produced in the same manner as in Example 1 except that a dielectric layer having pits was formed. The pits formed in the dielectric layer of the solid electrolytic capacitor E according to Example 33 under these conditions had an average diameter of 7 nm, an average depth of 25.0 nm, an average interval of 5.0 nm, and an area ratio of 1 / pit openings. It is formed in the state of 1.4.
（比較例）
比較例では、工程２Ａにおける陽極酸化時の電圧制御条件を、従来条件と同じ電圧一定（電圧２０Ｖ）にして誘電体層を形成する以外は、実施例１と同様にして固体電解コンデンサＸを作製した。なお、この条件では表面にピットが発生することなく誘電体層が形成される。
(Comparative example)
In the comparative example, the solid electrolytic capacitor X is manufactured in the same manner as in Example 1 except that the dielectric layer is formed by setting the voltage control condition during the anodic oxidation in the step 2A to the same voltage as the conventional condition (voltage 20V). did. Under this condition, the dielectric layer is formed without generating pits on the surface.
（評価）
まず、実施例３３の固体電解コンデンサＡ１における陽極体近傍の断面観察を行った。図３（Ａ）は陽極体を構成する多孔質焼結体の断面ＴＥＭ像であり、図３（Ｂ）はこの断面ＴＥＭ像に対応した陽極体近傍の模式図である。図３より明らかなように、誘電体層２には、複数の孔状のピット（凹部）２ａが誘電体層２の表面（陰極側表面）に沿って形成され、こうした孔状のピット２ａが誘電体層２の表面から陽極体１に向って垂直（法線方向）に、即ち、誘電体層２の厚さ方向に穿たれて形成されていることが分かる。なお、誘電体層２のピット２ａは、内部に導電性高分子層３が充填されず空洞となった状態、内部に導電性高分子層３が充填された状態、あるいはこれらが混在した状態に仕上がるが、図３（Ｂ）では、ピット２ａ内部に導電性高分子層３が充填された状態で示している。
(Evaluation)
First, the cross section of the vicinity of the anode body in the solid electrolytic capacitor A1 of Example 33 was observed. FIG. 3A is a cross-sectional TEM image of the porous sintered body constituting the anode body, and FIG. 3B is a schematic view of the vicinity of the anode body corresponding to the cross-sectional TEM image. As is clear from FIG. 3, the dielectric layer 2 has a plurality of hole-like pits (recesses) 2a formed along the surface of the dielectric layer 2 (cathode side surface). It can be seen that the dielectric layer 2 is formed so as to be drilled perpendicularly (in the normal direction) from the surface of the dielectric layer 2 toward the anode body 1, that is, in the thickness direction of the dielectric layer 2. Note that the pits 2a of the dielectric layer 2 are in a state where the inside is not filled with the conductive polymer layer 3 and becomes a cavity, a state where the inside is filled with the conductive polymer layer 3, or a state where these are mixed. In FIG. 3B, the conductive polymer layer 3 is filled in the pit 2a.
図５は、導電性高分子層３側から誘電体層２の表面を３次元ＴＥＭにより観察したＴＥＭ像であり、同図に基づいて、前述したピット開口部の面積比率Ｐの具体的な測定方法を説明する。同図において、白い部分が誘電体層２の表面であり、黒い斑点状の部分がピット２ａの開口部である。ピットの開口部の面積ｙiは、黒い斑点状の部分から求めることができる。ここで、このＴＥＭ像の観察領域の中から、１０個のピットが含まれる所定の領域として、円形の領域Ｘを同図に示すように設定する。この場合、所定の領域の面積Ｘは１２９００ｎｍ２であり、ピット開口部の各面積ｙの総和Ｙは３８５ｎｍ２であるので、面積比率Ｐの値は１／３３．５となる。 FIG. 5 is a TEM image obtained by observing the surface of the dielectric layer 2 from the conductive polymer layer 3 side with a three-dimensional TEM. Based on this figure, the specific measurement of the area ratio P of the pit opening described above is shown. A method will be described. In the figure, the white part is the surface of the dielectric layer 2, and the black spot-like part is the opening of the pit 2a. The area y i of the pit opening can be obtained from a black spot-like portion. Here, a circular region X is set as a predetermined region including 10 pits from the observation region of the TEM image as shown in FIG. In this case, since the area X of the predetermined region is 12900 nm 2 and the total Y of the areas y of the pit openings is 385 nm 2 , the value of the area ratio P is 1 / 33.5.
次に、固体電解コンデンサについて静電容量維持率を評価した。表１は各固体電解コンデンサの静電容量維持率の評価結果（ピットの平均径に依存した評価結果）、表２は各固体電解コンデンサの静電容量維持率の評価結果（ピットの平均深さに依存した評価結果）、表３は各固体電解コンデンサの静電容量維持率の評価結果（隣接ピット間の平均間隔依存及びピット開口部の面積比率に依存した評価結果）及び表４は各固体電解コンデンサの静電容量維持率の評価結果（ピット開口部の面積比率に依存した評価結果）を示す。なお、各静電容量維持率の値は試料数各１０個についての平均である。 Next, the electrostatic capacity maintenance rate was evaluated about the solid electrolytic capacitor. Table 1 shows the evaluation results of the capacitance retention ratio of each solid electrolytic capacitor (evaluation results depending on the average pit diameter), and Table 2 shows the evaluation results of the capacitance maintenance ratio of each solid electrolytic capacitor (average pit depth). Table 3 shows the evaluation results of the capacitance maintenance ratio of each solid electrolytic capacitor (the evaluation results depending on the average interval between adjacent pits and the area ratio of the pit openings), and Table 4 shows each solid electrolytic capacitor. The evaluation result (the evaluation result depending on the area ratio of a pit opening part) of the electrostatic capacitance maintenance factor of an electrolytic capacitor is shown. In addition, the value of each capacitance maintenance rate is an average for each of 10 samples.
静電容量維持率は、高温放置試験前後での静電容量を用いて、以下の式（１）により算出される。なお、この値が１００に近い程、静電容量の劣化が少ないことを表している。 The capacitance retention rate is calculated by the following equation (1) using the capacitance before and after the high temperature storage test. Note that the closer this value is to 100, the less the deterioration of capacitance.
静電容量維持率（％）＝（高温放置試験後の静電容量／高温放置試験前の静電容量）×１００ ・・・（１）
静電容量の測定条件は以下の通りである。
Capacitance maintenance rate (%) = (Capacitance after high temperature standing test / Capacitance before high temperature standing test) × 100 (1)
The measurement conditions for the capacitance are as follows.
静電容量（固体電解コンデンサの周波数１２０Ｈｚでの静電容量）は、各種固体電解コンデンサに対して、高温放置試験前と、高温放置試験として固体電解コンデンサを１０５℃に保持した恒温槽中で２０００時間経過した後とにＬＣＲメータを用いて測定した。 The capacitance (capacitance of the solid electrolytic capacitor at a frequency of 120 Hz) is 2000 for various solid electrolytic capacitors before the high temperature standing test and in a constant temperature bath in which the solid electrolytic capacitor is held at 105 ° C. as the high temperature standing test. Measurements were made using an LCR meter after the passage of time.
表１に示すように、従来の比較例（固体電解コンデンサＸ）に対し、誘電体層の表面に各平均径を有するピットを設けた実施例１〜９（固体電解コンデンサＡ１〜Ａ９）では静電容量維持率の劣化が低減され、誘電体層のピットにより静電容量の劣化が抑制されていることが分かる。これは、誘電体層のピット内に導電性高分子層が充填されずピットに起因した空洞が形成される部分では、熱負荷が加えられた場合に誘電体層と導電性高分子層との熱膨張率の差に起因して発生する応力が、こうした空洞の変形（膨張・収縮）により緩和され、誘電体層にピットがない場合あるいはピットに起因した空洞がない場合に比べて、誘電体層と導電性高分子層との間での剥離が抑制されるためであると推察される（空洞による応力緩和効果）。あるいは、誘電体層のピット内に導電性高分子層が充填される部分では、アンカー効果（投錨効果）や接触面積の増加により誘電体層と導電性高分子層との間の密着強度が向上し、誘電体層にピットがない場合あるいは誘電体層のピット内に導電性高分子層が充填されていない場合に比べて、誘電体層と導電性高分子層との間での剥離が抑制されるためであると推察される（充填による密着性向上効果）。 As shown in Table 1, in Examples 1 to 9 (solid electrolytic capacitors A1 to A9) in which pits having respective average diameters are provided on the surface of the dielectric layer, compared to the conventional comparative example (solid electrolytic capacitor X), static It can be seen that the deterioration of the capacitance retention rate is reduced, and the deterioration of the capacitance is suppressed by the pits of the dielectric layer. This is because when the conductive polymer layer is not filled in the pit of the dielectric layer and a cavity due to the pit is formed, when the thermal load is applied, the dielectric layer and the conductive polymer layer The stress generated due to the difference in coefficient of thermal expansion is alleviated by the deformation (expansion / shrinkage) of the cavity, and the dielectric layer is compared with the case where there is no pit in the dielectric layer or when there is no cavity due to the pit. This is presumably because peeling between the layer and the conductive polymer layer is suppressed (stress relaxation effect by the cavity). Alternatively, at the portion where the conductive polymer layer is filled in the pits of the dielectric layer, the adhesion strength between the dielectric layer and the conductive polymer layer is improved by increasing the anchor effect (throwing effect) and the contact area. However, the separation between the dielectric layer and the conductive polymer layer is suppressed compared to when the dielectric layer has no pits or when the conductive polymer layer is not filled in the pits of the dielectric layer. This is presumed to be caused by the effect of improving the adhesion by filling.
また、こうした実施例の中でピットの平均径が０．２ｎｍ〜５０．０ｎｍの範囲では、静電容量維持率の劣化をさらに低減させることができる。なお、ピットの平均径が０．１ｎｍの場合に静電容量維持率の劣化抑制効果が比較的小さいのは、誘電体層のピット自体が小さいために応力緩和効果あるいは密着性向上効果が十分得られていないためと推察される。また、ピットの平均径が７０．０ｎｍの場合には、ピット内に充填される導電性高分子層との間で比較的剥離が生じやすくなっているためと推察される。 Further, in these examples, when the average pit diameter is in the range of 0.2 nm to 50.0 nm, the deterioration of the capacitance maintenance ratio can be further reduced. In addition, when the average diameter of the pits is 0.1 nm, the effect of suppressing the deterioration of the capacitance retention rate is relatively small because the pits themselves of the dielectric layer are small, so that the stress relaxation effect or the adhesion improvement effect is sufficiently obtained. It is guessed that it was not done. Further, when the average pit diameter is 70.0 nm, it is presumed that peeling is relatively easily caused between the conductive polymer layer filled in the pit.
表２に示すように、従来の比較例（固体電解コンデンサＸ）に対し、誘電体層の表面に各平均深さを有するピットを設けた実施例１０〜１９（固体電解コンデンサＢ１〜Ｂ１０）では静電容量維持率の劣化が低減され、誘電体層のピットにより静電容量の劣化が抑制されていることが分かる。また、こうした実施例の中でピットの平均深さが３．８ｎｍ〜５０．０ｎｍ（平均径の１．５倍〜２０倍）の範囲では、静電容量維持率の劣化をさらに低減させることができる。なお、ピットの平均深さが２．５ｎｍ（平均径の１倍）の場合に静電容量維持率の劣化抑制効果が比較的小さいのは、誘電体層のピットが浅いために応力緩和効果あるいは密着性向上効果が十分得られないためと推察される。また、ピットの平均深さが７５．０ｎｍ（平均径の３０倍）の場合には、ピット内で導電性高分子層が収縮する際、導電性高分子層の先端部分（ピットの底部側）において収縮量が多くなり、ピットの底部で導電性高分子層が比較的剥離しやすいためと推察される。 As shown in Table 2, in Examples 10 to 19 (solid electrolytic capacitors B1 to B10) in which pits having respective average depths are provided on the surface of the dielectric layer, compared to the conventional comparative example (solid electrolytic capacitor X). It can be seen that the deterioration of the capacitance retention rate is reduced, and the deterioration of the capacitance is suppressed by the pits of the dielectric layer. Further, in these examples, when the average pit depth is in the range of 3.8 nm to 50.0 nm (1.5 to 20 times the average diameter), the deterioration of the capacitance maintenance ratio can be further reduced. it can. When the average pit depth is 2.5 nm (one times the average diameter), the effect of suppressing the deterioration of the capacitance retention rate is relatively small because the pits in the dielectric layer are shallow, or the stress relaxation effect or This is probably because the effect of improving adhesion cannot be obtained sufficiently. Further, when the average depth of the pit is 75.0 nm (30 times the average diameter), when the conductive polymer layer contracts in the pit, the tip portion of the conductive polymer layer (bottom side of the pit) This is probably because the amount of shrinkage increases and the conductive polymer layer is relatively easy to peel off at the bottom of the pit.
表３に示すように、従来の比較例（固体電解コンデンサＸ）に対し、誘電体層の表面に各平均間隔で分布するピットを設けた実施例１０、実施例２０〜２８（固体電解コンデンサＢ１、Ｃ１〜Ｃ９）では静電容量維持率の劣化が低減され、誘電体層のピットにより静電容量の劣化が抑制されていることが分かる。また、こうした実施例の中で隣接するピット間の平均間隔が平均径の２倍〜５０倍の範囲で分布する場合には、静電容量維持率の劣化をさらに低減させることができる。なお、ピット間の平均間隔が平均径の１．５倍の場合に静電容量維持率の劣化抑制効果が比較的小さいのは、高密に分布するピットの存在により誘電体層（特にピット底部の誘電体層）にクラック（亀裂）が生じやすくなり、静電容量が低下するためと推察される。また、ピット間の平均間隔が平均径の７０倍以上の場合には、ピットの分布量が少なく応力緩和効果あるいは密着性向上効果が十分得られていないためと推察される。 As shown in Table 3, with respect to the conventional comparative example (solid electrolytic capacitor X), Example 10 and Examples 20 to 28 (solid electrolytic capacitor B1) provided with pits distributed at average intervals on the surface of the dielectric layer. , C1 to C9), it is understood that the deterioration of the capacitance maintenance rate is reduced and the deterioration of the capacitance is suppressed by the pits of the dielectric layer. Further, in such an embodiment, when the average interval between adjacent pits is distributed in the range of 2 to 50 times the average diameter, it is possible to further reduce the deterioration of the capacitance maintenance rate. When the average interval between pits is 1.5 times the average diameter, the effect of suppressing the deterioration of the capacitance retention rate is relatively small because of the presence of densely distributed pits (particularly at the bottom of the pits). It is presumed that cracks (cracks) are likely to occur in the dielectric layer) and the capacitance decreases. In addition, when the average interval between pits is 70 times or more of the average diameter, it is presumed that the distribution amount of pits is small and the stress relaxation effect or the adhesion improvement effect is not sufficiently obtained.
また、実施例１０、実施例２０〜２８（固体電解コンデンサＢ１、Ｃ１〜Ｃ９）でピット開口部の面積比率が１／２６００〜１／９の範囲で分布する場合には、静電容量維持率の劣化をさらに低減させることができる。なお、ピット開口部の面積比率の値が１／６．２である実施例２１の場合に、静電容量維持率の劣化抑制効果が実施例１０、２０、２２〜２６の場合と比較して小さいのは、高密に分布するピットの存在により誘電体層（特にピット底部の誘電体層）にクラック（亀裂）が生じやすくなり、静電容量が低下するためと推察される。また、ピット開口部の面積比率が１／５０００である実施例２７の場合に、静電容量維持率の劣化抑制効果が実施例１０、２０、２３〜２６の場合と比較して小さいのは、ピットの分布量が少なく応力緩和効果あるいは密着性向上効果が十分得られていないためと推察される。 In Example 10 and Examples 20 to 28 (solid electrolytic capacitors B1, C1 to C9), when the area ratio of the pit openings is distributed in the range of 1/2600 to 1/9, the capacitance maintenance ratio Can be further reduced. In addition, in the case of Example 21 where the value of the area ratio of the pit opening is 1 / 6.2, the effect of suppressing the deterioration of the capacitance maintenance rate is compared with the cases of Examples 10, 20, and 22-26. It is presumed that this is because the presence of highly densely distributed pits tends to cause cracks in the dielectric layer (particularly the dielectric layer at the bottom of the pits), and the capacitance decreases. Further, in the case of Example 27 in which the area ratio of the pit opening is 1/5000, the deterioration suppression effect of the capacitance maintenance rate is small compared to the case of Examples 10, 20, 23 to 26. This is presumably because the amount of pit distribution is small and the stress relaxation effect or adhesion improvement effect is not sufficiently obtained.
表４に示すように、従来の比較例（固体電解コンデンサＸ）に対し、誘電体層の表面に各平均間隔で分布するピットを設けた実施例２９〜３２（固体電解コンデンサＤ１〜Ｄ４）では静電容量維持率の劣化が３０％程度低減され、誘電体層のピットにより静電容量の劣化が抑制されていることが分かる。なお、実施例２９の静電容量維持率は本実施例と平均径が同じである実施例２、及び、面積比率が同じである実施例２０と同程度（１％の違いしかない）の劣化抑制効果を得ることができた。また、実施例３０の静電容量維持率は本実施例と平均径が同じである実施例２、及び、面積比率が同じである実施例２６と同程度の劣化抑制効果を得ることができた。また、実施例３１の静電容量維持率は本実施例と平均径が同じである実施例８、及び、面積比率が同じである実施例２０と同程度の劣化抑制効果を得ることができた。また、実施例３２の静電容量維持率は本実施例と平均径が同じである実施例８、及び、面積比率が同じである実施例２６と同程度の劣化抑制効果を得ることができた。 As shown in Table 4, in Examples 29 to 32 (solid electrolytic capacitors D1 to D4) in which pits distributed at average intervals are provided on the surface of the dielectric layer, compared to the conventional comparative example (solid electrolytic capacitor X). It can be seen that the deterioration of the electrostatic capacity retention rate is reduced by about 30%, and the deterioration of the electrostatic capacity is suppressed by the pits of the dielectric layer. In addition, the capacitance maintenance rate of Example 29 is the same level as that of Example 2 in which the average diameter is the same as that of this example and Example 20 in which the area ratio is the same (only 1% difference). An inhibitory effect could be obtained. In addition, the capacitance retention rate of Example 30 was able to obtain the same degree of deterioration suppression effect as Example 2 having the same average diameter as that of Example 2 and Example 26 having the same area ratio. . In addition, the capacitance retention rate of Example 31 was able to obtain the same degree of deterioration suppression effect as Example 8 having the same average diameter as that of this example and Example 20 having the same area ratio. . In addition, the capacitance retention rate of Example 32 was able to obtain the same degree of deterioration suppression effect as Example 8 having the same average diameter as Example 8 and Example 26 having the same area ratio. .
本実施形態の固体電解コンデンサによれば、以下の効果を得ることができる。 According to the solid electrolytic capacitor of the present embodiment, the following effects can be obtained.
（１）誘電体層２の表面（陰極側表面）に沿って複数の孔状のピット２ａを設けたことで、熱負荷が加えられた場合に誘電体層２と導電性高分子層３との間での剥離を抑制することができる。この結果、静電容量の劣化が抑制された固体電解コンデンサを得ることができる。 (1) By providing a plurality of hole-like pits 2a along the surface of the dielectric layer 2 (cathode side surface), when a thermal load is applied, the dielectric layer 2 and the conductive polymer layer 3 Can be suppressed. As a result, a solid electrolytic capacitor in which the deterioration of the capacitance is suppressed can be obtained.
（２）誘電体層２の複数のピット２ａを、内部に空洞が形成されたピットと導電性高分子層３が充填されたピットのいずれか一方の状態もしくは両方を含む状態としたことにより、従来のように誘電体層２にピット２ａがない場合に比べて、誘電体層２と導電性高分子層３との間での剥離を抑制することができる。この結果、静電容量の劣化が抑制された固体電解コンデンサを得ることができる。 (2) By setting the plurality of pits 2a of the dielectric layer 2 to include one or both of a pit having a cavity formed therein and a pit filled with the conductive polymer layer 3, As compared with the conventional case where the dielectric layer 2 does not have the pits 2a, the separation between the dielectric layer 2 and the conductive polymer layer 3 can be suppressed. As a result, a solid electrolytic capacitor in which the deterioration of the capacitance is suppressed can be obtained.
（３）陽極体１を構成する金属粒子それぞれの表面に誘電体層２を所定の厚さで形成し、その厚さの方向に孔状のピット２ａを設けたことで、誘電体層２の表面にピット２ａを高密度に配置させることが可能になり、ピット２ａに起因した応力緩和効果あるいは密着性向上効果をさらに増加させることができる。このため、上記（１）および（２）の効果をより顕著に享受することができる。 (3) The dielectric layer 2 is formed with a predetermined thickness on the surface of each of the metal particles constituting the anode body 1, and the hole-like pits 2 a are provided in the thickness direction. It becomes possible to arrange the pits 2a on the surface with high density, and it is possible to further increase the stress relaxation effect or the adhesion improvement effect caused by the pits 2a. For this reason, the effects (1) and (2) can be enjoyed more remarkably.
（４）誘電体層２中にフッ素を含有させ、このフッ素を陽極側表面（誘電体層２と陽極体１との界面）に偏在するようにしたことで、誘電体層２から陽極体１への酸素の拡散が抑制され、誘電体層２の陰極側表面（誘電体層２と導電性高分子層３との界面）の酸素が安定して存在するようになる。このため、熱負荷に対して誘電体層２の陰極側表面の状態が安定化し、誘電体層２と導電性高分子層３との間での剥離が抑制される。この結果、固体電解コンデンサの静電容量の劣化を低減することができる。このように、誘電体層２ａにフッ素を導入して、漏れ電流の低減を図ろうとする場合には、誘電体層２にピット２ａを設けることによって、上述の陽極酸化の工程において、このピット２ａの開口内部を通してフッ素をより効率的に誘電体層２の陽極体１側界面近傍に供給することができる。 (4) Fluorine is contained in the dielectric layer 2, and this fluorine is unevenly distributed on the anode side surface (interface between the dielectric layer 2 and the anode body 1). Oxygen diffusion to the surface is suppressed, and oxygen on the cathode side surface of the dielectric layer 2 (interface between the dielectric layer 2 and the conductive polymer layer 3) is stably present. For this reason, the state of the cathode side surface of the dielectric layer 2 is stabilized against a thermal load, and peeling between the dielectric layer 2 and the conductive polymer layer 3 is suppressed. As a result, it is possible to reduce the deterioration of the capacitance of the solid electrolytic capacitor. In this way, when fluorine is introduced into the dielectric layer 2a to reduce the leakage current, the pit 2a is provided in the dielectric layer 2 so that the pit 2a is formed in the anodic oxidation process described above. Fluorine can be more efficiently supplied to the vicinity of the anode body 1 side interface of the dielectric layer 2 through the inside of the opening.
（５）誘電体層２の表面に設けるピット２ａの開口径を、平均径で０．２ｎｍ〜５０．０ｎｍの範囲としたことで、上記（１）〜（３）の効果をより顕著に得ることができる。 (5) The opening diameters of the pits 2a provided on the surface of the dielectric layer 2 are in the range of 0.2 nm to 50.0 nm in average diameter, so that the effects (1) to (3) are more remarkably obtained. be able to.
（６）誘電体層２の表面に設けるピット２ａの深さを、平均径の１．５倍〜２０倍の範囲としたことで、少なくとも上記（１）〜（３）の効果をより顕著に得ることができる。 (6) By making the depth of the pit 2a provided on the surface of the dielectric layer 2 in the range of 1.5 to 20 times the average diameter, at least the effects (1) to (3) are more prominent. Obtainable.
（７）誘電体層２の表面に設けるピット２ａを、隣接するピット間の平均間隔が平均径の２倍〜５０倍の範囲となるように分布したことで、少なくとも上記（１）〜（３）の効果をより顕著に得ることができる。 (7) Since the pits 2a provided on the surface of the dielectric layer 2 are distributed so that the average interval between adjacent pits is in the range of 2 to 50 times the average diameter, at least the above (1) to (3 ) Can be obtained more remarkably.
（８）誘電体層２の表面に設けるピット２ａは、複数個のピット２ａが含まれる領域の面積に対する複数個のピット２ａ開口部の面積の総和の比率を好ましい範囲として平均径の１／２６００〜１／９となるように分布させることで、上記（１）〜（３）の効果をより顕著に得ることができる。 (8) The pit 2a provided on the surface of the dielectric layer 2 is 1/2600 of the average diameter with the ratio of the sum of the areas of the openings of the plurality of pits 2a to the area of the region including the plurality of pits 2a as a preferred range By distributing to be 1/9, the effects (1) to (3) can be obtained more remarkably.
なお、本発明は、上記した実施形態（実施例）に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態（実施例）も本発明の範囲に含まれうるものである。 The present invention is not limited to the above-described embodiments (examples), and various modifications such as design changes can be added based on the knowledge of those skilled in the art. The described embodiments (examples) can also be included in the scope of the present invention.
上記実施例では、ニオブ金属を採用した例を示したが、本発明はこれに限らない。たとえば、タンタル、アルミニウム、チタンなどの弁作用金属あるいはその合金であれば、その表面に形成される誘電体層に複数のピットを設けることができ、上記効果を享受することができる。 In the above embodiment, an example in which niobium metal is used has been shown, but the present invention is not limited to this. For example, in the case of a valve action metal such as tantalum, aluminum, titanium, or an alloy thereof, a plurality of pits can be provided on the dielectric layer formed on the surface, and the above-described effect can be enjoyed.
上記実施例では、フッ素イオンを含む電解液としてフッ化アンモニウム水溶液を採用した陽極酸化の例を示したが、本発明はこれに限らない。たとえば、電解液としてフッ化カリウム水溶液、フッ化ナトリウム水溶液、あるいはフッ酸水溶液などを採用してもよい。また、これらの電解液を組み合わせてもよい。こうした場合にも上記効果を享受することができる。 In the said Example, although the example of the anodic oxidation which employ | adopted ammonium fluoride aqueous solution as the electrolyte solution containing a fluorine ion was shown, this invention is not limited to this. For example, a potassium fluoride aqueous solution, a sodium fluoride aqueous solution, or a hydrofluoric acid aqueous solution may be employed as the electrolytic solution. Moreover, you may combine these electrolyte solutions. Even in such a case, the above-mentioned effect can be enjoyed.
次に、本件発明の上記実施の形態から把握できる請求項以外の技術思想を、その効果とともに記載する。 Next, technical ideas other than the claims that can be grasped from the embodiment of the present invention will be described together with the effects thereof.
陽極の表面を陽極酸化することにより誘電体層を形成する第１の工程と、前記誘電体層上に導電性高分子層を形成する第２の工程と、を備える固体電解コンデンサの製造方法において、前記第１の工程は、フッ素イオンを含む電解液中において、設定電圧を所定の振幅で、且つ、所定の周期で変動させて陽極酸化を行い、表面に複数の凹部を有する誘電体層を形成していることを特徴とした固体電解コンデンサの製造方法。 In a method for manufacturing a solid electrolytic capacitor, comprising: a first step of forming a dielectric layer by anodizing the surface of an anode; and a second step of forming a conductive polymer layer on the dielectric layer. In the first step, a dielectric layer having a plurality of recesses on the surface is formed by performing anodization by changing a set voltage with a predetermined amplitude and a predetermined cycle in an electrolytic solution containing fluorine ions. A method for producing a solid electrolytic capacitor, wherein the solid electrolytic capacitor is formed.
（８）本製造方法によれば、上記（１）〜（７）に記載のような好適な固体電解コンデンサを製造することができる。 (8) According to this manufacturing method, a suitable solid electrolytic capacitor as described in the above (1) to (7) can be manufactured.
（９）本製造方法によれば、陽極酸化時における電圧制御条件の変更のみで、誘電体層の表面に複数のピットが導入された固体電解コンデンサを製造することができ、静電容量
の劣化が抑制された固体電解コンデンサを容易に実現することができる。
(9) According to this manufacturing method, it is possible to manufacture a solid electrolytic capacitor in which a plurality of pits are introduced on the surface of the dielectric layer only by changing the voltage control conditions during anodization, and the capacitance is deteriorated. It is possible to easily realize a solid electrolytic capacitor in which the above is suppressed.
１ 陽極体、１ａ 陽極リード、２ 誘電体層、２ａ ピット、３ 導電性高分子層、４ 陰極層、４ａ カーボン層、４ｂ 銀ペースト層、５ 導電性接着材、６ 陰極端子、７ 陽極端子、８ モールド外装体。 1 anode body, 1a anode lead, 2 dielectric layer, 2a pit, 3 conductive polymer layer, 4 cathode layer, 4a carbon layer, 4b silver paste layer, 5 conductive adhesive, 6 cathode terminal, 7 anode terminal, 8 Mold exterior body.
Claims (5)
前記誘電体層には、前記導電性高分子層との界面に複数の凹部を設けた、固体電解コンデンサ。 A dielectric layer provided in contact with the conductive polymer layer between the anode and the cathode including the conductive polymer layer;
A solid electrolytic capacitor in which the dielectric layer is provided with a plurality of recesses at an interface with the conductive polymer layer.
前記誘電体層はそれぞれの前記金属粒子の表面に所定の厚さで形成され、
前記凹部は前記所定の厚さの方向に凹んでいることを特徴とした請求項１に記載の固体電解コンデンサ。 The anode is composed of a sintered body of a plurality of metal particles,
The dielectric layer is formed with a predetermined thickness on the surface of each of the metal particles,
The solid electrolytic capacitor according to claim 1, wherein the recess is recessed in the direction of the predetermined thickness.
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