JP2009065499A - Power-on reset circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a power-on reset circuit capable of stably generating a reset signal regardless of whether power supply voltage rises slowly or quickly. <P>SOLUTION: An oscillation signal generating circuit 110 starts oscillation by a CR oscillation circuit 111 in response to power supply rising and starts outputting an oscillation signal OSC when the voltage of a power supply line VDD reaches the forward voltage of a diode D1. An oscillation detecting circuit 120 accumulates electric charges using the oscillation signal OSC and outputs a voltage that the accumulated electric charges apply, as an oscillation detecting signal SD. A reset signal generating circuit 130 generates a reset signal POR by inverting an output when the value of the oscillation detecting signal SD reaches the operation threshold of a Schmitt trigger inverter ST1. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、半導体集積回路のパワーオンリセット回路、すなわち、電源立ち上げ時に論理回路等を初期化するためのリセット信号を生成・出力する回路に関する。   The present invention relates to a power-on reset circuit for a semiconductor integrated circuit, that is, a circuit that generates and outputs a reset signal for initializing a logic circuit or the like when a power supply is turned on.

論理集積回路等の半導体集積回路では、電源立ち上げ時の誤動作を防止するために、パワーオンリセット回路が設けられる。パワーオンリセット回路は、電源立ち上げ時に、リセット回路を自動的に生成する回路である。   In a semiconductor integrated circuit such as a logic integrated circuit, a power-on reset circuit is provided in order to prevent a malfunction at power-on. The power-on reset circuit is a circuit that automatically generates a reset circuit when the power is turned on.

図５のパワーオンリセット回路５００は、直列接続された抵抗素子５１１，５１２と、これら抵抗素子の接続点（すなわちノードＮａ）に直列接続されたインバータ５２１〜５２４と、キャパシタ５３１とを有する。抵抗素子５１１，５１２の抵抗比は、電源電圧ＶＤＤが完全に立ち上がったときに、ノードＮａの電圧がインバータ５２１〜５２４の動作しきい値よりも低くなるように設定される。但し、電源電圧ＶＤＤが上昇を開始した直後は、インバータ５２１〜５２４の動作しきい値は非常に低く、このためにインバータ５２１の入力はハイレベルになるので、インバータ５２４の出力ＰＯＲもハイレベルになる。その後、電源電圧ＶＤＤの上昇に伴って、インバータ５２４のハイレベル電圧が上昇する。そして、電源電圧ＶＤＤがさらに上昇してノードＮａの電圧よりも動作しきい値の方が高くなると、インバータ５２１の入力がローレベルになるのでインバータ５２４の出力ＰＯＲもローレベルに反転する。このようにして、リセット信号ＰＯＲが生成される。キャパシタ５３１は、ノードＮａの電圧上昇速度を抑えるために設けられる。   The power-on reset circuit 500 of FIG. 5 includes resistance elements 511 and 512 connected in series, inverters 521 to 524 connected in series to connection points (that is, node Na) of these resistance elements, and a capacitor 531. The resistance ratio of resistance elements 511 and 512 is set so that the voltage at node Na is lower than the operating threshold value of inverters 521 to 524 when power supply voltage VDD rises completely. However, immediately after the power supply voltage VDD starts to rise, the operation threshold value of the inverters 521 to 524 is very low, and therefore the input of the inverter 521 becomes high level, so that the output POR of the inverter 524 also becomes high level. Become. Thereafter, as the power supply voltage VDD increases, the high level voltage of the inverter 524 increases. When the power supply voltage VDD further rises and the operation threshold becomes higher than the voltage at the node Na, the input of the inverter 521 becomes low level, so that the output POR of the inverter 524 is also inverted to low level. In this way, the reset signal POR is generated. Capacitor 531 is provided to suppress the rate of voltage increase at node Na.

図６のパワーオンリセット回路６００は、ソースが電源ラインＧＮＤに接続されたｎＭＯＳトランジスタ６１１と、該ｎＭＯＳトランジスタ６１１のゲート、ドレインと電源電圧ＶＤＤとの間に設けられた抵抗素子６２１，６２２と、該ｎＭＯＳトランジスタ６１１のドレインに直列接続されたインバータ６３１〜６３４とを有する。電源電圧ＶＤＤが上昇を開始したとき、トランジスタ６１１はオフしており、したがって、ノードＮｂの電圧は電源電圧ＶＤＤの上昇に伴って上昇する。図５の場合と同様、電源電圧ＶＤＤの上昇開始時には、インバータ６３１〜６３４の動作しきい値が低いので、インバータ６３１の入力はハイレベルになり、このため、インバータ６３４の出力ＰＯＲもハイレベルになる。その後、電源電圧ＶＤＤの上昇によってトランジスタ６１１のゲート電圧が上昇し、このトランジスタ６１１がオンする。これにより、ノードＮｂの電圧が下降してインバータ６３１の入力がローレベルになり、したがって、インバータ６３４の出力もローレベルに反転する。このようにして、リセット信号ＰＯＲが生成される。   The power-on reset circuit 600 of FIG. 6 includes an nMOS transistor 611 whose source is connected to the power supply line GND, resistance elements 621 and 622 provided between the gate and drain of the nMOS transistor 611 and the power supply voltage VDD, Inverters 631 to 634 connected in series to the drain of the nMOS transistor 611. When the power supply voltage VDD starts to rise, the transistor 611 is turned off, so that the voltage at the node Nb rises as the power supply voltage VDD rises. As in the case of FIG. 5, since the operation threshold value of the inverters 631 to 634 is low when the increase of the power supply voltage VDD is started, the input of the inverter 631 becomes high level, and therefore the output POR of the inverter 634 also becomes high level. Become. After that, the gate voltage of the transistor 611 increases due to the rise of the power supply voltage VDD, and the transistor 611 is turned on. As a result, the voltage at the node Nb drops and the input of the inverter 631 becomes low level, and therefore the output of the inverter 634 is also inverted to low level. In this way, the reset signal POR is generated.

また、従来のパワーオンリセット回路として、発振回路を用いたものが知られている。発振回路を用いるパワーオンリセット回路としては、集積回路外部の発振回路を用いるもの（例えば下記特許文献１参照）と、内部に発振回路を設けるもの（例えば下記特許文献２〜４参照）とがある。   A conventional power-on reset circuit using an oscillation circuit is known. As a power-on reset circuit using an oscillation circuit, there are a circuit using an oscillation circuit outside an integrated circuit (for example, see Patent Document 1 below) and a circuit having an oscillation circuit inside (for example, see Patent Documents 2 to 4 below). .

図７は内部の発振回路を用いる例であり、また、図８は外部の発振回路を用いる例である。図７のパワーオンリセット回路７００では、電源が立ち上がると、発振器７０１および検出回路７０２が動作を開始する。一方、図８のパワーオンリセット回路８００においては、集積回路の電源が立ち上がると、検出回路８０２が、発振器８０１の発振周波数等を利用してリセット信号ＰＯＲを生成する。
特開平５−２６８０２９号公報 特開平６−２８３９８９号公報 特開平８−６５１１９号公報 特開２００３−２２３７８３号公報 FIG. 7 shows an example using an internal oscillation circuit, and FIG. 8 shows an example using an external oscillation circuit. In the power-on reset circuit 700 of FIG. 7, when the power is turned on, the oscillator 701 and the detection circuit 702 start operation. On the other hand, in the power-on reset circuit 800 of FIG. 8, when the power supply of the integrated circuit is started, the detection circuit 802 generates the reset signal POR using the oscillation frequency of the oscillator 801 or the like.
JP-A-5-268029 Japanese Unexamined Patent Publication No. Hei 6-283389 JP-A-8-65119 Japanese Patent Laid-Open No. 2003-223783

図５のパワーオンリセット回路５００には、電源電圧ＶＤＤの立ち上がりが急峻な場合に、安定してリセット信号を生成することができないという欠点がある。このため、パワーオンリセット回路５００では、キャパシタ５３１を設けて立ち上がり速度を遅らせているが、この方法にも限界があり、十分な安定性を得ることは困難である。また、抵抗素子５１１，５１２に流れる電流を増やすと反応速度が向上するが、消費電流が増えることなどの欠点が生じる。   The power-on reset circuit 500 shown in FIG. 5 has a drawback in that a reset signal cannot be stably generated when the rise of the power supply voltage VDD is steep. For this reason, in the power-on reset circuit 500, the capacitor 531 is provided to delay the rising speed. However, this method also has a limit, and it is difficult to obtain sufficient stability. Further, when the current flowing through the resistance elements 511 and 512 is increased, the reaction speed is improved, but there are disadvantages such as an increase in current consumption.

図６のパワーオンリセット回路６００も、パワーオンリセット回路５００と同様、電源電圧ＶＤＤの立ち上がりが急峻な場合に、安定してリセット信号を生成することができないという欠点がある。さらに、パワーオンリセット回路６００では、オフセット信号のハイレベル電圧を十分に高くすることが困難であるという欠点がある。   Similarly to the power-on reset circuit 500, the power-on reset circuit 600 shown in FIG. 6 has a drawback in that a reset signal cannot be stably generated when the rising of the power supply voltage VDD is steep. Further, the power-on reset circuit 600 has a drawback that it is difficult to sufficiently increase the high level voltage of the offset signal.

これに対して、図７、図８のパワーオンリセット回路７００，８００では、電源電圧ＶＤＤの急峻な上昇にも対応することができ、また、リセット信号のハイレベル電圧を高くすることも容易である。   On the other hand, the power-on reset circuits 700 and 800 in FIGS. 7 and 8 can cope with a steep rise in the power supply voltage VDD, and can easily increase the high-level voltage of the reset signal. is there.

しかしながら、図７のように内部に発振回路を設ける場合、電源電圧ＶＤＤの立ち上がりが緩やかな場合に、十分に安定なリセット信号を生成することが困難である。リセットされる回路の電源電位ＶＤＤが十分に上昇する前に、リセット信号が生成されてしまうからである。   However, when an oscillation circuit is provided inside as shown in FIG. 7, it is difficult to generate a sufficiently stable reset signal when the rise of the power supply voltage VDD is gradual. This is because the reset signal is generated before the power supply potential VDD of the circuit to be reset rises sufficiently.

一方、図８のように外部の水晶発振器を使用する場合には、電源電圧ＶＤＤの立ち上がりが緩やかな場合でも安定してリセット動作を行うことが容易である。しかし、水晶発振器は高価であるため、他の回路が水晶発振器を使用する必要がない場合に図８の技術を採用することは困難である。   On the other hand, when an external crystal oscillator is used as shown in FIG. 8, it is easy to perform a stable reset operation even when the rise of the power supply voltage VDD is gradual. However, since the crystal oscillator is expensive, it is difficult to adopt the technique of FIG. 8 when other circuits do not need to use the crystal oscillator.

この発明の課題は、電源電圧立ち上がりの緩急に拘わらず安定してリセット信号を生成することができるパワーオンリセット回路を提供する点にある。   An object of the present invention is to provide a power-on reset circuit capable of stably generating a reset signal regardless of whether the power supply voltage rises or not.

この発明は、異なる電圧を供給する第１、第２電源ラインを有し、電源立ち上げ時に第１、第２電源ライン間の電圧変化を利用してリセット信号を生成するパワーオンリセット回路に関する。   The present invention relates to a power-on reset circuit having first and second power supply lines for supplying different voltages and generating a reset signal by using a voltage change between the first and second power supply lines when the power is turned on.

そして、第１、第２電源ライン間の電圧が所定値まで達したときに発振信号の出力を開始する発振信号生成回路と、発振信号生成回路が出力した発振信号を用いて電荷を蓄積し、蓄積電荷が与える電圧を発振検出信号として出力する発振検出回路と、発振検出信号の値が所定電圧値に達したときに出力を反転させることによりリセット信号を生成するリセット信号生成回路とを有する。   An oscillation signal generation circuit that starts outputting an oscillation signal when the voltage between the first and second power supply lines reaches a predetermined value, and accumulates electric charge using the oscillation signal output by the oscillation signal generation circuit, An oscillation detection circuit that outputs a voltage provided by the accumulated charge as an oscillation detection signal, and a reset signal generation circuit that generates a reset signal by inverting the output when the value of the oscillation detection signal reaches a predetermined voltage value.

この発明によれば、発振信号を用いて電荷を蓄積し、蓄積電荷の与える電圧が所定電圧値に達したときに出力を反転させることによりリセット信号を生成するので、電圧立ち上がりが急峻な場合でも、安定したリセット信号を生成することができる。   According to the present invention, the charge is accumulated using the oscillation signal, and the reset signal is generated by inverting the output when the voltage given by the accumulated charge reaches a predetermined voltage value. Therefore, even when the voltage rise is steep. A stable reset signal can be generated.

加えて、この発明によれば、第１、第２電源ライン間の電圧が所定値に達するまで発振信号の出力を開始しないので、第１電源ラインの電圧立ち上がりの緩やかな場合でも、安定したリセット信号を生成することができる。   In addition, according to the present invention, since the output of the oscillation signal is not started until the voltage between the first and second power supply lines reaches a predetermined value, stable resetting is possible even when the voltage rise of the first power supply line is slow. A signal can be generated.

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
＜第１の実施形態＞
この発明の第１の実施形態に係るパワーオンリセット回路について、図１を用いて説明する。 Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the size, shape, and arrangement relationship of each component are shown only schematically to the extent that the present invention can be understood, and the numerical conditions described below are merely examples. .
<First Embodiment>
A power-on reset circuit according to a first embodiment of the present invention will be described with reference to FIG.

図１は、第１の実施形態に係るパワーオンリセット回路の構成を示す回路図である。図１に示したように、この実施形態に係るパワーオンリセット回路１００は、発振信号生成回路１１０と、発振検出回路１２０と、リセット信号生成回路１３０とを備える。これらの回路１１０，１２０，１３０は、電源ラインＶＤＤ，ＧＮＤに接続され、電源立ち上げ時に電源ラインＶＤＤ，ＧＮＤ間の電圧変化を利用してリセット信号ＰＯＲを生成する。   FIG. 1 is a circuit diagram showing a configuration of a power-on reset circuit according to the first embodiment. As shown in FIG. 1, the power-on reset circuit 100 according to this embodiment includes an oscillation signal generation circuit 110, an oscillation detection circuit 120, and a reset signal generation circuit 130. These circuits 110, 120, and 130 are connected to the power supply lines VDD and GND, and generate a reset signal POR using a voltage change between the power supply lines VDD and GND when the power supply is turned on.

発振信号生成回路１１０は、電源ラインＶＤＤ，ＧＮＤ間の電圧が所定値まで達したときに、発振信号の出力を開始する。このために、発振信号生成回路１１０は、ＣＲ発振回路１１１と、インバータＩＮＶ１とを備える。   The oscillation signal generation circuit 110 starts outputting an oscillation signal when the voltage between the power supply lines VDD and GND reaches a predetermined value. For this purpose, the oscillation signal generation circuit 110 includes a CR oscillation circuit 111 and an inverter INV1.

ＣＲ発振回路１１１は、直列接続された５個のインバータ１１１ａ〜１１１ｅを有するゲート列と、インバータ１１１ａの出力端と該インバータ１１１ａの入力端との間に接続された抵抗素子Ｒ１（例えば５００ｋΩ）と、インバータ１１１ｃの出力端とインバータ１１１ａの入力端との間に接続されたキャパシタＣ１（例えば１ｐＦ）とを備える。さらに、インバータ１１１ａ，１１１ｂ間には、スイッチ回路としてのＮＯＲゲートＳＷ１が設けられている。ＮＯＲゲートＳＷ１は、停止信号ＳＴＯＰがローレベルのときはインバータ１１１ａの出力を反転し、停止信号ＳＴＯＰがハイレベルのときはインバータ１１１ａの出力をローレベルに固定する。   The CR oscillation circuit 111 includes a gate array having five inverters 111a to 111e connected in series, and a resistance element R1 (for example, 500 kΩ) connected between the output terminal of the inverter 111a and the input terminal of the inverter 111a. And a capacitor C1 (for example, 1 pF) connected between the output terminal of the inverter 111c and the input terminal of the inverter 111a. Further, a NOR gate SW1 as a switch circuit is provided between the inverters 111a and 111b. The NOR gate SW1 inverts the output of the inverter 111a when the stop signal STOP is at a low level, and fixes the output of the inverter 111a at a low level when the stop signal STOP is at a high level.

インバータＩＮＶ１は、ｐＭＯＳトランジスタＴ１と、ｎＭＯＳトランジスタＴ２と、ダイオードＤ１とを備える。さらに、インバータＩＮＶ１は、スイッチ回路としてのｐＭＯＳトランジスタＳＷ２およびｎＭＯＳトランジスタＳＷ３を備える。ｐＭＯＳトランジスタＴ１は、ＣＲ発振回路１１１の出力（すなわち、インバータ１１１ｅの出力端）にゲートが接続され、且つ、ｐＭＯＳトランジスタＳＷ２を介して電源ラインＶＤＤにソースが接続されている。ｎＭＯＳトランジスタＴ２は、ＣＲ発振回路１１１の出力にゲートが接続され、且つ、ｐＭＯＳトランジスタＴ１のドレインにドレインが接続されている。ダイオードＤ１は、ｎＭＯＳトランジスタＴ２のソースにアノードが接続され、且つ、カソードが電源ラインＧＮＤに接続されている。この実施形態では、ダイオードＤ１として、ダイオード接続のｎＭＯＳトランジスタを使用した。ｐＭＯＳトランジスタＳＷ２は、電源ラインＶＤＤにソースが接続され、ｐＭＯＳトランジスタＴ１のソースにドレインが接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｎＭＯＳトランジスタＳＷ３は、ｐＭＯＳトランジスタＴ１のドレインにドレインが接続され、ソースが電源ラインＧＮＤに接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｐＭＯＳトランジスタＴ１のドレイン電圧は、発振信号生成回路１１０の出力信号、すなわち発振信号ＯＳＣになる。   The inverter INV1 includes a pMOS transistor T1, an nMOS transistor T2, and a diode D1. Further, the inverter INV1 includes a pMOS transistor SW2 and an nMOS transistor SW3 as switch circuits. In the pMOS transistor T1, the gate is connected to the output of the CR oscillation circuit 111 (that is, the output terminal of the inverter 111e), and the source is connected to the power supply line VDD via the pMOS transistor SW2. The nMOS transistor T2 has a gate connected to the output of the CR oscillation circuit 111 and a drain connected to the drain of the pMOS transistor T1. The diode D1 has an anode connected to the source of the nMOS transistor T2 and a cathode connected to the power supply line GND. In this embodiment, a diode-connected nMOS transistor is used as the diode D1. In the pMOS transistor SW2, the source is connected to the power supply line VDD, the drain is connected to the source of the pMOS transistor T1, and the stop signal STOP is input from the gate. In the nMOS transistor SW3, the drain is connected to the drain of the pMOS transistor T1, the source is connected to the power supply line GND, and the stop signal STOP is input from the gate. The drain voltage of the pMOS transistor T1 becomes the output signal of the oscillation signal generation circuit 110, that is, the oscillation signal OSC.

発振検出回路１２０は、発振信号生成回路１１０が出力した発振信号ＯＳＣを用いて電荷を蓄積し、この蓄積電荷が与える電圧を発振検出信号ＳＤとして出力する。このために、発振検出回路１２０は、ｐＭＯＳトランジスタＴ５と、キャパシタＣ２とを備える。   The oscillation detection circuit 120 accumulates charges using the oscillation signal OSC output from the oscillation signal generation circuit 110, and outputs a voltage given by the accumulated charges as an oscillation detection signal SD. For this purpose, the oscillation detection circuit 120 includes a pMOS transistor T5 and a capacitor C2.

ｐＭＯＳトランジスタＴ５は、ｐＭＯＳトランジスタＴ１のドレインにゲートが接続され、且つ、電源ラインＶＤＤにソースが接続されている。また、キャパシタＣ２（例えば１ｐＦ）は、ｐＭＯＳトランジスタＴ５のドレインに一端が接続され、且つ、他端が電源ラインＧＮＤに接続されている。キャパシタＣ２の一端の電圧が、発振検出信号ＳＤになる。   In the pMOS transistor T5, the gate is connected to the drain of the pMOS transistor T1, and the source is connected to the power supply line VDD. The capacitor C2 (for example, 1 pF) has one end connected to the drain of the pMOS transistor T5 and the other end connected to the power supply line GND. The voltage at one end of the capacitor C2 becomes the oscillation detection signal SD.

リセット信号生成回路１３０は、発振検出信号ＳＤの値が所定電圧値に達したときに出力を反転させることにより、リセット信号ＰＯＲを生成する。このために、リセット信号生成回路１３０は、シュミットトリガインバータＳＴ１と、インバータ１３１，１３２とを備える。   The reset signal generation circuit 130 generates the reset signal POR by inverting the output when the value of the oscillation detection signal SD reaches a predetermined voltage value. For this purpose, the reset signal generation circuit 130 includes a Schmitt trigger inverter ST1 and inverters 131 and 132.

シュミットトリガインバータＳＴ１は、キャパシタＣ２の一端に入力端が接続されている。シュミットトリガインバータＳＴ１の出力端にはインバータ１３１の入力端が接続され、さらに、インバータ１３１の出力端にはインバータ１３２の入力端が接続されている。ここで、シュミットトリガインバータとは、電位上昇時と下降時とでハイレベル／ローレベルのしきい値が異なるインバータである（例えば上昇時のしきい値２Ｖ、下降時のしきい値１Ｖ）。インバータ１３１の出力は停止信号ＳＴＯＰになり、インバータ１３２の出力はリセット信号ＰＯＲになる。   The Schmitt trigger inverter ST1 has an input terminal connected to one end of the capacitor C2. The input end of the inverter 131 is connected to the output end of the Schmitt trigger inverter ST1, and the input end of the inverter 132 is connected to the output end of the inverter 131. Here, the Schmitt trigger inverter is an inverter having a high level / low level threshold value different between when the potential rises and when the potential rises (for example, a threshold value 2V when rising and a threshold value 1V when falling). The output of the inverter 131 becomes the stop signal STOP, and the output of the inverter 132 becomes the reset signal POR.

次に、図１に示したパワーオンリセット回路１００の動作について、電源立ち上げ時の電源ラインＶＤＤの上昇が急峻な場合と緩やかな場合とに分けて説明する。   Next, the operation of the power-on reset circuit 100 shown in FIG. 1 will be described separately for a case where the rise of the power supply line VDD at the time of power-on is steep and a case where it is gentle.

まず、電源ラインＶＤＤの電圧上昇が急峻な場合の動作を説明する。電源ラインＶＤＤの電圧上昇が急峻な場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１．０μｓｅｃ程度の場合である。電源ラインＶＤＤの電圧上昇が急峻な場合、この電圧が上昇を開始してからダイオードＤ１の順方向電圧（例えば０．７５Ｖ）に達するまでの時間は無視できる（後述）。   First, an operation when the voltage rise of the power supply line VDD is steep will be described. The case where the voltage rise of the power supply line VDD is steep is a case where the time from when the voltage starts to rise until it reaches a set value (for example, about 2.7 V to 3.6 V) is, for example, about 1.0 μsec. . When the voltage rise of the power supply line VDD is steep, the time from when this voltage starts to rise until it reaches the forward voltage (for example, 0.75 V) of the diode D1 can be ignored (described later).

電源の立ち上がり前には、キャパシタＣ２に電荷が蓄積されておらず、したがって発振検出信号ＳＤはローレベルである。このため、電源立ち上がり時、シュミットトリガインバータＳＴ１の出力はハイレベルであり、したがって停止信号ＳＴＯＰ（すなわち、シュミットトリガインバータＳＴ１の出力の反転値）はローレベルである。この結果、ＣＲ発振回路１１１において、ＮＯＲゲートＳＷ１は、インバータ１１１ａから入力された信号の反転値を、インバータ１１１ｂに出力する。このため、ＣＲ発振回路１１１は、発振出力を開始する。   Before the power supply rises, no charge is accumulated in the capacitor C2, and therefore the oscillation detection signal SD is at a low level. For this reason, when the power is turned on, the output of the Schmitt trigger inverter ST1 is at a high level, and therefore the stop signal STOP (that is, the inverted value of the output of the Schmitt trigger inverter ST1) is at a low level. As a result, in the CR oscillation circuit 111, the NOR gate SW1 outputs the inverted value of the signal input from the inverter 111a to the inverter 111b. For this reason, the CR oscillation circuit 111 starts oscillation output.

停止信号ＳＴＯＰがローレベルであることより、インバータＩＮＶ１では、スイッチ用ｐＭＯＳトランジスタＳＷ２はオンし、且つ、スイッチ用ｎＭＯＳトランジスタＳＷ３はオフする。したがって、インバータＩＮＶ１は、ＣＲ発振回路１１１の出力を反転し、発振信号ＯＳＣとして出力する。   Since the stop signal STOP is at the low level, in the inverter INV1, the switching pMOS transistor SW2 is turned on and the switching nMOS transistor SW3 is turned off. Therefore, the inverter INV1 inverts the output of the CR oscillation circuit 111 and outputs it as the oscillation signal OSC.

発振検出回路１２０のｐＭＯＳトランジスタＴ５は、発振信号ＯＳＣをゲートに入力し、該発振信号ＯＳＣがローレベルのときはオンし、ハイレベルのときはオフする。したがって、キャパシタＣ２には、発振信号ＯＳＣがローレベルのときは電荷が蓄積されるが、該発振信号ＯＳＣがハイレベルのときには電荷が蓄積されない。したがって、キャパシタＣ２の電荷蓄積量は、緩やかに増加する。   The pMOS transistor T5 of the oscillation detection circuit 120 inputs the oscillation signal OSC to the gate, and is turned on when the oscillation signal OSC is low level and turned off when the oscillation signal OSC is high level. Therefore, the capacitor C2 stores charges when the oscillation signal OSC is at a low level, but does not store charges when the oscillation signal OSC is at a high level. Therefore, the charge accumulation amount of the capacitor C2 increases gradually.

キャパシタＣ２に蓄積される電荷が増加すると、該キャパシタＣ２の端子間電圧の値、すなわち発振検出信号ＳＤの電位も上昇する。電源立ち上げ直後は、シュミットトリガインバータＳＴ１の入力はローレベルであり、したがってインバータ１３２の出力はハイレベルである。このため、電源ラインＶＤＤの電圧上昇とともに、リセット信号ＰＯＲの電位も徐々に上昇する。そして、この発振検出信号ＳＤの電圧値がシュミットトリガインバータＳＴ１のしきい値（上述のように、入力電圧の上昇時には例えば２Ｖ）に達すると、該シュミットトリガインバータＳＴ１の出力（したがってインバータ１３２の出力）は、ハイレベルからローレベルに反転する。これにより、リセット信号ＰＯＲが生成される。そして、シュミットトリガインバータＳＴ１の出力反転により、リセット信号ＰＯＲの電圧がローレベルに降下する。   When the charge stored in the capacitor C2 increases, the value of the voltage between the terminals of the capacitor C2, that is, the potential of the oscillation detection signal SD also increases. Immediately after the power is turned on, the input of the Schmitt trigger inverter ST1 is at a low level, and therefore the output of the inverter 132 is at a high level. For this reason, as the voltage of the power supply line VDD rises, the potential of the reset signal POR also gradually rises. When the voltage value of the oscillation detection signal SD reaches the threshold value of the Schmitt trigger inverter ST1 (as described above, for example, 2V when the input voltage rises), the output of the Schmitt trigger inverter ST1 (therefore, the output of the inverter 132). ) Is inverted from high level to low level. Thereby, the reset signal POR is generated. Then, the output signal of the Schmitt trigger inverter ST1 inverts the voltage of the reset signal POR to a low level.

また、シュミットトリガインバータＳＴ１の出力がハイレベルからローレベルに反転すると、停止信号ＳＴＯＰはローレベルからハイレベルに反転する。したがって、ＣＲ発振回路１１１のＮＯＲゲートＳＷ１は、出力がハイレベルに固定される。これにより、ＣＲ発振回路１１１の動作は停止する。さらに、停止信号ＳＴＯＰがハイレベルになると、ｐＭＯＳトランジスタＳＷ２はオフし、ｎＭＯＳトランジスタＳＷ３はオンする。したがって、インバータＩＮＶ１が動作を停止するとともに、該インバータＩＮＶ１の出力端（すなわち、ｐＭＯＳトランジスタＴ１のドレイン）が電源ラインＧＮＤに接続される。   When the output of the Schmitt trigger inverter ST1 is inverted from the high level to the low level, the stop signal STOP is inverted from the low level to the high level. Therefore, the output of the NOR gate SW1 of the CR oscillation circuit 111 is fixed at a high level. Thereby, the operation of the CR oscillation circuit 111 is stopped. Further, when the stop signal STOP becomes high level, the pMOS transistor SW2 is turned off and the nMOS transistor SW3 is turned on. Therefore, the inverter INV1 stops operating, and the output terminal of the inverter INV1 (that is, the drain of the pMOS transistor T1) is connected to the power supply line GND.

このため、発振検出回路１２０の入力はローレベルに固定される。したがって、ｐＭＯＳトランジスタＴ５は常時オン状態なり、その結果キャパシタＣ２の端子間電圧（すなわち、発振検出信号ＳＤの値）はハイレベルに固定される。これにより、リセット信号ＰＯＲはローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。   For this reason, the input of the oscillation detection circuit 120 is fixed at a low level. Therefore, the pMOS transistor T5 is always on, and as a result, the voltage across the capacitor C2 (that is, the value of the oscillation detection signal SD) is fixed at a high level. Thereby, the reset signal POR is fixed at a low level, and the stop signal STOP is fixed at a high level.

上述のように、この実施形態に係るパワーオンリセット回路１００では、発振信号ＯＳＣがローレベルのときにのみキャパシタＣ２への電荷蓄積を行い、該キャパシタＣ２の端子間電圧（すなわち、発振検出信号ＳＤ）がシュミットトリガインバータＳＴ１のしきい値に達するとリセット信号ＰＯＲを出力する。したがって、キャパシタＣ２のキャパシタンスを十分に大きくすることにより、電源の立ち上がり開始からリセット信号ＰＯＲの生成までの時間を十分長くすることができる。したがって、電源ラインＶＤＤの電圧が十分に上昇して半導体集積回路内の他の回路が通常動作できる状態になってから、リセット信号ＰＯＲを出力することが容易になる。   As described above, in the power-on reset circuit 100 according to this embodiment, charge is stored in the capacitor C2 only when the oscillation signal OSC is at a low level, and the voltage across the terminals of the capacitor C2 (that is, the oscillation detection signal SD). ) Reaches the threshold value of the Schmitt trigger inverter ST1, the reset signal POR is output. Therefore, by sufficiently increasing the capacitance of the capacitor C2, it is possible to sufficiently increase the time from the start of power supply startup to the generation of the reset signal POR. Therefore, it becomes easy to output the reset signal POR after the voltage of the power supply line VDD is sufficiently increased and the other circuits in the semiconductor integrated circuit can normally operate.

また、リセット信号ＰＯＲの出力後は、ＣＲ発振回路１１１の発振動作が停止するとともに、インバータＩＮＶ１の動作も停止するので、半導体集積回路の消費電力を低減できるとともに、リセット信号ＰＯＲの信号線にノイズを出力してしまうおそれもない。   Further, after the reset signal POR is output, the oscillation operation of the CR oscillation circuit 111 is stopped and the operation of the inverter INV1 is also stopped, so that the power consumption of the semiconductor integrated circuit can be reduced and noise is applied to the signal line of the reset signal POR. There is no risk of output.

次に、電源ラインＶＤＤの電圧上昇が緩やかな場合の、パワーオンリセット回路１００の動作を説明する。電源ラインＶＤＤの電圧上昇が緩やかな場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１０ｍｓｅｃ程度の場合である。   Next, the operation of the power-on reset circuit 100 when the voltage rise of the power supply line VDD is moderate will be described. The case where the voltage rise of the power supply line VDD is gradual is a case where the time from when the voltage starts to rise until it reaches a set value (for example, about 2.7 V to 3.6 V) is, for example, about 10 msec.

上述した電圧上昇が急峻な場合と同様、電源の立ち上がり前には、キャパシタＣ２に電荷が蓄積されておらず、その結果、停止信号ＳＴＯＰはローレベルである。したがって、ＣＲ発振回路１１１は、電源の立ち上げに伴って、発振信号の出力を開始する。また、上述の場合と同様、電源立ち上げ時には、ｐＭＯＳトランジスタＳＷ２はオンしており、ｎＭＯＳトランジスタＳＷ３はオフしている。   As in the case where the voltage rise is steep, the charge is not accumulated in the capacitor C2 before the power supply rises. As a result, the stop signal STOP is at a low level. Accordingly, the CR oscillation circuit 111 starts outputting an oscillation signal as the power supply is turned on. As in the case described above, when the power is turned on, the pMOS transistor SW2 is on and the nMOS transistor SW3 is off.

ＣＲ発振回路１１１が出力する発振電圧は、電源ラインＶＤＤの電圧上昇に伴って上昇する。その一方で、インバータＩＮＶ１にはダイオードＤ１が設けられているので、発振信号ＯＳＣの電圧値は該ダイオードＤ１の順方向電圧よりも低くはならない。このため電源ラインＶＤＤの電圧がダイオードＤ１の順方向電圧よりも低いとき、インバータＩＮＶ１の出力はハイレベルに維持される。その結果、ｐＭＯＳトランジスタＴ５はオフ状態を維持するので、キャパシタＣ２には電荷が蓄積されない。   The oscillation voltage output from the CR oscillation circuit 111 increases as the voltage of the power supply line VDD increases. On the other hand, since the inverter INV1 is provided with the diode D1, the voltage value of the oscillation signal OSC does not become lower than the forward voltage of the diode D1. For this reason, when the voltage of the power supply line VDD is lower than the forward voltage of the diode D1, the output of the inverter INV1 is maintained at a high level. As a result, the pMOS transistor T5 maintains the off state, so that no charge is accumulated in the capacitor C2.

その後、電源ラインＶＤＤの電圧がダイオードＤ１の順方向電圧よりも高くなると、インバータＩＮＶ１は周期的にローレベルを出力するようになり、キャパシタＣ２への電荷蓄積量が増加を始める。そして、キャパシタＣ２の端子間電圧の値、すなわち発振検出信号ＳＤの電位がシュミットトリガインバータＳＴ１のしきい値に達すると、該シュミットトリガインバータＳＴ１の出力はハイレベルからローレベルに反転する。これにより、リセット信号ＰＯＲが生成されるとともに、停止信号ＳＴＯＰがハイレベルになってＣＲ発振回路１１１の動作が停止する。そして、リセット信号ＰＯＲはローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。   Thereafter, when the voltage of the power supply line VDD becomes higher than the forward voltage of the diode D1, the inverter INV1 periodically outputs a low level, and the charge accumulation amount in the capacitor C2 starts increasing. When the value of the voltage across the capacitor C2, that is, the potential of the oscillation detection signal SD reaches the threshold value of the Schmitt trigger inverter ST1, the output of the Schmitt trigger inverter ST1 is inverted from the high level to the low level. As a result, the reset signal POR is generated, and the stop signal STOP becomes high level, and the operation of the CR oscillation circuit 111 is stopped. The reset signal POR is fixed at a low level, and the stop signal STOP is fixed at a high level.

上述のように、電源ラインＶＤＤの電圧上昇が緩やかな場合には、電源ラインＶＤＤの電圧がダイオードＤ１の順方向電圧よりも高くなるまで、キャパシタＣ２への電荷蓄積を開始しない。これにより、したがって、電源ラインＶＤＤの電圧が十分に上昇して半導体集積回路内の他の回路が通常動作できる状態になってから、リセット信号ＰＯＲを出力することができるようになる。   As described above, when the voltage rise of the power supply line VDD is moderate, the charge accumulation in the capacitor C2 is not started until the voltage of the power supply line VDD becomes higher than the forward voltage of the diode D1. As a result, the reset signal POR can be output after the voltage of the power supply line VDD has sufficiently increased so that other circuits in the semiconductor integrated circuit can normally operate.

加えて、電圧上昇が急峻な場合と同様、キャパシタＣ２のキャパシタンスによっても、リセット信号ＰＯＲの生成までの時間を設定することができる。   In addition, the time until the generation of the reset signal POR can be set by the capacitance of the capacitor C2 as in the case where the voltage rise is steep.

また、電圧上昇が急峻な場合と同様の理由により、半導体集積回路の消費電力を低減できるとともに、リセット信号ＰＯＲの信号線にノイズを出力してしまうおそれもない。   Further, for the same reason as when the voltage rises sharply, the power consumption of the semiconductor integrated circuit can be reduced, and there is no possibility that noise is output to the signal line of the reset signal POR.

以上説明したように、この実施形態に係るパワーオンリセット回路１００によれば、電源電圧立ち上がりの緩急に拘わらず安定してリセット信号を生成することができ、さらには、集積回路の消費電力上昇やノイズ増大を抑えることができる。
＜第２の実施形態＞
次に、この発明の第２の実施形態に係るパワーオンリセット回路について、図２を用いて説明する。 As described above, according to the power-on reset circuit 100 according to this embodiment, it is possible to stably generate a reset signal regardless of the rise and fall of the power supply voltage, and to increase the power consumption of the integrated circuit. Noise increase can be suppressed.
<Second Embodiment>
Next, a power-on reset circuit according to a second embodiment of the present invention will be described with reference to FIG.

図２は、この実施形態に係るパワーオンリセット回路の構成を示す回路図である。図２において、図１と同じ符号を付した構成部分は、それぞれ図１の場合と同じものを示している。   FIG. 2 is a circuit diagram showing the configuration of the power-on reset circuit according to this embodiment. 2, the same reference numerals as those in FIG. 1 denote the same components as those in FIG.

この実施形態に係るパワーオンリセット回路２００は、発振信号生成回路２１０の構成が、上述の第１の実施形態と異なる。この実施形態に係る発振信号生成回路２１０は、ＣＲ発振回路２１１と、インバータＩＮＶ２と、昇圧検出回路２１２とを備える。   In the power-on reset circuit 200 according to this embodiment, the configuration of the oscillation signal generation circuit 210 is different from that of the first embodiment. The oscillation signal generation circuit 210 according to this embodiment includes a CR oscillation circuit 211, an inverter INV2, and a boost detection circuit 212.

ＣＲ発振回路２１１は、直列接続された４個のインバータ２１１ａ〜２１１ｄを有するゲート列と、インバータ２１１ａの出力端と該インバータ２１１ａの入力端との間に接続された抵抗素子Ｒ１（例えば５００ｋΩ）と、インバータ２１１ｃの出力端とインバータ２１１ａの入力端との間に接続されたキャパシタＣ１（例えば１ｐＦ）とを備える。さらに、スイッチ回路として、インバータ２１１ａ，２１１ｂ間にはＮＯＲゲートＳＷ４が、インバータ２１１ｂ，２１１ｃ間にはＮＡＮＤゲートＳＷ５が、それぞれ設けられている。ＮＯＲゲートＳＷ４は、停止信号ＳＴＯＰがローレベルのときはインバータ２１１ａの出力を反転し、停止信号ＳＴＯＰがハイレベルのときはインバータ２１１ａの出力をローレベルに固定する。また、ＮＡＮＤゲートＳＷ５は、昇圧検出信号ＳＰがハイレベルのときはインバータ２１１ｂの出力を反転し、昇圧検出信号ＳＰがローレベルのときはインバータ２１１ｂの出力をハイレベルに固定する。   The CR oscillation circuit 211 includes a gate line having four inverters 211a to 211d connected in series, and a resistance element R1 (for example, 500 kΩ) connected between the output terminal of the inverter 211a and the input terminal of the inverter 211a. And a capacitor C1 (for example, 1 pF) connected between the output terminal of the inverter 211c and the input terminal of the inverter 211a. Further, as a switch circuit, a NOR gate SW4 is provided between the inverters 211a and 211b, and a NAND gate SW5 is provided between the inverters 211b and 211c. The NOR gate SW4 inverts the output of the inverter 211a when the stop signal STOP is at a low level, and fixes the output of the inverter 211a at a low level when the stop signal STOP is at a high level. The NAND gate SW5 inverts the output of the inverter 211b when the boost detection signal SP is at a high level, and fixes the output of the inverter 211b at a high level when the boost detection signal SP is at a low level.

インバータＩＮＶ２は、ｐＭＯＳトランジスタＴ３と、ｎＭＯＳトランジスタＴ４とを備える。さらに、インバータＩＮＶ２は、スイッチ回路としてのｐＭＯＳトランジスタＳＷ６およびｎＭＯＳトランジスタＳＷ７を備える。ｐＭＯＳトランジスタＴ３は、ＣＲ発振回路２１１の出力（すなわち、インバータ２１１ｄの出力端）にゲートが接続され、且つ、ｐＭＯＳトランジスタＳＷ６を介して電源ラインＶＤＤにソースが接続されている。ｎＭＯＳトランジスタＴ４は、ＣＲ発振回路２１１の出力にゲートが接続され、且つ、ｐＭＯＳトランジスタＴ３のドレインにドレインが接続され、ソースが電源ラインＧＮＤに接続されている。ｐＭＯＳトランジスタＳＷ６は、電源ラインＶＤＤにソースが接続され、ｐＭＯＳトランジスタＴ３のソースにドレインが接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｎＭＯＳトランジスタＳＷ７は、ｐＭＯＳトランジスタＴ３のドレインにドレインが接続され、ソースが電源ラインＧＮＤに接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｐＭＯＳトランジスタＴ３のドレイン電圧は、発振信号生成回路１１０の出力信号、すなわち発振信号ＯＳＣになる。   The inverter INV2 includes a pMOS transistor T3 and an nMOS transistor T4. Further, the inverter INV2 includes a pMOS transistor SW6 and an nMOS transistor SW7 as switch circuits. In the pMOS transistor T3, the gate is connected to the output of the CR oscillation circuit 211 (that is, the output terminal of the inverter 211d), and the source is connected to the power supply line VDD via the pMOS transistor SW6. In the nMOS transistor T4, the gate is connected to the output of the CR oscillation circuit 211, the drain is connected to the drain of the pMOS transistor T3, and the source is connected to the power supply line GND. In the pMOS transistor SW6, the source is connected to the power supply line VDD, the drain is connected to the source of the pMOS transistor T3, and the stop signal STOP is input from the gate. In the nMOS transistor SW7, the drain is connected to the drain of the pMOS transistor T3, the source is connected to the power supply line GND, and the stop signal STOP is input from the gate. The drain voltage of the pMOS transistor T3 becomes the output signal of the oscillation signal generation circuit 110, that is, the oscillation signal OSC.

昇圧検出回路２１２は、キャパシタＣ３、抵抗素子Ｒ２、シュミットトリガインバータＳＴ２およびインバータ２１２ａを有する。抵抗素子Ｒ２およびキャパシタＣ３は、電源ラインＶＤＤに一端が接続されている。シュミットトリガインバータＳＴ２（例えば上昇時のしきい値２Ｖ、下降時のしきい値１Ｖ）は、入力端が抵抗素子Ｒ２の他端に接続されている。インバータ２１２ａは、入力端がシュミットトリガインバータＳＴ２の出力端に接続され、且つ、出力端がキャパシタＣ３の他端に接続されている。インバータ２１２ａとキャパシタＣ３との接続点電圧が、昇圧検出信号ＳＰになる。昇圧検出信号ＳＰは、上述のように、ＮＡＮＤゲートＳＷ５に入力される。   The boost detection circuit 212 includes a capacitor C3, a resistance element R2, a Schmitt trigger inverter ST2, and an inverter 212a. One end of the resistor element R2 and the capacitor C3 is connected to the power supply line VDD. The Schmitt trigger inverter ST2 (for example, the rising threshold value 2V and the falling threshold value 1V) has an input terminal connected to the other end of the resistance element R2. The inverter 212a has an input end connected to the output end of the Schmitt trigger inverter ST2, and an output end connected to the other end of the capacitor C3. The voltage at the connection point between the inverter 212a and the capacitor C3 becomes the boost detection signal SP. The boost detection signal SP is input to the NAND gate SW5 as described above.

他の構成は、上述の第１の実施形態に係るパワーオンリセット回路１００（図１参照）と同様であるので、説明を省略する。   The other configuration is the same as that of the power-on reset circuit 100 (see FIG. 1) according to the first embodiment described above, and a description thereof will be omitted.

次に、図２に示したパワーオンリセット回路２００の動作について、電源立ち上げ時の電源ラインＶＤＤの上昇が急峻な場合と緩やかな場合とに分けて説明する。   Next, the operation of the power-on reset circuit 200 shown in FIG. 2 will be described separately for a case where the rise of the power supply line VDD is steep and a case where the rise is high.

まず、電源ラインＶＤＤの電圧上昇が急峻な場合の動作を説明する。上述の第１の実施形態と同様、電源ラインＶＤＤの電圧上昇が急峻な場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１．０μｓｅｃ程度の場合である。電源ラインＶＤＤの電圧上昇が急峻な場合、シュミットトリガインバータＳＴ２は昇圧検出信号ＳＰの生成に寄与せず、キャパシタＣ３によって該昇圧検出信号ＳＰが生成される（後述）。   First, an operation when the voltage rise of the power supply line VDD is steep will be described. Similar to the first embodiment described above, when the voltage rise of the power supply line VDD is steep, the time from when the voltage starts to rise until it reaches a set value (for example, about 2.7 V to 3.6 V). Is about 1.0 μsec, for example. When the voltage rise of the power supply line VDD is steep, the Schmitt trigger inverter ST2 does not contribute to the generation of the boost detection signal SP, and the boost detection signal SP is generated by the capacitor C3 (described later).

第１の実施形態と同様の理由により、電源の立ち上がり前、発振検出信号ＳＤはローレベルであり、したがってシュミットトリガインバータＳＴ１の出力はハイレベル、停止信号ＳＴＯＰはローレベルである。ＣＲ発振回路２１１のＮＯＲゲートＳＷ４は、インバータ２１１ａから入力された信号の反転値を、インバータ２１１ｂに出力する。また、電源ラインＶＤＤの電圧上昇により、キャパシタＣ３を介して昇圧検出信号ＳＰの電圧が上昇してハイレベルになる。キャパシタＣ３による電圧上昇は、シュミットトリガインバータＳＴ２の動作よりも速いので、該シュミットトリガインバータＳＴ２は該昇圧検出信号ＳＰの生成に寄与しない。昇圧検出信号ＳＰがハイレベルまで上昇すると、ＮＡＮＤゲートＳＷ５は、インバータ２１１ｂの出力を反転してインバータ２１１ｃに出力する状態になる。これにより、ＣＲ発振回路２１１が発振出力を開始する。   For the same reason as in the first embodiment, the oscillation detection signal SD is at a low level before the power supply rises. Therefore, the output of the Schmitt trigger inverter ST1 is at a high level and the stop signal STOP is at a low level. The NOR gate SW4 of the CR oscillation circuit 211 outputs the inverted value of the signal input from the inverter 211a to the inverter 211b. Further, due to the voltage rise of the power supply line VDD, the voltage of the boost detection signal SP rises through the capacitor C3 and becomes high level. Since the voltage rise by the capacitor C3 is faster than the operation of the Schmitt trigger inverter ST2, the Schmitt trigger inverter ST2 does not contribute to the generation of the boost detection signal SP. When the boost detection signal SP rises to a high level, the NAND gate SW5 inverts the output of the inverter 211b and outputs it to the inverter 211c. As a result, the CR oscillation circuit 211 starts oscillation output.

停止信号ＳＴＯＰがローレベルであることより、インバータＩＮＶ２では、ｐＭＯＳトランジスタＳＷ６はオンし、且つ、スイッチ用ｎＭＯＳトランジスタＳＷ７はオフする。したがって、インバータＩＮＶ２は、ＣＲ発振回路２１１の出力を反転し、発振信号ＯＳＣとして出力する。   Since the stop signal STOP is at a low level, in the inverter INV2, the pMOS transistor SW6 is turned on and the switching nMOS transistor SW7 is turned off. Therefore, the inverter INV2 inverts the output of the CR oscillation circuit 211 and outputs it as the oscillation signal OSC.

発振検出回路１２０のキャパシタＣ２は、第１の実施形態と同様、発振信号ＯＳＣがローレベルのときに電荷を蓄積する。そして、キャパシタＣ２の端子間電圧の値、すなわち発振検出信号ＳＤの電位がシュミットトリガインバータＳＴ１のしきい値に達すると、該シュミットトリガインバータＳＴ１の出力がハイレベルからローレベルに反転し、これによりリセット信号ＰＯＲが生成される。   Similar to the first embodiment, the capacitor C2 of the oscillation detection circuit 120 accumulates charges when the oscillation signal OSC is at a low level. When the value of the voltage across the capacitor C2, that is, the potential of the oscillation detection signal SD reaches the threshold value of the Schmitt trigger inverter ST1, the output of the Schmitt trigger inverter ST1 is inverted from the high level to the low level. A reset signal POR is generated.

また、シュミットトリガインバータＳＴ１の出力がハイレベルからローレベルに反転すると、停止信号ＳＴＯＰはローレベルからハイレベルに反転する。これにより、第１の実施形態と同様にして、ＣＲ発振回路２１１およびインバータＩＮＶ２が動作を停止するとともに、該インバータＩＮＶ２の出力端がローレベルに固定される。したがって、リセット信号ＰＯＲはローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。   When the output of the Schmitt trigger inverter ST1 is inverted from the high level to the low level, the stop signal STOP is inverted from the low level to the high level. As a result, as in the first embodiment, the CR oscillation circuit 211 and the inverter INV2 stop operating, and the output terminal of the inverter INV2 is fixed at a low level. Therefore, the reset signal POR is fixed at a low level, and the stop signal STOP is fixed at a high level.

次に、電源ラインＶＤＤの電圧上昇が緩やかな場合の、パワーオンリセット回路２００の動作を説明する。電源ラインＶＤＤの電圧上昇が緩やかな場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１０ｍｓｅｃ程度の場合である。この場合は、シュミットトリガインバータＳＴ２が、昇圧検出信号ＳＰの生成に寄与する（後述）。   Next, the operation of the power-on reset circuit 200 when the voltage rise of the power supply line VDD is moderate will be described. The case where the voltage rise of the power supply line VDD is gradual is a case where the time from when the voltage starts to rise until it reaches a set value (for example, about 2.7 V to 3.6 V) is, for example, about 10 msec. In this case, the Schmitt trigger inverter ST2 contributes to the generation of the boost detection signal SP (described later).

上述した電圧上昇が急峻な場合と同様、電源の立ち上がり前には、キャパシタＣ２に電荷が蓄積されておらず、その結果、停止信号ＳＴＯＰはローレベルである。このため、電源立ち上げ時、ｐＭＯＳトランジスタＳＷ６はオンしており、また、ｎＭＯＳトランジスタＳＷ７はオフしている。また、停止信号ＳＴＯＰがローレベルなので、ＮＯＲゲートＳＷ４は、インバータ２１１ａの出力を反転してインバータ２１１ｂに出力する状態にある。   As in the case where the voltage rise is steep, the charge is not accumulated in the capacitor C2 before the power supply rises. As a result, the stop signal STOP is at a low level. For this reason, when the power is turned on, the pMOS transistor SW6 is turned on and the nMOS transistor SW7 is turned off. Further, since the stop signal STOP is at a low level, the NOR gate SW4 is in a state of inverting the output of the inverter 211a and outputting it to the inverter 211b.

電源ラインＶＤＤの電圧が緩やかに上昇するとき、上昇開始時におけるシュミットトリガインバータＳＴ２の出力はハイレベルである。したがって、インバータ２１２ａの出力はローレベル（すなわち、電源ラインＧＮＤに接続された状態）である。このため、キャパシタＣ３の状態に拘わらず、昇圧検出信号ＳＰはローレベルになる。したがって、ＮＡＮＤゲートＳＷ５の出力はハイレベルに固定される。この結果、ＣＲ発振回路２１１は、発振動作を行わない。   When the voltage of the power supply line VDD rises gently, the output of the Schmitt trigger inverter ST2 at the start of the rise is at a high level. Therefore, the output of the inverter 212a is at a low level (that is, a state connected to the power supply line GND). For this reason, the boost detection signal SP is at a low level regardless of the state of the capacitor C3. Therefore, the output of the NAND gate SW5 is fixed at a high level. As a result, the CR oscillation circuit 211 does not perform an oscillation operation.

その後、電源ラインＶＤＤの値がシュミットトリガインバータＳＴ２の動作しきい値（例えば２Ｖ）を超えると、該シュミットトリガインバータＳＴ２の出力はローレベルになり、したがってインバータ２１２ａの出力、すなわち昇圧検出信号ＳＰの電圧がハイレベルになる。これにより、ＮＡＮＤゲートＳＷ５は、インバータ２１１ｂの出力を反転してインバータ２１１ｃに出力する状態になる。この結果、ＣＲ発振回路２１１が、発振動作を開始する。   Thereafter, when the value of the power supply line VDD exceeds the operation threshold value (eg, 2V) of the Schmitt trigger inverter ST2, the output of the Schmitt trigger inverter ST2 becomes low level, and accordingly, the output of the inverter 212a, that is, the boost detection signal SP The voltage goes high. As a result, the NAND gate SW5 enters a state in which the output of the inverter 211b is inverted and output to the inverter 211c. As a result, the CR oscillation circuit 211 starts an oscillation operation.

ＣＲ発振回路２１１が発振を開始すると、上述の第１の実施形態と同様にして、キャパシタＣ２への電荷蓄積が開始される。そして、キャパシタＣ２の端子間電圧の値、すなわち発振検出信号ＳＤの電位がシュミットトリガインバータＳＴ１のしきい値に達すると、該シュミットトリガインバータＳＴ１の出力はハイレベルからローレベルに反転する。これにより、リセット信号ＰＯＲが生成されるとともに、停止信号ＳＴＯＰがハイレベルになってＣＲ発振回路２１１の動作が停止する。そして、リセット信号ＰＯＲはローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。   When the CR oscillation circuit 211 starts oscillating, charge accumulation in the capacitor C2 is started in the same manner as in the first embodiment described above. When the value of the voltage across the capacitor C2, that is, the potential of the oscillation detection signal SD reaches the threshold value of the Schmitt trigger inverter ST1, the output of the Schmitt trigger inverter ST1 is inverted from the high level to the low level. As a result, the reset signal POR is generated, and the stop signal STOP goes high to stop the operation of the CR oscillation circuit 211. The reset signal POR is fixed at a low level, and the stop signal STOP is fixed at a high level.

このように、この実施形態では、電源ラインＶＤＤの電圧がシュミットトリガインバータＳＴ２のしきい値よりも高くなった後で、ＣＲ発振回路２１１の動作が開始される。したがって、電源ラインＶＤＤの電圧が十分に上昇した後（すなわち、半導体集積回路内の他の回路が通常動作できる状態になった後）で、リセット信号ＰＯＲを出力することができるようになる。   Thus, in this embodiment, the operation of the CR oscillation circuit 211 is started after the voltage of the power supply line VDD becomes higher than the threshold value of the Schmitt trigger inverter ST2. Therefore, the reset signal POR can be output after the voltage of the power supply line VDD has sufficiently increased (that is, after other circuits in the semiconductor integrated circuit are in a state in which normal operation is possible).

また、上述の第１の実施形態と同様、キャパシタＣ２のキャパシタンスによって、リセット信号ＰＯＲの生成までの時間を設定することができる。   Similarly to the first embodiment described above, the time until the generation of the reset signal POR can be set by the capacitance of the capacitor C2.

さらに、第１の実施形態と同様の理由により、半導体集積回路の消費電力を低減できるとともに、リセット信号ＰＯＲの信号線にノイズを出力してしまうおそれもない。
＜第３の実施形態＞
この発明の第３の実施形態に係るパワーオンリセット回路について、図３および図４を用いて説明する。 Furthermore, for the same reason as in the first embodiment, the power consumption of the semiconductor integrated circuit can be reduced, and there is no possibility of noise being output to the signal line of the reset signal POR.
<Third Embodiment>
A power-on reset circuit according to a third embodiment of the present invention will be described with reference to FIGS.

図３は、第３の実施形態に係るパワーオンリセット回路の構成を示す回路図である。図３に示したように、この実施形態に係るパワーオンリセット回路３００は、発振信号生成回路３１０と、発振検出回路３２０，３３０と、リセット信号生成回路３４０，３５０とを備える。これらの回路３１０〜３５０は、電源ラインＶＤＤ，ＧＮＤに接続され、電源立ち上げ時に電源ラインＶＤＤ，ＧＮＤ間の電圧変化を利用してリセット信号ＰＯＲを生成する。   FIG. 3 is a circuit diagram showing a configuration of a power-on reset circuit according to the third embodiment. As shown in FIG. 3, the power-on reset circuit 300 according to this embodiment includes an oscillation signal generation circuit 310, oscillation detection circuits 320 and 330, and reset signal generation circuits 340 and 350. These circuits 310 to 350 are connected to the power supply lines VDD and GND, and generate a reset signal POR using a voltage change between the power supply lines VDD and GND when the power supply is turned on.

発振信号生成回路３１０は、電源ラインＶＤＤの電圧が所定値まで達したときに、発振信号の出力を開始する。このために、発振信号生成回路３１０は、ＣＲ発振回路３１１と、インバータＩＮＶ３，ＩＮＶ４とを備える。   The oscillation signal generation circuit 310 starts outputting an oscillation signal when the voltage of the power supply line VDD reaches a predetermined value. For this purpose, the oscillation signal generation circuit 310 includes a CR oscillation circuit 311 and inverters INV3 and INV4.

ＣＲ発振回路３１１は、直列接続された４個のインバータ３１１ａ〜３１１ｄを有するゲート列と、インバータ３１１ａの出力端と該インバータ３１１ａの入力端との間に接続された抵抗素子Ｒ１（例えば５００ｋΩ）と、インバータ３１１ｃの出力端とインバータ３１１ａの入力端との間に接続されたキャパシタＣ１（例えば１ｐＦ）とを備える。さらに、インバータ３１１ａ，３１１ｂ間には、スイッチ回路としてのＮＯＲゲートＳＷ８が設けられている。ＮＯＲゲートＳＷ８は、停止信号ＳＴＯＰがローレベルのときはインバータ３１１ａの出力を反転し、停止信号ＳＴＯＰがハイレベルのときはインバータ３１１ａの出力をローレベルに固定する。   The CR oscillation circuit 311 includes a gate string having four inverters 311a to 311d connected in series, and a resistance element R1 (for example, 500 kΩ) connected between the output terminal of the inverter 311a and the input terminal of the inverter 311a. And a capacitor C1 (for example, 1 pF) connected between the output terminal of the inverter 311c and the input terminal of the inverter 311a. Furthermore, a NOR gate SW8 as a switch circuit is provided between the inverters 311a and 311b. The NOR gate SW8 inverts the output of the inverter 311a when the stop signal STOP is at a low level, and fixes the output of the inverter 311a at a low level when the stop signal STOP is at a high level.

インバータＩＮＶ３は、ｐＭＯＳトランジスタＴ６と、ｎＭＯＳトランジスタＴ７と、ダイオードＤ２とを備える。さらに、インバータＩＮＶ２は、スイッチ回路としてのｎＭＯＳトランジスタＳＷ９を備える。ｐＭＯＳトランジスタＴ６は、ＣＲ発振回路３１１の出力（すなわち、インバータ３１１ｄの出力端）にゲートが接続され、且つ、電源ラインＶＤＤにソースが接続されている。ｎＭＯＳトランジスタＴ７は、ＣＲ発振回路３１１の出力にゲートが接続され、且つ、ｐＭＯＳトランジスタＴ６のドレインにドレインが接続されている。ダイオードＤ２は、ｎＭＯＳトランジスタＴ７のソースにアノードが接続され、且つ、カソードが電源ラインＧＮＤに接続されている。この実施形態では、ダイオードＤ２として、ダイオード接続のｎＭＯＳトランジスタを使用した。ｎＭＯＳトランジスタＳＷ９は、ｐＭＯＳトランジスタＴ６のドレインにドレインが接続され、ソースが電源ラインＧＮＤに接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｐＭＯＳトランジスタＴ６のドレイン電圧は、発振信号ＯＳＣＢになる。   The inverter INV3 includes a pMOS transistor T6, an nMOS transistor T7, and a diode D2. Further, the inverter INV2 includes an nMOS transistor SW9 as a switch circuit. In the pMOS transistor T6, the gate is connected to the output of the CR oscillation circuit 311 (that is, the output terminal of the inverter 311d), and the source is connected to the power supply line VDD. In the nMOS transistor T7, the gate is connected to the output of the CR oscillation circuit 311 and the drain is connected to the drain of the pMOS transistor T6. The diode D2 has an anode connected to the source of the nMOS transistor T7 and a cathode connected to the power supply line GND. In this embodiment, a diode-connected nMOS transistor is used as the diode D2. In the nMOS transistor SW9, the drain is connected to the drain of the pMOS transistor T6, the source is connected to the power supply line GND, and the stop signal STOP is input from the gate. The drain voltage of the pMOS transistor T6 becomes the oscillation signal OSCB.

インバータＩＮＶ４は、ｐＭＯＳトランジスタＴ８と、ｎＭＯＳトランジスタＴ９と、ダイオードＤ３とを備える。さらに、インバータＩＮＶ４は、スイッチ回路としてのｐＭＯＳトランジスタＳＷ１０およびｎＭＯＳトランジスタＳＷ１1を備える。ｐＭＯＳトランジスタＴ８は、インバータＩＮＶ３の出力（すなわち、ｐＭＯＳトランジスタＴ６のドレイン）にゲートが接続され、且つ、ｐＭＯＳトランジスタＳＷ１０を介して電源ラインＶＤＤにソースが接続されている。ｎＭＯＳトランジスタＴ９は、インバータＩＮＶ３の出力にゲートが接続され、且つ、ｐＭＯＳトランジスタＴ８のドレインにドレインが接続されている。ダイオードＤ３は、ｎＭＯＳトランジスタＴ９のソースにアノードが接続され、且つ、カソードが電源ラインＧＮＤに接続されている。この実施形態では、ダイオードＤ３として、ダイオード接続のｎＭＯＳトランジスタを使用した。ｐＭＯＳトランジスタＳＷ１０は、電源ラインＶＤＤにソースが接続され、ｐＭＯＳトランジスタＴ８のソースにドレインが接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｎＭＯＳトランジスタＳＷ１1は、ｐＭＯＳトランジスタＴ８のドレインにドレインが接続され、ソースが電源ラインＧＮＤに接続され、且つ、ゲートから停止信号ＳＴＯＰを入力する。ｐＭＯＳトランジスタＴ８のドレイン電圧は、発振信号ＯＳＣになる。   The inverter INV4 includes a pMOS transistor T8, an nMOS transistor T9, and a diode D3. Further, the inverter INV4 includes a pMOS transistor SW10 and an nMOS transistor SW11 as switch circuits. In the pMOS transistor T8, the gate is connected to the output of the inverter INV3 (that is, the drain of the pMOS transistor T6), and the source is connected to the power supply line VDD via the pMOS transistor SW10. In the nMOS transistor T9, the gate is connected to the output of the inverter INV3, and the drain is connected to the drain of the pMOS transistor T8. The diode D3 has an anode connected to the source of the nMOS transistor T9 and a cathode connected to the power supply line GND. In this embodiment, a diode-connected nMOS transistor is used as the diode D3. In the pMOS transistor SW10, the source is connected to the power supply line VDD, the drain is connected to the source of the pMOS transistor T8, and the stop signal STOP is input from the gate. In the nMOS transistor SW11, the drain is connected to the drain of the pMOS transistor T8, the source is connected to the power supply line GND, and the stop signal STOP is input from the gate. The drain voltage of the pMOS transistor T8 becomes the oscillation signal OSC.

発振検出回路３２０は、発振信号生成回路３１０が出力した発振信号ＯＳＣＢ，ＯＳＣを用いて電荷を蓄積し、この蓄積電荷が与える電圧を発振検出信号ＳＤ１として出力する。このために、発振検出回路３２０は、ｐＭＯＳトランジスタＴ１０，Ｔ１１と、キャパシタＣ４とを備える。ｐＭＯＳトランジスタＴ１０は、ｐＭＯＳトランジスタＴ６のドレインにゲートが接続され、且つ、電源ラインＶＤＤにソースが接続されている。ｐＭＯＳトランジスタＴ１１は、ｐＭＯＳトランジスタＴ８のドレインにゲートが接続され、且つ、ｐＭＯＳトランジスタＴ１０のドレインにソースが接続されている。また、キャパシタＣ４（例えば１ｐＦ）は、ｐＭＯＳトランジスタＴ１１のドレインに一端が接続され、且つ、他端が電源ラインＧＮＤに接続されている。キャパシタＣ４の一端の電圧が、発振検出信号ＳＤ１になる。   The oscillation detection circuit 320 accumulates charges using the oscillation signals OSCB and OSC output from the oscillation signal generation circuit 310, and outputs a voltage given by the accumulated charges as an oscillation detection signal SD1. For this purpose, the oscillation detection circuit 320 includes pMOS transistors T10 and T11 and a capacitor C4. In the pMOS transistor T10, the gate is connected to the drain of the pMOS transistor T6, and the source is connected to the power supply line VDD. In the pMOS transistor T11, the gate is connected to the drain of the pMOS transistor T8, and the source is connected to the drain of the pMOS transistor T10. The capacitor C4 (for example, 1 pF) has one end connected to the drain of the pMOS transistor T11 and the other end connected to the power supply line GND. The voltage at one end of the capacitor C4 becomes the oscillation detection signal SD1.

発振検出回路３３０は、発振信号生成回路３１０が出力した発振信号ＯＳＣＢ，ＯＳＣを用いて電荷を蓄積し、この蓄積電荷が与える電圧を発振検出信号ＳＤ２として出力する。このために、発振検出回路３２０は、ｐＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１４と、キャパシタＣ５とを備える。ｐＭＯＳトランジスタＴ１２は、ｐＭＯＳトランジスタＴ６のドレインにゲートが接続され、且つ、電源ラインＶＤＤにソースが接続されている。ｐＭＯＳトランジスタＴ１３は、ｐＭＯＳトランジスタＴ８のドレインにゲートが接続され、且つ、ｐＭＯＳトランジスタＴ１２のドレインにソースが接続されている。ｐＭＯＳトランジスタＴ１４は、ｐＭＯＳトランジスタＴ６のドレインにゲートが接続され、且つ、ｐＭＯＳトランジスタＴ１３のドレインにソースが接続されている。また、キャパシタＣ５（例えば１ｐＦ）は、ｐＭＯＳトランジスタＴ１４のドレインに一端が接続され、且つ、他端が電源ラインＧＮＤに接続されている。キャパシタＣ５の一端の電圧が、発振検出信号ＳＤ２になる。   The oscillation detection circuit 330 accumulates charges using the oscillation signals OSCB and OSC output from the oscillation signal generation circuit 310, and outputs a voltage given by the accumulated charges as an oscillation detection signal SD2. For this purpose, the oscillation detection circuit 320 includes pMOS transistors T12, T13, T14, and a capacitor C5. In the pMOS transistor T12, the gate is connected to the drain of the pMOS transistor T6, and the source is connected to the power supply line VDD. In the pMOS transistor T13, the gate is connected to the drain of the pMOS transistor T8, and the source is connected to the drain of the pMOS transistor T12. In the pMOS transistor T14, the gate is connected to the drain of the pMOS transistor T6, and the source is connected to the drain of the pMOS transistor T13. The capacitor C5 (for example, 1 pF) has one end connected to the drain of the pMOS transistor T14 and the other end connected to the power supply line GND. The voltage at one end of the capacitor C5 becomes the oscillation detection signal SD2.

リセット信号生成回路３４０は、発振検出信号ＳＤ１の値が所定電圧値に達したときに出力を反転させることにより、リセット信号ＰＯＲ１を生成する。このために、リセット信号生成回路３４０は、シュミットトリガインバータＳＴ３と、インバータ３４１，３４２とを備える。シュミットトリガインバータＳＴ３は、キャパシタＣ４の一端に入力端が接続されている。シュミットトリガインバータＳＴ３の出力端にはインバータ３４１の入力端が接続され、さらに、インバータ３４１の出力端にはインバータ３４２の入力端が接続されている。インバータ３４２の出力は、リセット信号ＰＯＲ１になる。   The reset signal generation circuit 340 generates the reset signal POR1 by inverting the output when the value of the oscillation detection signal SD1 reaches a predetermined voltage value. For this purpose, the reset signal generation circuit 340 includes a Schmitt trigger inverter ST3 and inverters 341 and 342. The Schmitt trigger inverter ST3 has an input terminal connected to one end of the capacitor C4. The input terminal of the inverter 341 is connected to the output terminal of the Schmitt trigger inverter ST3, and the input terminal of the inverter 342 is connected to the output terminal of the inverter 341. The output of the inverter 342 becomes the reset signal POR1.

リセット信号生成回路３５０は、発振検出信号ＳＤ２の値が所定電圧値に達したときに出力を反転させることにより、リセット信号ＰＯＲ２を生成する。このために、リセット信号生成回路３５０は、シュミットトリガインバータＳＴ４と、インバータ３５１，３５２とを備える。シュミットトリガインバータＳＴ４は、キャパシタＣ５の一端に入力端が接続されている。シュミットトリガインバータＳＴ４の出力端にはインバータ３５１の入力端が接続され、さらに、インバータ３５１の出力端にはインバータ３５２の入力端が接続されている。インバータ３５１の出力は停止信号ＳＴＯＰになり、インバータ３５２の出力はリセット信号ＰＯＲ２になる。   The reset signal generation circuit 350 generates the reset signal POR2 by inverting the output when the value of the oscillation detection signal SD2 reaches a predetermined voltage value. For this purpose, the reset signal generation circuit 350 includes a Schmitt trigger inverter ST4 and inverters 351 and 352. The Schmitt trigger inverter ST4 has an input terminal connected to one end of the capacitor C5. The input terminal of the inverter 351 is connected to the output terminal of the Schmitt trigger inverter ST4, and the input terminal of the inverter 352 is connected to the output terminal of the inverter 351. The output of the inverter 351 becomes the stop signal STOP, and the output of the inverter 352 becomes the reset signal POR2.

次に、この実施形態に係るパワーオンリセット回路３００の動作について、図４の信号波形図を用い、電源立ち上げ時の電源ラインＶＤＤの上昇が急峻な場合と緩やかな場合とに分けて説明する。   Next, the operation of the power-on reset circuit 300 according to this embodiment will be described by using the signal waveform diagram of FIG. 4 and dividing it into a case where the rise of the power supply line VDD is steep and a case where the power supply is turned on. .

まず、電源ラインＶＤＤの電圧上昇が急峻な場合の動作を説明する。電源ラインＶＤＤの電圧上昇が急峻な場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１．０μｓｅｃ程度の場合である。電源ラインＶＤＤの電圧上昇が急峻な場合、この電圧が上昇を開始してからダイオードＤ２，Ｄ３の順方向電圧に達するまでの時間は無視できる（後述）。   First, an operation when the voltage rise of the power supply line VDD is steep will be described. The case where the voltage rise of the power supply line VDD is steep is a case where the time from when the voltage starts to rise until it reaches a set value (for example, about 2.7 V to 3.6 V) is, for example, about 1.0 μsec. . When the voltage rise of the power supply line VDD is steep, the time from when this voltage starts to rise until it reaches the forward voltage of the diodes D2 and D3 can be ignored (described later).

第１の実施形態と同様にして、電源の立ち上がりとともに、ＣＲ発振回路３１１が発振出力を開始する（図４（Ａ）、（Ｂ）参照）。このとき、停止信号ＳＴＯＰはローレベルなので、ｐＭＯＳトランジスタＳＷ１０はオンしており、ｎＭＯＳトランジスタＳＷ９，ＳＷ１１はオフしている。   As in the first embodiment, the CR oscillation circuit 311 starts oscillation output as the power source rises (see FIGS. 4A and 4B). At this time, since the stop signal STOP is at a low level, the pMOS transistor SW10 is turned on and the nMOS transistors SW9 and SW11 are turned off.

インバータＩＮＶ３は、ＣＲ発振回路３１１の出力を反転し、発振信号ＯＳＣＢとして出力する。   The inverter INV3 inverts the output of the CR oscillation circuit 311 and outputs it as the oscillation signal OSCB.

さらに、インバータＩＮＶ４が、発振信号ＯＳＣＢを反転し、発振信号ＯＳＣとして出力する。   Further, the inverter INV4 inverts the oscillation signal OSCB and outputs it as the oscillation signal OSC.

発振検出回路３２０において、ｐＭＯＳトランジスタＴ１０は、発振信号ＯＳＣＢがローレベルのときはオンし、発振信号ＯＳＣＢがハイレベルのときはオフする。また、ｐＭＯＳトランジスタＴ１１は、発振信号ＯＳＣがローレベルのときはオンし、発振信号ＯＳＣＢがハイレベルのときはオフする。ここで、発振信号ＯＳＣは、上述のように発振信号ＯＳＣＢの反転によって得られるが、インバータＩＮＶ４の動作遅延により完全な逆位相にはならない。このため、発振信号ＯＳＣＢ，ＯＳＣが同時にローレベルになってｐＭＯＳトランジスタＴ１０，Ｔ１１がともにオンする期間が発生する。これにより、キャパシタＣ４に電荷が蓄積されて、発振検出信号ＳＤ１の電位が上昇する（図４（Ｃ）参照）。そして、この発振検出信号ＳＤ１の電圧値がシュミットトリガインバータＳＴ３のしきい値（例えば２Ｖ）に達すると、該シュミットトリガインバータＳＴ３の出力はハイレベルからローレベルに反転する。これにより、リセット信号ＰＯＲ１が生成される（図４（Ｄ）参照）。   In the oscillation detection circuit 320, the pMOS transistor T10 is turned on when the oscillation signal OSCB is at a low level and turned off when the oscillation signal OSCB is at a high level. The pMOS transistor T11 is turned on when the oscillation signal OSC is at a low level and turned off when the oscillation signal OSCB is at a high level. Here, the oscillation signal OSC is obtained by inversion of the oscillation signal OSCB as described above. However, the oscillation signal OSC is not completely in reverse phase due to the operation delay of the inverter INV4. For this reason, a period in which the oscillation signals OSCB and OSC are simultaneously at the low level and both the pMOS transistors T10 and T11 are turned on occurs. As a result, charges are accumulated in the capacitor C4, and the potential of the oscillation detection signal SD1 rises (see FIG. 4C). When the voltage value of the oscillation detection signal SD1 reaches the threshold value (eg, 2V) of the Schmitt trigger inverter ST3, the output of the Schmitt trigger inverter ST3 is inverted from the high level to the low level. Thereby, the reset signal POR1 is generated (see FIG. 4D).

一方、発振検出回路３３０において、ｐＭＯＳトランジスタＴ１２，Ｔ１４は、発振信号ＯＳＣＢがローレベルのときはオンし、発振信号ＯＳＣＢがハイレベルのときはオフする。また、ｐＭＯＳトランジスタＴ１３は、発振信号ＯＳＣがローレベルのときはオンし、発振信号ＯＳＣＢがハイレベルのときはオフする。上述の発振検出回路３２０の場合と同様、発振信号ＯＳＣＢ，ＯＳＣが同時にローレベルになったときに、キャパシタＣ５に電荷が蓄積される。ここで、発振検出回路３３０は、３個のｐＭＯＳトランジスタＴ１２，Ｔ１３，Ｔ１４が直列接続されているので、発振検出回路３２０よりも、キャパシタＣ５への供給電流が小さくなる。このため、発振検出信号ＳＤ２は、発振検出信号ＳＤ１よりも緩やかに上昇する（図４（Ｃ）参照）。そして、シュミットトリガインバータＳＴ４は、シュミットトリガインバータＳＴ３よりも遅れて、出力をハイレベルからローレベルに反転する。これにより、リセット信号ＰＯＲ２が生成される（図４（Ｅ）参照）。   On the other hand, in the oscillation detection circuit 330, the pMOS transistors T12 and T14 are turned on when the oscillation signal OSCB is at a low level and turned off when the oscillation signal OSCB is at a high level. The pMOS transistor T13 is turned on when the oscillation signal OSC is at a low level and turned off when the oscillation signal OSCB is at a high level. As in the case of the oscillation detection circuit 320 described above, when the oscillation signals OSCB and OSC simultaneously become low level, electric charge is accumulated in the capacitor C5. Here, in the oscillation detection circuit 330, since the three pMOS transistors T12, T13, and T14 are connected in series, the supply current to the capacitor C5 is smaller than that of the oscillation detection circuit 320. Therefore, the oscillation detection signal SD2 rises more slowly than the oscillation detection signal SD1 (see FIG. 4C). The Schmitt trigger inverter ST4 inverts the output from the high level to the low level later than the Schmitt trigger inverter ST3. Thereby, the reset signal POR2 is generated (see FIG. 4E).

また、シュミットトリガインバータＳＴ４の出力が反転すると、停止信号ＳＴＯＰはローレベルからハイレベルに反転する。これにより、ＣＲ発振回路３１１のＮＯＲゲートＳＷ８の出力がハイレベルに固定され、ＣＲ発振回路３１１の動作が停止する（図４（Ｂ）参照）。さらに、停止信号ＳＴＯＰがハイレベルになると、ｐＭＯＳトランジスタＳＷ１０はオフし、ｎＭＯＳトランジスタＳＷ９，ＳＷ１１はオンする。したがって、インバータＩＮＶ３，ＩＮＶ４が動作を停止するとともに、ｐＭＯＳトランジスタＴ１０〜Ｔ１４の入力はローレベルに固定される。これにより、ｐＭＯＳトランジスタＴ１０〜Ｔ１４は常時オン状態になるので、発振検出信号ＳＤ１，Ｄ２の値はハイレベルに固定される。この結果、リセット信号ＰＯＲ１，ＰＯＲ２はローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。   When the output of the Schmitt trigger inverter ST4 is inverted, the stop signal STOP is inverted from the low level to the high level. As a result, the output of the NOR gate SW8 of the CR oscillation circuit 311 is fixed at a high level, and the operation of the CR oscillation circuit 311 is stopped (see FIG. 4B). Further, when the stop signal STOP becomes high level, the pMOS transistor SW10 is turned off and the nMOS transistors SW9 and SW11 are turned on. Therefore, the inverters INV3 and INV4 stop operating, and the inputs of the pMOS transistors T10 to T14 are fixed at a low level. As a result, the pMOS transistors T10 to T14 are always on, so that the values of the oscillation detection signals SD1 and D2 are fixed to a high level. As a result, the reset signals POR1 and POR2 are fixed at a low level, and the stop signal STOP is fixed at a high level.

次に、電源ラインＶＤＤの電圧上昇が緩やかな場合の、パワーオンリセット回路３００の動作を説明する。電源ラインＶＤＤの電圧上昇が緩やかな場合とは、該電圧が上昇を開始してから設定値（例えば２．７Ｖ〜３．６Ｖ程度）に達するまでの時間が例えば１０ｍｓｅｃ程度の場合である。   Next, the operation of the power-on reset circuit 300 when the voltage rise of the power supply line VDD is moderate will be described. The case where the voltage rise of the power supply line VDD is gradual is a case where the time from when the voltage starts to rise until it reaches a set value (for example, about 2.7 V to 3.6 V) is, for example, about 10 msec.

上述した電圧上昇が急峻な場合と同様、電源の立ち上がり前には、キャパシタＣ４，Ｃ５に電荷が蓄積されておらず、その結果、停止信号ＳＴＯＰはローレベルである。したがって、ＣＲ発振回路３１１は、電源の立ち上げに伴って、発振信号の出力を開始する。また、上述の場合と同様、電源立ち上げ時には、停止信号ＳＴＯＰがローレベルなので、ｐＭＯＳトランジスタＳＷ１０はオンしており、ｎＭＯＳトランジスタＳＷ９，ＳＷ１１はオフしている。   As in the case where the voltage rise is steep, the charges are not accumulated in the capacitors C4 and C5 before the power supply rises. As a result, the stop signal STOP is at a low level. Therefore, the CR oscillation circuit 311 starts outputting the oscillation signal as the power supply is turned on. As in the case described above, when the power is turned on, since the stop signal STOP is at a low level, the pMOS transistor SW10 is on and the nMOS transistors SW9 and SW11 are off.

ＣＲ発振回路３１１が出力する発振電圧は、電源ラインＶＤＤの電圧上昇に伴って上昇する。その一方で、インバータＩＮＶ３にはダイオードＤ２が設けられているので、発振信号ＯＳＣＢの電圧値は該ダイオードＤ２の順方向電圧よりも低くはならない。このため電源ラインＶＤＤの電圧がダイオードＤ２の順方向電圧よりも低いとき、インバータＩＮＶ３の出力はハイレベルに維持される。その結果、ｐＭＯＳトランジスタＴ１０，Ｔ１２，１４はオフ状態を維持する。同様に、インバータＩＮＶ４にはダイオードＤ３が設けられているので、発振信号ＯＳＣの電圧値は該ダイオードＤ３の順方向電圧よりも低くはならず、したがって、電源ラインＶＤＤの電圧がダイオードＤ３の順方向電圧よりも低いとき、インバータＩＮＶ４の出力はハイレベルに維持される。その結果、ｐＭＯＳトランジスタＴ１１，Ｔ１３はオフ状態を維持する。このような理由から、電源ラインＶＤＤの電圧がダイオードＤ２，Ｄ３よりも低いときは、キャパシタＣ４，Ｃ５への電荷蓄積は行われない。   The oscillation voltage output from the CR oscillation circuit 311 increases as the voltage of the power supply line VDD increases. On the other hand, since the inverter INV3 is provided with the diode D2, the voltage value of the oscillation signal OSCB does not become lower than the forward voltage of the diode D2. For this reason, when the voltage of the power supply line VDD is lower than the forward voltage of the diode D2, the output of the inverter INV3 is maintained at a high level. As a result, the pMOS transistors T10, T12, and 14 are kept off. Similarly, since the inverter INV4 is provided with the diode D3, the voltage value of the oscillation signal OSC does not become lower than the forward voltage of the diode D3. Therefore, the voltage of the power supply line VDD becomes the forward direction of the diode D3. When the voltage is lower than the voltage, the output of the inverter INV4 is maintained at a high level. As a result, the pMOS transistors T11 and T13 maintain the off state. For this reason, when the voltage of the power supply line VDD is lower than the diodes D2 and D3, charge accumulation in the capacitors C4 and C5 is not performed.

その後、電源ラインＶＤＤの電圧がダイオードＤ２，Ｄ３の順方向電圧よりも高くなると、インバータＩＮＶ３，ＩＮＶ４は周期的にローレベルを出力するようになり、キャパシタＣ４，Ｃ５への電荷蓄積量が増加を始める。そして、発振検出信号ＳＤ１の電位がシュミットトリガインバータＳＴ３のしきい値に達すると、リセット信号ＰＯＲ１が生成される。続いて、発振検出信号ＳＤ２の電位がシュミットトリガインバータＳＴ４のしきい値に達すると、リセット信号ＰＯＲ２が生成されるとともに、停止信号ＳＴＯＰがハイレベルになってＣＲ発振回路３１１の動作が停止する。そして、リセット信号ＰＯＲ１，ＰＯＲ２はローレベルに固定されるとともに、停止信号ＳＴＯＰはハイレベルに固定される。   Thereafter, when the voltage of the power supply line VDD becomes higher than the forward voltage of the diodes D2 and D3, the inverters INV3 and INV4 periodically output a low level, and the charge accumulation amount in the capacitors C4 and C5 increases. start. When the potential of the oscillation detection signal SD1 reaches the threshold value of the Schmitt trigger inverter ST3, the reset signal POR1 is generated. Subsequently, when the potential of the oscillation detection signal SD2 reaches the threshold value of the Schmitt trigger inverter ST4, the reset signal POR2 is generated, and the stop signal STOP goes high to stop the operation of the CR oscillation circuit 311. The reset signals POR1 and POR2 are fixed at a low level, and the stop signal STOP is fixed at a high level.

このように、この実施形態では、二種類のリセット信号ＰＯＲ１，ＰＯＲ２の時間差を設けて生成することができる。例えば、半導体集積回路に形成された内部レギュレータの起動信号として信号ＰＯＲ１を使用し、この内部レギュレータのリセット信号として信号ＰＯＲ２を使用することができる。この実施形態によれば、発振検出回路３２０，３３０に設けられるｐＭＯＳトランジスタの段数によって信号ＰＯＲ１，ＰＯＲ２の出力時間差を設定できるので、内部レギュレータを電源ラインＶＤＤよりも低い電圧で使用するような場合でも、該内部レギュレータが確実に立ち上がってからリセットすることが可能になる。   Thus, in this embodiment, it can be generated by providing a time difference between the two types of reset signals POR1 and POR2. For example, the signal POR1 can be used as a start signal for an internal regulator formed in the semiconductor integrated circuit, and the signal POR2 can be used as a reset signal for the internal regulator. According to this embodiment, since the output time difference between the signals POR1 and POR2 can be set by the number of stages of the pMOS transistors provided in the oscillation detection circuits 320 and 330, even when the internal regulator is used at a voltage lower than the power supply line VDD. It is possible to reset the internal regulator after it has been reliably started up.

また、この実施形態によれば、上述の第１の実施形態と同様、ダイオードＤ２，Ｄ３を設けたので、電源ラインＶＤＤの電圧が十分に上昇してからリセット信号ＰＯＲ１，ＰＯＲ２を出力することができるようになる。   Further, according to this embodiment, since the diodes D2 and D3 are provided as in the first embodiment, the reset signals POR1 and POR2 can be output after the voltage of the power supply line VDD has sufficiently increased. become able to.

また、上述の第１の実施形態と同様、キャパシタＣ４，Ｃ５のキャパシタンスによって、リセット信号ＰＯＲの生成までの時間を設定することができる。   Similarly to the first embodiment described above, the time until the generation of the reset signal POR can be set by the capacitances of the capacitors C4 and C5.

さらに、第１の実施形態と同様の理由により、半導体集積回路の消費電力を低減できるとともに、リセット信号ＰＯＲの信号線にノイズを出力してしまうおそれもない。   Furthermore, for the same reason as in the first embodiment, the power consumption of the semiconductor integrated circuit can be reduced, and there is no possibility of noise being output to the signal line of the reset signal POR.

なお、この実施形態では発振検出回路３２０，３３０のｐＭＯＳトランジスタの段数によってリセット信号ＰＯＲ１，ＰＯＲ２の出力時間差を設定したが、例えばキャパシタＣ４，Ｃ５のキャパシタンスの差により該出力時間差を設定することもできる。但し、半導体集積回路の小面積化を図るという観点からは、キャパシタＣ４，Ｃ５を可能な限り低キャパシタンスに（すなわち小面積に）形成するとともに、ｐＭＯＳトランジスタの段数でリセット信号ＰＯＲ１，ＰＯＲ２の出力時間差を設定することが望ましい。   In this embodiment, the output time difference between the reset signals POR1 and POR2 is set according to the number of stages of the pMOS transistors of the oscillation detection circuits 320 and 330. However, the output time difference can be set according to the difference in capacitance between the capacitors C4 and C5, for example. . However, from the viewpoint of reducing the area of the semiconductor integrated circuit, the capacitors C4 and C5 are formed with as low capacitance as possible (that is, with a small area), and the output time difference between the reset signals POR1 and POR2 is equal to the number of pMOS transistors. It is desirable to set

第１の実施形態に係るパワーオンリセット回路の構成を示す電気回路図である。It is an electric circuit diagram showing the configuration of the power-on reset circuit according to the first embodiment. 第２の実施形態に係るパワーオンリセット回路の構成を示す電気回路図である。It is an electric circuit diagram which shows the structure of the power-on reset circuit which concerns on 2nd Embodiment. 第３の実施形態に係るパワーオンリセット回路の構成を示す電気回路図である。It is an electric circuit diagram which shows the structure of the power-on reset circuit which concerns on 3rd Embodiment. 第３の実施形態に係るパワーオンリセット回路の動作を説明するための信号波形図である。It is a signal waveform diagram for demonstrating operation | movement of the power-on reset circuit which concerns on 3rd Embodiment. 従来のパワーオンリセット回路を説明するための回路図である。It is a circuit diagram for demonstrating the conventional power-on reset circuit. 従来のパワーオンリセット回路を説明するための回路図である。It is a circuit diagram for demonstrating the conventional power-on reset circuit. 従来のパワーオンリセット回路を説明するためのブロック図である。It is a block diagram for demonstrating the conventional power-on reset circuit. 従来のパワーオンリセット回路を説明するためのブロック図である。It is a block diagram for demonstrating the conventional power-on reset circuit.

符号の説明Explanation of symbols

１００，２００，３００ パワーオンリセット回路
１１０ 発振信号生成回路
１１１ ＣＲ発振回路
１１１ａ〜１１１ｅ，１３１，１３２，ＩＮＶ１ インバータ
１２０ 発振検出回路
１３０ リセット信号生成回路
Ｃ１〜Ｃ５ キャパシタ
Ｒ１ 抵抗素子
Ｔ１，Ｔ５ ｐＭＯＳトランジスタ
Ｔ２ ｎＭＯＳトランジスタ
ＳＷ１ ＮＯＲゲート
ＳＷ２ スイッチ用ｐＭＯＳトランジスタ
ＳＷ３ スイッチ用ｎＭＯＳトランジスタ
ＳＴ１ シュミットトリガインバータ 100, 200, 300 Power-on reset circuit 110 Oscillation signal generation circuit 111 CR oscillation circuit 111a to 111e, 131, 132, INV1 Inverter 120 Oscillation detection circuit 130 Reset signal generation circuit C1 to C5 Capacitor R1 Resistance element T1, T5 pMOS transistor T2 nMOS transistor SW1 NOR gate SW2 pMOS transistor for switch SW3 nMOS transistor for switch ST1 Schmitt trigger inverter

Claims (8)

異なる電圧を供給する第１、第２電源ラインを有し、電源立ち上げ時に該第１、第２電源ライン間の電圧変化を利用してリセット信号を生成するパワーオンリセット回路であって、
前記第１、第２電源ライン間の電圧が所定値まで達したときに発振信号の出力を開始する発振信号生成回路と、
該発振信号生成回路が出力した前記発振信号を用いて電荷を蓄積し、該蓄積電荷が与える電圧を発振検出信号として出力する発振検出回路と、
前記発振検出信号の値が所定電圧値に達したときに出力を反転させることにより前記リセット信号を生成するリセット信号生成回路と、
を有することを特徴とするパワーオンリセット回路。 A power-on reset circuit having first and second power supply lines for supplying different voltages and generating a reset signal by using a voltage change between the first and second power supply lines when the power is turned on;
An oscillation signal generation circuit that starts outputting an oscillation signal when a voltage between the first and second power supply lines reaches a predetermined value;
An oscillation detection circuit for accumulating charge using the oscillation signal output by the oscillation signal generation circuit and outputting a voltage given by the accumulated charge as an oscillation detection signal;
A reset signal generation circuit that generates the reset signal by inverting the output when the value of the oscillation detection signal reaches a predetermined voltage value;
A power-on reset circuit comprising: 前記発振信号生成回路が、
直列接続された１個または複数個の第１反転ゲートを有するゲート列と、いずれかの前記第１反転ゲートの出力端と初段の該第１反転ゲートの入力端との間に接続された帰還抵抗と、他のいずれかの前記第１反転ゲートの出力端と初段の該第１反転ゲートの入力端との間に接続された帰還キャパシタとを有するＣＲ発振回路と、
該ＣＲ発振回路の出力に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第１トランジスタと、前記ＣＲ発振回路の出力に制御電極が接続され且つ前記第１トランジスタの第２主電極に第１主電極が接続された第２導電型の第２トランジスタと、該第２トランジスタの第２主電極にアノードが接続され且つ前記第２電源ラインにカソードが接続された第１ダイオードとを有する第１インバータと、
を備えることを特徴とする請求項１に記載のパワーオンリセット回路。 The oscillation signal generation circuit is
A gate row having one or a plurality of first inversion gates connected in series, and a feedback connected between the output end of any one of the first inversion gates and the input end of the first inversion gate in the first stage A CR oscillation circuit having a resistor and a feedback capacitor connected between the output terminal of any one of the other first inversion gates and the input terminal of the first inversion gate of the first stage;
A first conductive type first transistor having a control electrode connected to the output of the CR oscillation circuit and a first main electrode connected to the first power supply line; a control electrode connected to the output of the CR oscillation circuit; A second transistor of the second conductivity type having a first main electrode connected to the second main electrode of the first transistor; an anode connected to the second main electrode of the second transistor; and a cathode connected to the second power line. A first inverter having a first diode connected to
The power-on reset circuit according to claim 1, comprising: 前記発振信号生成回路が、
直列接続された１個または複数個の第２反転ゲートを有するゲート列と、該ゲート列中に配置された第１スイッチ回路と、いずれかの前記第２反転ゲートの出力端と初段の該第２反転ゲートの入力端との間に接続された帰還抵抗と、他のいずれかの前記第２反転ゲートの出力端と初段の該第２反転ゲートの入力端との間に接続された帰還キャパシタとを有するＣＲ発振回路と、
該ＣＲ発振回路の出力に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第３トランジスタと、前記ＣＲ発振回路の出力に制御電極が接続され、前記第３トランジスタの第２主電極に第１主電極が接続され且つ第２主電極が接地された第２導電型の第４トランジスタとを有する第２インバータと、
一端が前記第１電源ラインに接続された抵抗素子と、該抵抗素子の他端に入力端が接続された第１シュミットトリガインバータと、該第１シュミットトリガインバータの出力端に入力端が接続され且つ前記第１スイッチ回路の制御端子に出力端が接続された第３反転ゲートと、一端が前記第１電源ラインに接続され且つ他端が前記第３反転ゲートの出力端に接続された第１キャパシタとを有する昇圧検出回路と、
を備えることを特徴とする請求項１に記載のパワーオンリセット回路。 The oscillation signal generation circuit is
A gate row having one or a plurality of second inversion gates connected in series, a first switch circuit disposed in the gate row, an output terminal of any one of the second inversion gates, and the first stage A feedback resistor connected between the input terminal of the second inverting gate and a feedback capacitor connected between the output terminal of any other second inverting gate and the input terminal of the second inverting gate in the first stage A CR oscillation circuit having
A third electrode of a first conductivity type having a control electrode connected to the output of the CR oscillation circuit and a first main electrode connected to the first power supply line; and a control electrode connected to the output of the CR oscillation circuit; A second inverter having a second conductivity type fourth transistor having a first main electrode connected to a second main electrode of the third transistor and a second main electrode grounded;
A resistance element having one end connected to the first power supply line, a first Schmitt trigger inverter having an input end connected to the other end of the resistance element, and an input end connected to the output end of the first Schmitt trigger inverter And a first inversion gate having an output terminal connected to the control terminal of the first switch circuit, and a first end having one end connected to the first power supply line and the other end connected to the output terminal of the third inversion gate. A boost detection circuit having a capacitor;
The power-on reset circuit according to claim 1, comprising: 前記発振検出回路が、
前記第１トランジスタの第２主電極に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第５トランジスタと、
該第５トランジスタの第２主電極に一端が接続され且つ前記第２電源ラインに他端が接続された第２キャパシタと、
を備えることを特徴とする請求項２または３に記載のパワーオンリセット回路。 The oscillation detection circuit is
A fifth transistor of the first conductivity type having a control electrode connected to the second main electrode of the first transistor and a first main electrode connected to the first power line;
A second capacitor having one end connected to the second main electrode of the fifth transistor and the other end connected to the second power supply line;
The power-on reset circuit according to claim 2, further comprising: 前記リセット信号生成回路が、前記第２キャパシタの一端の電圧を反転する第２シュミットトリガインバータを備えることを特徴とする請求項４に記載のパワーオンリセット回路。   The power-on reset circuit according to claim 4, wherein the reset signal generation circuit includes a second Schmitt trigger inverter that inverts a voltage at one end of the second capacitor. 前記発振信号生成回路が、
直列接続された１個または複数個の第４反転ゲートを有するゲート列と、いずれかの前記第４反転ゲートの出力端と初段の該第４反転ゲートの入力端との間に接続された帰還抵抗と、他のいずれかの前記第４反転ゲートの出力端と初段の該第４反転ゲートの入力端との間に接続された帰還キャパシタとを有するＣＲ発振回路と、
該ＣＲ発振回路の出力に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第６トランジスタと、前記ＣＲ発振回路の出力に制御電極が接続され且つ前記第６トランジスタの第２主電極に第１主電極が接続された第２導電型の第７トランジスタと、該第７トランジスタの第２主電極にアノードが接続され且つ前記第２電源ラインにカソードが接続された第２ダイオードとを有する第３インバータと、
前記第６トランジスタの第２主電極に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第８トランジスタと、前記第６トランジスタの第２主電極に制御電極が接続され且つ前記第８トランジスタの第２主電極に第１主電極が接続された第２導電型の第９トランジスタと、該第９トランジスタの第２主電極にアノードが接続され且つ前記第２電源ラインにカソードが接続された第３ダイオードとを有する第４インバータと、
を備えることを特徴とする請求項１に記載のパワーオンリセット回路。 The oscillation signal generation circuit is
A gate row having one or a plurality of fourth inversion gates connected in series, and a feedback connected between the output end of any of the fourth inversion gates and the input end of the first inversion gate of the first stage A CR oscillation circuit having a resistor and a feedback capacitor connected between an output terminal of any one of the other fourth inverting gates and an input terminal of the first inverting gate of the first stage;
A sixth conductive transistor having a control electrode connected to the output of the CR oscillation circuit and a first main electrode connected to the first power supply line; a control electrode connected to the output of the CR oscillation circuit; A second transistor of the second conductivity type having a first main electrode connected to the second main electrode of the sixth transistor; an anode connected to the second main electrode of the seventh transistor; and a cathode connected to the second power line. A third inverter having a second diode connected to
An eighth transistor of a first conductivity type having a control electrode connected to the second main electrode of the sixth transistor and a first main electrode connected to the first power supply line; and a second main electrode of the sixth transistor. A ninth transistor of a second conductivity type having a control electrode connected and a first main electrode connected to a second main electrode of the eighth transistor; an anode connected to the second main electrode of the ninth transistor; A fourth inverter having a third diode having a cathode connected to the second power supply line;
The power-on reset circuit according to claim 1, comprising: 前記発振検出回路が、
前記第６トランジスタの第２主電極に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第１０トランジスタと、前記第８トランジスタの第２主電極に制御電極が接続され且つ前記第１０トランジスタの第２主電極に第１主電極が接続された第１導電型の第１１トランジスタと、該第１１トランジスタの第２主電極に一端が接続され且つ前記第２電源ラインに他端が接続された第３キャパシタとを有する第１検出回路と、
前記第６トランジスタの第２主電極に制御電極が接続され且つ前記第１電源ラインに第１主電極が接続された第１導電型の第１２トランジスタと、前記第８トランジスタの第２主電極に制御電極が接続され且つ前記第１２トランジスタの第２主電極に第１主電極が接続された第１導電型の第１３トランジスタと、前記第６トランジスタの第２主電極に制御電極が接続され且つ前記第１３トランジスタの第２主電極に第１主電極が接続された第１導電型の第１４トランジスタと、該第１４トランジスタの第２主電極に一端が接続され且つ前記第２電源ラインに他端が接続された第４キャパシタとを有する第２検出回路と、
を備えることを特徴とする請求項６に記載のパワーオンリセット回路。 The oscillation detection circuit is
A tenth transistor of a first conductivity type having a control electrode connected to a second main electrode of the sixth transistor and a first main electrode connected to the first power supply line; and a second main electrode of the eighth transistor. An eleventh transistor of a first conductivity type having a control electrode connected thereto and a first main electrode connected to a second main electrode of the tenth transistor; and one end connected to the second main electrode of the eleventh transistor; A first detection circuit having a third capacitor with the other end connected to the second power supply line;
A twelfth conductivity type twelfth transistor having a control electrode connected to the second main electrode of the sixth transistor and a first main electrode connected to the first power supply line; and a second main electrode of the eighth transistor. A control electrode connected to the second main electrode of the twelfth transistor and a first main electrode connected to the first main electrode; a control electrode connected to the second main electrode of the sixth transistor; A fourteenth transistor of a first conductivity type having a first main electrode connected to a second main electrode of the thirteenth transistor; one end connected to the second main electrode of the fourteenth transistor; A second detection circuit having a fourth capacitor with an end connected;
The power-on reset circuit according to claim 6. 前記リセット信号生成回路が、
前記第３キャパシタの一端の電圧を反転する第３シュミットトリガインバータと、
前記第４キャパシタの一端の電圧を反転する第４シュミットトリガインバータと、
を備えることを特徴とする請求項７に記載のパワーオンリセット回路。 The reset signal generation circuit includes:
A third Schmitt trigger inverter that inverts the voltage at one end of the third capacitor;
A fourth Schmitt trigger inverter for inverting the voltage at one end of the fourth capacitor;
The power-on reset circuit according to claim 7, comprising:
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