JP2009060275A

JP2009060275A - Signal transfer circuit

Info

Publication number: JP2009060275A
Application number: JP2007224562A
Authority: JP
Inventors: Akiyuki Naito; 顕之内藤; Yukio Kato; 幸男加藤
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2007-08-30
Filing date: 2007-08-30
Publication date: 2009-03-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a signal transfer circuit which will not malfunction, even when the coupling coefficient of a transformer is poor, when the transformer is used for a part which the input side and the output side are set into electrically insulated states. <P>SOLUTION: In the signal transfer circuit 1, which is provided with a primary-side circuit 2 having npn bipolar transistors 3, 5, MOSFETS 4, 6, diodes 7, 8, and a drive circuit 9; a secondary-side circuit 62; and the transformer 63; after rising timing of an input signal, the MOSFET 6 is driven so that the on-resistor of the MOSFET 6 rises gradually, and after the falling timing of the input timing, the MOSFET 4 is driven so that the on-resistor of the MOSFET 4 increases gradually. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、入力側と出力側とを電気的に絶縁した状態で、デジタル信号を入力側から出力側に伝達する信号伝達回路に関する。 The present invention relates to a signal transmission circuit that transmits a digital signal from an input side to an output side in a state where the input side and the output side are electrically insulated.

信号伝達回路として、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラを用いるものがある。（例えば、特許文献１参照）
しかしながら、フォトカプラは入出力間の伝送遅延が大きいため、上述の信号伝達回路では、デジタル信号の伝送遅延が大きくなってしまうという問題がある。また、フォトカプラは、１００℃以上の環境下で使用できないため、上述の信号伝達回路では、１００℃以上の環境下で使用できないという問題もある。 Some signal transmission circuits use a photocoupler in a portion where the input side and the output side are electrically insulated. (For example, see Patent Document 1)
However, since the photocoupler has a large transmission delay between input and output, the above-described signal transmission circuit has a problem that the transmission delay of the digital signal becomes large. Further, since the photocoupler cannot be used in an environment of 100 ° C. or higher, there is a problem that the above-described signal transmission circuit cannot be used in an environment of 100 ° C. or higher.

これらの問題を解決するために、例えば、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラの代わりにトランスを用いることが考えられる。
図６は、入力側と出力側とを電気的に絶縁状態にする部分としてトランスを用いた信号伝達回路を示す図である。 In order to solve these problems, for example, it is conceivable to use a transformer instead of a photocoupler in a portion where the input side and the output side are electrically insulated.
FIG. 6 is a diagram showing a signal transmission circuit using a transformer as a part for electrically insulating the input side and the output side.

図６に示す信号伝達回路６０は、デジタル信号（入力信号）が入力される１次側回路６１と、デジタル信号（出力信号）を出力する２次側回路６２と、１次側回路６１から２次側回路６２へデジタル信号を電気的に絶縁して伝達するトランス６３とを備えて構成されている。 The signal transmission circuit 60 shown in FIG. 6 includes a primary side circuit 61 to which a digital signal (input signal) is input, a secondary side circuit 62 that outputs a digital signal (output signal), and a primary side circuit 61 to 2. A transformer 63 that electrically insulates and transmits a digital signal to the secondary circuit 62 is configured.

上記トランス６３は、１次側コイルと２次側コイルとを備えている。
上記１次側回路６１は、ｎチャネルのＭＯＳＦＥＴ６４、６５と、ｐチャネルのＭＯＳＦＥＴ６６、６７と、ＭＯＳＦＥＴ６４〜６７を駆動する駆動回路６８と、ダイオード６９〜７２とを備えている。 The transformer 63 includes a primary side coil and a secondary side coil.
The primary circuit 61 includes n-channel MOSFETs 64 and 65, p-channel MOSFETs 66 and 67, a drive circuit 68 for driving the MOSFETs 64 to 67, and diodes 69 to 72.

ＭＯＳＦＥＴ６６のソース端子は電圧ＶＤＤの電源及びダイオード６９のカソード端子に接続され、ＭＯＳＦＥＴ６６のドレイン端子はＭＯＳＦＥＴ６４のドレイン端子、ダイオード６９のアノード端子、ダイオード７０のカソード端子、及びトランス６３の１次側コイルの一方端に接続されている。ＭＯＳＦＥＴ６４のソース端子及びダイオード７０のアノード端子はそれぞれグランドに接続されている。 The source terminal of the MOSFET 66 is connected to the power supply of the voltage VDD and the cathode terminal of the diode 69. The drain terminal of the MOSFET 66 is the drain terminal of the MOSFET 64, the anode terminal of the diode 69, the cathode terminal of the diode 70, and the primary side coil of the transformer 63. Connected to one end. The source terminal of the MOSFET 64 and the anode terminal of the diode 70 are each connected to the ground.

ＭＯＳＦＥＴ６７のソース端子は電圧ＶＤＤの電源及びダイオード７１のカソード端子に接続され、ＭＯＳＦＥＴ６７のドレイン端子はＭＯＳＦＥＴ６５のドレイン端子、ダイオード７１のアノード端子、ダイオード７２のカソード端子、及びトランス６３の１次側コイルの他方端に接続されている。ＭＯＳＦＥＴ６５のソース端子及びダイオード７２のアノード端子はそれぞれグランドに接続されている。 The source terminal of the MOSFET 67 is connected to the power supply of the voltage VDD and the cathode terminal of the diode 71. The drain terminal of the MOSFET 67 is the drain terminal of the MOSFET 65, the anode terminal of the diode 71, the cathode terminal of the diode 72, and the primary side coil of the transformer 63. Connected to the other end. The source terminal of the MOSFET 65 and the anode terminal of the diode 72 are each connected to the ground.

なお、トランス６３の１次側コイルの一方端（ＭＯＳＦＥＴ６４などに接続される点）をＡ点とし、トランス６３の１次側コイルの他方端（ＭＯＳＦＥＴ６５などに接続される点）をＢ点とする。 One end of the primary coil of the transformer 63 (a point connected to the MOSFET 64 or the like) is a point A, and the other end of the primary coil of the transformer 63 (a point connected to the MOSFET 65 or the like) is a point B. .

上記２次側回路６２は、抵抗７３と、コンパレータ（ヒステリシスコンパレータ）７４、７５と、フリップフロップ回路７６とを備えて構成されている。
コンパレータ７４のプラスの入力端子はトランス６３の２次側コイルの一方端、抵抗７３の一方端、及びコンパレータ７５のマイナスの入力端子に接続され、コンパレータ７４の出力端子はフリップフロップ回路７６のセット端子（Ｓ）に接続されている。 The secondary circuit 62 includes a resistor 73, comparators (hysteresis comparators) 74 and 75, and a flip-flop circuit 76.
The positive input terminal of the comparator 74 is connected to one end of the secondary coil of the transformer 63, one end of the resistor 73, and the negative input terminal of the comparator 75. The output terminal of the comparator 74 is the set terminal of the flip-flop circuit 76. Connected to (S).

コンパレータ７５のプラスの入力端子はトランス６３の２次側コイルの他方端、抵抗７３の他方端、及びコンパレータ７４のマイナスの入力端子に接続され、コンパレータ７５の出力端子はフリップフロップ回路７６のリセット端子（Ｒ）に接続されている。 The positive input terminal of the comparator 75 is connected to the other end of the secondary coil of the transformer 63, the other end of the resistor 73, and the negative input terminal of the comparator 74. The output terminal of the comparator 75 is the reset terminal of the flip-flop circuit 76. Connected to (R).

なお、トランス６３の２次側コイルの一方端（コンパレータ７４のプラスの入力端子に接続される点）をＣ点とし、トランス６３の２次側コイルの他方端（コンパレータ７５のプラスの入力端子に接続される点）をＤ点とする。 Note that one end of the secondary side coil of the transformer 63 (a point connected to the positive input terminal of the comparator 74) is C point, and the other end of the secondary side coil of the transformer 63 (to the positive input terminal of the comparator 75). Let D be a point that is connected).

図７は、駆動回路６８を示す図である。
図７に示す駆動回路６８は、インバータ７７〜７９と、バッファ８０、８１と、ＡＮＤ回路８２、８３と、立上り遅延回路８４、８５とを備えて構成されている。 FIG. 7 is a diagram showing the drive circuit 68.
The driving circuit 68 shown in FIG. 7 includes inverters 77 to 79, buffers 80 and 81, AND circuits 82 and 83, and rising delay circuits 84 and 85.

図８は、駆動回路６８内の各回路の出力タイミングチャートを示す図である。
立上りタイミング時の入力信号は、バッファ８１を介してＡＮＤ回路８３の一方の入力端子に入力されると共に、立上り遅延回路８５により所定時間遅延され、インバータ７９により反転され、ＡＮＤ回路８３の他方の入力端子に入力される。これにより、ＡＮＤ回路８３は、入力信号の立上りタイミングにおいてハイレベルのパルス電圧を出力する。ＡＮＤ回路８３から出力されるハイレベルのパルス電圧はＭＯＳＦＥＴ６５、６７のそれぞれのゲート端子に入力される。また、ＡＮＤ回路８２から出力されるローレベルの電圧はＭＯＳＦＥＴ６４、６６のそれぞれのゲート端子に入力される。すると、ＭＯＳＦＥＴ６５、６６がＯＮ、ＭＯＳＦＥＴ６４、６７がＯＦＦになり、１次側回路６１のＢ点がグランドに繋がるため、１次側回路６１のＡ点の電圧がハイレベル（Ｖ＝＋ＶＤＤ）、Ｂ点の電圧がローレベル（Ｖ＝０）となる。 FIG. 8 is a diagram illustrating an output timing chart of each circuit in the drive circuit 68.
The input signal at the rising timing is input to one input terminal of the AND circuit 83 via the buffer 81, is delayed for a predetermined time by the rising delay circuit 85, is inverted by the inverter 79, and is input to the other input of the AND circuit 83. Input to the terminal. As a result, the AND circuit 83 outputs a high level pulse voltage at the rising timing of the input signal. The high level pulse voltage output from the AND circuit 83 is input to the gate terminals of the MOSFETs 65 and 67. The low level voltage output from the AND circuit 82 is input to the gate terminals of the MOSFETs 64 and 66. Then, the MOSFETs 65 and 66 are turned on, the MOSFETs 64 and 67 are turned off, and the point B of the primary side circuit 61 is connected to the ground. Therefore, the voltage at the point A of the primary side circuit 61 is high level (V = + VDD), B The voltage at the point becomes low level (V = 0).

したがって、１次側回路６１のＡ点−Ｂ点間にプラス極性のパルス電圧が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性のパルス電圧が発生する。そして、コンパレータ７４から出力されるハイレベルのパルス電圧がフリップフロップ回路７６のセット端子（Ｓ）に入力され、フリップフロップ回路７６の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。 Therefore, a positive polarity pulse voltage is generated between the points A and B of the primary circuit 61, and is generated between the points A and B between the points C and D of the secondary circuit 62 via the transformer 63. A positive polarity pulse voltage corresponding to the positive polarity voltage is generated. The high-level pulse voltage output from the comparator 74 is input to the set terminal (S) of the flip-flop circuit 76, and the voltage (output signal) output from the output terminal (Q) of the flip-flop circuit 76 rises.

また、立下りタイミング時の入力信号は、インバータ７７により反転され、バッファ８０を介してＡＮＤ回路８２の一方の入力端子に入力されると共に、インバータ７７により反転され、立上り遅延回路８４により所定時間遅延され、インバータ７８により反転され、ＡＮＤ回路８２の他方の入力端子に入力される。これにより、ＡＮＤ回路８２は、入力信号の立下りタイミングにおいてハイレベルのパルス電圧を出力する。ＡＮＤ回路８２から出力されるハイレベルのパルス電圧はＭＯＳＦＥＴ６４、６６のそれぞれのゲート端子に入力される。また、ＡＮＤ回路８３から出力されるローレベルの電圧はＭＯＳＦＥＴ６５、６７のそれぞれのゲート端子に入力される。すると、ＭＯＳＦＥＴ６４、６７がＯＮ、ＭＯＳＦＥＴ６５、６６がＯＦＦになり、１次側回路６１のＡ点がグランドに繋がるため、１次側回路６１のＡ点の電圧がローレベル、Ｂ点の電圧がハイレベルとなる。 Further, the input signal at the falling timing is inverted by the inverter 77, input to one input terminal of the AND circuit 82 via the buffer 80, inverted by the inverter 77, and delayed by a predetermined time by the rising delay circuit 84. Is inverted by the inverter 78 and input to the other input terminal of the AND circuit 82. Thereby, the AND circuit 82 outputs a high-level pulse voltage at the falling timing of the input signal. The high level pulse voltage output from the AND circuit 82 is input to the gate terminals of the MOSFETs 64 and 66. The low level voltage output from the AND circuit 83 is input to the gate terminals of the MOSFETs 65 and 67. Then, the MOSFETs 64 and 67 are turned on, the MOSFETs 65 and 66 are turned off, and the point A of the primary side circuit 61 is connected to the ground, so that the voltage at the point A of the primary side circuit 61 is low level and the voltage at the point B is high. Become a level.

したがって、１次側回路６１のＡ点−Ｂ点間にマイナス極性のパルス電圧が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点―Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性のパルス電圧が発生する。そして、コンパレータ７５から出力されるハイレベルの電圧がフリップフロップ回路７６のリセット端子（Ｒ）に入力され、フリップフロップ回路７６の出力端子（Ｑ）から出力される電圧（出力信号）が立ち下がる。 Therefore, a negative polarity pulse voltage is generated between the points A and B of the primary circuit 61, and is generated between the points A and B between the points C and D of the secondary circuit 62 via the transformer 63. A negative polarity pulse voltage corresponding to the negative polarity voltage is generated. Then, the high level voltage output from the comparator 75 is input to the reset terminal (R) of the flip-flop circuit 76, and the voltage (output signal) output from the output terminal (Q) of the flip-flop circuit 76 falls.

このように、図６に示す信号伝達回路６０によれば、入力信号の立上りタイミングにおいてフリップフロップ回路７６から出力される電圧が立ち上がり、入力信号の立下りタイミングにおいてフリップフロップ回路７６から出力される電圧が立ち下がる。すなわち、１次側回路６１に入力される入力信号の立上りタイミング及び立下りタイミングと同じ立上りタイミング及び立下りタイミングの出力信号が２次側回路６２から出力される。図６に示す信号伝達回路６０によれば、トランス６３により１次側回路６１と２次側回路６２とを電気的に絶縁して入力信号を１次側回路６１から２次側回路６２へ伝達することができる。
特開平５−３０８２４４号公報 As described above, according to the signal transmission circuit 60 shown in FIG. 6, the voltage output from the flip-flop circuit 76 rises at the rising timing of the input signal, and the voltage output from the flip-flop circuit 76 at the falling timing of the input signal. Falls. That is, an output signal having the same rise timing and fall timing as the rise timing and fall timing of the input signal input to the primary side circuit 61 is output from the secondary side circuit 62. According to the signal transmission circuit 60 shown in FIG. 6, the primary side circuit 61 and the secondary side circuit 62 are electrically insulated by the transformer 63 and the input signal is transmitted from the primary side circuit 61 to the secondary side circuit 62. can do.
JP-A-5-308244

しかしながら、図６に示す信号伝達回路６０では、２次側回路６２のＣ点やＤ点に容量成分などが付き、かつ、トランス６３の結合係数が悪いと、誤動作するという問題がある。 However, the signal transmission circuit 60 shown in FIG. 6 has a problem of malfunction if a capacitance component or the like is attached to the point C or D of the secondary circuit 62 and the coupling coefficient of the transformer 63 is poor.

図９は、信号伝達回路６０が誤動作する場合の信号伝達回路６０内の各回路の出力タイミングチャートを示す図である。
入力信号の立上りタイミングにおいて、ＭＯＳＦＥＴ６５、６７のそれぞれのゲート端子にハイレベルのパルス電圧が入力され、ＭＯＳＦＥＴ６４、６６のそれぞれのゲート端子にローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ６５、６６がＯＮ、ＭＯＳＦＥＴ６４、６７がＯＦＦになり、１次側回路６１のＢ点がグランドに繋がるため、図９に示すように、１次側回路６１のＡ点の電圧がハイレベル（Ｖ＝＋ＶＤＤ）、Ｂ点の電圧がローレベル（Ｖ＝０）となる。したがって、１次側回路６１のＡ点−Ｂ点間にプラス極性のパルス電圧が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性のパルス電圧が発生する。 FIG. 9 is a diagram illustrating an output timing chart of each circuit in the signal transmission circuit 60 when the signal transmission circuit 60 malfunctions.
At the rising timing of the input signal, a high level pulse voltage is input to the gate terminals of the MOSFETs 65 and 67, and a low level voltage is input to the gate terminals of the MOSFETs 64 and 66. Then, the MOSFETs 65 and 66 are turned on, the MOSFETs 64 and 67 are turned off, and the point B of the primary side circuit 61 is connected to the ground, so that the voltage at the point A of the primary side circuit 61 is high level as shown in FIG. (V = + VDD), the voltage at point B becomes low level (V = 0). Therefore, a positive polarity pulse voltage is generated between the points A and B of the primary circuit 61, and is generated between the points A and B between the points C and D of the secondary circuit 62 via the transformer 63. A positive polarity pulse voltage corresponding to the positive polarity voltage is generated.

このとき、トランス６３の結合係数が悪いと、トランス６３のリーケージインダクタンスとＣ点、Ｄ点の容量成分とによりＬＣ発振回路が形成され、このＬＣ発振回路が発振することにより、Ｃ点―Ｄ点間の電圧がＣ点の電圧よりＤ点の電圧が高いマイナス極性の電圧になってしまう。このような場合、コンパレータ７５からハイレベルのパルス電圧が出力されてフリップフロップ回路７６の出力電圧がハイレベルからローレベルになり、入力信号と出力信号とが一致しなくなってしまう。 At this time, if the coupling coefficient of the transformer 63 is poor, an LC oscillation circuit is formed by the leakage inductance of the transformer 63 and the capacitance components at the points C and D, and this LC oscillation circuit oscillates, so that the point C-D The voltage between them becomes a negative polarity voltage in which the voltage at the point D is higher than the voltage at the point C. In such a case, a high-level pulse voltage is output from the comparator 75, and the output voltage of the flip-flop circuit 76 changes from the high level to the low level, so that the input signal and the output signal do not match.

また、入力信号の立下りタイミングにおいて、ＭＯＳＦＥＴ６４、６６のそれぞれのゲート端子にハイレベルのパルス電圧が入力され、ＭＯＳＦＥＴ６５、６７のそれぞれのゲート端子にローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ６４、６７がＯＮ、ＭＯＳＦＥＴ６５、６６がＯＦＦになり、１次側回路６１のＡ点がグランドに繋がるため、図９に示すように、１次側回路６１のＡ点の電圧がローレベル、Ｂ点の電圧がハイレベルとなる。したがって、１次側回路６１のＡ点−Ｂ点間にマイナス極性のパルス電圧が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性のパルス電圧が発生する。 Further, at the falling timing of the input signal, a high level pulse voltage is input to the respective gate terminals of the MOSFETs 64 and 66, and a low level voltage is input to the respective gate terminals of the MOSFETs 65 and 67. Then, the MOSFETs 64 and 67 are turned on, the MOSFETs 65 and 66 are turned off, and the point A of the primary side circuit 61 is connected to the ground, so that the voltage at the point A of the primary side circuit 61 is low level as shown in FIG. , The voltage at point B becomes high level. Therefore, a negative polarity pulse voltage is generated between the points A and B of the primary circuit 61 and is generated between the points A and B between the points C and D of the secondary circuit 62 via the transformer 63. A negative polarity pulse voltage corresponding to the negative polarity voltage is generated.

このとき、トランス６３の結合係数が悪いと、上述と同様に、トランス６３のリーケージインダクタンスとＣ点、Ｄ点の容量成分とによりＬＣ発振回路が形成され、このＬＣ発振回路が発振することより、Ｃ点―Ｄ点間の電圧が、Ｄ点の電圧よりＣ点の電圧が高いプラス極性の電圧になってしまう。このような場合、コンパレータ７４からハイレベルのパルス電圧が出力されてフリップフロップ回路７６の出力電圧がローレベルからハイレベルになり、入力信号と出力信号とが一致しなくなってしまう。 At this time, if the coupling coefficient of the transformer 63 is poor, an LC oscillation circuit is formed by the leakage inductance of the transformer 63 and the capacitance components at the points C and D as described above, and this LC oscillation circuit oscillates. The voltage between the point C and the point D becomes a positive polarity voltage in which the voltage at the point C is higher than the voltage at the point D. In such a case, a high-level pulse voltage is output from the comparator 74, and the output voltage of the flip-flop circuit 76 changes from a low level to a high level, so that the input signal and the output signal do not match.

このように、図６に示す信号伝達回路６０では、トランス６３の結合係数が悪いと、誤動作するという問題がある。
そこで、本発明では、入力側と出力側とを電気的に絶縁状態にする部分にトランスを用いる場合において、そのトランスの結合係数が悪くても誤動作することがない信号伝達回路を提供することを目的とする。 As described above, the signal transmission circuit 60 shown in FIG. 6 has a problem of malfunction if the coupling coefficient of the transformer 63 is poor.
Therefore, the present invention provides a signal transmission circuit that does not malfunction even when the transformer has a poor coupling coefficient when a transformer is used in a portion where the input side and the output side are electrically insulated. Objective.

上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の信号伝達回路は、１次側コイルと２次側コイルとを有するトランスと、電源と前記１次側コイルの一方端との間に設けられる第１のスイッチング素子と、前記第１のスイッチング素子と前記１次側コイルの一方端との接続点と、グランドとの間に設けられる第２のスイッチング素子と、前記電源と前記１次側コイルの他方端との間に設けられる第３のスイッチング素子と、前記第３のスイッチング素子と前記１次側コイルの他方端との接続点と、前記グランドとの間に設けられる第４のスイッチング素子と、入力信号の立上りタイミングにおいて、前記第１及び第４のスイッチング素子をオン、前記第２及び第３のスイッチング素子をオフさせることにより、前記１次側コイルに所定極性の電圧を印加させ、前記入力信号の立下りタイミングにおいて、前記第１及び第４のスイッチング素子をオフ、前記第２及び第３のスイッチング素子をオンさせることにより、前記１次側コイルに前記所定極性と逆極性の電圧を印加させる駆動回路と、前記２次側コイルに前記所定極性の電圧が印加されると、出力信号を立ち上がらせ、前記２次側コイルに前記逆極性の電圧が印加されると、前記出力信号を立ち下がらせる２次側回路とを備え、前記駆動回路は、前記第４のスイッチング素子のオン期間、前記第４のスイッチング素子のオン抵抗が徐々に上がるように前記第４のスイッチング素子を駆動し、前記第２のスイッチング素子のオン期間、前記第２のスイッチング素子のオン抵抗が徐々に上がるように前記第２のスイッチング素子を駆動する。 In order to solve the above problems, the present invention adopts the following configuration.
That is, the signal transmission circuit of the present invention includes a transformer having a primary side coil and a secondary side coil, a first switching element provided between a power source and one end of the primary side coil, A second switching element provided between a connection point between one switching element and one end of the primary coil and the ground; and provided between the power source and the other end of the primary coil. In the rising timing of the input signal, the third switching element, the fourth switching element provided between the connection point of the third switching element and the other end of the primary coil, and the ground, By turning on the first and fourth switching elements and turning off the second and third switching elements, a voltage having a predetermined polarity is applied to the primary coil, and the input signal Driving to apply a voltage having a polarity opposite to the predetermined polarity to the primary coil by turning off the first and fourth switching elements and turning on the second and third switching elements at a falling timing. When the voltage of the predetermined polarity is applied to the circuit and the secondary side coil, the output signal is raised, and when the reverse polarity voltage is applied to the secondary side coil, the output signal is caused to fall. A second-side circuit, and the driving circuit drives the fourth switching element so that an ON-resistance of the fourth switching element gradually increases during an ON period of the fourth switching element, The second switching element is driven so that the ON resistance of the second switching element gradually increases during the ON period of the second switching element.

このように構成される本発明の信号伝達回路によれば、入力信号の立上りタイミング後や立下りタイミング後、トランスの１次側コイルに蓄積されたエネルギーを第４のスイッチング素子や第２のスイッチング素子により消費させることができる。これにより、トランスの結合係数が悪くても、２次側回路における発振を防止することができる。このように、２次側回路における発振を防止することができるので、信号伝達回路を誤動作させないようにすることができる。 According to the signal transmission circuit of the present invention configured as described above, after the rising timing or falling timing of the input signal, the energy accumulated in the primary coil of the transformer is converted to the fourth switching element or the second switching element. It can be consumed by the element. Thereby, even if the coupling coefficient of a transformer is bad, the oscillation in a secondary side circuit can be prevented. Thus, since oscillation in the secondary side circuit can be prevented, the signal transmission circuit can be prevented from malfunctioning.

また、上記本発明の信号伝達回路は、カソード端子が前記電源に接続され、アノード端子が前記トランスの１次側コイルの一方端に接続される第１のダイオードと、カソード端子が前記電源に接続され、アノード端子が前記トランスの１次側コイルの他方端に接続される第２のダイオードとを備えるように構成してもよい。 In the signal transmission circuit of the present invention, the cathode terminal is connected to the power source, the anode terminal is connected to one end of the primary coil of the transformer, and the cathode terminal is connected to the power source. The anode terminal may comprise a second diode connected to the other end of the primary coil of the transformer.

このように構成される本発明の信号伝達回路によれば、入力信号の立上りタイミング及び立下りタイミングにおいて、トランスの１次側コイルに印加される電圧が電源電圧以上に上がると、第１のダイオードや第２のダイオードでもトランスの１次側コイルに蓄積されたエネルギーが消費されるので、より確実にトランスの２次側回路における発振を防止し、信号伝達回路が誤動作しないようにすることができる。 According to the signal transmission circuit of the present invention configured as above, when the voltage applied to the primary coil of the transformer rises above the power supply voltage at the rising timing and falling timing of the input signal, the first diode Since the energy accumulated in the primary coil of the transformer is also consumed by the second diode and the second diode, oscillation in the secondary circuit of the transformer can be prevented more reliably and the signal transmission circuit can be prevented from malfunctioning. .

本発明によれば、入力側と出力側とを電気的に絶縁状態にする部分にトランスを用いる信号伝達回路において、トランスの結合係数が悪くても誤動作することを防止することができる。 According to the present invention, it is possible to prevent malfunction in a signal transmission circuit using a transformer in a portion where the input side and the output side are electrically insulated from each other even if the coupling coefficient of the transformer is poor.

以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態の信号伝達回路を示す図である。なお、図６に示す従来の信号伝達回路６０の構成と同じ構成には同じ符号を付し、その構成の説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating a signal transmission circuit according to an embodiment of the present invention. The same reference numerals are given to the same components as those of the conventional signal transmission circuit 60 shown in FIG. 6, and the description of the components is omitted.

図１に示す信号伝達回路１は、１次側回路２と、２次側回路６２と、トランス６３とを備えて構成されている。
１次側回路２は、電圧ＶＤＤの電源とトランス６３の１次側コイルの一方端との間に設けられるｎｐｎバイポーラトランジスタ３（第１のスイッチング素子）と、ｎｐｎバイポーラトランジスタ３とトランス６３の１次側コイルの一方端との接続点と、グランドとの間に設けられるｎチャネルのＭＯＳＦＥＴ４（第２のスイッチング素子）と、電圧ＶＤＤの電源とトランス６３の１次側コイルの他方端との間に設けられるｎｐｎバイポーラトランジスタ５（第３のスイッチング素子）と、ｎｐｎバイポーラトランジスタ５とトランス６３の１次側コイルの他方端との接続点と、グランドとの間に設けられるｎチャネルのＭＯＳＦＥＴ６（第４のスイッチング素子）と、カソード端子が電圧ＶＤＤの電源に接続され、アノード端子がトランス６３の１次側コイルの一方端に接続されるダイオード７（第１のダイオード）と、カソード端子が電圧ＶＤＤの電源に接続され、アノード端子がトランス６３の１次側コイルの他方端に接続されるダイオード８（第２のダイオード）と、ｎｐｎバイポーラトランジスタ３、５及びＭＯＳＦＥＴ４、６を駆動する駆動回路９とを備えて構成されている。 A signal transmission circuit 1 shown in FIG. 1 includes a primary side circuit 2, a secondary side circuit 62, and a transformer 63.
The primary side circuit 2 includes an npn bipolar transistor 3 (first switching element) provided between the power supply of the voltage VDD and one end of the primary side coil of the transformer 63, one of the npn bipolar transistor 3 and the transformer 63. Between an n-channel MOSFET 4 (second switching element) provided between a connection point with one end of the secondary coil and the ground, and a power supply of the voltage VDD and the other end of the primary coil of the transformer 63 Npn bipolar transistor 5 (third switching element), npn bipolar transistor 5 and n-channel MOSFET 6 (first switch) connected between the connection point of the other end of the primary coil of transformer 63 and the ground. 4 switching element), the cathode terminal is connected to the power supply of the voltage VDD, and the anode terminal is the transformer 6 A diode 7 (first diode) connected to one end of the primary side coil of the first and second terminals, a cathode terminal connected to the power source of the voltage VDD, and an anode terminal connected to the other end of the primary side coil of the transformer 63. A diode 8 (second diode) and a drive circuit 9 for driving the npn bipolar transistors 3 and 5 and the MOSFETs 4 and 6 are provided.

なお、トランス６３の１次側コイルの一方端（ｎｐｎバイポーラトランジスタ３などに接続される点）をＡ点とし、トランス６３の１次側コイルの他方端（ｎｐｎバイポーラトランジスタ５などに接続される点）をＢ点とする。 Note that one end of the primary coil of the transformer 63 (a point connected to the npn bipolar transistor 3 or the like) is a point A, and the other end of the primary coil of the transformer 63 (a point connected to the npn bipolar transistor 5 or the like). ) Is B point.

駆動回路９は、ｎｐｎバイポーラトランジスタ３を駆動する駆動信号Ｍ１、ＭＯＳＦＥＴ４を駆動する駆動信号Ｍ２、ｎｐｎバイポーラトランジスタ５を駆動する駆動信号Ｍ３、ＭＯＳＦＥＴ６を駆動する駆動信号Ｍ４をそれぞれ生成する。 The drive circuit 9 generates a drive signal M1 for driving the npn bipolar transistor 3, a drive signal M2 for driving the MOSFET 4, a drive signal M3 for driving the npn bipolar transistor 5, and a drive signal M4 for driving the MOSFET 6.

図２は、本実施形態の信号伝達回路１内の各回路の出力タイミングチャートを示す図である。なお、ｎｐｎバイポーラトランジスタ３および５のベース―エミッタ間電圧をＶｂｅとする。 FIG. 2 is a diagram showing an output timing chart of each circuit in the signal transmission circuit 1 of the present embodiment. It is assumed that the base-emitter voltage of npn bipolar transistors 3 and 5 is Vbe.

図２に示すように、入力信号の立上りタイミングのとき、ｎｐｎバイポーラトランジスタ５のベース端子に入力される駆動信号Ｍ３がハイレベルからローレベルになり、ＭＯＳＦＥＴ６のゲート端子に入力される駆動信号Ｍ４がローレベルからハイレベルになる。（このとき、ｎｐｎバイポーラトランジスタ３のベース端子に入力される駆動信号Ｍ１はハイレベル、ＭＯＳＦＥＴ４のゲート端子に入力される駆動信号Ｍ２はローレベル）
すると、ｎｐｎバイポーラトランジスタ３とＭＯＳＦＥＴ６がＯＮ、ＭＯＳＦＥＴ４とｎｐｎバイポーラトランジスタ５がＯＦＦとなり、１次側回路２のＢ点がグランドに繋がり、１次側回路２のＡ点が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。 As shown in FIG. 2, at the rising timing of the input signal, the drive signal M3 input to the base terminal of the npn bipolar transistor 5 changes from the high level to the low level, and the drive signal M4 input to the gate terminal of the MOSFET 6 From low level to high level. (At this time, the drive signal M1 input to the base terminal of the npn bipolar transistor 3 is high level, and the drive signal M2 input to the gate terminal of the MOSFET 4 is low level)
Then, the npn bipolar transistor 3 and the MOSFET 6 are turned on, the MOSFET 4 and the npn bipolar transistor 5 are turned off, the point B of the primary side circuit 2 is connected to the ground, and the point A of the primary side circuit 2 drops from the power supply voltage VDD to the voltage Vbe. This is the voltage (VDD-Vbe).

したがって、１次側回路２のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生する。そして、コンパレータ７４からフリップフロップ回路７６のセット端子（Ｓ）に出力される電圧がローレベルからハイレベルになる。これにより、フリップフロップ回路７６の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。 Therefore, a positive polarity voltage (VDD-Vbe) is generated between the points A and B of the primary side circuit 2, and the points A and B are connected between the points C and D of the secondary side circuit 62 via the transformer 63. A positive polarity voltage (VDD-Vbe) corresponding to the positive polarity voltage generated between the points is generated. The voltage output from the comparator 74 to the set terminal (S) of the flip-flop circuit 76 changes from low level to high level. Thereby, the voltage (output signal) output from the output terminal (Q) of the flip-flop circuit 76 rises.

一方、入力信号の立下りタイミングのとき、ｎｐｎバイポーラトランジスタ３のベース端子に入力される駆動信号Ｍ１がハイレベルからローレベルになり、ＭＯＳＦＥＴ４のベース端子に入力される駆動信号Ｍ２がローレベルからハイレベルになる。（このとき、ｎｐｎバイポーラトランジスタ５のベース端子に入力される駆動信号Ｍ３はハイレベル、ＭＯＳＦＥＴ６のゲート端子に入力される駆動信号Ｍ４はローレベル）
すると、ＭＯＳＦＥＴ４とｎｐｎバイポーラトランジスタ５がＯＮ、ｎｐｎバイポーラトランジスタ３とＭＯＳＦＥＴ６がＯＦＦとなり、１次側回路２のＡ点がグランドに繋がり、１次側回路２のＢ点の電圧が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。 On the other hand, at the falling timing of the input signal, the drive signal M1 input to the base terminal of the npn bipolar transistor 3 changes from high level to low level, and the drive signal M2 input to the base terminal of MOSFET 4 changes from low level to high level. Become a level. (At this time, the drive signal M3 input to the base terminal of the npn bipolar transistor 5 is high level, and the drive signal M4 input to the gate terminal of the MOSFET 6 is low level).
Then, the MOSFET 4 and the npn bipolar transistor 5 are turned ON, the npn bipolar transistor 3 and the MOSFET 6 are turned OFF, the point A of the primary side circuit 2 is connected to the ground, and the voltage at the point B of the primary side circuit 2 is changed from the power supply voltage VDD. A voltage corresponding to the drop of Vbe (VDD−Vbe) is obtained.

したがって、１次側回路２のＡ点−Ｂ点間にマイナス極性の電圧（―（ＶＤＤ−Ｖｂｅ））が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性の電圧（―（ＶＤＤ−Ｖｂｅ））が発生する。そして、コンパレータ７５からフリップフロップ回路７６のリセット端子（Ｒ）に出力される電圧がローレベルからハイレベルになる。これにより、フリップフロップ回路７６の出力端子（Ｑ）から出力される電圧（出力信号）が立ち下がる。 Therefore, a negative polarity voltage (-(VDD-Vbe)) is generated between the points A and B of the primary side circuit 2, and the voltage A between the points C and D of the secondary side circuit 62 via the transformer 63. A negative polarity voltage (-(VDD-Vbe)) corresponding to the negative polarity voltage generated between the points -B is generated. The voltage output from the comparator 75 to the reset terminal (R) of the flip-flop circuit 76 changes from low level to high level. As a result, the voltage (output signal) output from the output terminal (Q) of the flip-flop circuit 76 falls.

このように、本実施形態の信号伝達回路１は、入力信号と同じ立上りタイミング及び立下りタイミングの出力信号を出力する。
入力信号の立上りタイミング後、本実施形態の信号伝達回路１では、駆動信号Ｍ３がローレベルになっている期間、駆動信号Ｍ４をローレベルになるまで徐々に下げる。そのため、少なくともＭＯＳＦＥＴ６がオンしている間、ＭＯＳＦＥＴ６のオン抵抗が徐々に上がる。これにより、入力信号の立上りタイミング後、トランス６３の１次側コイルに蓄積されたエネルギーは、ＭＯＳＦＥＴ６がオフするまでＭＯＳＦＥＴ６により消費される。また、入力信号の立上りタイミング後、１次側回路２のＢ点の電圧が電圧ＶＤＤを超えている期間は、ＭＯＳＦＥＴ６だけでなくダイオード８によってもトランス６３の１次側コイルに蓄積されたエネルギーが消費される。このとき、１次側回路２のＢ点の電圧は、電圧ＶＤＤを超えて上昇するが、電圧ＶＤＤとダイオード８により、電圧ＶＤＤとダイオード８の閾値電圧ＶＦとの合計電圧より大きくならないように制限される。なお、入力信号の立上りタイミング後、２次側回路６２で発振が起きないように、トランス６３の１次側コイルに蓄積されたエネルギーを十分に消費することが可能なＭＯＳＦＥＴ６やダイオード８が選定されることが望ましい。 As described above, the signal transmission circuit 1 of the present embodiment outputs an output signal having the same rising timing and falling timing as the input signal.
After the rising timing of the input signal, in the signal transmission circuit 1 of the present embodiment, the drive signal M4 is gradually lowered to the low level while the drive signal M3 is at the low level. Therefore, the on-resistance of MOSFET 6 gradually increases at least while MOSFET 6 is on. Thereby, after the rising timing of the input signal, the energy accumulated in the primary side coil of the transformer 63 is consumed by the MOSFET 6 until the MOSFET 6 is turned off. In addition, during the period when the voltage at the point B of the primary side circuit 2 exceeds the voltage VDD after the rising timing of the input signal, the energy accumulated in the primary side coil of the transformer 63 is not only by the MOSFET 6 but also by the diode 8. Is consumed. At this time, the voltage at the point B of the primary side circuit 2 rises above the voltage VDD, but is limited by the voltage VDD and the diode 8 so as not to become larger than the total voltage of the voltage VDD and the threshold voltage VF of the diode 8. Is done. A MOSFET 6 and a diode 8 that can sufficiently consume the energy accumulated in the primary side coil of the transformer 63 are selected so that oscillation does not occur in the secondary side circuit 62 after the rising timing of the input signal. It is desirable.

以上のように、本実施形態の信号伝達回路１では、入力信号の立上りタイミング後、ＭＯＳＦＥＴ６のオン抵抗が上がり、駆動信号Ｍ３が立ち上がる前に、１次側回路２のＢ点の電圧が電圧ＶＤＤ以上に上昇するため、駆動信号Ｍ３が立ち上がる前に、１次側回路２のＡ点−Ｂ点間の電圧が０以下に下がる。そのため、駆動信号Ｍ３が立ち上がる前に、トランス６３の１次側コイルに流れる電流の上昇が止まる。したがって、駆動信号Ｍ４を徐々に下げない場合（駆動信号Ｍ４のパルスを矩形パルスにする場合）に比べて、トランス６３の１次側コイルに流れる電流を少なくすることができる。 As described above, in the signal transmission circuit 1 of the present embodiment, after the rising timing of the input signal, the on-resistance of the MOSFET 6 increases, and before the drive signal M3 rises, the voltage at the point B of the primary side circuit 2 becomes the voltage VDD. Since the voltage rises above, the voltage between the points A and B of the primary circuit 2 falls to 0 or less before the drive signal M3 rises. Therefore, before the drive signal M3 rises, the current flowing through the primary side coil of the transformer 63 stops increasing. Therefore, the current flowing through the primary side coil of the transformer 63 can be reduced as compared with the case where the drive signal M4 is not gradually lowered (when the pulse of the drive signal M4 is changed to a rectangular pulse).

また、入力信号の立上りタイミング後、１次側回路２のＢ点の電圧が電圧ＶＤＤを超えている期間、ダイオード８により１次側回路２のＡ点−Ｂ点間にマイナス極性の電圧（Ｖ＝−（ＶＦ＋Ｖｂｅ））がかかるため、トランス６３の１次側コイルに流れる電流をさらに少なくすることができる。 In addition, after the rising timing of the input signal, during the period when the voltage at point B of the primary side circuit 2 exceeds the voltage VDD, a negative polarity voltage (V =-(VF + Vbe)), the current flowing in the primary coil of the transformer 63 can be further reduced.

つまり、本実施形態の信号伝達回路１では、入力信号の立上りタイミング後、ＭＯＳＦＥＴ６やダイオード８によりトランス６３の１次側コイルに蓄積されたエネルギーを消費させ、かつ、トランス６３の１次側コイルに流れる電流を少なくさせているので、トランス６３の結合係数が悪くても、２次側回路６２における発振を抑えることができる。 That is, in the signal transmission circuit 1 of the present embodiment, after the rising timing of the input signal, the energy accumulated in the primary side coil of the transformer 63 is consumed by the MOSFET 6 and the diode 8 and the primary side coil of the transformer 63 is consumed. Since the flowing current is reduced, oscillation in the secondary side circuit 62 can be suppressed even if the coupling coefficient of the transformer 63 is poor.

一方、入力信号の立下りタイミング後も、本実施形態の信号伝達回路１では、駆動信号Ｍ１がローレベルになっている期間、駆動信号Ｍ２をローレベルになるまで徐々に下げる。そのため、少なくともＭＯＳＦＥＴ４がオンしている間、ＭＯＳＦＥＴ４のオン抵抗が徐々に上がる。これにより、入力信号の立下りタイミング後、トランス６３の１次側コイルに蓄積されたエネルギーは、ＭＯＳＦＥＴ４がオフするまでＭＯＳＦＥＴ４により消費される。また、入力信号の立下りタイミング後、１次側回路２のＡ点の電圧が電圧ＶＤＤを超えている期間は、ＭＯＳＦＥＴ４だけでなくダイオード７によってもトランス６３の１次側コイルに蓄積されたエネルギーが消費される。このとき、１次側回路２のＡ点の電圧は、電圧ＶＤＤを超えて上昇するが、電圧ＶＤＤとダイオード７により、電圧ＶＤＤとダイオード７の閾値電圧ＶＦとの合計電圧より大きくならないよう制限される。なお、入力信号の立下りタイミング後、２次側回路６２で発振が起きないように、トランス６３の１次側コイルに蓄積されたエネルギーを十分に消費することが可能なＭＯＳＦＥＴ４やダイオード７が選定されることが望ましい。 On the other hand, even after the falling timing of the input signal, in the signal transmission circuit 1 of the present embodiment, the drive signal M2 is gradually lowered to the low level while the drive signal M1 is at the low level. Therefore, the on-resistance of the MOSFET 4 gradually increases at least while the MOSFET 4 is on. Thereby, after the falling timing of the input signal, the energy accumulated in the primary side coil of the transformer 63 is consumed by the MOSFET 4 until the MOSFET 4 is turned off. Further, after the input signal falls, the energy accumulated in the primary coil of the transformer 63 not only by the MOSFET 4 but also by the diode 7 during the period when the voltage at the point A of the primary circuit 2 exceeds the voltage VDD. Is consumed. At this time, the voltage at the point A of the primary side circuit 2 rises above the voltage VDD, but is limited by the voltage VDD and the diode 7 so as not to be larger than the total voltage of the voltage VDD and the threshold voltage VF of the diode 7. The A MOSFET 4 and a diode 7 that can sufficiently consume the energy accumulated in the primary side coil of the transformer 63 are selected so that oscillation does not occur in the secondary side circuit 62 after the falling timing of the input signal. It is desirable that

以上のように、本実施形態の信号伝達回路１では、入力信号の立下りタイミング後、ＭＯＳＦＥＴ４のオン抵抗が上がり、駆動信号Ｍ１が立ち上がる前に、１次側回路２のＡ点の電圧が電圧ＶＤＤ以上に上昇するため、駆動信号Ｍ１が立ち上がる前に、１次側回路２のＡ点−Ｂ点間の電圧が０以上に上がる。そのため、駆動信号Ｍ１が立ち上がる前に、トランス６３の１次側コイルに流れる電流の下降が止まる。したがって、駆動信号Ｍ２を徐々に下げない場合（駆動信号Ｍ２のパルスを矩形パルスにする場合）に比べて、トランス６３の１次側コイルに流れる電流を少なくすることができる。 As described above, in the signal transmission circuit 1 of the present embodiment, after the falling timing of the input signal, the on-resistance of the MOSFET 4 increases and before the drive signal M1 rises, the voltage at the point A of the primary side circuit 2 is the voltage. Since the voltage rises to VDD or higher, the voltage between the points A and B of the primary side circuit 2 rises to 0 or higher before the drive signal M1 rises. Therefore, before the drive signal M1 rises, the current flowing through the primary coil of the transformer 63 stops dropping. Therefore, the current flowing through the primary side coil of the transformer 63 can be reduced as compared with the case where the drive signal M2 is not gradually lowered (when the pulse of the drive signal M2 is a rectangular pulse).

また、入力信号の立下りタイミング後、１次側回路２のＡ点の電圧が電圧ＶＤＤを超えている期間、ダイオード７により１次側回路２のＡ点−Ｂ点間にプラス極性の電圧（Ｖ＝ＶＦ＋Ｖｂｅ））がかかるため、トランス６３の１次側コイルに流れる電流をさらに少なくすることができる。 Further, during the period when the voltage at the point A of the primary side circuit 2 exceeds the voltage VDD after the falling timing of the input signal, a positive polarity voltage (between the points A and B of the primary side circuit 2 is applied by the diode 7. V = VF + Vbe)), the current flowing in the primary coil of the transformer 63 can be further reduced.

つまり、本実施形態の信号伝達回路１では、入力信号の立下りタイミング後、ＭＯＳＦＥＴ４やダイオード７によりトランス６３の１次側コイルに蓄積されたエネルギーを消費させ、かつ、トランス６３の１次側コイルに流れる電流を少なくさせているので、トランス６３の結合係数が悪くても、２次側回路６２における発振を抑えることができる。 That is, in the signal transmission circuit 1 of this embodiment, after the falling timing of the input signal, the energy accumulated in the primary side coil of the transformer 63 is consumed by the MOSFET 4 and the diode 7 and the primary side coil of the transformer 63 is consumed. Therefore, even if the coupling coefficient of the transformer 63 is poor, oscillation in the secondary circuit 62 can be suppressed.

次に、本実施形態の信号伝達回路１における駆動回路９について説明する。
図３は、駆動回路９を示す図である。
図３に示す駆動回路９は、インバータ１０と、コンデンサ１１、１２と、抵抗１３、１４と、コンパレータ１５、１６と、電圧源１７、１８と、ＯＲ回路１９、２０と、ｎチャネルのＭＯＳＦＥＴ２１、２２とを備えて構成されている。 Next, the drive circuit 9 in the signal transmission circuit 1 of the present embodiment will be described.
FIG. 3 is a diagram showing the drive circuit 9.
The drive circuit 9 shown in FIG. 3 includes an inverter 10, capacitors 11 and 12, resistors 13 and 14, comparators 15 and 16, voltage sources 17 and 18, OR circuits 19 and 20, an n-channel MOSFET 21, 22.

図４は、駆動回路９の出力タイミングチャートを示す図である。
入力信号が立ち上がると、抵抗１４に電圧がかかり、駆動信号Ｍ４がローレベルからハイレベルになる。その後、抵抗１４を通してコンデンサ１２が充電され、駆動信号Ｍ４が徐々に下がっていく。そして、抵抗１４にかかる電圧がコンパレータ１６のプラスの入力端子に接続される電圧源１８の電圧Ｖ１よりも小さくなると、コンパレータ１６からハイレベルの電圧が出力されると共に、ＯＲ回路２０からハイレベルの電圧が出力され、ＭＯＳＦＥＴ２２がオンし、駆動信号Ｍ４が急峻にローレベルになる。 FIG. 4 is a diagram illustrating an output timing chart of the drive circuit 9.
When the input signal rises, a voltage is applied to the resistor 14 and the drive signal M4 changes from low level to high level. Thereafter, the capacitor 12 is charged through the resistor 14, and the drive signal M4 gradually decreases. When the voltage applied to the resistor 14 becomes smaller than the voltage V1 of the voltage source 18 connected to the positive input terminal of the comparator 16, a high level voltage is output from the comparator 16, and a high level voltage is output from the OR circuit 20. A voltage is output, the MOSFET 22 is turned on, and the drive signal M4 is steeply brought to a low level.

したがって、ＭＯＳＦＥＴ６のオン抵抗を徐々に上げることができるとともに、駆動信号Ｍ４の電圧が所定電圧まで下がったら急峻にＭＯＳＦＥＴ６をオフすることができる。
また、入力信号が立ち上がると、抵抗１４に電圧がかかり、コンパレータ１６から出力される電圧がハイレベルからローレベルになり、駆動信号Ｍ３がハイレベルからローレベルになる。その後、抵抗１４にかかる電圧がコンパレータ１６のプラスの入力端子に入力される電圧Ｖ１よりも小さくなると、コンパレータ１６から出力される電圧がローレベルからハイレベルになり、駆動信号Ｍ３がローレベルからハイレベルになる。 Therefore, the on-resistance of MOSFET 6 can be gradually increased, and MOSFET 6 can be turned off sharply when the voltage of drive signal M4 drops to a predetermined voltage.
When the input signal rises, a voltage is applied to the resistor 14, the voltage output from the comparator 16 changes from high level to low level, and the drive signal M3 changes from high level to low level. Thereafter, when the voltage applied to the resistor 14 becomes smaller than the voltage V1 input to the positive input terminal of the comparator 16, the voltage output from the comparator 16 changes from low level to high level, and the drive signal M3 changes from low level to high level. Become a level.

したがって、少なくともＭＯＳＦＥＴ６がオンしている間は、ｎｐｎバイポーラトランジスタ５をオフし、ＭＯＳＦＥＴ６がオンするタイミングでｎｐｎバイポーラトランジスタ５をオンすることができる。 Therefore, at least while MOSFET 6 is on, npn bipolar transistor 5 can be turned off, and npn bipolar transistor 5 can be turned on at the timing when MOSFET 6 is turned on.

一方、入力信号が立ち下がると、インバータ１０により抵抗１３に電圧がかかる。すると、駆動信号Ｍ２がローレベルからハイレベルになる。その後、抵抗１３を通してコンデンサ１１が充電され、駆動信号Ｍ２が徐々に下がっていく。そして、抵抗１３にかかる電圧がコンパレータ１５のプラスの入力端子に接続される電圧源１７の電圧Ｖ１よりも小さくなると、コンパレータ１５からハイレベルの電圧が出力されると共に、ＯＲ回路１９からハイレベルの電圧が出力され、ＭＯＳＦＥＴ２１がオンし、駆動信号Ｍ２が急峻にローレベルになる。 On the other hand, when the input signal falls, a voltage is applied to the resistor 13 by the inverter 10. Then, the drive signal M2 changes from the low level to the high level. Thereafter, the capacitor 11 is charged through the resistor 13, and the drive signal M2 gradually decreases. When the voltage applied to the resistor 13 becomes smaller than the voltage V1 of the voltage source 17 connected to the positive input terminal of the comparator 15, a high level voltage is output from the comparator 15 and a high level voltage is output from the OR circuit 19. A voltage is output, the MOSFET 21 is turned on, and the drive signal M2 steeply goes to a low level.

したがって、ＭＯＳＦＥＴ４のオン抵抗を徐々に上げることができるとともに、駆動信号Ｍ２の電圧が所定電圧まで下がったら急峻にＭＯＳＦＥＴ４をオフすることができる。
また、入力信号が立ち下がると、インバータ１０により抵抗１３に電圧がかかる。すると、コンパレータ１５から出力される電圧がハイレベルからローレベルになり、駆動信号Ｍ１がハイレベルからローレベルになる。その後、抵抗１３にかかる電圧がコンパレータ１５のプラスの入力端子に入力される電圧Ｖ１よりも小さくなると、コンパレータ１５から出力される電圧がローレベルからハイレベルになり、駆動信号Ｍ１がローレベルからハイレベルになる。 Therefore, the on-resistance of the MOSFET 4 can be gradually increased, and the MOSFET 4 can be turned off sharply when the voltage of the drive signal M2 drops to a predetermined voltage.
Further, when the input signal falls, a voltage is applied to the resistor 13 by the inverter 10. Then, the voltage output from the comparator 15 changes from high level to low level, and the drive signal M1 changes from high level to low level. Thereafter, when the voltage applied to the resistor 13 becomes smaller than the voltage V1 input to the positive input terminal of the comparator 15, the voltage output from the comparator 15 changes from low level to high level, and the drive signal M1 changes from low level to high level. Become a level.

したがって、少なくともＭＯＳＦＥＴ４がオンしている間は、ｎｐｎバイポーラトランジスタ３をオフし、ＭＯＳＦＥＴ４がオンするタイミングでｎｐｎバイポーラトランジスタ３をオンすることができる。 Therefore, at least while the MOSFET 4 is on, the npn bipolar transistor 3 can be turned off, and the npn bipolar transistor 3 can be turned on when the MOSFET 4 is turned on.

以上のように、本実施形態の信号伝達回路１では、入力信号の立上りタイミング後や立下りタイミング後において、２次側回路６２での発振を防止することができるので、信号伝達回路１を誤動作させないようにすることができる。 As described above, in the signal transmission circuit 1 according to the present embodiment, the oscillation in the secondary circuit 62 can be prevented after the rising timing or the falling timing of the input signal. You can avoid it.

また、本実施形態の信号伝達回路１は、２次側回路６２での発振を防止することができるので、抵抗７３の抵抗値を小さくする必要がない。
さらに、本実施形態の信号伝達回路１は、トランス６３によりデジタル信号を１次側回路２から２次側回路６２に伝達させる構成であるので、高信頼性、高耐久性、高速性などの優れた特性を備えた信号伝達回路になっている。 In addition, since the signal transmission circuit 1 of the present embodiment can prevent oscillation in the secondary circuit 62, it is not necessary to reduce the resistance value of the resistor 73.
Furthermore, since the signal transmission circuit 1 of the present embodiment is configured to transmit a digital signal from the primary side circuit 2 to the secondary side circuit 62 by the transformer 63, it is excellent in high reliability, high durability, high speed, and the like. It is a signal transmission circuit with special characteristics.

なお、上記駆動信号Ｍ２、Ｍ４は、ＭＯＳＦＥＴ４、６のオン抵抗を徐々に上げることが可能なものであれば特に限定されず、例えば、図５（ａ）や図５（ｂ）に示すような駆動信号が考えられる。 The drive signals M2 and M4 are not particularly limited as long as the on-resistances of the MOSFETs 4 and 6 can be gradually increased. For example, as shown in FIGS. 5A and 5B A drive signal is conceivable.

また、上記２次側回路６２は、コンパレータ７４、７５及びフリップフロップ回路７６を備えているが、トランス６３の２次側コイルに所定極性の電圧が印加されると、出力信号を立ち上がらせ、トランス６３の２次側コイルに上記所定極性と逆極性の電圧が印加されると、出力信号を立ち下がらせることが可能な構成であれば、２次側回路６２の構成は限定されない。例えば、コンパレータ７４、７５及びフリップフロップ回路７６の代わりに、Ｃ点とプラスの入力端子とが接続され、Ｄ点とマイナスの入力端子とが接続されるヒステリシスコンパレータを備え、そのヒステリシスコンパレータの出力端子から出力信号を得るようにした２次側回路６２が考えられる。 The secondary side circuit 62 includes comparators 74 and 75 and a flip-flop circuit 76. When a voltage of a predetermined polarity is applied to the secondary side coil of the transformer 63, the output signal is raised and the transformer The configuration of the secondary circuit 62 is not limited as long as the output signal can fall when a voltage having a polarity opposite to the predetermined polarity is applied to the secondary coil 63. For example, instead of the comparators 74 and 75 and the flip-flop circuit 76, a hysteresis comparator in which a point C and a positive input terminal are connected and a point D and a negative input terminal are connected is provided, and an output terminal of the hysteresis comparator A secondary side circuit 62 can be considered that obtains an output signal from.

また、上記実施形態では、ダイオード７、８によっても、入力信号の立上りタイミング後や立下りタイミング後において、トランス６３の１次側コイルに蓄積されたエネルギーを消費させる構成であるが、ダイオード７、８を省略して、入力信号の立上りタイミング後や立下りタイミング後において、トランス６３の１次側コイルに蓄積されたエネルギーをＭＯＳＦＥＴ４、６だけで消費させるように構成してもよい。 In the above embodiment, the diodes 7 and 8 are configured to consume the energy accumulated in the primary side coil of the transformer 63 after the rising timing and the falling timing of the input signal. 8 may be omitted, and the energy stored in the primary side coil of the transformer 63 may be consumed only by the MOSFETs 4 and 6 after the rising timing or the falling timing of the input signal.

本発明の実施形態の信号伝達回路を示す図である。It is a figure which shows the signal transmission circuit of embodiment of this invention. 本実施形態の信号伝達回路内の各回路の出力タイミングチャートを示す図である。It is a figure which shows the output timing chart of each circuit in the signal transmission circuit of this embodiment. 駆動回路を示す図である。It is a figure which shows a drive circuit. 駆動回路の出力タイミングチャートを示す図である。It is a figure which shows the output timing chart of a drive circuit. 駆動信号Ｍ２、Ｍ４の他の例を示す図である。It is a figure which shows the other example of drive signal M2, M4. 従来の信号伝達回路を示す図である。It is a figure which shows the conventional signal transmission circuit. 駆動回路を示す図である。It is a figure which shows a drive circuit. 駆動回路内の各回路の出力タイミングチャートを示す図である。It is a figure which shows the output timing chart of each circuit in a drive circuit. 誤動作する場合の従来の信号伝達回路内の各回路の出力タイミングチャートを示す図である。It is a figure which shows the output timing chart of each circuit in the conventional signal transmission circuit in the case of malfunctioning.

Explanation of symbols

１信号伝達回路
２１次側回路
３、５ｎｐｎバイポーラトランジスタ
４、６ＭＯＳＦＥＴ
７、８ダイオード
９駆動回路
１０インバータ
１１、１２コンデンサ
１３、１４抵抗
１５、１６コンパレータ
１７、１８電圧源
１９、２０ＯＲ回路
２１、２２ＭＯＳＦＥＴ
６０信号伝達回路
６１１次側回路
６２２次側回路
６３トランス
６４〜６７ＭＯＳＦＥＴ
６８駆動回路
６９〜７２ダイオード
７３抵抗
７４、７５コンパレータ
７６フリップフロップ回路
７７〜７９インバータ
８０、８１バッファ
８２、８３ＡＮＤ回路
８４、８５立上り遅延回路 DESCRIPTION OF SYMBOLS 1 Signal transmission circuit 2 Primary side circuit 3, 5 npn bipolar transistor 4, 6 MOSFET
7, 8 Diode 9 Drive circuit 10 Inverter 11, 12 Capacitor 13, 14 Resistor 15, 16 Comparator 17, 18 Voltage source 19, 20 OR circuit 21, 22 MOSFET
60 Signal Transmission Circuit 61 Primary Side Circuit 62 Secondary Side Circuit 63 Transformers 64 to 67 MOSFET
68 Driving circuit 69 to 72 Diode 73 Resistance 74, 75 Comparator 76 Flip-flop circuit 77 to 79 Inverter 80, 81 Buffer 82, 83 AND circuit 84, 85 Rise delay circuit

Claims

A transformer having a primary coil and a secondary coil;
A first switching element provided between a power source and one end of the primary coil;
A second switching element provided between a connection point between the first switching element and one end of the primary coil, and a ground;
A third switching element provided between the power source and the other end of the primary coil;
A fourth switching element provided between a connection point between the third switching element and the other end of the primary coil, and the ground;
By turning on the first and fourth switching elements and turning off the second and third switching elements at the rising timing of the input signal, a voltage having a predetermined polarity is applied to the primary coil, and the input At the signal fall timing, the first and fourth switching elements are turned off, and the second and third switching elements are turned on to apply a voltage having a polarity opposite to the predetermined polarity to the primary coil. A driving circuit to be
When the voltage of the predetermined polarity is applied to the secondary side coil, the output signal rises, and when the voltage of the reverse polarity is applied to the secondary side coil, the secondary side causes the output signal to fall. Circuit,
With
The drive circuit drives the fourth switching element so that an on-resistance of the fourth switching element gradually increases during an on period of the fourth switching element, and an on period of the second switching element; Driving the second switching element so as to gradually increase the on-resistance of the second switching element;
A signal transmission circuit characterized by that.

The signal transmission circuit according to claim 1,
A first diode having a cathode terminal connected to the power source and an anode terminal connected to one end of a primary coil of the transformer;
A second diode having a cathode terminal connected to the power source and an anode terminal connected to the other end of the primary coil of the transformer;
A signal transmission circuit comprising: