JP2009059855A - Dry etching method and method for manufacturing semiconductor device - Google Patents
Dry etching method and method for manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2009059855A JP2009059855A JP2007225284A JP2007225284A JP2009059855A JP 2009059855 A JP2009059855 A JP 2009059855A JP 2007225284 A JP2007225284 A JP 2007225284A JP 2007225284 A JP2007225284 A JP 2007225284A JP 2009059855 A JP2009059855 A JP 2009059855A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- gas
- etching
- base film
- layer resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
本発明は、多層レジストを用いたドライエッチング方法、及びそれを用いた半導体装置の製造方法に関する。 The present invention relates to a dry etching method using a multilayer resist and a semiconductor device manufacturing method using the same.
近年、半導体装置の微細化に伴い、パターン形成に用いられるレジストの薄膜化が進んでいる。例えば、65nmデザインルールプロセスにおいては、約200nmの膜厚でArF(フッ化アルゴン)からなるレジストを用いて露光及び現像を行い、パターニングしていた。しかし、45nmデザインルールプロセスにおいては、使用するレジストを約150nm程度の膜厚までさらに薄膜化する必要がある。 In recent years, with the miniaturization of semiconductor devices, the resist used for pattern formation has been made thinner. For example, in the 65 nm design rule process, patterning is performed by exposing and developing using a resist made of ArF (argon fluoride) with a film thickness of about 200 nm. However, in the 45 nm design rule process, it is necessary to further reduce the resist to be used to a film thickness of about 150 nm.
このため、特に、パターニングしたレジストをマスクとして下地膜をドライエッチングにより加工する工程では、所望の選択比を有するレジストを準備するのが難しい。そこで、従来の単層のレジストを用いたドライエッチング方法に替わり、多層のレジストを用いてエッチングを行う多層レジストプロセスが検討されている。 For this reason, it is difficult to prepare a resist having a desired selectivity, particularly in a process of processing a base film by dry etching using a patterned resist as a mask. Therefore, in place of the conventional dry etching method using a single layer resist, a multilayer resist process in which etching is performed using a multilayer resist is being studied.
従来の多層レジストプロセスを用いたパターン形成方法について、図5を用いて説明する。図5(a)〜(d)は、従来の多層レジストを用いたドライエッチング方法を示す断面図である。 A pattern forming method using a conventional multilayer resist process will be described with reference to FIG. 5A to 5D are sectional views showing a conventional dry etching method using a multilayer resist.
まず、図5(a)に示すように、半導体基板500上にパターニングを行う下地膜(被加工膜)510を形成した後、下地膜510上に下層レジスト520、中間層530、及び上層レジスト540を順次形成する。続いて、露光及び現像により上層レジスト540をパターニングする。
First, as shown in FIG. 5A, after forming a base film (processed film) 510 to be patterned on the
次に、図5(b)に示すように、上層レジスト540をマスクとして、中間層530をドライエッチングにより加工することで、中間層530にパターンを転写する。
Next, as shown in FIG. 5B, the pattern is transferred to the
次に、図5(c)に示すように、中間層530をマスクとして、下層レジスト520をドライエッチングにより加工することで、下層レジスト520にパターンを転写する。
Next, as shown in FIG. 5C, the pattern is transferred to the lower layer resist 520 by processing the lower layer resist 520 by dry etching using the
最後に、図5(d)に示すように、下層レジスト520をマスクとして、下地膜(被加工膜)510をドライエッチングにより加工することで、下地膜510に所望のパターンを形成する。
Finally, as shown in FIG. 5D, a desired pattern is formed on the
一方、一般的にドライエッチングを用いて加工を行う際には、エッチング速度の面内分布やバラツキを考慮して、また、下地である基板に段差が存在しても安定的に所望の加工形状を得ることができるように、一定量のオーバーエッチングを行う。 On the other hand, in general, when processing using dry etching, in-plane distribution and variation of the etching rate are taken into consideration, and the desired processing shape can be stably obtained even if there is a step in the underlying substrate. A certain amount of over-etching is performed so that
しかしながら、図5(c)に示すように、従来のドライエッチング方法では、下層レジスト520の加工を行う際に酸素ラジカルなどのエッチャントが過剰となり、過剰なエッチャントにより下層レジスト520にサイドエッチングが発生するという不具合があった。
However, as shown in FIG. 5C, in the conventional dry etching method, an etchant such as an oxygen radical becomes excessive when the
下層レジスト520にサイドエッチングが発生すると、下層レジスト520の下に設けられた下地膜510を加工する際の寸法精度が悪くなったり、所望の寸法が得られない等の不具合が生じる恐れがある。このサイドエッチングが生じる理由として、下層レジスト520をエッチングする際に、下層レジスト520に対する下地膜510及び中間層530の選択比が大きく、下地膜510及び中間層530がエッチングされにくいことが挙げられる。具体的には、上述の選択比の違いにより、上層レジスト540及び下層レジスト520のエッチングが終了して、下地膜510及び中間層530の露出面積が大きくなるに連れて、エッチャントが過剰になる。そして、この過剰なエッチャントにより、下層レジスト520のサイドエッチングが進行する。
If side etching occurs in the lower layer resist 520, there is a possibility that problems such as deterioration in dimensional accuracy when the
上述の不具合を解決する方法としては、例えば、下層レジスト520をエッチングする際にガスを添加して、下層レジスト520の側壁に保護膜を形成する方法が考案されている(例えば、特許文献1参照)。この方法によれば、保護膜により下層レジスト520が保護されるため、サイドエッチングの進行を抑制することができる。
しかしながら、エッチャントが過剰になるのはオーバーエッチング時であるため、上述の従来の解決法では、下層レジストの側壁に保護膜を形成しようとすると、オーバーエッチングの工程以前に保護膜が過剰に形成される結果、下層レジストが順テーパ形状となり、レジストパターンの垂直形状が維持できないという不具合が生じる。 However, since the etchant becomes excessive at the time of overetching, in the conventional solution described above, when a protective film is formed on the side wall of the lower resist, an excessive protective film is formed before the overetching process. As a result, the lower layer resist has a forward taper shape and the vertical shape of the resist pattern cannot be maintained.
本発明は、上記の不具合を鑑み、多層レジストを用いたドライエッチング方法において
、レジストのサイドエッチングの発生が抑制され、下地膜を所望の形状に良好に加工することが可能なドライエッチング方法、及びそれを用いた半導体装置の製造方法を提供することを目的とする。
In view of the above-described problems, the present invention provides a dry etching method using a multilayer resist, in which the occurrence of resist side etching is suppressed, and a dry etching method capable of satisfactorily processing a base film into a desired shape, and An object of the present invention is to provide a method of manufacturing a semiconductor device using the same.
上記課題を解決するために、本発明の第1のドライエッチング方法は、下層レジスト、中間層、及び上層レジストが下から順に積層されてなる多層レジストを用いて下地膜をエッチングするドライエッチング方法であって、前記下地膜上に前記多層レジストを形成した後、前記上層レジスト及び前記中間層をマスクとして、第1のガス、及び前記下地膜をエッチングするための第2のガスを含むエッチングガスを用いて前記下層レジストをエッチングする工程(a)と、前記工程(a)の後、前記下層レジストをマスクとして、前記第2のガスを含むエッチングガスを用いて前記下地膜をエッチングする工程(b)とを備えている。 In order to solve the above problems, a first dry etching method of the present invention is a dry etching method in which a base film is etched using a multilayer resist in which a lower layer resist, an intermediate layer, and an upper layer resist are sequentially laminated from the bottom. Then, after forming the multilayer resist on the base film, using the upper resist and the intermediate layer as a mask, an etching gas containing a first gas and a second gas for etching the base film is used. And (b) etching the underlying film using the etching gas containing the second gas using the underlying resist as a mask after the step (a). ).
この第1の方法によれば、工程(a)で下層レジストをエッチングするための第1のガスに加えて、下地膜をエッチングするための第2のガスを添加することで、下層レジストのエッチングが終了しても、第2のガスにより下地膜がエッチングされる。これにより、過剰なエッチャントにより下層レジストのサイドエッチングが発生するのを防ぐことができる。従って、本発明の第1のドライエッチング方法を用いれば、レジストのサイドエッチングが発生することなく、精度良く下地膜を所望の形状に加工することができる。 According to the first method, in addition to the first gas for etching the lower layer resist in the step (a), the second gas for etching the lower layer resist is added, thereby etching the lower layer resist. Even if the process is completed, the base film is etched by the second gas. Thereby, it is possible to prevent the side etching of the lower resist from occurring due to an excessive etchant. Therefore, by using the first dry etching method of the present invention, the base film can be processed into a desired shape with high accuracy without causing side etching of the resist.
また、本発明の第2のドライエッチング方法は、下層レジスト、中間層、及び上層レジストが下から順に積層されてなる多層レジストを用いて下地膜をエッチングするドライエッチング方法であって、前記下地膜上に前記多層レジストを形成した後、前記上層レジストをマスクとして、第1のガスを含むエッチングガスを用いて前記中間層をエッチングする工程(a)と、前記工程(a)の後、前記中間層をマスクとして、第2のガスを含むエッチングガスを用いて前記下層レジストを所定の膜厚になるまでエッチングする工程(b)と、前記工程(b)の後、前記中間層をマスクとして、前記第1のガス及び前記第2のガスを含むエッチングガスを用いて、前記下地膜が露出するまで前記下層レジストをさらにエッチングする工程(c)とを備えている。 The second dry etching method of the present invention is a dry etching method in which a base film is etched using a multilayer resist in which a lower layer resist, an intermediate layer, and an upper layer resist are laminated in order from the bottom. After the multilayer resist is formed thereon, the intermediate layer is etched using an etching gas containing a first gas using the upper layer resist as a mask, and after the step (a), the intermediate layer is etched. Etching the lower layer resist to a predetermined thickness using an etching gas containing a second gas using the layer as a mask, and after the step (b), using the intermediate layer as a mask, (C) further etching the lower layer resist using an etching gas containing the first gas and the second gas until the base film is exposed; It is provided.
この第2の方法によれば、互いにエッチングガスが異なる工程(b)、(c)を用いて、下層レジストを2ステップでエッチングする。具体的には、最初のステップである工程(b)で、第2のガスを用いて下層レジストのみをエッチングした後、2つ目のステップである工程(c)で、第2のガスと中間層をエッチングするための第1のガスを用いて、下層レジストを完全にエッチングする。これにより、2つ目のステップで下層レジストのエッチングが終了しても、第1のガスにより中間層のエッチングが進行するため、過剰なエッチャントによって下層レジストのサイドエッチングが発生するのを防ぐことができる。従って、本発明の第2のドライエッチング方法によれば、レジストのサイドエッチングが発生することなく、精度良く下地膜を所望の形状に加工することが可能となる。 According to the second method, the lower layer resist is etched in two steps using the steps (b) and (c) in which the etching gases are different from each other. Specifically, in the process (b) that is the first step, only the lower layer resist is etched using the second gas, and then in the process (c) that is the second step, the second gas is intermediate The lower layer resist is completely etched using the first gas for etching the layer. As a result, even if the etching of the lower layer resist is completed in the second step, the etching of the intermediate layer proceeds with the first gas, so that the side etching of the lower layer resist can be prevented from being caused by an excessive etchant. it can. Therefore, according to the second dry etching method of the present invention, it is possible to accurately process the base film into a desired shape without causing side etching of the resist.
また、本発明の第3のドライエッチング方法は、下層レジスト、中間層、及び上層レジストが下から順に積層されてなる多層レジストを用いて下地膜をエッチングするドライエッチング方法であって、前記下地膜上に前記多層レジストを形成した後、前記上層レジストをマスクとして、前記中間層をエッチングする工程(a)と、前記工程(a)の後、前記上層レジスト及び前記中間層をマスクとして、前記下地膜が露出するまで前記下層レジストをエッチングするとともに、前記上層レジスト及び前記中間層が除去される工程(b)とを備え、前記工程(b)において、前記下地膜が露出するまでの間に前記上層レジスト及び前記中間層が除去されることを特徴とする。 The third dry etching method of the present invention is a dry etching method in which a base film is etched using a multilayer resist in which a lower layer resist, an intermediate layer, and an upper layer resist are sequentially stacked from the bottom. (A) etching the intermediate layer using the upper layer resist as a mask after the multilayer resist is formed thereon; and after the step (a), using the upper layer resist and the intermediate layer as a mask Etching the lower layer resist until the base film is exposed, and removing the upper layer resist and the intermediate layer (b), and in the step (b), until the base film is exposed. The upper resist and the intermediate layer are removed.
この第3の方法によれば、工程(b)で上層レジスト、中間層、及び下層レジストのエッチング速度を考慮して、下層レジストのエッチングを行う。これにより、エッチング速度の違いにより、下層レジストをエッチングして下地膜を露出させた時点で、下層レジストの上に設けられた中間層及び上層レジストは完全に除去されている。そのため、下層レジストを所望の形状にエッチングした後も、引き続き下層レジストのエッチングが進行するため、エッチャントが過剰になるのを抑制することができる。従って、本発明の第3のドライエッチング方法においても、上述と同様にして、レジストのサイドエッチングの発生を抑制でき、良好に下地膜を加工することができる。 According to the third method, in the step (b), the lower layer resist is etched in consideration of the etching rates of the upper layer resist, the intermediate layer, and the lower layer resist. As a result, due to the difference in etching rate, the intermediate layer and the upper layer resist provided on the lower layer resist are completely removed when the lower layer resist is etched to expose the base film. Therefore, even after the lower layer resist is etched into a desired shape, the etching of the lower layer resist continues, so that the etchant can be prevented from becoming excessive. Accordingly, also in the third dry etching method of the present invention, the occurrence of side etching of the resist can be suppressed and the base film can be processed satisfactorily in the same manner as described above.
また、本発明の第4のドライエッチング方法は、下層レジスト、中間層、及び上層レジストが下から順に積層されてなる多層レジストを用いて下地膜をエッチングするドライエッチング方法であって、前記下地膜上に保護膜、前記下層レジスト、前記中間層、及び前記上層レジストを順次形成する工程(a)と、前記上層レジストをマスクとして前記中間層をエッチングした後、前記上層レジスト及び前記中間層をマスクとして、エッチングガスを添加しながら前記保護膜が露出するまで前記下層レジストをエッチングする工程(b)とを備え、前記工程(b)において、前記露出した保護膜は、前記エッチングガスを吸着又は消費することを特徴とする。 The fourth dry etching method of the present invention is a dry etching method in which a base film is etched using a multilayer resist in which a lower layer resist, an intermediate layer, and an upper layer resist are sequentially stacked from the bottom. A step (a) of sequentially forming a protective film, the lower layer resist, the intermediate layer, and the upper layer resist on the upper layer, etching the intermediate layer using the upper layer resist as a mask, and then masking the upper layer resist and the intermediate layer And (b) etching the lower resist until the protective film is exposed while adding an etching gas, and in the step (b), the exposed protective film absorbs or consumes the etching gas. It is characterized by doing.
この第4の方法によれば、下層レジストと下地膜との間に保護膜を設けることで、工程(b)で保護膜が露出するまで下層レジストを所望の形状に加工した後は、添加されたエッチングガスは露出した保護膜に消費又は吸着され、下層レジストに作用しなくなる。その結果、下層レジストのエッチング終了後に、エッチャントが過剰になるのを防止でき、下層レジストのサイドエッチングを抑制できる。 According to the fourth method, a protective film is provided between the lower layer resist and the base film, so that after the lower layer resist is processed into a desired shape until the protective film is exposed in step (b), it is added. Etching gas is consumed or adsorbed on the exposed protective film and does not act on the underlying resist. As a result, the etchant can be prevented from becoming excessive after the etching of the lower layer resist is completed, and the side etching of the lower layer resist can be suppressed.
また、本発明の半導体装置の製造方法は、上述の本発明の第1〜第4のドライエッチング方法を用いて、下地膜をパターニングする。この方法を用いれば、下地膜として例えばゲート電極形成膜を用いてパターニングすると、良好な精度で加工されたゲート電極を得ることができる。従って、本発明の半導体装置の製造方法によれば、微細化されても、所望の位置に精度良く半導体素子などを作製することができ、信頼性の高い半導体装置を実現することができる。 Moreover, the manufacturing method of the semiconductor device of this invention patterns a base film using the above-mentioned 1st-4th dry etching method of this invention. If this method is used, a patterned gate electrode can be obtained with good accuracy if patterning is performed using, for example, a gate electrode formation film as a base film. Therefore, according to the method for manufacturing a semiconductor device of the present invention, a semiconductor element or the like can be accurately manufactured at a desired position even when miniaturized, and a highly reliable semiconductor device can be realized.
本発明のドライエッチング方法、及び半導体装置の製造方法によれば、レジストのサイドエッチングの発生を抑制することができ、所望の寸法に精度良く加工された下地膜を得ることができる。 According to the dry etching method and the semiconductor device manufacturing method of the present invention, the occurrence of side etching of the resist can be suppressed, and a base film processed to have a desired dimension with high accuracy can be obtained.
(第1の実施形態)
以下、本発明の第1の実施形態に係るドライエッチング方法について、図1(a)〜(e)を参照しながら説明する。図1(a)〜(e)は、本実施形態のドライエッチング方法を示す断面図である。
(First embodiment)
Hereinafter, a dry etching method according to a first embodiment of the present invention will be described with reference to FIGS. 1A to 1E are cross-sectional views illustrating a dry etching method according to this embodiment.
まず、図1(a)に示すように、半導体基板100上に例えばポリシリコンからなる下地膜(被加工膜)110を例えば140nmの膜厚で堆積する。次に、下地膜110上に例えば200nmの膜厚で、カーボン含有レジストなどからなる下層レジスト120を塗布により成膜した後、下層レジスト120上に例えば80nmの膜厚で、シリコン含有レジストなどからなる中間層130を塗布により成膜する。次いで、中間層130上に例えば膜厚が150nmで、ポリアクリル酸系樹脂材料などからなる上層レジスト140を塗布する。これにより、下層レジスト120、中間層130、及び上層レジスト140からなる多層レジストを形成することができる。続いて、露光及び現像を行うことで、上層レジスト140をパターニングする。
First, as shown in FIG. 1A, a base film (processed film) 110 made of, for example, polysilicon is deposited on a
次に、図1(b)に示すように、半導体基板100をUHF−ECR(Ultra High Frequency−Electron Cyclotron Resonance)プラズマをプラズマ源に用いたエッチング装置(図示せず)内に設置し、上層レジスト140をマスクとして例えばCF4などのフッ素系ガスを用いて中間層130をエッチングする。この時、下層レジスト120の上面がオーバーエッチングにより除去されてもよい。
Next, as shown in FIG. 1B, the
次に、図1(c)に示すように、上層レジスト140及び中間層130をマスクとして、下層レジスト120の加工を行う。この時、エッチングガス150として、N2とCO2の混合ガス(第1のガス)にHBr(第2のガス)を添加したものを用いる。HBr(第2のガス)は下地膜110をエッチングするガスである。具体的なエッチングの条件としては、例えば、圧力を0.8Pa、プラズマ生成用電力(UHF)を800W、バイアスパワーを40W、流量をHBr/N2/CO2=20/70/100[mL/min]、コイル電流をHBr/N2/CO2=4/0/7[A]、ステージ温度を中央部/周辺部=35/20[℃]とする。
Next, as shown in FIG. 1C, the lower layer resist 120 is processed using the upper layer resist 140 and the
ここで、本工程で用いるエッチングガス150は、N2及びCO2など、下層レジスト120のエッチングガス(第1のガス)に加えて、HBrなど、下地膜110のエッチングガス(第2のガス)を含んでいる。これにより、下層レジスト120のエッチングが終了しても、エッチングガス150にHBrが含まれていることで、下地膜110のエッチングが進行する。そのため、エッチャントが過剰になるのを抑制することができるため、過剰なエッチャントによる下層レジスト120のサイドエッチングを防止することができる。なお、本工程では、下層レジスト120を下地膜110が露出するまでエッチングした後、オーバーエッチングにより、露出した下地膜110の上面が除去されてもよい。
Here, the
続いて、図1(d)に示すように、中間層130及び下層レジスト120をマスクとして、例えばHBr(第2のガス)とCl2の混合ガスを用いて、下地膜110をエッチングする。その後、図1(e)に示すように、アッシングにより下層レジスト120を除去する。以上の方法により、シリコン膜からなる下地膜110を所望の形状に加工することができる。なお、図1(c)に示す工程で下地膜110の上面が除去されていても、最終的に本工程で下地膜110がパターニングされるため、何ら問題はない。
Subsequently, as shown in FIG. 1D, the
本実施形態のドライエッチングの方法の特徴は、図1(c)に示す工程で、下層レジスト120のエッチングガスに加えて、下地膜110のエッチングガスであるHBrを添加したことにある。これにより、下層レジスト120のエッチングが終了しても、HBrにより下地膜110がエッチングされるため、過剰なエッチャントによって下層レジスト120のサイドエッチングが発生するのを防ぐことができる。従って、本実施形態のドライエッチングの方法によれば、レジストのサイドエッチングが発生することなく、精度良く下地膜を所望の形状に加工することが可能となる。
The feature of the dry etching method of this embodiment is that HBr, which is an etching gas for the
また、本実施形態のドライエッチング方法を用いれば、図1(c)に示す工程のエッチングガス150を変更するだけで下層レジスト120のサイドエッチングを防ぐことができ、従来のドライエッチング方法に比べて、複雑な工程を用いなくても比較的容易に下地膜を加工することができる。
Further, if the dry etching method of the present embodiment is used, side etching of the lower layer resist 120 can be prevented only by changing the
なお、本実施形態のドライエッチング方法において、下地膜110としてシリコン膜を用いた場合、図1(b)、(c)で用いる下地膜110のエッチングガス(第2のガス)は、塩素ガス又は臭素ガス、あるいは、塩素を含むガス又は臭素を含むガスであると好ましい。また、下地膜110として絶縁膜を用いた場合、第2のガスはフッ素を含むガスであると好ましい。一方、下地膜110として金属膜を用いた場合、第2のガスは塩素元素を含むガス又は臭素元素を含むガスであると好ましい。
In the dry etching method of this embodiment, when a silicon film is used as the
(第2の実施形態)
以下、本発明の第2の実施形態に係るドライエッチング方法について、図2(a)〜(e)を参照しながら説明する。図2(a)〜(e)は、本実施形態のドライエッチング方法を示す断面図である。
(Second Embodiment)
Hereinafter, a dry etching method according to the second embodiment of the present invention will be described with reference to FIGS. 2A to 2E are cross-sectional views showing the dry etching method of this embodiment.
まず、図2(a)に示すように、半導体基板200上に例えば窒化膜からなる下地膜(被加工膜)210を例えば130nmの膜厚で堆積する。次に、下地膜210上に例えば250nmの膜厚で、カーボン含有レジストなどからなる下層レジスト220を塗布により成膜した後、下層レジスト220上に例えば80nmの膜厚で、例えばSiを含むSOG(Spin On Glass)膜からなる中間層230を塗布により成膜する。次いで、中間層230の上に例えば膜厚が150nmで、ポリアクリル酸系樹脂材料などからなる上層レジスト240を塗布する。これにより、下層レジスト220、中間層230、及び上層レジスト240からなる多層レジストを形成することができる。続いて、露光及び現像を行うことで、上層レジスト240をパターニングする。
First, as shown in FIG. 2A, a base film (film to be processed) 210 made of, for example, a nitride film is deposited on the
次に、図2(b)に示すように、半導体基板200を2周波励起の容量結合型プラズマエッチング装置(図示せず)内に設置し、上層レジスト240をマスクとして、例えばCF4とCHF3の混合ガス(第1のガス)を用いて中間層230をエッチングする。次に、上層レジスト240及び中間層230をマスクとして、下層レジスト220の加工を行う。この際、最初に、例えばCOとO2の混合ガス(第2のガス)を用いて、膜厚モニターなどで観察しながら、下層レジスト220の膜厚が20nm程度になるまでエッチングを行う。
Next, as shown in FIG. 2B, the
続いて、図2(c)に示すように、エッチングガス250として、第2のガスにCF4を添加した、CO、O2、及びCF4の混合ガスを用いて、下地膜210が露出するまで、残存する下層レジスト220をエッチングする。CF4は、中間層230をエッチングするガスである。具体的なエッチング条件としては、例えば、圧力を0.8Pa、上部電極パワーを900W、下部電極パワーを600W、流量をCO/O2/CF4=100/50/50[mL/min]、下部電極の温度を中心部/周辺部=55/45[℃]とする。この条件でエッチングを行うと、残存する下層レジスト220だけでなく、中間層230も一緒にエッチングされる。従って、下層レジスト220のエッチングが終了しても、中間層230のエッチングが進行することでエッチャントが過剰にならず、下層レジスト220のサイドエッチングの発生を防ぐことができる。なお、CF4を添加せずに第1のガスのみを用いて下層レジスト220をエッチングした場合、下層レジスト220に15nm程度のサイドエッチングが発生したが、本実施形態のドライエッチング方法を用いると、下層レジスト220のサイドエッチング量はほぼ0nmになり、サイドエッチング量を改善することができた。
Subsequently, as illustrated in FIG. 2C, the
続いて、図2(d)に示すように、中間層230及び下層レジスト220をマスクとして、例えばCF4とCHF3の混合ガスを用いて、下地膜210をエッチングする。その後、図2(e)に示すように、アッシングにより下層レジスト220を除去する。以上の方法により、窒化膜からなる下地膜210を所望の形状に加工することができる。
Subsequently, as shown in FIG. 2D, the
本実施形態のドライエッチング方法の特徴は、図2(b)、(c)に示す工程で互いにエッチングガスが異なる2つのステップを用いて、下層レジスト220をエッチングすることにある。この方法によれば、最初のステップで、第2のガスを用いて下層レジスト220のみをエッチングした後、2つ目のステップで、第2のガスに中間層230をエッチングするガスが添加されたエッチングガス250を用いて、下層レジスト220を完全にエッチングする。これにより、2つ目のステップで下層レジスト220のエッチングが終了しても、CF4により中間層230のエッチングが進行するため、過剰なエッチャントによって下層レジスト220のサイドエッチングが発生するのを防ぐことができる。従って、本実施形態のドライエッチングの方法によれば、レジストのサイドエッチングが発生することなく、精度良く下地膜を所望の形状に加工することが可能となる。
A feature of the dry etching method of the present embodiment is that the lower layer resist 220 is etched using two steps in which etching gases are different from each other in the steps shown in FIGS. According to this method, after etching only the lower layer resist 220 using the second gas in the first step, a gas for etching the
なお、本実施形態のドライエッチング方法では、中間層230としてシリコンを含む膜を用いた場合、図2(b)、(c)で中間層230をエッチングするためのガス(第1のガス)は、フッ素元素を含むガス又は塩素元素を含むガスであると好ましい。
In the dry etching method of the present embodiment, when a film containing silicon is used as the
(第3の実施形態)
以下、本発明の第3の実施形態に係るドライエッチング方法について、図3(a)〜(c)を参照しながら説明する。図3(a)〜(c)は、本実施形態のドライエッチング方法を示す断面図である。
(Third embodiment)
Hereinafter, a dry etching method according to the third embodiment of the present invention will be described with reference to FIGS. 3A to 3C are cross-sectional views illustrating the dry etching method of the present embodiment.
まず、図3(a)に示すように、半導体基板300上に例えばTEOS(Tetraethoxysilane)膜からなる下地膜(被加工膜)310を例えば130nmの膜厚で堆積する。次に、下地膜310上に例えば400nmの膜厚で、カーボン含有レジストなどからなる下層レジスト320を塗布により成膜した後、下層レジスト320上に例えば70nmの膜厚で、シリコン含有レジストなどからなる中間層330を塗布により成膜する。次いで、中間層330上に例えば膜厚が150nmで、ポリアクリル酸系樹脂材料などからなる上層レジスト340を塗布する。これにより、下層レジスト320、中間層330、及び上層レジスト340からなる多層レジストを形成することができる。続いて、露光及び現像を行うことで、上層レジスト340をパターニングする。
First, as shown in FIG. 3A, a base film (film to be processed) 310 made of, for example, a TEOS (Tetraethoxysilane) film is deposited on a
次に、図3(b)に示すように、半導体基板300をUHF−ECRプラズマをプラズマ源に用いたエッチング装置(図示せず)内に設置し、上層レジスト340をマスクとして、例えばCF4とCHF3の混合ガスを用いて中間層330をエッチングする。この時、中間層330とともに上層レジスト340もエッチングされ、上層レジスト340の膜厚は50nm程度となる。
Next, as shown in FIG. 3B, the
次に、図3(c)に示すように、上層レジスト340及び中間層330をマスクとして、下層レジスト320のエッチングを行う。具体的なエッチング条件としては、例えば、圧力を1.5Pa、プラズマ生成用電力(UHF)を400W、バイアスパワーを100W、流量をAr/N2/CO2=200/200/100[mL/min]、ステージ温度を20℃とする。この条件下では、上層レジスト340、中間層330、及び下層レジスト320のエッチング速度が、それぞれ130nm/min、20nm/min、及び100nm/minとなる。従って、本工程では、下層レジスト320を下地膜310が露出するまでエッチングするのに必要な時間(4min)内に、中間層330及び残存する上層レジスト340が除去され、下層レジスト320は完全に露出した状態となる。ここで、下層レジスト320が十分な膜厚で、且つ、下地膜310を加工するためのパターン形状を有していれば、中間層330が除去されても問題はない。
Next, as shown in FIG. 3C, the lower resist 320 is etched using the upper resist 340 and the
次に、下層レジスト320をマスクとして、例えばCF4等のフルオロカーボンを含むガスを用いて下地膜310をエッチングする。その後、アッシングにより下層レジスト320を除去する。以上の方法により、窒化膜からなる下地膜310を所望の形状に加工することができる。
Next, using the lower layer resist 320 as a mask, the
本実施形態のドライエッチング方法の特徴は、図3(c)に示す工程において、上層レジスト340、中間層330、及び下層レジスト320のエッチング速度を考慮して、下層レジスト320のエッチングを行うことにある。この方法によれば、エッチング速度の違いにより、下層レジスト320をエッチングして下地膜310を露出させた時点で、下層レジスト320の上に設けられた中間層330及び上層レジスト340が完全に除去されている。これにより、下層レジスト320を所望の形状にエッチングした後も、引き続き下層レジスト320のエッチングが進行するため、エッチャントが過剰になるのを抑制することができる。また、従来の方法と違って、下層レジスト320の上には選択比の異なる膜が形成されていないため、下層レジスト320の側面がエッチングされるのをより確実に防ぐことができる。従って、本実施形態のドライエッチング方法を用いれば、過剰なエッチャントによりサイドエッチングが発生するのを防ぐことができ、精度良く下地膜を所望の形状に加工することができる。
The feature of the dry etching method of this embodiment is that the lower resist 320 is etched in consideration of the etching rates of the upper resist 340, the
(第4の実施形態)
以下、本発明の第4の実施形態に係るドライエッチング方法について図4(a)〜(d)を参照しながら説明する。図4(a)〜(d)は、本実施形態のドライエッチング方法を示す断面図である。
(Fourth embodiment)
Hereinafter, a dry etching method according to the fourth embodiment of the present invention will be described with reference to FIGS. 4A to 4D are cross-sectional views illustrating the dry etching method of the present embodiment.
まず、図4(a)に示すように、半導体基板400に、例えば半導体装置に形成される配線層間の層間絶縁膜として用いられる下地膜(被加工膜)410を例えば膜厚が400nmで堆積する。次に、下地膜410上に例えばTiNからなる保護膜420を20nmの膜厚で堆積する。その後、保護膜420上に、例えば200nmの膜厚でカーボン含有レジストなどからなる下層レジスト430を塗布により成膜した後、下層レジスト430上に例えば80nmの膜厚で、シリコン含有レジストなどからなる中間層440を塗布により成膜する。次いで、中間層440上に例えば膜厚が150nmでポリアクリル酸系樹脂材料などからなる上層レジスト450を塗布する。これにより、下層レジスト430、中間層440、及び上層レジスト450からなる多層レジストを形成することができる。続いて、露光および現像の工程を行うことで、上層レジスト450をパターニングする。
First, as shown in FIG. 4A, a base film (film to be processed) 410 used as an interlayer insulating film between wiring layers formed in a semiconductor device, for example, is deposited on the
次に、図4(b)に示すように、半導体基板400をUHF−ECR(Ultra High Frequency−Electron Cyclotron Resonance)プラズマをプラズマ源に用いたエッチング装置(図示せず)内に設置し、上層レジスト450をマスクとして、例えばCF4ガスを用いて中間層440をエッチングする。この時、下層レジスト430の上面がオーバーエッチングにより除去されてもよい。
Next, as shown in FIG. 4B, the
次に、上層レジスト450及び中間層440をマスクとして、下層レジスト430の加工を行う。この時、例えばエッチャントが酸素ラジカルとなる、O2とArの混合ガスなどをエッチングガス460として用いる。これにより、TiNからなる保護膜420は酸素ラジカルをゲッタリングする作用を有するため、下層レジスト430を保護膜420の上面が露出するまでエッチングすると、酸素ラジカルが保護膜420に吸着される結果、過剰な酸素ラジカルが発生するのを抑制できる。そのため、過剰なエッチャントによる下層レジスト430のサイドエッチングを防止することができる。
Next, the lower layer resist 430 is processed using the upper layer resist 450 and the
続いて、図4(c)に示すように、中間層440及び下層レジスト430をマスクとして、保護膜420及び下地膜410をそれぞれ塩素を含むガス、及びフッ素を含むガスを用いてエッチングする。なお、この時、保護膜420及び下地膜410とともに、中間層440もエッチングにより除去される。
Subsequently, as shown in FIG. 4C, the
次に、図4(d)に示すように、例えばアッシングにより、下層レジスト430を除去した後、例えばAPM(Ammonia Peroxide Mixture /アンモニア−過酸化水素水混合液)を用いて洗浄処理によりTiNからなる保護膜420を除去する。以上の方法により、配線層間膜用の下地膜410を所定の形状に加工することができる。
Next, as shown in FIG. 4D, after the lower layer resist 430 is removed by, for example, ashing, it is made of TiN by a cleaning process using, for example, APM (Ammonia Peroxide Mixture / ammonia-hydrogen peroxide mixture). The
本実施形態のドライエッチング方法の特徴は、下層レジスト430と下地膜410との間に、下層レジスト430のエッチングガスが吸着又は消費される保護膜420を設けたことにある。これにより、図4(b)に示す工程で、下層レジスト430のエッチングが終了した後は、添加されたエッチャントは保護膜420に消費又は吸着されるため、エッチャントとして下層レジスト430に作用しなくなる。その結果、下層レジスト430のエッチング終了後にエッチャントが過剰になるのを防止でき、下層レジスト430のサイドエッチングを抑制できる。従って、本実施形態のドライエッチング方法を用いれば、微細化されても、多層レジストのサイドエッチングが防止され、精度良く下地膜を所望の形状に加工することが可能となる。
A feature of the dry etching method of the present embodiment is that a
本実施形態のドライエッチング方法では、保護膜420としてTiNを用いたがこれに限定されるものではない。下層レジスト430のエッチャントとして酸素ラジカルを用いた場合、保護膜420としては、チタン又はチタンを含む化合物であってもよいし、カーボンナノチューブなどの炭素を含む化合物であってもよい。また、ポルフィリン錯体などの高分子金属錯体又は高分子金属錯体を含む化合物であってもよい。これらの材料は、酸素ラジカルを吸着する効果があるため、上述と同様の効果が得られる。
In the dry etching method of the present embodiment, TiN is used as the
なお、下層レジスト430のエッチャントとしては、酸素ラジカルに限定されるものではなく、アンモニアガスなどのガスを用いてもよい。この場合、用いるエッチャントに応じて、該エッチャントを消費又は吸着するなどの作用を有する材料を保護膜420として用いることで、上述と同様の効果が得られる。
The etchant for the lower layer resist 430 is not limited to oxygen radicals, and a gas such as ammonia gas may be used. In this case, the same effect as described above can be obtained by using, as the
また、本発明の第1の実施形態、第2の実施形態、第3の実施形態、及び第4の実施形態に係るドライエッチング方法において、例えば下地膜としてゲート電極形成膜を用いてパターニングすれば、良好な精度で加工されたゲート電極を得ることができる。従って、本発明のドライエッチング方法を用いれば、微細化されても、ゲート電極などを備えた半導体装置を精度良く製造することができる。 Further, in the dry etching method according to the first embodiment, the second embodiment, the third embodiment, and the fourth embodiment of the present invention, for example, patterning is performed using a gate electrode forming film as a base film. A gate electrode processed with good accuracy can be obtained. Therefore, by using the dry etching method of the present invention, a semiconductor device provided with a gate electrode or the like can be manufactured with high precision even if miniaturized.
また、下地膜として層間絶縁膜を用いる場合には、コンタクトホールなどを精度良く所望の位置に形成することが可能になる。 Further, when an interlayer insulating film is used as the base film, a contact hole or the like can be formed at a desired position with high accuracy.
本発明のドライエッチング方法、およびそれを用いた半導体装置の製造方法は、半導体装置の微細化に有用である。 The dry etching method of the present invention and the method of manufacturing a semiconductor device using the same are useful for miniaturization of a semiconductor device.
100 半導体基板
110 下地膜
120 下層レジスト
130 中間層
140 上層レジスト
150 エッチングガス
200 半導体基板
210 下地膜
220 下層レジスト
230 中間層
240 上層レジスト
250 エッチングガス
300 半導体基板
310 下地膜
320 下層レジスト
330 中間層
340 上層レジスト
400 半導体基板
410 下地膜
420 保護膜
430 下層レジスト
440 中間層
450 上層レジスト
460 エッチングガス
100 Semiconductor substrate
110 Underlayer
120 Lower resist
130 Middle layer
140 Upper resist
150 Etching gas
200 Semiconductor substrate
210 Underlayer
220 Underlayer resist
230 Middle layer
240 Upper layer resist
250 Etching gas
300 Semiconductor substrate
310 Underlayer
320 Underlayer resist
330 Middle layer
340 Upper resist
400 Semiconductor substrate
410 Underlayer
420 Protective film
430 Underlayer resist
440 Middle layer
450 Upper layer resist
460 Etching gas
Claims (15)
前記下地膜上に前記多層レジストを形成した後、前記上層レジスト及び前記中間層をマスクとして、第1のガス、及び前記下地膜をエッチングするための第2のガスを含むエッチングガスを用いて前記下層レジストをエッチングする工程(a)と、
前記工程(a)の後、前記下層レジストをマスクとして、前記第2のガスを含むエッチングガスを用いて前記下地膜をエッチングする工程(b)とを備えているドライエッチング方法。 A dry etching method for etching a base film using a multilayer resist in which a lower layer resist, an intermediate layer, and an upper layer resist are sequentially laminated from the bottom,
After forming the multi-layer resist on the base film, using the upper resist and the intermediate layer as a mask, a first gas and an etching gas containing a second gas for etching the base film are used. Etching the lower layer resist (a);
A dry etching method comprising, after the step (a), a step (b) of etching the base film using an etching gas containing the second gas using the lower layer resist as a mask.
前記第2のガスは、フッ素を含むガスである請求項1又は2に記載のドライエッチング方法。 The base film is made of an insulating film,
The dry etching method according to claim 1, wherein the second gas is a gas containing fluorine.
前記第2のガスは、塩素ガス又は臭素ガス、あるいは、塩素元素を含むガス又は臭素元素を含むガスである請求項1又は2に記載のドライエッチング方法。 The base film is made of a silicon film,
3. The dry etching method according to claim 1, wherein the second gas is chlorine gas or bromine gas, or gas containing chlorine element or gas containing bromine element.
前記第2のガスは、塩素元素を含むガス又は臭素元素を含むガスである請求項1又は2に記載のドライエッチング方法。 The base film is made of a metal film,
The dry etching method according to claim 1, wherein the second gas is a gas containing a chlorine element or a gas containing a bromine element.
前記下地膜上に前記多層レジストを形成した後、前記上層レジストをマスクとして、第1のガスを含むエッチングガスを用いて前記中間層をエッチングする工程(a)と、
前記工程(a)の後、前記中間層をマスクとして、第2のガスを含むエッチングガスを用いて前記下層レジストを所定の膜厚になるまでエッチングする工程(b)と、
前記工程(b)の後、前記中間層をマスクとして、前記第1のガス及び前記第2のガスを含むエッチングガスを用いて、前記下地膜が露出するまで前記下層レジストをさらにエッチングする工程(c)とを備えているドライエッチング方法。 A dry etching method for etching a base film using a multilayer resist in which a lower layer resist, an intermediate layer, and an upper layer resist are sequentially laminated from the bottom,
(A) etching the intermediate layer using an etching gas containing a first gas using the upper layer resist as a mask after forming the multilayer resist on the underlayer;
After the step (a), using the intermediate layer as a mask, etching the lower layer resist to a predetermined film thickness using an etching gas containing a second gas;
After the step (b), using the intermediate layer as a mask, using the etching gas containing the first gas and the second gas, further etching the lower layer resist until the base film is exposed ( and c) a dry etching method.
前記第1のガスは、フッ素元素を含むガス又は塩素元素を含むガスである請求項6又は7に記載のドライエッチング方法。 The intermediate layer is made of a film containing silicon,
The dry etching method according to claim 6 or 7, wherein the first gas is a gas containing a fluorine element or a gas containing a chlorine element.
前記下地膜上に前記多層レジストを形成した後、前記上層レジストをマスクとして、前記中間層をエッチングする工程(a)と、
前記工程(a)の後、前記上層レジスト及び前記中間層をマスクとして、前記下地膜が露出するまで前記下層レジストをエッチングするとともに、前記上層レジスト及び前記中間層が除去される工程(b)とを備え、
前記工程(b)において、前記下地膜が露出するまでの間に前記上層レジスト及び前記中間層が除去されるドライエッチング方法。 A dry etching method for etching a base film using a multilayer resist in which a lower layer resist, an intermediate layer, and an upper layer resist are sequentially laminated from the bottom,
(A) etching the intermediate layer using the upper layer resist as a mask after forming the multilayer resist on the base film;
After the step (a), using the upper layer resist and the intermediate layer as a mask, etching the lower layer resist until the base film is exposed, and removing the upper layer resist and the intermediate layer (b) With
A dry etching method in which, in the step (b), the upper layer resist and the intermediate layer are removed before the base film is exposed.
前記下地膜上に保護膜、前記下層レジスト、前記中間層、及び前記上層レジストを順次形成する工程(a)と、
前記上層レジストをマスクとして前記中間層をエッチングした後、前記上層レジスト及び前記中間層をマスクとして、エッチングガスを添加しながら前記保護膜が露出するまで前記下層レジストをエッチングする工程(b)とを備え、
前記工程(b)において、前記露出した保護膜は、前記エッチングガスを吸着又は消費するドライエッチング方法。 A dry etching method for etching a base film using a multilayer resist in which a lower layer resist, an intermediate layer, and an upper layer resist are sequentially laminated from the bottom,
A step (a) of sequentially forming a protective film, the lower layer resist, the intermediate layer, and the upper layer resist on the base film;
(B) etching the intermediate layer using the upper layer resist as a mask and then etching the lower layer resist using the upper layer resist and the intermediate layer as a mask until the protective film is exposed while adding an etching gas. Prepared,
In the step (b), the exposed protective film adsorbs or consumes the etching gas.
前記保護膜は、チタン又はチタンを含む化合物からなる請求項11に記載のドライエッチング方法。 The etching gas is a gas containing oxygen radicals,
The dry etching method according to claim 11, wherein the protective film is made of titanium or a compound containing titanium.
前記保護膜は、炭素を含む化合物からなり、
前記工程(b)において、前記保護膜は前記エッチングガスを吸着する請求項11に記載のドライエッチング方法。 The etching gas is a gas containing oxygen radicals,
The protective film is made of a compound containing carbon,
The dry etching method according to claim 11, wherein in the step (b), the protective film adsorbs the etching gas.
前記保護膜は、高分子金属錯体又は前記高分子金属錯体を含む化合物からなり、
前記工程(b)において、前記保護膜は前記エッチングガスを吸着する請求項11に記載のドライエッチング方法。 The etching gas is a gas containing oxygen radicals,
The protective film is made of a polymer metal complex or a compound containing the polymer metal complex,
The dry etching method according to claim 11, wherein in the step (b), the protective film adsorbs the etching gas.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007225284A JP2009059855A (en) | 2007-08-31 | 2007-08-31 | Dry etching method and method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007225284A JP2009059855A (en) | 2007-08-31 | 2007-08-31 | Dry etching method and method for manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009059855A true JP2009059855A (en) | 2009-03-19 |
Family
ID=40555346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007225284A Pending JP2009059855A (en) | 2007-08-31 | 2007-08-31 | Dry etching method and method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009059855A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014069298A (en) * | 2012-10-01 | 2014-04-21 | Nippon Telegr & Teleph Corp <Ntt> | Method of producing microstructure |
CN113517188A (en) * | 2021-06-29 | 2021-10-19 | 上海华力集成电路制造有限公司 | Patterning process method adopting multi-layer mask plate |
-
2007
- 2007-08-31 JP JP2007225284A patent/JP2009059855A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014069298A (en) * | 2012-10-01 | 2014-04-21 | Nippon Telegr & Teleph Corp <Ntt> | Method of producing microstructure |
CN113517188A (en) * | 2021-06-29 | 2021-10-19 | 上海华力集成电路制造有限公司 | Patterning process method adopting multi-layer mask plate |
CN113517188B (en) * | 2021-06-29 | 2024-04-26 | 上海华力集成电路制造有限公司 | Patterning process method using multi-layer mask plate |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5122106B2 (en) | Carbon-containing film etching method and semiconductor device manufacturing method using the same | |
KR100768363B1 (en) | Production method for semiconductor integrated circuit device and semiconductor integrated circuit device | |
US7235478B2 (en) | Polymer spacer formation | |
JP4815519B2 (en) | Mask pattern forming method and semiconductor device manufacturing method | |
TWI392016B (en) | Substrate processing method | |
JP2009152243A (en) | Manufacturing method for semiconductor device | |
US7067235B2 (en) | Bi-layer photoresist dry development and reactive ion etch method | |
JP5638413B2 (en) | Method for forming mask pattern | |
JP2007305976A (en) | Method of forming fine pattern in semiconductor device | |
JP2009267112A (en) | Method of forming etching mask, etching method using the etching mask, and method of fabricating semiconductor device including the etching method | |
US20080160765A1 (en) | Method for forming pattern in semiconductor device | |
JP2000183040A (en) | Resist ashing method after etching with organic interlayer insulating film | |
JP2007110005A (en) | Manufacturing method of semiconductor device | |
JP2008218999A (en) | Method of manufacturing semiconductor device | |
JPWO2007116515A1 (en) | Semiconductor device and manufacturing method thereof, dry etching method, wiring material manufacturing method, and etching apparatus | |
US7465672B2 (en) | Method of forming etching mask | |
JP2009059855A (en) | Dry etching method and method for manufacturing semiconductor device | |
JP2012174976A (en) | Method of forming pattern | |
JP2010098101A (en) | Method of manufacturing semiconductor device | |
JP5164446B2 (en) | Method for forming fine pattern of semiconductor element | |
JP2006032721A (en) | Fabrication process of semiconductor device | |
KR100851922B1 (en) | Method for fabricating semiconductor device | |
JP2005294348A (en) | Manufacturing method of semiconductor device | |
JP2005136097A (en) | Method of manufacturing semiconductor device | |
TW201304056A (en) | Method for forming an opening in a semiconductor device |