JP2009058880A - 液晶表示装置の製造方法及び液晶表示装置 - Google Patents

Abstract

【課題】絶縁膜を介して液晶を駆動する一対の電極が設けられる液晶表示装置において、電極を引き出すためのコンタクトホールに電極配線層が露出したまま処理が進められることを防止することである。
【解決手段】液晶表示装置は、対向する一対の基板に液晶が挟持される。その一対の基板のうち、素子基板の製造手順は、透光性基板の上に画素ＴＦＴであるトランジスタが形成され、以後、層間絶縁膜形成、電極配線の引出、パッシベーション膜（ＰＶ膜）形成、平坦化膜形成が行われ、下部電極に対応する電極配線に対応する箇所にのみ第１ＣＨが形成される（Ｓ２０）。そして下部電極である画素電極が形成され、ＦＦＳ絶縁膜が形成された後、上部電極に対応する電極配線に対応する箇所に第２ＣＨが形成される（Ｓ２６）。その後、上部電極である共通電極が配置される。
【選択図】図３

Description

本発明は、液晶表示装置の製造方法及び液晶表示装置に係り、特に、対向する一対の基板に液晶が挟持され、前記一対の基板に絶縁層を介して前記液晶を駆動する一対の電極が設けられる液晶表示装置の製造方法及び液晶表示装置に関する。

液晶表示装置の表示方式としては従来ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式が広く用いられてきているが、この方式は表示原理上、視野角に制限がある。これを解決する方法として、同一基板上に画素電極と共通電極とを形成し、この画素電極と共通電極との間に電圧を印加し、基板にほぼ平行な電界を発生させ、液晶分子を基板面に主に平行な面内で駆動する横電界方式が知られている。

横電界方式には、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式と、ＦＦＳ（（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈ）方式が知られている。ＩＰＳ方式では、櫛歯状の画素電極と櫛歯状の共通電極とを組み合わせて配置される。ＦＦＳ方式では、絶縁層を介して形成された上部電極と下部電極について、いずれか一方を共通電極に割り当て、他方を画素電極に割り当て、上部電極に電界を通す開口として例えばスリット等が形成される。

上部電極と下部電極との間の絶縁層としては、特許文献１において、画素電極と共通信号電極とを絶縁膜を挟む上下２層のＩＴＯで構成する場合について上下ＩＴＯの間の絶縁層としてＴＦＴの表面保護絶縁層の一層で構成される例、ＴＦＴのゲート絶縁膜で構成される例が開示されている。

特開２００１−１８３６８５号公報

横電界方式をとる場合、ＴＦＴを形成し、その上に平坦化膜を形成し、その後に、画素電極と共通電極とを絶縁膜を挟んで形成する方法をとることもできる。この場合には、画素電極と共通電極との間の絶縁膜の形成をＴＦＴのゲート膜等の特性の制限を受けずに行うことができる。例えば、この絶縁膜を用いることで、液晶表示のための保持容量の設計自由度を向上させることができる。一方で、この構造は、画素電極と共通電極とが、平坦化膜の下層に配線される電極配線層から引き出すことになるので、配線層から上層側の平坦化膜にコンタクトホールを形成する際に、注意が必要なことがある。

例えば、ＦＦＳ方式の場合、画素電極と共通電極とが絶縁膜を挟んで配置されるため、画素電極と共通電極のうちの一方側の電極を形成した後に一旦絶縁膜を形成し、その後に他方側の電極を配置することになる。ここで、平坦化膜工程で画素電極の引き出しのためのコンタクトホールと、共通電極の引き出しのためのコンタクトホールとを、同じ工程で形成することになるため、次のような問題が生じ得る。すなわち、このコンタクトホールを介して、一方側の電極と電極配線層とを接続するとき、他方側の電極のためのコンタクトホールはまだ接続がされず、このコンタクトホールの開口において、電極配線層が露出されたままとなる。この露出されたままの電極配線層において、他方側の電極が形成されるまでの工程で腐食が発生する可能性があり、あるいは、開口したままのコンタクトホールの中に他方側の電極が形成されるまでの製造プロセスによる残渣等が堆積し、接続抵抗が上昇することがある。

本発明の目的は、絶縁膜を介して液晶を駆動する一対の電極が設けられる場合に、電極を引き出すためのコンタクトホールに電極配線層が露出したまま処理が進められることを防止できる液晶表示装置の製造方法と、その方法によって製造された液晶表示装置を提供することである。

本発明に係る液晶表示装置の製造方法は、対向する一対の基板に液晶が挟持され、前記一対の基板の一方の基板上に前記液晶を駆動する一対の電極が設けられる液晶表示装置を製造する方法であって、前記一方の基板上に前記一対の電極のそれぞれに接続される画素電極配線及び共通電極配線を形成する電極配線形成工程と、前記画素電極配線及び前記共通電極配線を覆って平坦化膜を形成する平坦化膜形成工程と、前記平坦化膜に第１開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか一方の電極配線を露出させる第１開口部形成工程と、前記第１開口部を介して前記一方の電極配線に接続し、前記平坦化膜上に前記一対の電極の一方の電極を形成する一方側電極形成工程と、前記一方の電極及び前記平坦化膜上に絶縁膜を形成する絶縁膜形成工程と、前記平坦化膜及び前記絶縁膜に第２開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか他方の電極配線を露出させる第２開口部形成工程と、前記絶縁膜上及び前記第２開口部に、前記一対の電極の他方の電極を形成する他方側電極工程と、を含み、前記第２開口部形成工程は前記一方側電極形成工程より後に行われることを特徴とする。

また、本発明に係る液晶表示装置の製造方法は、対向する一対の基板に液晶が挟持され、前記一対の基板の一方の基板上に前記液晶を駆動する一対の電極が設けられる液晶表示装置を製造する方法であって、前記一方の基板上に前記一対の電極のそれぞれに接続される画素電極配線及び共通電極配線を形成する電極配線形成工程と、前記画素電極配線及び前記共通電極配線を覆ってパッシベーション膜を形成する工程と、前記パッシベーション膜上に平坦化膜を形成する平坦化形成工程と、前記パッシベーション膜及び前記平坦化膜に第１開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか一方の電極配線を露出させる第１開口部形成工程と、前記第１開口部を介して前記一方の電極配線に接続し、前記平坦化膜上に前記一対の電極の一方の電極を形成する一方側電極形成工程と、前記一方の電極及び前記平坦化膜上に絶縁膜を形成する絶縁膜形成工程と、前記パッシベーション膜及び絶縁膜に第２開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか他方の電極配線を露出させる第２開口部形成工程と、前記絶縁膜上及び前記第２開口部に、前記一対の電極の他方の電極を形成する他方側電極工程と、を含み、前記第２開口部形成工程は前記一方側電極形成工程より後に行われることを特徴とする。

また、本発明に係る液晶表示装置の製造方法は、対向する一対の基板に液晶が挟持され、前記一対の基板の一方の基板上に前記液晶を駆動する一対の電極が設けられる液晶表示装置を製造する方法であって、前記一方の基板上に前記一対の電極のそれぞれに接続される画素電極配線及び共通電極配線を形成する電極配線形成工程と、前記画素電極配線及び前記共通電極配線を覆ってパッシベーション膜を形成する工程と、前記パッシベーション膜に開口部を形成し、前記画素電極配線及び前記共通電極配線を露出させる工程と、前記開口部及び前記パッシベーション膜上に平坦化膜を形成する平坦化膜形成工程と、前記開口部の前記平坦化膜に第１開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか一方の電極配線を露出させる第１開口部形成工程と、前記第１開口部を介して前記一方の電極配線に接続し、前記平坦化膜上に前記一対の電極の一方の電極を形成する一方側電極形成工程と、前記一方の電極及び前記平坦化膜上に絶縁膜を形成する絶縁膜形成工程と、前記開口部の前記平坦化膜及び絶縁膜に第２開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか他方の電極配線を露出させる第２開口部形成工程と、前記絶縁膜上及び前記第２開口部に、前記一対の電極の他方の電極を形成する他方側電極工程と、を含み、前記第２開口部形成工程は前記一方側電極形成工程より後に行われることを特徴とする。

上記構成により、第１開口部形成工程では、一方の電極配線を露出させて、一方の電極に接続するための開口のみが形成され、他方の配線を露出させて、他方の電極に接続するための開口は、第２開口部形成工程で形成される。したがって、この場合、他方の電極を引き出すための開口部に配線層が露出したまま処理が進められることがなく、配線層が露出することによる腐食等を防止できる。

また、本発明に係る液晶表示装置の製造方法において、前記一方側電極形成工程の処理温度と、前記絶縁膜形成工程の処理温度と、前記他方側電極形成工程の処理温度は、いずれも１５０℃以上３００℃以下であることが好ましい。処理温度を低く抑えることで、先行して形成された膜の特性変化等を抑制することができる。

また、本発明に係る液晶表示装置の製造方法において、前記一方側電極形成工程の処理温度と、前記絶縁膜形成工程の処理温度と、前記他方側電極形成工程の処理温度は、いずれも平坦化膜形成工程の処理温度以下の温度であることが好ましい。これにより、平坦化膜の特性が、それ以後の処理によって変化することを抑制することができる。

また、本発明に係る液晶表示装置の製造方法において、前記第１開口部形成工程は、前記第２開口部の平坦化膜を除去する工程を含むことが好ましい。第２開口部の平坦化膜を予め除去することで、第２開口部形成工程が簡単になる。

また、本発明に係る液晶表示装置の製造方法において、前記第２開口部形成工程は、前記絶縁膜と前記パッシベーション膜とを一括して開口することが好ましい。これにより、工程が簡単となる。

また、本発明に係る液晶表示装置は、対向する一対の基板に液晶が挟持され、前記一対の基板の１つの基板上に絶縁膜を介して前記液晶を駆動する一対の電極が設けられる液晶表示装置であって、請求項２に記載の方法で製造され、前記他方側の電極は、前記第２開口部において、前記平坦化膜の開口側壁に直接接触しないように配置されることを特徴とする。

以下に、図面を用いて本発明に係る実施の形態につき、詳細に説明する。以下では、ＦＦＳ方式の液晶表示装置で、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色で構成される表示を行うものについて説明するが、もちろん、Ｒ，Ｇ，Ｂの他に例えばＣ（シアン）等を含む多色構成であってもよく、端的に白黒表示を行うものであってもよい。また、以下に述べる形状、構造、材質等は、説明のための１例であり、液晶表示装置の用途にあわせ、適宜変更が可能である。また、以下では、横電界駆動方式として、電界を通す開口として上部電極にスリットを有するＦＦＳ方式を説明するが、電界を通す開口として上部電極に櫛歯状あるいは柵状の開口を有するＦＦＳ方式でもよい。また、ＦＦＳ方式でなくてもＩＰＳ方式であってもよい。ここで、スリットとは、両端が閉じた開口をいい、それぞれのスリットは相互に接続されず離散的に配置されるものをいい、櫛歯状あるいは柵状の開口とは、複数の開口が相互に一方端で接続する形状のものをいう。

図１は、液晶表示装置を構成する素子基板１０における画素の平面図である。液晶表示装置は、対向する一対の基板に液晶が挟持され、一対の電極によって液晶を駆動することで表示を行う装置であり、複数の画素を駆動するために画素ごとにトランジスタが配置される。そのトランジスタが配置される方の基板と、これに対向する基板を区別するとき、トランジスタが配置される基板の方を素子基板１０と呼ぶことができ、素子基板１０に対向するもう１つの基板を対向基板と呼ぶことができる。また、カラー表示を行うときは、１つの画素をＲ（赤）、Ｇ（緑）、Ｂ（青）の３つのサブ画素で構成し、それぞれのサブ画素ごとにトランジスタが配置される。

図１は、特に、ＦＦＳ方式によるアクティブマトリクス型の液晶表示装置の素子基板１０において、Ｒ、Ｇ，Ｂの３色構成で表示を行う場合の表示領域の１画素分、すなわち、３色に対応する３つのサブ画素についての平面構成を示す図である。図２は、図１に示すＡ−Ａ線に沿って、厚さ方向を誇張して示す断面図である。なお、図１、図２において、後述するスリット４８の図示を一部省略してある。

図１に示されるように、液晶表示装置の素子基板１０において、複数のドレインライン３４は、それぞれが直線状に延在し（図１の例では縦方向に延在）、その延在方向に交差する方向（ここでは直交する方向であり、図１の例では横方向）に複数のゲートライン３６がそれぞれ配列される。ドレインライン３４は、図示されていない液晶表示装置の制御回路から映像データ信号が伝送される信号線であり、その意味からデータ線、あるいは単に信号線と呼ばれることがある。ゲートライン３６は、各画素ごとに配置されたトランジスタを選択する走査信号が伝送される信号線であり、その意味から走査線と呼ばれることがある。また、ゲートライン３６に平行に、すなわちドレインライン３４に直交する方向に、共通電極ライン６０が配列される。

複数のドレインライン３４と、複数のゲートライン３６とによって区画される個々の領域が、画素配置領域であり、図１では、Ｒ，Ｇ，Ｂの３色構成に対応して３つのサブ画素配置領域が示される。３つのサブ画素の構成は同様であるので、以下において画素の語は、特に断らない限りサブ画素単位として説明し、上記のサブ画素領域を単に画素領域として説明するものとする。各画素領域には画素電極４２が配置され、また共通電極４６が配置され、これらの電極の間にかけられる電界５０（図２参照）によって、各画素ごとに液晶が駆動されることになる。なお、共通電極４６は、素子基板１０の全面または、複数の画素にまたがって配置されているので、図１においては、後述するスリット４８の形状線を除いて、その輪郭線が示されていない。

ドレインライン３４とゲートライン３６とで区画される各画素配置領域には、画素ＴＦＴ２０がそれぞれ配置される。図１の例では、各画素ＴＦＴ２０について、半導体層が略Ｕ字型に延在しており（図面では略Ｕ字型が上下反転して示されている）、その略Ｕ字型の２本の腕部を横切ってゲートライン３６がドレインライン３４の配列方向に直交して延在している。この構成では、画素ＴＦＴ２０のソース電極配線３２は、ドレインライン３４に接続されるドレイン電極配線３３とともにゲートライン３６に対して同じ側に位置している。これにより、画素ＴＦＴ２０では、ゲートライン３６がソースとドレインとの間で半導体層に２回交差する構成、換言すれば半導体層のソースとドレインとの間にゲート電極が２個設けられた構成を有している。

このように、画素ＴＦＴ２０のドレインはドレイン電極配線３３を介して直近のドレインライン３４に接続され、一方、ソースは、ソース電極配線３２を介して、画素電極４２に接続される。画素電極４２は、上記のように、各画素ごとに設けられ、その画素の画素ＴＦＴ２０のソースに接続される平板状の電極である。図１では、矩形形状の画素電極４２が示されている。

画素電極４２は、ソース電極配線３２から引き出されるが、図１では、ソース電極配線３２と画素電極４２との間の膜に開口されるコンタクトホールが示されている。このコンタクトホールを、後述の共通電極配線６２と共通電極４６との間の膜に開口されるコンタクトホールと区別するため、第１開口部、または第１ＣＨ６４として示すことにする。第１ＣＨ６４の形成の詳細については後述する。

共通電極４６は、上記のように、素子基板１０の上に配置される。共通電極４６は、透明電極膜層に、開口部であるスリット４８が設けられたものである。このスリット４８は、画素電極４２と共通電極４６との間に後述するＦＦＳ絶縁膜４４を介して電圧を印加したときに、電界５０（図２参照）を通し、基板面に対し主に平行な横電界を発生させる機能を有する。

また、図１の例では、素子基板１０について１つの共通電極４６とし、各画素ごとに、共通電極ライン６０から電気的接続を取る例が示されている。すなわち、共通電極ライン６０から各画素ごとに共通電極配線６２が接続され、この各共通電極配線６２からそれぞれコンタクトホールを介して共通電極４６に接続される。このコンタクトホールを上記の第１ＣＨ６４と区別して、第２開口部または第２ＣＨ６６として示す。このように各画素ごとに第２ＣＨ６６を設けることで、共通電極ライン６０の電位を各画素の共通電極４６に均等に伝達することができる。勿論、液晶表示装置の仕様によっては、このように各画素において共通電極配線６２等を設けることなく、例えば、素子基板１０の周辺部で、共通電極ラインと共通電極４６とを接続するものとしてもよい。この場合には、第２ＣＨ６６は、素子基板１０の周辺部において設けられることになる。第２ＣＨ６６の形成の詳細については後述する。

共通電極４６の上には、配向膜が配置され、配向処理としてラビング処理が行われる。ラビング方向は、例えば、図１において、ゲートライン３６に平行な方向に行うことができる。共通電極４６のスリット４８は、その長辺の延びる方向が、このラビング方向に対し僅かに傾いて形成される。例えば、角度で５°程度、ラビング方向に対し傾くように形成することができる。共通電極４６の上に配向膜を形成し、ラビング処理を行うことで、素子基板１０が出来上がる。

次に、図２の断面図を用いて、ＦＦＳ方式の液晶表示装置における素子基板１０の構造を説明する。図２は、上記のように、図１のＡ−Ａ線に沿った断面図で、１つの画素についての各要素が示されている。

素子基板１０は、透光性基板１８と、その上に適当なバッファ層を介して形成された画素ＴＦＴ２０と、層間絶縁膜３０と、ソース電極配線３２と、ドレイン電極配線３３と、共通電極配線６２と、パッシベーション膜（ＰＶ膜）３８と、平坦化膜４０と、画素電極４２と、ＦＦＳ絶縁膜４４と、共通電極４６とを含んで構成される。ソース電極配線３２と画素電極４２とを接続するために第１ＣＨ６４が設けられ、共通電極配線６２と共通電極４６とを接続されるために第２ＣＨ６６が設けられる。

図３は、素子基板１０の詳細な製造手順を含む液晶表示装置の製造方法の手順を示すフローチャートである。図４から図９は、図３のフローチャートの各工程の様子を説明する素子基板の断面図である。以下では、図１、図の符号を用いて説明する。

最初に透光性基板１８を準備し、その上にトランジスタである画素ＴＦＴ２０を形成する（Ｓ１０）。透光性基板１８は、例えばガラス板によって構成される。画素ＴＦＴ２０は、透光性基板１８の上に適当なバッファ層を介して配置され、ここでは、低温ポリシリコンを半導体層として用い、その上にゲート絶縁膜、ゲートライン３６が順次配置されて形成される。ゲート絶縁膜は、例えば酸化シリコン、窒化シリコン等で構成され、半導体層を覆って透光性基板１８上に配置されている。ゲートライン３６は、例えばＭｏ、Ａｌ等の金属で構成され、半導体層に対向してゲート絶縁膜上に配置される。このように、ゲートライン３６は、素子基板１０において、半導体層の上層の側に配置される。また、ゲートライン３６の形成と同時に、共通電極ライン６０が形成される。すなわち、共通電極ライン６０は、ゲートライン３６と同じ材料で形成され、ゲート絶縁膜上に配置される。

トランジスタである画素ＴＦＴ２０の形成の後、層間絶縁膜３０が形成される（Ｓ１２）。層間絶縁膜３０は、例えば酸化シリコン、窒化シリコン等で構成され、ゲートライン３６、共通電極ライン６０等を覆って配置される。

次に、層間絶縁膜にソース用とドレイン用と共通電極ライン６０用のコンタクトホールをそれぞれ形成し、ソース電極配線３２とドレイン電極配線３３と共通電極配線６２が引き出される（Ｓ１４）。

ドレイン電極配線３３は、例えばＭｏ、Ａｌ、Ｔｉ等の金属で構成され、層間絶縁膜３０上に配置されているとともに、上記コンタクトホールの１つであるドレイン用のコンタクトホールを介して画素ＴＦＴ２０のドレインに接続している。なお、ドレイン電極配線３３はそのまま延伸してドレインライン３４となる。

ソース電極配線３２は、例えばドレイン電極配線３３と同じ材料で構成され、層間絶縁膜３０上に配置されているとともに、上記コンタクトホールの１つであるソース用のコンタクトホールを介して画素ＴＦＴ２０のソースに接続している。ソース電極配線３２は、後述するように、第１ＣＨ６４を介して透明電極膜である画素電極４２と接続される。

なお、ここでは、画素ＴＦＴ２０において、ドレイン電極配線３３およびデータ線であるドレインライン３４が接続する部分を画素ＴＦＴ２０のドレインとし、ソース電極配線３２および画素電極４２が接続する部分を画素ＴＦＴ２０のソースとするが、画素ＴＦＴ２０のドレインとソースとは互換性があるので、上記とは逆に、データ線側に接続される方をソース、画素電極４２の側に接続される方をドレインと呼ぶことも可能である。

共通電極配線６２も、例えばドレイン電極配線３３と同じ材料で構成され、層間絶縁膜３０上に配置されているとともに、上記コンタクトホールの１つである共通電極ライン６０用のコンタクトホールを介して共通電極ライン６０に接続している。共通電極配線６２は、後述するように、第２ＣＨ６６を介して透明電極膜である共通電極４６と接続される。

ソース電極配線３２、ドレイン電極配線３３が引き出された後、パッシベーション（ＰＶ）膜３８が形成される（Ｓ１６）。パッシベーション膜３８は、ソース電極配線３２、ドレイン電極配線３３を含んで画素ＴＦＴ２０全体、及び共通電極配線６２等を外部環境から保護する機能を有する絶縁膜である。パッシベーション膜３８は、上記の層間絶縁膜３０と同様に、例えば酸化シリコン、窒化シリコン等で構成することができる。パッシベーション膜３８と層間絶縁膜３０とを互いに異なる膜質とすることもできる。

次に、平坦化膜４０が形成される（Ｓ１８）。平坦化膜４０は、ドレイン電極配線３３及びドレインライン３４、ソース電極配線３２、ゲートライン３６、共通電極配線６２及び共通電極ライン６０等を覆ってパッシベーション膜３８上にさらに配置される膜で、これまでの膜形成工程、コンタクトホール工程等で凹凸が生じている表面を平坦化するために設けられる。

平坦化膜４０として、例えば、窒化シリコン（ＳｉＮｘ）膜、酸化シリコン（ＳｉＯｘ）膜、窒化酸化シリコン（ＳｉＯｘＮｙ）膜等の無機絶縁膜を用いることができるほか、アクリル系感光樹脂等の有機透明絶縁膜を用いることができる。例えば、約１．５μｍの厚さでアクリル系感光樹脂をコーティングし、素子基板１０に対して予め定めた領域に残すために適当なマスクを用いて露光し、現像し、ベーキングのために加熱処理し、その後適当な表面処理を行うことで、所望の領域に平坦化膜４０を形成することができる。ベーキングのための加熱処理の条件としては、例えば、２２０℃１時間等とすることができる。ベーキングの後の表面処理としては、例えば酸素プラズマ処理を行うものとすることができる。

平坦化膜形成の後、平坦化膜４０とパッシベーション膜３８とに、ソース電極配線３２と画素電極４２とを接続するためのコンタクトホールとして、第１ＣＨ６４が形成される（Ｓ２０）。この工程は、第１ＣＨが第１開口部であることから、第１開口部形成工程に相当する。第１ＣＨ６４は、平坦化膜４０の開口処理とパッシベーション膜３８の開口処理とが行われると共に、平坦化膜４０の開口処理のときに、第２ＣＨ６６の形成のための前工程としての処理も行われるので、やや複雑な処理手順となる。その様子を図４、図５を用いて説明する。

第１ＣＨ６４の形成は、２つの工程に分けて行われる。最初の工程は、図４に示されるように、平坦化膜４０に、ソース電極配線３２と画素電極４２とを接続するための開口部６３と、第２ＣＨ６６の形成のための前工程としての開口部６５とを開ける工程である。この工程を平坦化膜ＣＨ工程と呼ぶことができる。次の工程は、図５に示されるように、開口部６３に対応する箇所にのみ、パッシベーション膜３８を開口し、第１ＣＨ６４を形成する工程である。この工程では、開口部６５に対応する箇所のパッシベーション膜３８は、開口処理が行われない。

つまり、平坦化膜４０には、開口部６３と開口部６５とが開けられ、パッシベーション膜３８には、開口部６３に対応する箇所のみ開口処理が行われ、開口部６５に対応する箇所にはパッシベーション膜３８が残される。

この工程においては、以後の工程において、下部電極となる電極に接続される電極配線に対応する箇所に第１ＣＨ６４を開け、上部電極となる電極に接続される電極配線に対応する箇所には、開口を設けないことに特徴がある。したがって、上記で説明した工程と異なる方法を用いてもよい。例えば、平坦化膜４０の形成の前に、パッシベーション膜３８において、ソース電極配線３２の箇所に開口し、共通電極配線６２の箇所には開口しないようにし、その後平坦化膜４０を形成し、平坦化膜４０においては、ソース電極配線３２の箇所と共通電極配線６２の箇所とに開口部を設けることとしてもよい。すなわち、図４と図５の工程の順序を逆にしてもよい。

また、パッシベーション膜３８に、ソース電極配線３２と共通電極配線６２の双方に対応して開口し、その後の平坦化膜４０の形成においては、ソース電極配線３２に対応する箇所にのみ開口して、これを第１ＣＨ６４とすることもできる。また、パッシベーション膜を用いない構成においては、平坦化膜４０の形成において、共通電極配線６２に対応する箇所には開口せず、ソース電極配線３２に対応する箇所にのみ開口してこれを第１ＣＨ６４としてもよい。

換言すれば、画素電極配線であるソース電極配線３２または共通電極配線６２のうちいずれか他方側の電極配線上には開口部を設けずに、一方側の電極配線を引き出すための開口部のみを形成し、これを第１ＣＨとする。

ここで、図４、図５の例では、一方側電極配線がソース電極配線３２である。これは、ソース電極配線３２に下部電極である画素電極４２が接続されるためである。これを、下部電極を共通電極とする場合には、一方側電極配線が共通電極配線６２となり、開口部６５に対応する箇所に第１ＣＨ６４が開口されることになる。つまり、下部電極となる側の電極配線について、第１ＣＨ６４が開口されることになる。

再び図３に戻り、第１ＣＨ６４の開口処理の後は、画素電極４２が形成される（Ｓ２２）。この工程は、前処理としての洗浄工程と、素子基板１０の全面に透明導電膜が成膜される成膜工程と、その後、画素ごとに分離した画素電極４２の形状にパターニングされるパターン化工程とを含む。

洗浄工程としては、例えば、水洗浄処理、あるいは希弗酸洗浄処理とすることができる。成膜工程としては、透明導電膜としてインジウム錫オキサイド（ＩＴＯ）またはインジウム亜鉛オキサイド（ＩＺＯ）をＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜するものとできる。膜厚は、例えば、約１００ｎｍ程度とすることができる。成膜工程の処理温度は、常温とすることができる。

パターン化工程は、適当なレジストコーティングの後、画素ごとに分離されたパターンを有するマスクを用いて露光され、現像後、パターン化されたレジストマスクを用いてエッチングを行い、レジスト剥離、洗浄、アニールの手順で行うものとできる。エッチング液としては、例えばシュウ酸を用いることができる。エッチング後の洗浄は、超音波エネルギを用いない水洗浄が好ましい。アニールは、約２００℃から約３００℃の範囲の処理温度で行われることが好ましく、さらに好ましくは、平坦化膜４０の処理温度以下の温度で行うことが好ましい。例えば、約２２０℃２時間の条件でアニールを行うことができる。

図６は、画素電極４２形成後の様子を示す図である。図６には、ソース電極配線３２と画素電極４２とが、図５で説明した第１ＣＨ６４を介して電気的に接続される様子が示されている。そして、共通電極配線６２の上には、パッシベーション膜３８が残されているので、画素電極形成のための洗浄、エッチング等に共通電極配線６２がさらされることがない。つまりパッシベーション膜３８によって、共通電極配線６２は保護されており、腐食等を生じない。

再び図３に戻り、画素電極形成の後、ＦＦＳ絶縁膜４４が形成される（Ｓ２４）。ＦＦＳ絶縁膜４４は、下部電極である画素電極４２と、次に形成される上部電極である共通電極４６との間を離隔するために配置される絶縁膜であり、また、ＦＦＳ方式の液晶表示装置を構成する各画素において保持容量を形成するためにも用いられる絶縁膜である。

ＦＦＳ絶縁膜形成工程は、前処理としての洗浄工程と、無機絶縁膜の成膜工程と、素子基板１０に対して予め定めた領域に無機絶縁膜を残すために適当なレジストを塗布し、適当なマスクを用いて露光し、現像するフォトリソ工程と、レジストマスクを用いてドライエッチングを行い、その後レジストをアッシングして剥離するドライエッチング工程を含む。

洗浄工程としては、平坦化膜４０の形成後は平坦化膜表面を変質させて膜の密着性に影響を与えるエキシマＵＶ照射等を避けることが好ましい。

成膜工程では、無機絶縁膜として、窒化シリコン膜または酸化シリコン膜または窒化酸化シリコン膜の中の少なくとも１つを含む膜を、ＰＥ-ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ-Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、例えば約２００ｎｍの膜厚で成膜する。ＣＶＤにおける処理温度は、約１５０℃から約３００℃の範囲とすることが好ましく、さらに好ましくは、平坦化膜４０の処理温度以下の温度が好ましい。例えば、公称温度で約２００℃、膜表面温度で約１８０℃の処理温度とすることができる。

ドライエッチング工程においては、例えばＳＦ₆＋Ｏ₂のプラズマによるエッチングを用いることができる。このときの処理温度としては、膜表面温度で約１００℃前後とすることができる。

図７は、ＦＦＳ絶縁膜４４が形成された様子を示す図である。図７は画素領域を示す図であるので、ここではＦＦＳ絶縁膜４４は全面に形成されている。すなわち、ＦＦＳ絶縁膜４４は、画素電極４２を覆うほか、図４等で説明した開口部６５を埋めて形成される。

再び図３に戻り、ＦＦＳ絶縁膜４４を形成した後、ＦＦＳ絶縁膜４４とパッシベーション膜３８とに、共通電極配線６２と共通電極４６とを接続するためのコンタクトホールとして、第２ＣＨ６６が形成される（Ｓ２６）。この工程は、第２ＣＨが第２開口部であることから、第２開口部形成工程に相当する。第２ＣＨ６６は、図４の平坦化膜ＣＨ工程において、開口部６５が形成された箇所に開口することで形成される。

既に説明したように、第１ＣＨ形成工程では、下部電極となる電極に接続される電極配線に対応する箇所に第１ＣＨ６４を開け、上部電極となる電極に接続される電極配線に対応する箇所には、開口を設けない。換言すれば、画素電極配線であるソース電極配線３２または共通電極配線６２のうちいずれか他方側の電極配線上には開口部を設けずに、一方側の電極配線を引き出すための開口部のみを形成し、これを第１ＣＨとした。第２ＣＨ形成工程では、下部電極となる電極に接続される電極配線に対応する箇所に、初めて開口を設ける。その様子が図８に示される。

既に説明したように、図４、図５、図６の例では、一方側電極配線がソース電極配線３２であり、下部電極は画素電極４２である。これを、下部電極を共通電極とする場合には、一方側電極配線が共通電極配線６２であり、他方側電極配線がソース電極配線３２となるので、開口部６３に対応する箇所に第２ＣＨ６６が開口されることになる。つまり、上部電極となる側の電極配線について、第２ＣＨ６６が開口されることになる。

再び図３に戻り、第２ＣＨ６６が形成された後、上部電極である共通電極４６が形成される（Ｓ２８）。具体的には、ＦＦＳ絶縁膜４４の上に、透明導電膜としてインジウム錫オキサイド（ＩＴＯ）またはインジウム亜鉛オキサイド（ＩＺＯ）が全面に成膜され、この透明導電膜が共通電極４６として、複数のスリット４８を有するようにパターニングによって開口される。これにより、共通電極４６は、第２ＣＨ６６を介して、共通電極配線６２と電気的に接続される。

透明導電膜の形成工程の内容は、Ｓ２２で説明したものと同様であるので、詳細な説明を省略する。この工程においても、処理温度は、約２００℃から約３００℃の範囲であることが好ましく、さらに好ましくは、平坦化膜４０の処理温度以下であることが好ましい。

図９に、共通電極４６が形成された様子が示される。ここでは、共通電極４６が、ＦＦＳ絶縁膜４４およびパッシベーション膜３８に設けられた第２ＣＨ６６を埋めるように形成される様子が示される。共通電極４６は、第２ＣＨ６６において、前記平坦化膜開口側壁に直接接触しないように配置されていることが分かる。

スリット４８は、下部電極である画素電極４２と上部電極である共通電極４６との間に液晶を駆動するための電界５０を通すための開口である。スリット４８は、図１に示すように、ゲートライン３６の延在する方向よりやや傾いた方向に長軸を有する細長く閉じた形状の開口である。この傾き角度は、次の工程における配向処理のラビング角度を考慮して設定される。

上部電極である共通電極４６が形成されると、配向膜がその上に配置される（Ｓ３０）。配向膜は、液晶分子を初期配向させる機能を有する膜で、例えばポリイミド等の有機膜に、ラビング処理を施して用いられる。このようにして、素子基板１０が出来上がる（Ｓ３２）。そしてここでは説明しないが、カラーフィルタ、配向膜等が配置された対向基板が別途製作され、この対向基板と素子基板１０とが組み合わされ、液晶をその間に挟持し（Ｓ３４）、液晶表示装置が出来上がる（Ｓ３６)。
このように、同一基板である透光性基板１８上に、平坦化膜４０の上層部に、絶縁層であるＦＦＳ絶縁膜４４を介して上部電極である共通電極４６と下部電極である画素電極４２とが形成される。なお、この構造をオーバーレイヤー構造と呼ぶことができる。そして、上部電極である共通電極４６にスリット４８を形成して、下部電極である画素電極４２との間に電圧を印加し、スリット４８に電界５０を通し、基板面に対し主に平行な横電界を発生させ、配向膜を介して液晶を駆動することができる。このときに、共通電極４６と画素電極４２とその間のＦＦＳ絶縁膜４４で形成される容量を、液晶表示の保持容量として用いることができる。このようにして、ＦＦＳ方式によるアクティブマトリクス型の液晶表示装置が構成される。

図３から図９においては、主に、ＦＦＳ絶縁膜を介し、下部電極を画素電極とし、上部電極を共通電極として、共通電極にスリットが設けられるものとして説明した。既に第１ＣＨ形成工程と第２ＣＨ形成工程で説明したように、下部電極を共通電極とし、上部電極を画素電極とすることもできる。この場合でも、下部電極とする方に第１ＣＨを形成し、上部電極とする方に第２ＣＨを形成するものとして、図３から図９と同様の作用効果を得ることができる。

本発明に係る実施の形態において、液晶表示装置を構成する素子基板における画素の平面図である。 図１におけるＡ−Ａ線に沿った断面図である。 本発明に係る実施の形態において、液晶表示装置を製造する手順を示すフローチャートである。 本発明に係る実施の形態において、平坦化膜に開口を設ける様子を示す図である。 本発明に係る実施の形態において、第１ＣＨが形成される様子を示す図である。 本発明に係る実施の形態において、下部電極が形成される様子を示す図である。 本発明に係る実施の形態において、ＦＦＳ絶縁膜が形成される様子を示す図である。 本発明に係る実施の形態において、第２ＣＨが形成される様子を示す図である。 本発明に係る実施の形態において、上部電極が形成される様子を示す図である。

符号の説明

１０ 素子基板、１８ 透光性基板、２０ 画素ＴＦＴ、３０ 層間絶縁膜、３２ ソース電極配線、３３ ドレイン電極配線、３４ ドレインライン、３６ ゲートライン、３８ パッシベーション膜（ＰＶ膜）、４０ 平坦化膜、４２ 画素電極、４４ ＦＦＳ絶縁層、４６ 共通電極、４８ スリット、５０ 電界、６０ 共通電極ライン、６２ 共通電極配線、６３，６５ 開口部、６４ 第１ＣＨ、６６ 第２ＣＨ。

Claims (8)

1. 対向する一対の基板に液晶が挟持され、前記一対の基板の一方の基板上に前記液晶を駆動する一対の電極が設けられる液晶表示装置を製造する方法であって、
   前記一方の基板上に前記一対の電極のそれぞれに接続される画素電極配線及び共通電極配線を形成する電極配線形成工程と、
   前記画素電極配線及び前記共通電極配線を覆って平坦化膜を形成する平坦化膜形成工程と、
   前記平坦化膜に第１開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか一方の電極配線を露出させる第１開口部形成工程と、
   前記第１開口部を介して前記一方の電極配線に接続し、前記平坦化膜上に前記一対の電極の一方の電極を形成する一方側電極形成工程と、
   前記一方の電極及び前記平坦化膜上に絶縁膜を形成する絶縁膜形成工程と、
   前記平坦化膜及び前記絶縁膜に第２開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか他方の電極配線を露出させる第２開口部形成工程と、
   前記絶縁膜上及び前記第２開口部に、前記一対の電極の他方の電極を形成する他方側電極工程と、
   を含み、
   前記第２開口部形成工程は前記一方側電極形成工程より後に行われることを特徴とする液晶表示装置の製造方法。
2. 対向する一対の基板に液晶が挟持され、前記一対の基板の一方の基板上に前記液晶を駆動する一対の電極が設けられる液晶表示装置を製造する方法であって、
   前記一方の基板上に前記一対の電極のそれぞれに接続される画素電極配線及び共通電極配線を形成する電極配線形成工程と、
   前記画素電極配線及び前記共通電極配線を覆ってパッシベーション膜を形成する工程と、前記パッシベーション膜上に平坦化膜を形成する平坦化形成工程と、
   前記パッシベーション膜及び前記平坦化膜に第１開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか一方の電極配線を露出させる第１開口部形成工程と、
   前記第１開口部を介して前記一方の電極配線に接続し、前記平坦化膜上に前記一対の電極の一方の電極を形成する一方側電極形成工程と、
   前記一方の電極及び前記平坦化膜上に絶縁膜を形成する絶縁膜形成工程と、
   前記パッシベーション膜及び絶縁膜に第２開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか他方の電極配線を露出させる第２開口部形成工程と、
   前記絶縁膜上及び前記第２開口部に、前記一対の電極の他方の電極を形成する他方側電極工程と、
   を含み、
   前記第２開口部形成工程は前記一方側電極形成工程より後に行われることを特徴とする液晶表示装置の製造方法。
3. 対向する一対の基板に液晶が挟持され、前記一対の基板の一方の基板上に前記液晶を駆動する一対の電極が設けられる液晶表示装置を製造する方法であって、
   前記一方の基板上に前記一対の電極のそれぞれに接続される画素電極配線及び共通電極配線を形成する電極配線形成工程と、
   前記画素電極配線及び前記共通電極配線を覆ってパッシベーション膜を形成する工程と、
   前記パッシベーション膜に開口部を形成し、前記画素電極配線及び前記共通電極配線を露出させる工程と、
   前記開口部及び前記パッシベーション膜上に平坦化膜を形成する平坦化膜形成工程と、
   前記開口部の前記平坦化膜に第１開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか一方の電極配線を露出させる第１開口部形成工程と、
   前記第１開口部を介して前記一方の電極配線に接続し、前記平坦化膜上に前記一対の電極の一方の電極を形成する一方側電極形成工程と、
   前記一方の電極及び前記平坦化膜上に絶縁膜を形成する絶縁膜形成工程と、
   前記開口部の前記平坦化膜及び絶縁膜に第２開口部を形成し、前記画素電極配線または前記共通電極配線のうちいずれか他方の電極配線を露出させる第２開口部形成工程と、
   前記絶縁膜上及び前記第２開口部に、前記一対の電極の他方の電極を形成する他方側電極工程と、
   を含み、
   前記第２開口部形成工程は前記一方側電極形成工程より後に行われることを特徴とする液晶表示装置の製造方法。
4. 請求項１ないし３のいずれか１に記載の液晶表示装置の製造方法において、
   前記一方側電極形成工程の処理温度と、前記絶縁膜形成工程の処理温度と、前記他方側電極形成工程の処理温度は、いずれも１５０℃以上３００℃以下であることを特徴とする液晶表示装置の製造方法。
5. 請求項１ないし３のいずれか１に記載の液晶表示装置の製造方法において、
   前記一方側電極形成工程の処理温度と、前記絶縁膜形成工程の処理温度と、前記他方側電極形成工程の処理温度は、いずれも平坦化膜形成工程の処理温度以下の温度であることを特徴とする液晶表示装置の製造方法。
6. 請求項２に記載の液晶表示装置の製造方法において、
   前記第１開口部形成工程は、前記第２開口部の平坦化膜を除去する工程を含むことを特徴とする液晶表示装置の製造方法。
7. 請求項２に記載の液晶表示装置の製造方法において、
   前記第２開口部形成工程は、前記絶縁膜と前記パッシベーション膜とを一括して開口することを特徴とする液晶表示装置の製造方法。
8. 対向する一対の基板に液晶が挟持され、前記一対の基板の１つの基板上に絶縁膜を介して前記液晶を駆動する一対の電極が設けられる液晶表示装置であって、
   請求項２に記載の方法で製造され、
   前記他方側の電極は、前記第２開口部において、前記平坦化膜の開口側壁に直接接触しないように配置されることを特徴とする液晶表示装置。

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