JP2009055269A - 復号器、受信装置、及び電波時計 - Google Patents

Abstract

【課題】大規模な記憶容量に起因して、回路規模が大きく、その結果、消費電力も大きかった。
【解決手段】誤り検出訂正回路が、ビットＤ０（ｔａ）、Ｄ０（ｔｂ）及びＤ１（ｔａ）、Ｄ１（ｔｂ）の比較により、ビットＤ０（ｔａ）又はビットＤ１（ｔａ）が誤りを含むか否かを検出し、かつ、検出された誤りを訂正する。
【選択図】図４

Description

本発明は、対向する符号器により符号化された符号化信号を受け取り当該符号化信号を復号化する復号器、当該復号器を含む受信装置、及び、当該復号器を含む電波時計に関する。

従来の電波時計では、下記特許文献１に記載された時計装置の主要な構成「時刻情報に基づく内蔵時計の時刻のずれの補正」と同様に、基地局等から受信する電波信号に含まれる時刻情報を復号化する復号器を含む。当該復号器は、前記復号化の際に、例えば、ビタビ復号器であることが多い。

特開２０００−３２１３８３号公報

しかしながら、上記したような、ビタビ復号器を含む従来の電波時計では、前記受信する電波信号が例えば拘束長が９であることを想定した上で、当該ビタビ復号器をトレリス線図で表すと、２５６個の「状態」と、約４０個のパス履歴長（拘束長の３〜５倍）と、各「状態」におけるメトリック値（「状態」の確からしさを表す値であり、例えば６ビット）とから、約１万（＝（６＋４０）×２５６）ビットの記憶容量が必要であると算出される。また２つの状態推移からメトリックが小さい方を選び、メトリック値を更新する回路としてＡＣＳ回路（Adder Compare Selector）が、２５６個必要となり、これらの回路を実装すると回路規模は数万ゲートになる。従って、従来の電波時計では、大規模な記憶容量に起因して、回路規模が大きく、その結果、消費電力も大きいという問題があった。

本発明は、上記した課題を解決すべく、以下の適用例により実現される。

［適用例１］
適用例１の復号器は、
同一のシリアルデータＡから二分の一の符号化率で符号化された第１のシリアルデータＣ０及び第２のシリアルデータＣ１であり、第１の複数のビットＣ０（ｔ１）、Ｃ０（ｔ２）、．．．、Ｃ０（ｔｐ）（ｔは時刻を示す（以下同じ。）。ｐは２以上の任意の整数。）からなる前記第１のシリアルデータＣ０、及び、第２の複数のビットＣ１（ｔ１）、Ｃ１（ｔ２）、．．．、Ｃ１（ｔｐ）からなる前記第２のシリアルデータＣ１の入力を受ける復号器であって、
［１］［１Ａ］２つの入力端のうちの一方の入力端に、前記第１のシリアルデータＣ０の入力を受け、排他的論理和が施された第３のシリアルデータＤ０を出力する第１の排他的論理和素子と、
［１Ｂ］前記第１の排他的論理和素子の後段に設けられた第１の遅延素子と、
［１Ｃ］前記第１の遅延素子から出力される前記第１のシリアルデータＣ０を順次シフトする、第１の複数の遅延素子を有する第１のシフトレジスタと、
［１Ｄ］前記第１の遅延素子から出力される第１のシリアルデータＣ０の入力を受け、かつ、前記第１のシフトレジスタにおける前記第１の複数の遅延素子間の複数のタップから出力される複数の第１のシリアルデータＣ０の入力を受け、排他的論理和が施された第１のシリアルデータＣ０を前記第１の排他的論理和素子の他方の入力端に出力する第２の排他的論理和素子と、を有する第１の復号回路と、
［２］［２Ａ］２つの入力端のうちの一方の入力端に、前記第２のシリアルデータＣ１の入力を受け、排他的論理和が施された第４のシリアルデータＤ１を出力する第３の排他的論理和素子と、
［２Ｂ］前記第２の排他的論理和素子の後段に設けられた、直列接続された２つの第２の遅延素子と、
［２Ｃ］前記２つの第２の遅延素子から出力される前記第２のシリアルデータＣ１を順次シフトする、第２の複数の遅延素子を有する第２のシフトレジスタと、
［２Ｄ］前記第２の遅延素子から出力される第２のシリアルデータＣ１の入力を受け、かつ、前記第２のシフトレジスタにおける前記第２の複数の遅延素子間の複数のタップから出力される複数の第２のシリアルデータＣ１の入力を受け、排他的論理和が施された第２のシリアルデータＣ１を前記第３の排他的論理和素子の他方の入力端に出力する第４の排他的論理和素子と、を有する第２の復号回路と、
［３］前記第１の排他的論理和素子から出力される前記第３のシリアルデータＣ０中のビットＤ０（ｔａ）及びビットＤ０（ｔｂ）（ｂはａより１大きい整数。）と、前記第３の排他的論理和素子から出力される、前記第４のシリアルデータＣ１中のビットＤ１（ｔａ）及びビットＤ１（ｔｂ）とを比較することにより、前記ビットＤ０（ｔａ）又は前記ビットＤ１（ｔａ）が誤りを含むか否かを検出した旨を示す第１、第２の検出信号を前記第１、第２の復号回路へ出力することにより、前記誤りが訂正されたであろうビットＥ０（ｔａ）を含む第５のシリアルデータＥ０、及び、前記誤りが訂正されたであろうビットＥ１（ｔａ）を含む第６のシリアルデータＥ１を、前記第１、第２の復号回路から出力させる誤り検出訂正回路と、を含む。

適用例１の復号器によれば、前記誤り検出訂正回路が、前記ビットＤ０（ｔａ）、Ｄ０（ｔｂ）及び前記ビットＤ１（ｔａ）、Ｄ１（ｔｂ）の比較により、前記ビットＤ０（ｔａ）又は前記ビットＤ１（ｔａ）が誤りを含むか否かを検出し、かつ、検出された誤りを訂正することから、従来と同様に、前記ビットＤ０（ｔａ）又は第１のビットＤ１（ｔａ）という、１ビットの誤りの検出及び訂正を行うことができる。加えて、従来と異なり、当該復号器の回路規模が、従来の復号器（例えば、ビタビ復号器）の回路規模に比して小型であることから、従来に比して消費電力を低減することが可能となる。

［適用例２］
適用例２の受信装置は、
適用例１の復号器であり、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りが無いか否かを検出すべく、当該ビットＥ０（ｔａ）、Ｅ１（ｔａ）に排他的論理和を施す第５の排他的論理和回素子を更に含む前記復号器と、
前記復号器に前記第１、第２のシリアルデータＣ０、Ｃ１を出力すべく、当該受信装置と対向する送信装置から受信する、変調された前記第１、第２のシリアルデータＣ０、Ｃ１を復調する復調部と、
前記復号器が、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りがあることを検出したとき、前記復調部及び前記復号器の動作を停止させる制御部と、を有する。

適用例２の受信装置によれば、前記復号器が、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りがあることを検出したとき、前記制御部が、前記復調部及び前記復号器の動作を停止させることにより、当該誤りに起因して無駄になることが明らかである復号を行うことを回避することができることから、消費電力が無駄に増大することを避けることが可能となる。

［適用例３］
適用例３の受信装置は、
適用例１の復号器であり、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りが無いか否かを検出すべく、当該ビットＥ０（ｔａ）、Ｅ１（ｔａ）に排他的論理和を施す第５の排他的論理和素子を更に含む前記復号器と、
前記復号器に、（１）前記送信装置及び前記受信装置間で送受信すべき所定の情報、及び、（２）当該所定の情報に引き続く位置にある、当該所定の情報の誤り検出を行うための誤り検出用情報を有する前記第１、第２のシリアルデータＣ０、Ｃ１を出力すべく、対向する送信装置から受信する、変調された前記第１、第２のシリアルデータＣ０、Ｃ１を復調する復調部と、を有し、
前記復号器は、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りがあることを検出したとき、前記誤り検出用情報を用いた誤り検出を行わない。

適用例３の受信装置によれば、前記復号器が、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りがあることを検出したとき、前記誤り訂正用情報を用いた誤り検出を行わないことにより、当該誤りに起因して無駄になることが明らかである誤り検出を行うことを回避することができることから、消費電力が無駄に増大することを避けることが可能となる。

［適用例４］
適用例４の受信装置は、
適用例２、３の受信装置であって、
前記第１、第２のシリアルデータＣ０、Ｃ１は、前記誤り検出用情報に先立つ位置に現時刻を調整するための時刻情報を更に有し、
前記受信装置は、（１）前記現時刻を計時する時計回路、及び、（２）前記時刻情報の復号を、前記誤りを含むことが検出された前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）の時刻ｔａの前に完了したとき、前記時計回路により計時された前記現時刻を、前記復号器により前記復号された前記時刻情報に基づき調整する調整回路を備える時計部を更に有する。

適用例４の受信装置によれば、前記復号器が、前記時刻情報の復号を、前記誤りを含むことが検出された前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）の時刻ｔａの前に完了したとき、前記時計部は、当該時刻情報に基づき前記現時刻を調整することにより、当該現時刻の調整を、適用例２、３の受信装置と同様に、従来に比して低消費電力で実現することが可能となる。

［適用例５］
適用例２、３の受信装置であって、
前記第１の復号回路は、前記第１の遅延素子の後段に設けられ、前記誤り検出訂正回路から出力される前記第１の検出信号、及び、前記第１の遅延素子から出力される第１のシリアルデータＣ０との間に排他的論理和を施す第５の排他的論理和素子を更に有し、
前記第２の復号回路は、前記２つの第２の遅延素子の後段に設けられ、前記誤り検出訂正回路から出力される前記第２の検出信号、及び、前記２つの第２の遅延素子から出力される第２のシリアルデータＣ１との間に排他的論理和を施す第６の排他的論理和素子を更に有する。

［適用例６］
適用例６の電波時計は、
適用例１記載の復号器と、
現時刻を計時する時計回路、及び、前記現時刻を調整する調整回路とを有する時計部とを含み、
前記第１、第２のシリアルデータＣ０、Ｃ１は、前記現時刻を調整するための時刻情報を含み、
前記復号器が、前記時刻情報の復号を、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りが含まれると判断する前に完了したとき、当該復号器が、当該ビットＥ０（ｔａ）、Ｅ１（ｔａ）に引き続くビットの復号を行うことなく、前記時計部が、前記復号された時刻情報に基づき前記現時刻を調整する。

《実施例１》
実施例１の送信装置及び受信装置について図面を参照して説明する。

図１は、実施例１の送信装置の構成を示す。実施例１の送信装置ＴＸは、いわゆる無線基地局であり、図１に示されるように、受信装置ＲＸ（図３に図示。）に電波により信号を送信すべく、符号部ＥＮＣと、変調部ＭＯＤと、送信アンテナＴＡとを含む。

図２は、実施例１の符号部の構成を示す。符号部ＥＮＣは、図２に示されるように、当該符号部ＥＮＣに入力される１つの信号（原信号）Ａを符号化率１／２で変換すべく、即ち、２つの信号Ｃ０、Ｃ１を生成すべく、縦続接続された複数の遅延素子（Ｚ^-1）Ｚ１〜Ｚ８と、第１の乗算器ＭＰ１と、第２の乗算器ＭＰ２とを有する。

第１の乗算器ＭＰ１には、信号Ａ、及び、遅延素子Ｚ１、Ｚ２、Ｚ３、Ｚ５、Ｚ７、Ｚ８から出力された信号が入力され、第２の乗算器ＭＰ２は、信号Ａ、及び、遅延素子Ｚ２、Ｚ３、Ｚ４、Ｚ８から出力された信号が入力される。ここで、第１の乗算器ＭＰ１に、遅延素子Ｚ１からの出力信号が入力されていること、及び、第２の乗算器ＭＰ２に、遅延素子Ｚ２からの出力信号が入力されていることは、復号部ＤＥＣ（図３、図４に図示。）の一部の構成の根拠になっている。

変調部ＭＯＤは、前記信号Ｃ０、Ｃ１に、例えば、符号分割多重接続（ＣＤＭＡ：Code Division Multiple Access）を施すべく、ＰＮ生成回路及び拡散回路等（図示せず。）を有する。

送信アンテナＴＡは、例えば、コーナリフレクタアンテナから構成されている。

図３は、実施例１の受信装置の構成を示す。実施例１の受信装置ＲＸは、いわゆる移動局であり、図１に示されるように、対向の送信装置ＴＸから受信する信号Ｃ０、Ｃ１の受信、復調、及び復号を行うべく、受信アンテナＲＡと、復調部ＤＥＭと、復号部ＤＥＣとを含む。

受信アンテナＲＡは、例えば、ホイップアンテナ及び逆Ｆ型アンテナ等から構成されている。

復調部ＤＥＭは、例えば、符号分割多重接続により前記信号Ｃ０、Ｃ１を再生すべく、ＰＮ生成回路及び逆拡散回路等（図示せず。）を有する。

図４は、実施例１の復号部の構成を示す。実施例１の復号部ＤＥＣは、図４に示されるように、信号Ｃ０、Ｃ１から信号Ａを再生すべく、第１の復号回路ＤＥＣ１と、第２の復号回路ＤＥＣ２と、誤り検出訂正回路ＥＲＤＣと、排他的論理和回路Ｘを有する。

第１の復号回路ＤＥＣ１は、複数の遅延素子Ｚ（１Ａ）〜Ｚ（１Ｉ）と、複数の排他的論理和素子Ｘ（１Ａ）〜Ｘ（１Ｄ）とを備え、第２の復号回路ＤＥＣ２は、複数の遅延素子Ｚ（２Ａ）〜Ｚ（２Ｈ）と、複数の排他的論理和素子Ｘ（２Ａ）〜Ｘ（２Ｃ）とを備え、誤り検出訂正回路ＥＲＤＣは、排他的論理和素子Ｘ（３Ａ）と、複数の遅延素子Ｚ（３Ａ）〜Ｚ（３Ｃ）と、複数の否定素子Ｎ（３Ａ）〜Ｎ（３Ｂ）と、複数の論理積素子Ａ（３Ａ）〜Ａ（３Ｃ）とを備える。

上記した符号部ＥＮＣ（図２に図示。）の構成に対応するように、第１の復号回路ＤＥＣ１及び第２の復号回路ＤＥＣ２の主な特徴は、以下の通りである。

第１の復号回路ＤＥＣ１では、信号Ｃ０の入力を受ける、『第１の排他的論理和素子』である排他的論理和素子Ｘ（１Ａ）の後段に、『第１の遅延素子』である１つの遅延素子Ｚ（１Ａ）が設けられており、当該遅延素子Ｚ（１Ａ）からの出力が、『第２の排他的論理和素子』である排他的論理和素子Ｘ（１Ｄ）に供給され、当該排他的論理和素子Ｘ（１Ｄ）から出力される信号が前記排他的論理和素子Ｘ（１Ａ）に帰還される。

他方で、第２の復号回路ＤＥＣ２では、信号Ｃ１の入力を受ける、『第３の排他的論理和素子』である排他的論理和素子Ｘ（２Ａ）の後段に、『第２の遅延素子素子』である２つの遅延素子Ｚ（２Ａ）、Ｚ（２Ｂ）が縦続に設けられており、後段の遅延素子Ｚ（２Ｂ）から出力が、『第４の排他的論理和素子』である排他的論理和素子Ｘ（２Ｃ）に実質的に供給され、当該排他的論理和素子Ｘ（２Ｃ）から出力される信号が前記排他的論理和素子Ｘ（２Ａ）に帰還される。

排他的論理和回路Ｘは、信号Ｅ０及び信号Ｅ１間に排他的論理和を施すことにより、誤りが生じたか否かを示す誤り検出信号Ｂを生成する。

図５〜図７は、実施例１の復号部の動作を示す。送信装置ＴＸの符号部ＥＮＣによって信号Ａ（図１に図示。）から生成された信号Ｃ０、Ｃ１（図１、図５に図示。）には、送信装置ＴＸ及び受信装置ＲＸ間の伝送路上での雑音等の影響により誤りが発生し得る。より具体的には、図６に示されるように、例えば、時刻ｔ１１のときの信号Ｃ０であるビットＣ０（ｔ１１）（以下、同様に表記する。）に誤りが発生し、ビットＣ１（ｔ１１）に誤りが発生しておらず、かつ、ビットＣ０（ｔ１２）及びビットＣ１（ｔ１２）に誤りが発生していないとき、信号Ｄ０（第１の復号回路ＤＥＣ１の排他的論理和素子Ｘ（１Ａ）の出力）と信号Ｄ１（第２の復号回路ＤＥＣ２の排他的論理和素子Ｘ（２Ａ）の出力）との関係については、ビットＤ０（ｔ１１）≠ビットＤ１（ｔ１１）かつビットＤ０（ｔ１２）≠ビットＤ１（ｔ１２）である。この２つの関係から、誤り検出訂正回路ＥＲＤＣは、上記したように、「ビットＣ０（ｔ１１）に誤りが発生した。」と判断し、その結果、ビットＣ０（ｔ１１）の誤り訂正を行い、これにより、信号Ｅ０（第１の復号回路ＤＥＣ１の出力）と信号Ｅ１（第２の復号回路ＤＥＣ２の出力）との関係については、ビットＥ０（ｔ１１）＝ビットＥ１（ｔ１１）かつビットＥ０（ｔ１２）＝ビットＥ１（ｔ１２）となる。

対照的に、図７に示されるように、ビットＣ０（ｔ１１）に誤りが発生しておらず、ビットＣ１（ｔ１１）に誤りが発生しており、かつ、ビットＣ０（ｔ１２）及びビットＣ１（ｔ１２）に誤りが発生していないとき、ビットＤ０（ｔ１１）≠ビットＤ１（ｔ１１）かつビットＤ０（ｔ１２）＝ビットＤ１（ｔ１２）である。この２つの関係から、誤り検出訂正回路ＥＲＤＣは、上記したように、「ビットＣ１（ｔ１１）に誤りが発生した。」と判断し、その結果、ビットＣ１（ｔ１１）の誤り訂正を行い、これにより上記した（図６に図示。）と同様に、ビットＥ０（ｔ１１）＝ビットＥ１（ｔ１１）かつビットＥ０（ｔ１２）＝ビットＥ１（ｔ１２）になる。

実施例１の受信装置ＲＸの復号部ＤＥＣでは、誤り検出訂正回路ＥＲＤＣが、前記ビットＤ０（ｔ１１）、Ｄ０（ｔ１２）及びビットＤ１（ｔ１１）、Ｄ１（ｔ１２）の比較により、前記ビットＤ０（ｔ１１）又は前記第１のビットＤ１（ｔ１１）が誤りを含むか否かを検出し、かつ、当該誤りが検出されたときには、当該誤りを含むビット、即ち、ビットＤ０（ｔ１１）又はビットＤ１（ｔ１１）の誤り訂正を行う。これにより、従来と同様に、前記ビットＤ０（ｔ１１）又は前記ビットＤ１（ｔ１１）という、１ビットの誤りの検出及び訂正を行うことができ、加えて、従来と異なり、当該復号部ＤＥＣの回路規模が、従来の復号器（例えば、ビタビ復号器）の回路規模に比して小型になることから、従来に比して消費電力を低減することが可能となる。

《実施例２》
実施例２の受信装置について説明する。

図８は、実施例２の受信装置の構成を示す。実施例２の受信装置ＲＸは、図８に示されるように、実施例１の受信装置ＲＸと同様に、受信アンテナＲＡと、復調部ＤＥＭと、復号部ＤＥＣとを含み、他方で、実施例１の受信装置ＲＸと異なり、更に、制御部ＣＮＴと、時計部ＷＣＨとを含む。

実施例２の復号部ＤＥＣは、実施例１の復号部ＤＥＣと同様な動作（図６、図７に図示。）を有し、換言すれば、図１１（Ａ１）〜（Ａ４）に示されるように、（Ａ１）：ビットＣ０（ｔ１１）、Ｃ０（ｔ１２）に連続して誤りが発生したとき、（Ａ２）：ビットＣ１（ｔ１１）、Ｃ１（ｔ１２）に連続して誤りが発生したとき、（Ａ３）：ビットＣ０（ｔ１１）、Ｃ１（ｔ１２）に連続して誤りが発生したとき、（Ａ４）：ビットＣ０（ｔ１２）、Ｃ１（ｔ１１）に連続して誤りが発生したときには、図１１（Ｂ）に示されるように、ビットＥ０（ｔ１１）≠ビットＥ１（ｔ１１）かつビットＥ０（ｔ１２）≠ビットＥ１（ｔ１２）となる。実施例２の受信装置ＲＸは、図１１に図示されるような、復号部ＤＥＣの動作原理を利用する。

実施例２の復号部ＤＥＣから出力される信号Ｅ０、Ｅ１（図４に図示。）は、図１２（Ａ）に示されるように、第１のフレームＦＲ１、第２のフレームＦＲ２、．．．、からなり、例えば、第１のフレームＦＲ１は、制御情報ＣＩと、時刻情報ＴＩと、ステータス情報ＳＩと、誤り検出符号ＣＲＣとを有し、第２のフレームＦＲ２等も、同様な構成を有する。

制御情報ＣＩ及びステータス情報ＳＩは、送信装置ＴＸ（図１に図示。）及び受信装置ＲＸ間での通信に必要な制御及びステータスを表し、時刻情報ＴＩは、現時刻を調整するための情報であり、誤り検出符号ＣＲＣは、制御情報ＣＩ、時刻情報ＴＩ、ステータス情報ＳＩに含まれ得る誤りを検出するための情報である。

図９は、実施例２の制御部の構成を示す。実施例２の制御部ＣＮＴは、図９に示されるように、カウンタ回路ＣＴと、比較回路ＣＰと、記憶回路ＳＴとを有する。

カウンタ回路ＣＴは、信号Ｅ０、Ｅ１（図１２（Ａ）に図示。）、より正確には、ビットＥ０（ｔ１）、Ｅ０（ｔ２）、Ｅ０（ｔ３）、．．．、又は、ビットＥ１（ｔ１）、Ｅ１（ｔ２）、Ｅ１（ｔ３）、．．．、をカウントする。

比較回路ＣＰは、誤り検出信号Ｂ＝０である間（誤りが発生していない間）、カウンタ回路ＣＴによりカウントされたビットＥ０（ｔ１）、．．．、Ｅ０（ｔ１）、．．．の個数、即ち、受信装置ＲＸが正常に受信することができたビットの個数（正常に受信することができた複数のビットのうち最終のビットの位置）と、記憶回路ＳＴに予め記憶されている、時刻情報ＴＩの最終ビットの位置データ、即ち、第１のフレームＦＲ１についての時刻ｔ８（図１２（Ａ）に図示。）とを比較することにより、時間情報ＴＩを正常に受信し終えることができたか否かを判断する。比較回路ＣＰは、時刻情報ＴＩを正常に受信し終えることができたと判断するとき、時刻情報ＴＩを出力し、他方で、できなかったと判断するとき、又は、受信し終えるまでに、誤り検出信号Ｂ＝１（誤りを検出）になったとき、復調部ＤＥＭ及び復号部ＤＥＣの動作を停止させるための動作停止信号ＣＯを出力する。

図１０は、実施例２の時計部の構成を示す。実施例２の時計部ＷＣＨは、図１０に示されるように、時計回路ＷＴと、調整回路ＡＪと、発振回路ＯＳとを有する。時計回路ＷＴは、基本的に、発振回路ＯＳにより生成される発振信号に基づき、現時刻を表すべき信号を生成し、即ち、現時刻を計時し、他方で、比較回路ＣＰから出力される時刻情報ＴＩに基づき、時計回路ＷＴが生成する現時刻を調整する。

図１３は、実施例２の受信装置の動作を示すフローチャートである。以下、実施例２の受信動作を図１３のフローチャートに沿って説明する。以下では、説明及び理解を容易にすべく、図１２（Ｂ）に示されるように、時刻情報ＴＩに引き続くステータス情報ＳＩ中に連続する２つの誤りが発生したこと、即ち、時刻ｔ１１、ｔ１２に誤りが発生したこと、及び、図１２（Ｃ）に示されるように、時刻情報ＴＩ中に連続する２つの誤りが発生したこと、即ち、時刻ｔ６、ｔ７に誤りが発生したことを適宜、想定する。

ステップＳ１：カウンタ回路ＣＴは、図１２（Ａ）に示されるように、第１のフレームＦＲ１の受信中に、ビットを受信する毎に、即ち、ビットＥ０（ｔ１）、Ｅ０（ｔ２）、．．．、ビットＥ１（ｔ１）、Ｅ１（ｔ２）、．．．の各々を受信する毎に、カウントアップする。

ステップＳ２：復号部ＤＥＣの排他的論理和回路Ｘは、図１１（Ａ１）〜（Ａ４）に示されるような、連続する２つビットで誤りが発生していないかどうかを判断する。上記した前者の前提の下（図１２（Ｂ）に図示。）、排他的論理和回路Ｘは、時刻ｔ１１までは、連続した２つの誤りが発生していないと判断し、他方で、時刻ｔ１２の時点で、連続した２つの誤りが発生したと判断する。

ステップＳ３：排他的論理和回路Ｘが、時刻ｔ１２で、連続した２つの誤りが発生したことを検出すると、比較回路ＣＰは、カウントの値、即ち、時刻ｔ１２の２つ前の時刻までに受信した複数のビットＥ０（ｔ１）〜Ｅ０（ｔ１０）のうちの最終ビットの位置（ｔ１０）が、時刻情報ＴＩの最終ビットの位置（ｔ８）を超えているか否かを判断し、望ましくは、時刻情報ＴＩの最終ビットの位置（ｔ８）より数ビット後ろの位置を超えているか否かを判断する。

ステップＳ４：比較回路ＣＰが、図１１（Ｂ）に示されるように、カウント値（即ち、ｔ１０）が時刻情報ＴＩの最終ビットの位置（即ち、ｔ８）を超えていると判断すると、制御部ＣＮＴは、誤り検出符号ＣＲＣによる誤り検出を行うことなく時刻情報ＴＩを得ることができたと認められることから、その時点で直ちに、復調部ＤＥＭ及び復号部ＤＥＣの動作を停止させるための動作停止信号ＣＯを出力することにより、復調部ＤＥＭ及び復号部ＤＥＣの動作を停止させる。

ステップＳ５：時計部ＷＣＨは、前記正常に受信された時刻情報ＴＩを用いて、現時刻を調整する。これにより、現時刻の修正が完了する。

ステップＳ６：上記した後者の前提の下（図１２（Ｃ）に図示。）、比較回路ＣＰが、図１２（Ｃ）に示されるように、カウント値（即ち、ｔ５）が時刻情報ＴＩの最終ビットの位置（即ち、ｔ８）を超えていないと判断すると、制御部ＣＮＴは、ステップＳ４と同様に、復調部ＤＥＭ及び復号部ＤＥＣの動作を停止する。

ステップＳ７：図１２の第２のフレームＦＲ２の先頭まで待って復調動作を再開すべく、ステップＳ１へ戻る。

上記したように、実施例２の受信装置ＲＸでは、制御部ＣＮＴの比較回路ＣＰが、時刻情報ＴＩの受信を完了した後におけるビットＥ０（ｔ１１）、Ｅ０（ｔ１２）、Ｅ１（ｔ１１）、Ｅ１（ｔ１２）に連続して２つの誤りが発生していると、又は、時刻情報ＴＩ自身中であるビットＥ０（ｔ７）、Ｅ０（ｔ８）、Ｅ１（ｔ７）、Ｅ１（ｔ８）に連続して２つの誤りが発生していると判断すると、制御部ＣＮＴは、前記誤り検出符号ＣＲＣを用いた誤り検出を行わないことにより、前記誤りが発生した以後に予想される通信路の状況の悪化に起因して無駄になるであろう、前記誤り検出符号ＣＲＣを用いた誤り検出の実行を回避することから、従来と異なり、無駄な電力の消費を回避することが可能となる。

また、前記制御部ＣＮＴが、前記２つの誤りが発生した以後に前記復調部ＤＥＭ及び前記復号部ＤＥＣの動作を停止させることにより、前記通信路の状況の悪化に起因して、前記復調部ＤＥＭ及び前記復号部ＤＥＣの動作が無駄になる事態を回避することができ、換言すれば、電力の無駄な消費を回避することが可能となる。

さらに、前記復号部ＤＥＣが、前記時刻情報ＴＩの復号を、Ｅ０（ｔ１１）、Ｅ１（ｔ１１）、Ｅ０（ｔ１２）、Ｅ１（ｔ１２）での誤り発生の前に完了したとき、前記時計部ＷＣＨが、当該時刻情報ＴＩに基づき前記現時刻を調整することにより、当該現時刻の調整を、上記したような低消費電力の効果を享受しつつ実現することが可能となる。

実施例１の送信装置の構成を示す図。 実施例１の符号部の構成を示す図。 実施例１の受信装置の構成を示す図。 実施例１の復号部の構成を示す図。 実施例１の復号部の動作を示す図（その１）。 実施例１の復号部の動作を示す図（その２）。 実施例１の復号部の動作を示す図（その３）。 実施例２の受信装置の構成を示す図。 実施例２の制御部の構成を示す図。 実施例２の時計部の構成を示す図。 実施例２の復号部の動作原理を示す図。 実施例２の受信装置の動作を示すタイムチャート。 実施例２の受信装置の動作を示すフローチャート。

符号の説明

ＤＥＣ…復号部、ＤＥＣ１…第１の復号回路、ＤＥＣ２…第２の復号回路、ＥＲＤＣ…誤り検出訂正回路、Ｘ…排他的論理和回路。

Claims (6)

1. 同一のシリアルデータＡから二分の一の符号化率で符号化された第１のシリアルデータＣ０及び第２のシリアルデータＣ１であり、第１の複数のビットＣ０（ｔ１）、Ｃ０（ｔ２）、．．．、Ｃ０（ｔｐ）（ｔは時刻を示す（以下同じ。）。ｐは２以上の任意の整数。）からなる前記第１のシリアルデータＣ０、及び、第２の複数のビットＣ１（ｔ１）、Ｃ１（ｔ２）、．．．、Ｃ１（ｔｐ）からなる前記第２のシリアルデータＣ１の入力を受ける復号器であって、
   ［１］［１Ａ］２つの入力端のうちの一方の入力端に、前記第１のシリアルデータＣ０の入力を受け、排他的論理和が施された第３のシリアルデータＤ０を出力する第１の排他的論理和素子と、
   ［１Ｂ］前記第１の排他的論理和素子の後段に設けられた第１の遅延素子と、
   ［１Ｃ］前記第１の遅延素子から出力される前記第１のシリアルデータＣ０を順次シフトする、第１の複数の遅延素子を有する第１のシフトレジスタと、
   ［１Ｄ］前記第１の遅延素子から出力される第１のシリアルデータＣ０の入力を受け、かつ、前記第１のシフトレジスタにおける前記第１の複数の遅延素子間の複数のタップから出力される複数の第１のシリアルデータＣ０の入力を受け、排他的論理和が施された第１のシリアルデータＣ０を前記第１の排他的論理和素子の他方の入力端に出力する第２の排他的論理和素子と、を有する第１の復号回路と、
   ［２］［２Ａ］２つの入力端のうちの一方の入力端に、前記第２のシリアルデータＣ１の入力を受け、排他的論理和が施された第４のシリアルデータＤ１を出力する第３の排他的論理和素子と、
   ［２Ｂ］前記第２の排他的論理和素子の後段に設けられた、直列接続された２つの第２の遅延素子と、
   ［２Ｃ］前記２つの第２の遅延素子から出力される前記第２のシリアルデータＣ１を順次シフトする、第２の複数の遅延素子を有する第２のシフトレジスタと、
   ［２Ｄ］前記第２の遅延素子から出力される第２のシリアルデータＣ１の入力を受け、かつ、前記第２のシフトレジスタにおける前記第２の複数の遅延素子間の複数のタップから出力される複数の第２のシリアルデータＣ１の入力を受け、排他的論理和が施された第２のシリアルデータＣ１を前記第３の排他的論理和素子の他方の入力端に出力する第４の排他的論理和素子と、を有する第２の復号回路と、
   ［３］前記第１の排他的論理和素子から出力される前記第３のシリアルデータＤ０中のビットＤ０（ｔａ）及びビットＤ０（ｔｂ）（ｂはａより１大きい整数。）と、前記第３の排他的論理和素子から出力される、前記第４のシリアルデータＤ１中のビットＤ１（ｔａ）及びビットＤ１（ｔｂ）とを比較することにより、前記ビットＤ０（ｔａ）又は前記ビットＤ１（ｔａ）が誤りを含むか否かを検出した旨を示す第１、第２の検出信号を前記第１、第２の復号回路へ出力することにより、前記誤りが訂正されたであろうビットＥ０（ｔａ）を含む第５のシリアルデータＥ０、及び、前記誤りが訂正されたであろうビットＥ１（ｔａ）を含む第６のシリアルデータＥ１を、前記第１、第２の復号回路から出力させる誤り検出訂正回路と、を含むことを特徴とする復号器。
2. 請求項１記載の復号器であり、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りが無いか否かを検出すべく、当該ビットＥ０（ｔａ）、Ｅ１（ｔａ）に排他的論理和を施す第５の排他的論理和素子を更に含む前記復号器と、
   前記復号器に前記第１、第２のシリアルデータＣ０、Ｃ１を出力すべく、当該受信装置と対向する送信装置から受信する、変調された前記第１、第２のシリアルデータＣ０、Ｃ１を復調する復調部と、
   前記復号器が、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りがあることを検出したとき、前記復調部及び前記復号器の動作を停止させる制御部と、を有することを特徴とする受信装置。
3. 請求項１記載の復号器であり、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りが無いか否かを検出すべく、当該ビットＥ０（ｔａ）、Ｅ１（ｔａ）に排他的論理和を施す第５の排他的論理和素子を更に含む前記復号器と、
   前記復号器に、（１）前記送信装置及び前記受信装置間で送受信すべき所定の情報、及び、（２）当該所定の情報に引き続く位置にある、当該所定の情報の誤り検出を行うための誤り検出用情報を有する前記第１、第２のシリアルデータＣ０、Ｃ１を出力すべく、対向する送信装置から受信する、変調された前記第１、第２のシリアルデータＣ０、Ｃ１を復調する復調部と、を有し、
   前記復号器は、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りがあることを検出したとき、前記誤り検出用情報を用いた誤り検出を行わないことを特徴とする受信装置。
4. 請求項２、３記載の受信装置であって、
   前記第１、第２のシリアルデータＣ０、Ｃ１は、前記誤り検出用情報に先立つ位置に現時刻を調整するための時刻情報を更に有し、
   前記受信装置は、（１）前記現時刻を計時する時計回路、及び、（２）前記時刻情報の復号を、前記誤りを含むことが検出された前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）の時刻ｔａの前に完了したとき、前記時計回路により計時された前記現時刻を、前記復号器により前記復号された前記時刻情報に基づき調整する調整回路を備える時計部を更に有する受信装置。
5. 請求項２、３記載の受信装置であって、
   前記第１の復号回路は、前記第１の遅延素子の後段に設けられ、前記誤り検出訂正回路から出力される前記第１の検出信号、及び、前記第１の遅延素子から出力される第１のシリアルデータＣ０との間に排他的論理和を施す第５の排他的論理和素子を更に有し、
   前記第２の復号回路は、前記２つの第２の遅延素子の後段に設けられ、前記誤り検出訂正回路から出力される前記第２の検出信号、及び、前記２つの第２の遅延素子から出力される第２のシリアルデータＣ１との間に排他的論理和を施す第６の排他的論理和素子を更に有することを特徴とる受信装置。
6. 請求項１記載の復号器と、
   現時刻を計時する時計回路、及び、前記現時刻を調整する調整回路とを有する時計部とを含み、
   前記第１、第２のシリアルデータＣ０、Ｃ１は、前記現時刻を調整するための時刻情報を含み、
   前記復号器が、前記時刻情報の復号を、前記ビットＥ０（ｔａ）、Ｅ１（ｔａ）に前記誤りが含まれると判断する前に完了したとき、当該復号器が、当該ビットＥ０（ｔａ）、Ｅ１（ｔａ）に引き続くビットの復号を行うことなく、前記時計部が、前記復号された時刻情報に基づき前記現時刻を調整することを特徴とする電波時計。

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