JP2009043786A - Mounting substrate and electronic component - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a mounting substrate capable of mounting a semiconductor device for inputting/outputting differential signals whose number is larger than the number of lines or columns of external terminals disposed in a matrix, and excellently transmitting the differential signals, and to provide an electronic component formed by surface-mounting a semiconductor device on the mounting substrate. <P>SOLUTION: The mounting substrate 12 includes: a first insulating layer 31, a second insulating layer 32 and a third insulating layer 33. Lands 22 to which external terminals of the semiconductor device are bonded are disposed in a matrix on the surface of the third insulating layer 33. A wiring 39 is electrically connected to the lands 22 for outputting a differential signal via vias 38 penetrating through the third insulating layer 33 in a thickness direction, and a wiring 41 is electrically connected thereto via vias 40 continuously penetrating through the third and second insulating layers 33 and 32 in the thickness direction. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置が表面実装される実装基板、およびこの実装基板に半導体装置を表面実装してなる電子部品に関する。   The present invention relates to a mounting substrate on which a semiconductor device is surface-mounted and an electronic component formed by surface-mounting the semiconductor device on the mounting substrate.

近年、高速データ伝送用のインタフェースとして、ＬＶＤＳ（Low Voltage Differential Signaling）が脚光を浴びている。ＬＶＤＳは、たとえば、ノート型ＰＣ（Personal Computer）や携帯電話機において、画像データを送信するための画像データ送信回路と液晶パネルを駆動するためのパネルドライバ回路との間のインタフェースに採用されている。ＬＶＤＳを採用することにより、消費電力およびＥＭＩ（Electromagnetic Interference）の低減を図ることができる。   In recent years, LVDS (Low Voltage Differential Signaling) has been spotlighted as an interface for high-speed data transmission. The LVDS is employed as an interface between an image data transmission circuit for transmitting image data and a panel driver circuit for driving a liquid crystal panel, for example, in a notebook PC (Personal Computer) or a cellular phone. By adopting LVDS, power consumption and EMI (Electromagnetic Interference) can be reduced.

画像データ送信回路とパネルドライバ回路との間には、タイミングコントロール回路が介在される。タイミングコントロール回路には、画像データ送信回路から画像データに基づく差動信号が入力される。タイミングコントロール回路は、その入力される差動信号（画像データ）に基づいて、パネルドライバ回路を駆動するための信号を差動信号として出力する。   A timing control circuit is interposed between the image data transmission circuit and the panel driver circuit. A differential signal based on image data is input from the image data transmission circuit to the timing control circuit. The timing control circuit outputs a signal for driving the panel driver circuit as a differential signal based on the input differential signal (image data).

このようなタイミングコントロール回路を搭載した半導体装置において、ＢＧＡ（Ball Grid Array）パッケージを採用することが考えられる。ＢＧＡパッケージでは、実装基板との対向面に、ボール状の外部端子が行列状に整列して配置されている。これに対応して、実装基板上には、半導体装置が接合される領域に、各外部端子と接続されるランドが行列状に整列して配置される。各ランドには、半導体装置の動作電圧の供給や各種信号を送受するための配線が接続される。各配線は、半導体装置が接合される領域外へ引き出され、実装基板上に配置された入出力端子や電源ラインなどに接続される。   A semiconductor device equipped with such a timing control circuit may adopt a BGA (Ball Grid Array) package. In the BGA package, ball-shaped external terminals are arranged in a matrix on the surface facing the mounting substrate. Correspondingly, on the mounting substrate, lands connected to the external terminals are arranged in a matrix in a region where the semiconductor device is bonded. Each land is connected with wiring for supplying operating voltage of the semiconductor device and transmitting / receiving various signals. Each wiring is drawn out of a region where the semiconductor device is bonded, and is connected to an input / output terminal, a power supply line, or the like arranged on the mounting substrate.

各ランド間の行方向間隔および列方向間隔が狭いため、各ランド間には、１本の配線しか通すことができない。そのため、最外の環状２列をなすランドに接続される配線は、実装基板の表面に形成することができるが、それらよりも内側のランドに接続される配線は、実装基板の表面に形成することはできない。そこで、現在提供されている実装基板では、複数の絶縁層が積層されており、最上の絶縁層の表面に、最外の環状２列をなすランドに接続される配線が形成され、各絶縁層間に、それらよりも内側のランドに接続される配線が形成されている。   Since the row direction interval and the column direction interval between the lands are narrow, only one wiring can be passed between the lands. Therefore, wirings connected to the outermost annular two rows of lands can be formed on the surface of the mounting board, but wirings connected to the lands on the inner side are formed on the surface of the mounting board. It is not possible. Therefore, in the currently provided mounting substrate, a plurality of insulating layers are laminated, and wiring connected to the outermost annular two rows of lands is formed on the surface of the uppermost insulating layer, and each insulating layer In addition, wirings connected to lands on the inner side of them are formed.

差動信号は、２つの信号（ペア信号）を１つのペアとし、それらの信号の電位差で信号状態（High／Low）を表すので、２つの信号の位相がずれると（一方の信号の他方の信号に対する伝送遅延が生じると）、データを正確に伝送することができない。そのため、実装基板では、半導体装置への差動信号の入力のためのランドが行方向一端の２列に配置され、半導体装置からの差動信号の出力のためのランドが行方向他端の２列に配置されている。そして、各ペアをなす２つの信号の入出力のためのランドは、行方向に互いに隣接して配置されている。これにより、ペアをなす２つの信号の入出力のためのランドから延びる各配線の配線長をほぼ等しくすることができ、それらの信号間の位相ずれの発生を防止することができる。
特開２００７−３６０５４号公報 A differential signal is a pair of two signals (pair signals), and the signal state (High / Low) is represented by the potential difference between the two signals. Therefore, if the phase of the two signals is shifted (the other of one signal is the other) If a transmission delay occurs for the signal), the data cannot be transmitted accurately. Therefore, on the mounting substrate, lands for inputting differential signals to the semiconductor device are arranged in two columns at one end in the row direction, and lands for outputting differential signals from the semiconductor device are 2 at the other end in the row direction. Arranged in columns. The lands for inputting and outputting the two signals forming each pair are arranged adjacent to each other in the row direction. Thereby, the wiring length of each wiring extended from the land for input / output of two signals forming a pair can be made substantially equal, and the occurrence of a phase shift between these signals can be prevented.
JP 2007-36054 A

ところが、半導体装置に対して入出力される差動信号の数が増えると、その入出力のためのランドを行方向両端の各２列に配置しきれなくなる。とくに、液晶パネルの解像度の向上に伴い、差動信号の入出力数が増加しており、その差動信号の出力のためのランドを行方向他端の２列に配置しきれなくなってきている。
最外の環状２列をなすランドよりも内側に配置されるランドは、絶縁層間に配置される配線と絶縁層を貫通するビアを介して接続される。そのため、差動信号の出力のためのランドの一部を行方向他端の２列に配置し、その残りを最外の環状２列の内側に配置すると、ビア抵抗の影響により、差動信号間の電気的特性および伝送速度のばらつきを生じてしまう。差動信号間の電気的特性や伝送速度のばらつきは、液晶パネルに表示される画像の乱れの原因となる。 However, as the number of differential signals input / output to / from the semiconductor device increases, the lands for input / output cannot be arranged in two columns at both ends in the row direction. In particular, as the resolution of the liquid crystal panel is improved, the number of differential signal inputs / outputs is increasing, and lands for outputting the differential signals cannot be arranged in two columns at the other end in the row direction. .
The lands arranged inside the outermost two annular lands are connected to the wiring arranged between the insulating layers through vias penetrating the insulating layer. Therefore, if a part of the land for outputting the differential signal is arranged in two columns at the other end in the row direction and the rest is arranged inside the outermost two annular columns, the differential signal is caused by the influence of the via resistance. Variation in electrical characteristics and transmission speed will occur. Variations in electrical characteristics and transmission speed between the differential signals cause disturbance of an image displayed on the liquid crystal panel.

したがって、従来の実装基板には、差動信号の入力数および／または出力数が行列状に配置される外部端子（実装基板に行列状に配置されるランド）の行数または列数以上である半導体装置を表面層のみで実装することはできない。
そこで、本発明の目的は、行列状に配置される外部端子の行数または列数よりも多い信号数の差動信号を入力および／または出力する半導体装置を実装することができ、かつ、差動信号を良好に伝送可能な実装基板、およびこれに半導体装置を表面実装してなる電子部品を提供することである。 Therefore, in the conventional mounting board, the number of inputs and / or the number of differential signals is equal to or greater than the number of rows or columns of external terminals (lands arranged in a matrix on the mounting board) arranged in a matrix. A semiconductor device cannot be mounted only with a surface layer.
Therefore, an object of the present invention is to mount a semiconductor device that inputs and / or outputs a differential signal having a number of signals larger than the number of rows or columns of external terminals arranged in a matrix. It is an object to provide a mounting substrate capable of transmitting a dynamic signal satisfactorily and an electronic component having a semiconductor device surface-mounted thereon.

前記の目的を達成するための請求項１記載の発明は、行列状に配置された複数の外部端子を有する半導体装置が表面実装される実装基板であって、絶縁層と、前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、各前記接合部に電気的に接続される配線とを備え、前記半導体装置に対して入力および／または出力される差動信号を伝送するための前記配線は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、前記接合部と電気的に接続されている、実装基板である。   In order to achieve the above object, an invention according to claim 1 is a mounting substrate on which a semiconductor device having a plurality of external terminals arranged in a matrix is surface-mounted, comprising an insulating layer and a surface of the insulating layer Are arranged in a matrix corresponding to the arrangement of the external terminals, and each of the external terminals is joined to each other, and a wiring that is electrically connected to each of the joints. The wiring for transmitting the differential signal input and / or output is provided on the opposite side to the side where the semiconductor device is disposed with respect to the insulating layer, and via vias penetrating the insulating layer The mounting board is electrically connected to the joint.

また、請求項３記載の発明は、半導体装置を実装基板に表面実装してなる電子部品であって、前記半導体装置は、行列状に配置された複数の外部端子を備え、差動信号を入力および／または出力するものであり、前記実装基板は、絶縁層と、前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、各前記接合部に電気的に接続される配線とを備え、前記半導体装置に対して入力および／または出力される差動信号を伝送するための前記配線は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、前記接合部と電気的に接続されている、電子部品である。   According to a third aspect of the present invention, there is provided an electronic component obtained by surface mounting a semiconductor device on a mounting substrate, the semiconductor device having a plurality of external terminals arranged in a matrix and receiving a differential signal. The mounting substrate is arranged in a matrix corresponding to the arrangement of the external terminals on the surface of the insulating layer and the insulating layer, and the joint portion where the external terminals are joined And a wiring electrically connected to each of the joints, and the wiring for transmitting a differential signal input to and / or output from the semiconductor device is connected to the insulating layer. The electronic component is provided on a side opposite to the side on which the semiconductor device is disposed, and is electrically connected to the junction through a via penetrating the insulating layer.

これらの発明に係る実装基板は、絶縁層を備えている。半導体装置の外部端子が接合される接合部は、絶縁層の表面に行列状に配置されている。半導体装置に対する差動信号の入力および／または出力のための配線は、絶縁層の表面ではなく、絶縁層に対して半導体装置が配置される側と反対側に設けられている。そして、その差動信号の入力および／または出力のための配線は、絶縁層を貫通するビアを介して、絶縁層の表面に配置された接合部と電気的に接続される。   The mounting substrate according to these inventions includes an insulating layer. Junction portions to which the external terminals of the semiconductor device are joined are arranged in a matrix on the surface of the insulating layer. Wiring for inputting and / or outputting differential signals to the semiconductor device is provided not on the surface of the insulating layer but on the side opposite to the side where the semiconductor device is disposed with respect to the insulating layer. And the wiring for the input and / or output of the differential signal is electrically connected to a junction disposed on the surface of the insulating layer through a via penetrating the insulating layer.

この構成によれば、行列状に配置される接合部のうち、最外の環状２列をなす接合部はもちろん、その環状２列をなす接合部よりも内側に配置される接合部にも、ビアを介して差動信号の入力および／または出力のための配線を接続し、それらの接合部を差動信号の入力および／または出力のために用いることができる。これにより、差動信号の入力数および／または出力数が行列状に配置される外部端子（接合部）の行数または列数よりも多い信号数の差動信号を入力および／または出力する半導体装置の実装基板への実装が可能となる。そして、半導体装置に対して入力および／または出力される全差動信号がビアおよび配線を介して伝送されるので、それらの差動信号の電気的特性および伝送速度を揃えることができる。その結果、実装基板における差動信号の良好な伝送を達成することができる。   According to this configuration, of the joints arranged in a matrix, not only the joints forming the outermost annular two rows, but also the joints arranged inside the joints forming the two annular rows, Wirings for differential signal input and / or output can be connected via vias and their junctions can be used for differential signal input and / or output. Thus, a semiconductor that inputs and / or outputs a differential signal having a number of signals larger than the number of rows or columns of external terminals (junction portions) in which the number of inputs and / or the number of differential signals are arranged in a matrix. The device can be mounted on the mounting board. Since all differential signals input to and / or output from the semiconductor device are transmitted via vias and wirings, the electrical characteristics and transmission speed of these differential signals can be made uniform. As a result, good transmission of differential signals on the mounting board can be achieved.

請求項２記載の発明は、行列状に配置された複数の外部端子を有する半導体装置が表面実装される実装基板であって、絶縁層と、前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、各前記接合部に電気的に接続される配線とを備え、前記配線の一部は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、行方向の少なくとも一端のｎ列（ｎ：２以上の偶数）をなす前記接合部に電気的に接続されている、実装基板である。   The invention according to claim 2 is a mounting substrate on which a semiconductor device having a plurality of external terminals arranged in a matrix is surface-mounted, wherein the external terminals are arranged on the surface of the insulating layer and the insulating layer. Correspondingly arranged in a matrix, each of the external terminals is joined, and a wire electrically connected to each of the joints, and a part of the wire with respect to the insulating layer Provided on the opposite side to the side where the semiconductor device is disposed and electrically connected to the junction part forming n columns (n: an even number of 2 or more) at least one end in the row direction via a via penetrating the insulating layer A mounting board connected to the board.

また、請求項４記載の発明は、半導体装置を実装基板に表面実装してなる電子部品であって、前記半導体装置は、行列状に配置された複数の外部端子を備え、前記実装基板は、絶縁層と、前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、各前記接合部に電気的に接続される配線とを備え、前記配線の一部は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、行方向の少なくとも一端のｎ列（ｎ：２以上の偶数）をなす前記接合部に電気的に接続されている、電子部品である。   The invention according to claim 4 is an electronic component formed by surface mounting a semiconductor device on a mounting substrate, and the semiconductor device includes a plurality of external terminals arranged in a matrix, and the mounting substrate includes: An insulating layer, a surface of the insulating layer, arranged in a matrix corresponding to the arrangement of the external terminals, and a joint part to which each external terminal is joined, and a wiring electrically connected to each joint part A part of the wiring is provided on a side opposite to the side where the semiconductor device is disposed with respect to the insulating layer, and n at least one end in the row direction through a via penetrating the insulating layer It is an electronic component that is electrically connected to the joints forming a row (n: an even number of 2 or more).

これらの発明に係る実装基板は、絶縁層を備えている。半導体装置の外部端子が接合される接合部は、絶縁層の表面に行列状に配置されている。行方向の少なくとも一端のｎ列をなす接合部に接続される配線は、絶縁層の表面ではなく、絶縁層に対して半導体装置が配置される側と反対側に設けられている。そして、行方向の少なくとも一端のｎ列をなす接合部と配線とは、絶縁層を貫通するビアを介して電気的に接続されている。   The mounting substrate according to these inventions includes an insulating layer. Junction portions to which the external terminals of the semiconductor device are joined are arranged in a matrix on the surface of the insulating layer. The wiring connected to the junction part forming n columns at least at one end in the row direction is provided not on the surface of the insulating layer but on the side opposite to the side where the semiconductor device is disposed with respect to the insulating layer. And the junction part and wiring which make n column of at least one end of the row direction are electrically connected through the via which penetrates an insulating layer.

この構成によれば、ビアを介して配線と接続されるｎ列の接合部を、半導体装置に対する差動信号の入力および／または出力のための接合部として用いることにより、差動信号の入力数および／または出力数が行列状に配置される外部端子（接合部）の行数または列数よりも多い信号数の差動信号を入力および／または出力する半導体装置の実装基板への実装が可能となる。そして、半導体装置に対して入力および／または出力される全差動信号がビアおよび配線を介して伝送されるので、それらの差動信号の電気的特性および伝送速度を揃えることができる。その結果、実装基板における差動信号の良好な伝送を達成することができる。   According to this configuration, the number of differential signal inputs can be obtained by using the n-column junctions connected to the wirings via vias as junctions for differential signal input and / or output to the semiconductor device. And / or mounting on a mounting board of a semiconductor device that inputs and / or outputs a differential signal having a number of signals larger than the number of rows or columns of external terminals (junctions) arranged in a matrix. It becomes. Since all differential signals input to and / or output from the semiconductor device are transmitted via vias and wirings, the electrical characteristics and transmission speed of these differential signals can be made uniform. As a result, good transmission of differential signals on the mounting board can be achieved.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る電子部品が組み込まれる電子機器の構成を示すブロック図である。
電子機器１は、たとえば、液晶パネル２が搭載されたノート型ＰＣである。液晶パネル２に画像を表示するために、電子機器１は、ＬＶＤＳ送信回路３、タイミングコントロール回路４およびパネルドライバ回路５を備えている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a block diagram showing a configuration of an electronic device in which an electronic component according to an embodiment of the present invention is incorporated.
The electronic device 1 is, for example, a notebook PC on which a liquid crystal panel 2 is mounted. In order to display an image on the liquid crystal panel 2, the electronic device 1 includes an LVDS transmission circuit 3, a timing control circuit 4, and a panel driver circuit 5.

ＬＶＤＳ送信回路３は、画像データをパラレルシリアル変換し、色ごとの輝度信号およびクロック信号をそれぞれ差動信号として出力する。ＬＶＤＳ送信回路３から出力される差動信号は、タイミングコントロール回路４に入力される。タイミングコントロール回路４は、入力される差動信号に所定の信号処理を施し、パネルドライバ回路５を駆動するための信号を差動信号として出力する。この差動信号がパネルドライバ回路５に入力され、パネルドライバ回路５が駆動されることにより、液晶パネル２に画像データに基づく画像が表示される。   The LVDS transmission circuit 3 performs parallel-serial conversion on the image data, and outputs a luminance signal and a clock signal for each color as differential signals. The differential signal output from the LVDS transmission circuit 3 is input to the timing control circuit 4. The timing control circuit 4 performs predetermined signal processing on the input differential signal and outputs a signal for driving the panel driver circuit 5 as a differential signal. The differential signal is input to the panel driver circuit 5 and the panel driver circuit 5 is driven, whereby an image based on the image data is displayed on the liquid crystal panel 2.

また、図示しないが、電子機器１は、キーボードやマウスパッドなど、ノート型ＰＣに搭載される種々の部品を備えている。
図２は、本発明の一実施形態に係る電子部品の構成を図解的に示す断面図である。
電子部品１０は、表面実装型の半導体装置１１を実装基板１２に表面実装することにより構成されている。 Although not shown, the electronic device 1 includes various components such as a keyboard and a mouse pad that are mounted on a notebook PC.
FIG. 2 is a cross-sectional view schematically showing the configuration of the electronic component according to the embodiment of the present invention.
The electronic component 10 is configured by surface-mounting a surface-mount type semiconductor device 11 on a mounting substrate 12.

半導体装置１１は、半導体チップ１３と、半導体チップ１３が搭載されるインタポーザ１４とを備えている。
半導体チップ１３は、たとえば、液晶パネル用タイミングコントロールＬＳＩチップである。したがって、電子部品１０が図１に示す電子機器１に搭載されることにより、図１に示すパネルドライバ回路５が電子機器１に提供される。この半導体チップ１３の最表面は、表面保護膜で覆われており、その周縁部には、複数のパッド１５が表面保護膜から露出した状態に設けられている。 The semiconductor device 11 includes a semiconductor chip 13 and an interposer 14 on which the semiconductor chip 13 is mounted.
The semiconductor chip 13 is, for example, a liquid crystal panel timing control LSI chip. Therefore, when the electronic component 10 is mounted on the electronic device 1 shown in FIG. 1, the panel driver circuit 5 shown in FIG. 1 is provided to the electronic device 1. The outermost surface of the semiconductor chip 13 is covered with a surface protective film, and a plurality of pads 15 are provided on the periphery of the semiconductor chip 13 so as to be exposed from the surface protective film.

インタポーザ１４は、絶縁性樹脂（たとえば、ガラスエポキシ樹脂）からなる絶縁性基板１６を備えている。
絶縁性基板１６の一方面（上面）には、その中央部に、平面視で半導体チップ１３よりも少し大きなサイズを有する矩形薄板状のアイランド１７が形成されている。また、絶縁性基板１６の一方面には、アイランド１７を取り囲む周縁部に、複数の内部端子１８が整列して配置されている。アイランド１７および内部端子１８は、たとえば、銅などの金属からなり、導電性を有している。 The interposer 14 includes an insulating substrate 16 made of an insulating resin (for example, glass epoxy resin).
On one surface (upper surface) of the insulating substrate 16, a rectangular thin island 17 having a size slightly larger than the semiconductor chip 13 in plan view is formed at the center. In addition, on one surface of the insulating substrate 16, a plurality of internal terminals 18 are aligned and arranged at the peripheral edge surrounding the island 17. The island 17 and the internal terminal 18 are made of metal such as copper and have conductivity.

アイランド１７には、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）からなる接合剤を介して、半導体チップ１３の裏面が接合される。また、各内部端子１８は、たとえば、金細線からなるボンディングワイヤ１９を介して、半導体チップ１３の表面の各パッド１５に接続（ワイヤボンディング）される。これにより、半導体チップ１３は、その裏面がアイランド１７と電気的に接続され、半導体チップ１３に作り込まれた内部回路（たとえば、パネルドライバ回路）がボンディングワイヤ１９を介して内部端子１８と電気的に接続される。   The back surface of the semiconductor chip 13 is bonded to the island 17 through a bonding agent made of, for example, high melting point solder (solder having a melting point of 260 ° C. or higher). Each internal terminal 18 is connected (wire bonded) to each pad 15 on the surface of the semiconductor chip 13 via a bonding wire 19 made of a fine gold wire, for example. Thereby, the back surface of the semiconductor chip 13 is electrically connected to the island 17, and an internal circuit (for example, a panel driver circuit) built in the semiconductor chip 13 is electrically connected to the internal terminal 18 via the bonding wire 19. Connected to.

絶縁性基板１６の他方面（下面）には、内部端子１８と同数の外部端子２０が行列状に配置されている。各外部端子２０は、たとえば、はんだなどの金属材料を用いてボール状に形成されている。内部端子１８と外部端子２０とは、絶縁性基板１６の表面または内部に形成される配線（図示せず）、および絶縁性基板１６を厚さ方向に貫通するビア（図示せず）を介して、１対１に電気的に接続されている。   On the other surface (lower surface) of the insulating substrate 16, the same number of external terminals 20 as the internal terminals 18 are arranged in a matrix. Each external terminal 20 is formed in a ball shape using a metal material such as solder, for example. The internal terminal 18 and the external terminal 20 are connected via a wiring (not shown) formed on the surface of or inside the insulating substrate 16 and vias (not shown) penetrating the insulating substrate 16 in the thickness direction. 1 to 1 are electrically connected.

また、絶縁性基板１６の一方面側には、封止樹脂２１が形成されている。この封止樹脂２１によって、絶縁性基板１６（インタポーザ１４）上の半導体チップ１３、内部端子１８およびボンディングワイヤ１９が一括して封止されている。
半導体装置１１が実装される実装基板（プリント配線板）１２の表面には、半導体装置１１に備えられる外部端子２０の配置に対応して、各外部端子２０が接合されるランド２２が行列状に配置されている。絶縁性基板１６の他方面を実装基板１２の表面に対向させて、各外部端子２０を実装基板１２上の各ランド２２に接合することにより、実装基板１２に対する半導体装置１１の表面実装が達成される。絶縁性基板１６の内部端子１８と外部端子２０とが電気的に接続され、内部端子１８と半導体チップ１３のパッド１５とが電気的に接続されているので、外部端子２０がランド２２に接合されると、ランド２２とパッド１５との電気的な接続が達成される。その結果、ランド２２と半導体チップ１３（内部回路）との電気的な接続が達成される。 A sealing resin 21 is formed on one side of the insulating substrate 16. The sealing resin 21 collectively seals the semiconductor chip 13, the internal terminal 18, and the bonding wire 19 on the insulating substrate 16 (interposer 14).
On the surface of the mounting substrate (printed wiring board) 12 on which the semiconductor device 11 is mounted, lands 22 to which the external terminals 20 are bonded are arranged in a matrix corresponding to the arrangement of the external terminals 20 provided in the semiconductor device 11. Has been placed. By mounting each external terminal 20 to each land 22 on the mounting substrate 12 with the other surface of the insulating substrate 16 facing the surface of the mounting substrate 12, surface mounting of the semiconductor device 11 on the mounting substrate 12 is achieved. The Since the internal terminal 18 and the external terminal 20 of the insulating substrate 16 are electrically connected, and the internal terminal 18 and the pad 15 of the semiconductor chip 13 are electrically connected, the external terminal 20 is joined to the land 22. Then, the electrical connection between the land 22 and the pad 15 is achieved. As a result, electrical connection between the land 22 and the semiconductor chip 13 (internal circuit) is achieved.

図３は、内部端子１８および外部端子２０の配置を図解的に示す平面図である。なお、インタポーザ１４を上面側（半導体チップ１３が配置される側）から見た場合、外部端子２０を視認することはできないが、外部端子２０の配置を説明するために、図３には、外部端子２０を透視して示している。
絶縁性基板１６の一方面において、内部端子１８は、半導体チップ１３と対向する矩形状領域２３の各辺に沿って、その各辺に沿う方向に適当な間隔を空けて配置されている。 FIG. 3 is a plan view schematically showing the arrangement of the internal terminals 18 and the external terminals 20. Note that when the interposer 14 is viewed from the upper surface side (side on which the semiconductor chip 13 is disposed), the external terminals 20 cannot be visually recognized. However, in order to explain the arrangement of the external terminals 20, FIG. The terminal 20 is shown through.
On one surface of the insulating substrate 16, the internal terminals 18 are arranged along each side of the rectangular region 23 facing the semiconductor chip 13 with an appropriate interval in the direction along each side.

絶縁性基板１６の他方面において、外部端子２０は、１２行×１２列の行列状に配置されている。
なお、以下では、外部端子２０がなす各列を、行方向一端（図３における左端）の１列から順に、第１列、第２列、・・・、第１１列、第１２列という。
第１１列および第１２列の外部端子２０のうちの列方向両端の４個の外部端子２０を除く、２０個の外部端子２０は、図１に示すＬＶＤＳ送信回路３からの差動信号の入力のための差動信号入力用外部端子である。行方向に互いに隣接して配置される２個の差動信号入力用外部端子２０は、ペアをなし、このペアをなす２個の差動信号入力用外部端子２０に、差動信号においてペアをなす２つの信号が入力される。差動信号入力用外部端子２０と電気的に接続される内部端子１８は、それらを接続するための配線（図示せず）の引き回しが容易なように、またペアをなす信号間で配線長が可能な限り等しくなるように、平面視において、差動信号入力用外部端子２０の近傍に配置されている。 On the other surface of the insulating substrate 16, the external terminals 20 are arranged in a matrix of 12 rows × 12 columns.
Hereinafter, the columns formed by the external terminals 20 are referred to as a first column, a second column,..., An eleventh column, and a twelfth column in order from one column at one end in the row direction (left end in FIG. 3).
The 20 external terminals 20 except the 4 external terminals 20 at both ends in the column direction among the external terminals 20 in the 11th and 12th columns are input differential signals from the LVDS transmission circuit 3 shown in FIG. It is an external terminal for differential signal input for. Two differential signal input external terminals 20 arranged adjacent to each other in the row direction form a pair, and the pair of differential signal input external terminals 20 forming a pair is paired in the differential signal. Two signals are input. The internal terminal 18 that is electrically connected to the differential signal input external terminal 20 has a wiring length between the paired signals so that wiring (not shown) for connecting them can be easily routed. It is arranged in the vicinity of the differential signal input external terminal 20 in plan view so as to be as equal as possible.

第１列〜第４列の４８個の外部端子２０は、図１に示すパネルドライバ回路５への差動信号の出力のための差動信号出力用外部端子である。第１列および第２列において行方向に互いに隣接して配置される差動信号出力用外部端子２０は、ペアをなし、このペアをなす２個の差動信号出力用外部端子２０から、差動信号においてペアをなす２つの信号が出力される。また、第３列および第４列において行方向に互いに隣接して配置される差動信号出力用外部端子２０は、ペアをなし、このペアをなす２個の差動信号出力用外部端子２０から、差動信号においてペアをなす２つの信号が出力される。差動信号出力用外部端子２０と電気的に接続される内部端子１８は、それらを接続するための配線（図示せず）の引き回しが容易なように、またペアをなす信号間で配線長が可能な限り等しくなるように、平面視において、差動信号出力用外部端子２０の近傍に、コ字状に配置されている。   The 48 external terminals 20 in the first to fourth columns are differential signal output external terminals for outputting differential signals to the panel driver circuit 5 shown in FIG. The differential signal output external terminals 20 arranged adjacent to each other in the row direction in the first column and the second column form a pair, and the difference between the two differential signal output external terminals 20 forming the pair is Two signals paired in the motion signal are output. Further, the differential signal output external terminals 20 arranged adjacent to each other in the row direction in the third column and the fourth column form a pair, and from the two differential signal output external terminals 20 forming the pair, The two signals paired in the differential signal are output. The internal terminal 18 that is electrically connected to the differential signal output external terminal 20 has a wiring length between the signals making a pair so that wiring (not shown) for connecting them can be easily routed. In order to be as equal as possible, they are arranged in a U shape in the vicinity of the differential signal output external terminal 20 in plan view.

なお、図面の簡素化のため、図３では、差動信号入出力用の外部端子２０および内部端子１８が図示されており、それ以外の内部端子１８および外部端子２０の図示が省略されている。
図４は、実装基板１２の図解的な平面図である。また、図５は、実装基板１２の図３に示す切断面線Ａ−Ａにおける図解的な断面図である。 For simplification of the drawing, FIG. 3 shows the external terminal 20 and the internal terminal 18 for differential signal input / output, and the illustration of the other internal terminals 18 and the external terminals 20 is omitted. .
FIG. 4 is a schematic plan view of the mounting substrate 12. FIG. 5 is a schematic cross-sectional view of the mounting substrate 12 taken along the section line AA shown in FIG.

実装基板１２は、図５に示すように、第１絶縁層３１、第２絶縁層３２および第３絶縁層３３の積層構造を有している。第１絶縁層３１、第２絶縁層３２および第３絶縁層３３は、たとえば、エポキシ樹脂からなる。
最上層の絶縁層としての第３絶縁層３３の表面には、図４に示すように、半導体装置１１の外部端子２０の配置に対応して、１４４個の矩形状の接合部としてのランド２２が１２行×１２列の行列状に配置されている。 As illustrated in FIG. 5, the mounting substrate 12 has a stacked structure of a first insulating layer 31, a second insulating layer 32, and a third insulating layer 33. The first insulating layer 31, the second insulating layer 32, and the third insulating layer 33 are made of, for example, an epoxy resin.
On the surface of the third insulating layer 33 as the uppermost insulating layer, as shown in FIG. 4, lands 22 as 144 rectangular joints correspond to the arrangement of the external terminals 20 of the semiconductor device 11. Are arranged in a matrix of 12 rows × 12 columns.

なお、以下では、図３に示す第１列〜第１２列の各列の外部端子２０が接合されるランド２２がなす各列を、それぞれ第１列、第２列、・・・、第１１列、第１２列という。図４では、ランド２２がなす左端１列が第１列であり、ランド２２がなす右端１列が第１２列である。また、差動信号入力用外部端子２０が接合されるランド２２を「差動信号入力用ランド２２」といい、差動信号出力用外部端子２０が接合されるランド２２を「差動信号出力用ランド２２」という。   In the following description, the columns formed by the lands 22 to which the external terminals 20 of the first to twelfth columns shown in FIG. 3 are joined are referred to as a first column, a second column,. The column is called the 12th column. In FIG. 4, the leftmost column formed by the lands 22 is the first column, and the rightmost column formed by the lands 22 is the twelfth column. The land 22 to which the differential signal input external terminal 20 is joined is referred to as “differential signal input land 22”, and the land 22 to which the differential signal output external terminal 20 is joined is referred to as “differential signal output land”. Land 22 ".

第３絶縁層３３の表面には、第１１列および第１２列の各ランド２２に接続された配線３４が形成されている。配線３４は、銅などの金属からなる。
第１２列の差動信号入力用ランド２２に接続された配線３４Ａは、行方向（図４における右方向）に延び、実装基板１２における半導体装置１１が実装される領域（以下、単に「実装領域」という。）３５外に引き出されている。行方向に隣り合う２個の差動信号入力用ランド２２は、差動信号の入力のためのペアをなしている。第１１列の差動信号入力用ランド２２に接続された配線３４Ｂは、その差動信号入力用ランド２２とペアをなす第１２列の差動信号入力用ランド２２およびこれと列方向に隣り合うランド２２の間を通して、実装領域３５外に引き出されている。そして、ペアをなす２個の差動信号入力用ランド２２に接続された配線３４Ａ，３４Ｂは、互いに適当な間隔を空けて平行に延び、実装基板１２上に配置された差動信号入力端子（図示せず）に接続されている。これにより、配線３４Ａ，３４Ｂの配線長をほぼ等しくすることができ、差動信号を構成する２つの信号（ペア信号）間に位相ずれのない伝送を実現することができる。 On the surface of the third insulating layer 33, wirings 34 connected to the lands 22 in the eleventh row and the twelfth row are formed. The wiring 34 is made of a metal such as copper.
The wiring 34A connected to the differential signal input land 22 in the twelfth column extends in the row direction (right direction in FIG. 4), and is an area in which the semiconductor device 11 is mounted on the mounting substrate 12 (hereinafter simply referred to as “mounting area”). It is called out. Two differential signal input lands 22 adjacent in the row direction form a pair for inputting differential signals. A wiring 34B connected to the differential signal input land 22 in the eleventh column is adjacent to the differential signal input land 22 in the twelfth column that forms a pair with the differential signal input land 22 in the column direction. It is drawn out of the mounting area 35 through the lands 22. Then, the wirings 34A and 34B connected to the two differential signal input lands 22 forming a pair extend in parallel with each other at an appropriate interval, and are connected to the differential signal input terminal ( (Not shown). As a result, the wiring lengths of the wirings 34A and 34B can be made substantially equal, and transmission without phase shift between the two signals (pair signals) constituting the differential signal can be realized.

第１１列および第１２列の列方向両端の４個のランド２２に接続された配線３４Ｃは、列方向に延び、実装領域３５外に引き出されている。そして、配線３４Ｃは、実装基板１２上に配置された電源ライン（図示せず）などに接続されている。
また、第３絶縁層３３の表面には、第１列および第２列の差動信号出力用ランド２２と後述するビア３８とを接続するビア接続配線３６と、第３列および第４列の差動信号出力用ランド２２と後述するビア４０とを接続するビア接続配線３７とが形成されている。ビア接続配線３６，３７は、配線３４の材料と同じ材料（金属）からなる。 Wirings 34 </ b> C connected to the four lands 22 at both ends in the column direction of the eleventh column and the twelfth column extend in the column direction and are drawn out of the mounting region 35. The wiring 34C is connected to a power supply line (not shown) arranged on the mounting substrate 12.
Further, on the surface of the third insulating layer 33, via connection wirings 36 for connecting the differential signal output lands 22 in the first and second columns and vias 38 to be described later, and in the third and fourth columns A via connection wiring 37 for connecting the differential signal output land 22 and a via 40 described later is formed. The via connection wirings 36 and 37 are made of the same material (metal) as the material of the wiring 34.

第１列および第２列の各差動信号出力用ランド２２の近傍には、第３絶縁層３３を厚さ方向に貫通するビア３８が、その近傍の差動信号出力用ランド２２と対応づけて形成されている。ビア３８は、第３絶縁層３３を層厚方向に貫通するビアホールを形成し、このビアホール内を金属（たとえば、銅）で埋め尽くすことにより形成される。各ビア３８は、ビア接続配線３６により、その対応づけられた（近傍に配置された）差動信号出力用ランド２２と電気的に接続されている。   In the vicinity of each differential signal output land 22 in the first row and the second row, a via 38 penetrating the third insulating layer 33 in the thickness direction is associated with the differential signal output land 22 in the vicinity thereof. Is formed. The via 38 is formed by forming a via hole penetrating the third insulating layer 33 in the layer thickness direction and filling the via hole with a metal (for example, copper). Each via 38 is electrically connected to the corresponding differential signal output land 22 by the via connection wiring 36 (arranged in the vicinity).

第３絶縁層３３とその下層の第２絶縁層３２との間には、各ビア３８の下端から延びる配線３９が形成されている。配線３９は、銅などの金属からなる。
ビア接続配線３６およびビア３８を介して第１列の差動信号出力用ランド２２と電気的に接続される配線３９Ａは、第２絶縁層３２上を、行方向に延び、平面視で実装領域３５外に引き出されている。第１列および第２列で行方向に隣り合う２個の差動信号出力用ランド２２は、差動信号の出力のためのペアをなしている。ビア接続配線３６およびビア３８を介して第２列の差動信号出力用ランド２２に接続された配線３９Ｂは、その差動信号出力用ランド２２とペアをなす第１列の差動信号出力用ランド２２に電気的に接続された配線３９Ａおよびこれと隣り合う配線３９Ａの間を通して、実装領域３５外に引き出されている。そして、ペアをなす２個の差動信号出力用ランド２２に接続された配線３９Ａ，３９Ｂは、互いに適当な間隔を空けて平行に延び、第３絶縁層３３に形成される図示しないビアを介して、実装基板１２上に配置された差動信号出力端子（図示せず）に接続されている。これにより、配線３９Ａ，３９Ｂの配線長をほぼ等しくすることができ、差動信号を構成する２つの信号（ペア信号）間に位相ずれのない伝送を実現することができる。 A wiring 39 extending from the lower end of each via 38 is formed between the third insulating layer 33 and the second insulating layer 32 below it. The wiring 39 is made of a metal such as copper.
The wiring 39A electrically connected to the differential signal output land 22 in the first column via the via connection wiring 36 and the via 38 extends in the row direction on the second insulating layer 32, and is mounted in a plan view. 35 is pulled out. Two differential signal output lands 22 adjacent in the row direction in the first column and the second column form a pair for outputting a differential signal. A wiring 39B connected to the differential signal output land 22 in the second column via the via connection wiring 36 and the via 38 is used for differential signal output in the first column paired with the differential signal output land 22. The wiring 39 </ b> A electrically connected to the land 22 and the wiring 39 </ b> A adjacent to the wiring 39 </ b> A are drawn out of the mounting region 35. The wirings 39A and 39B connected to the two differential signal output lands 22 forming a pair extend in parallel with each other at an appropriate interval, and via vias (not shown) formed in the third insulating layer 33. The differential signal output terminal (not shown) disposed on the mounting substrate 12 is connected. As a result, the wiring lengths of the wirings 39A and 39B can be made substantially equal, and transmission without phase shift between the two signals (pair signals) constituting the differential signal can be realized.

第３列および第４列の各差動信号出力用ランド２２の近傍には、第３絶縁層３３および第２絶縁層３２を厚さ方向に連続して貫通するビア４０が、その近傍の差動信号出力用ランド２２と対応づけて形成されている。ビア４０は、第３絶縁層３３および第２絶縁層３２を層厚方向に貫通するビアホールを形成し、このビアホール内を金属（たとえば、銅）で埋め尽くすことにより形成される。各ビア４０は、ビア接続配線３７により、その対応づけられた（近傍に配置された）差動信号出力用ランド２２と電気的に接続されている。   In the vicinity of each of the differential signal output lands 22 in the third row and the fourth row, a via 40 continuously penetrating the third insulating layer 33 and the second insulating layer 32 in the thickness direction is different in the vicinity thereof. It is formed so as to be associated with the dynamic signal output land 22. The via 40 is formed by forming a via hole penetrating the third insulating layer 33 and the second insulating layer 32 in the layer thickness direction and filling the via hole with a metal (for example, copper). Each via 40 is electrically connected to the associated differential signal output land 22 by a via connection wiring 37 (disposed in the vicinity).

第２絶縁層３２と最下層の第１絶縁層３１との間には、各ビア４０の下端から延びる配線４１が形成されている。配線４１は、銅などの金属からなる。
ビア接続配線３７およびビア４０を介して第３列の差動信号出力用ランド２２と電気的に接続される配線４１Ａは、第１絶縁層３１上を、行方向に延び、平面視で実装領域３５外に引き出されている。第３列および第４列で行方向に隣り合う２個の差動信号出力用ランド２２は、差動信号の出力のためのペアをなしている。ビア接続配線３７およびビア４０を介して第４列の差動信号出力用ランド２２に接続された配線４１Ｂは、その差動信号出力用ランド２２とペアをなす第３列の差動信号出力用ランド２２に電気的に接続された配線４１Ａおよびこれと隣り合う配線４１Ａの間を通して、実装領域３５外に引き出されている。そして、ペアをなす２個の差動信号出力用ランド２２に接続された配線４１Ａ，４１Ｂは、互いに適当な間隔を空けて平行に延び、第２絶縁層３２および第３絶縁層３３に形成される図示しないビアを介して、実装基板１２上に配置された差動信号出力端子（図示せず）に接続されている。これにより、配線４１Ａ，４１Ｂの配線長をほぼ等しくすることができ、差動信号を構成する２つの信号（ペア信号）間に位相ずれのない伝送を実現することができる。 A wiring 41 extending from the lower end of each via 40 is formed between the second insulating layer 32 and the lowermost first insulating layer 31. The wiring 41 is made of a metal such as copper.
A wiring 41A electrically connected to the differential signal output land 22 in the third column via the via connection wiring 37 and the via 40 extends in the row direction on the first insulating layer 31, and is mounted in a plan view. 35 is pulled out. Two differential signal output lands 22 adjacent in the row direction in the third column and the fourth column form a pair for outputting differential signals. The wiring 41B connected to the differential signal output land 22 in the fourth column via the via connection wiring 37 and the via 40 is used for the differential signal output in the third column paired with the differential signal output land 22. The wiring 41 </ b> A electrically connected to the land 22 and the wiring 41 </ b> A adjacent to the wiring 41 </ b> A are drawn out of the mounting region 35. The wirings 41A and 41B connected to the two differential signal output lands 22 forming a pair extend in parallel at an appropriate interval, and are formed in the second insulating layer 32 and the third insulating layer 33. It is connected to a differential signal output terminal (not shown) arranged on the mounting substrate 12 through a via (not shown). As a result, the wiring lengths of the wirings 41A and 41B can be made substantially equal, and transmission without phase shift between the two signals (pair signals) constituting the differential signal can be realized.

なお、第５列〜第１０列のランド２２には、図示しないが、第３絶縁層３３の表面に形成される配線が接続されるか、第３絶縁層３３を貫通するビアを介して、第３絶縁層３３と第２絶縁層３２との間に形成される配線が接続されるか、または、第３絶縁層３３および第２絶縁層３２を連続して貫通するビアを介して、第２絶縁層３２と第１絶縁層３１との間に形成される配線が接続される。   In addition, although not shown, the wirings formed on the surface of the third insulating layer 33 are connected to the lands 22 in the fifth row to the tenth row, or via vias penetrating the third insulating layer 33, A wiring formed between the third insulating layer 33 and the second insulating layer 32 is connected, or the first insulating layer 33 and the second insulating layer 32 are connected via a via that continuously passes through the first insulating layer 33 and the second insulating layer 32. A wiring formed between the second insulating layer 32 and the first insulating layer 31 is connected.

以上のように、実装基板１２は、第１絶縁層３１、第２絶縁層３２および第３絶縁層３３を備えている。半導体装置１１の外部端子２０が接合されるランド２２は、第３絶縁層３３の表面に行列状に配置されている。半導体装置１１からの差動信号の出力のための配線３９，４１は、第３絶縁層３３の表面ではなく、第３絶縁層３３に対して半導体装置１１が配置される側と反対側に設けられている。そして、配線３９は、第３絶縁層３３を厚さ方向に貫通するビア３８を介して、第１列および第２列の差動信号出力用ランド２２に電気的に接続されている。また、配線４１は、第３絶縁層３３および第２絶縁層３２を厚さ方向に連続して貫通するビア４０を介して、第３列および第４列の差動信号出力用ランド２２に電気的に接続されている。   As described above, the mounting substrate 12 includes the first insulating layer 31, the second insulating layer 32, and the third insulating layer 33. The lands 22 to which the external terminals 20 of the semiconductor device 11 are joined are arranged in a matrix on the surface of the third insulating layer 33. Wirings 39 and 41 for outputting differential signals from the semiconductor device 11 are provided not on the surface of the third insulating layer 33 but on the side opposite to the side on which the semiconductor device 11 is disposed with respect to the third insulating layer 33. It has been. The wiring 39 is electrically connected to the differential signal output lands 22 in the first row and the second row via vias 38 penetrating the third insulating layer 33 in the thickness direction. In addition, the wiring 41 is electrically connected to the differential signal output lands 22 in the third row and the fourth row through vias 40 that continuously penetrate the third insulating layer 33 and the second insulating layer 32 in the thickness direction. Connected.

これにより、実装基板１２には、差動信号の出力数（＝２４）が外部端子２０の行数（＝１２）以上のよりも多い半導体装置１１を実装することができる。そして、半導体装置１１から出力される差動信号がビア３８および配線３９またはビア４０および配線４１を介して伝送されるので、それらの差動信号の電気的特性および伝送速度を揃えることができる。その結果、実装基板１２における差動信号の良好な伝送を達成することができる。   As a result, the semiconductor device 11 having more differential signal outputs (= 24) than the number of rows (= 12) of the external terminals 20 can be mounted on the mounting substrate 12. Since the differential signals output from the semiconductor device 11 are transmitted via the vias 38 and the wirings 39 or the vias 40 and the wirings 41, the electrical characteristics and transmission speeds of these differential signals can be made uniform. As a result, good transmission of differential signals on the mounting substrate 12 can be achieved.

以上、本発明の一実施形態を説明したが、本発明は他の形態で実施することもできる。たとえば、前述の実施形態では、第１１列および第１２列の各ランド２２に接続される配線３４は、第３絶縁層３３の表面に形成されている。しかしながら、配線３４は、第３絶縁層３３に対して半導体装置１１が配置される側と反対側に設けられてもよい。たとえば、配線３４が第３絶縁層３３と第２絶縁層３２との間に形成されて、第３絶縁層３３を貫通するビアを介して、その配線３４と第１１列および第１２列のランド２２とが接続されていもよい。   As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form. For example, in the above-described embodiment, the wiring 34 connected to each land 22 in the 11th and 12th rows is formed on the surface of the third insulating layer 33. However, the wiring 34 may be provided on the side opposite to the side where the semiconductor device 11 is disposed with respect to the third insulating layer 33. For example, the wiring 34 is formed between the third insulating layer 33 and the second insulating layer 32, and the wiring 34 is connected to the land of the 11th and 12th rows through a via penetrating the third insulating layer 33. 22 may be connected.

また、半導体装置１１に対する差動信号の入力のための配線および差動信号の出力のための配線の少なくとも一方が、第３絶縁層３３に対して半導体装置１１が配置される側と反対側（第３絶縁層３３と第２絶縁層３２との間、第２絶縁層３２と第１絶縁層３１との間）に設けられていればよく、差動信号の入力のための配線が、第３絶縁層３３に対して半導体装置１１が配置される側と反対側に設けられ、差動信号の出力のための配線が、第３絶縁層３３の表面に形成されてもよい。   Further, at least one of a wiring for inputting a differential signal and a wiring for outputting a differential signal to the semiconductor device 11 is opposite to the side on which the semiconductor device 11 is disposed with respect to the third insulating layer 33 ( It is only necessary to be provided between the third insulating layer 33 and the second insulating layer 32, and between the second insulating layer 32 and the first insulating layer 31). Wiring for providing a differential signal may be formed on the surface of the third insulating layer 33, provided on the opposite side to the side where the semiconductor device 11 is disposed with respect to the third insulating layer 33.

また、前述の実施形態では、半導体チップ１３が液晶パネル用タイミングコントロールＬＳＩチップであり、半導体装置１１に対して差動信号が入力および出力される構成を取り上げた。しかしながら、半導体装置１１は、少なくとも差動信号を入力または出力するものであればよく、半導体チップ１３は、液晶パネル用タイミングコントロールＬＳＩチップには限定されない。   In the above-described embodiment, the semiconductor chip 13 is a liquid crystal panel timing control LSI chip, and a configuration in which a differential signal is input to and output from the semiconductor device 11 has been described. However, the semiconductor device 11 only needs to input or output at least a differential signal, and the semiconductor chip 13 is not limited to a liquid crystal panel timing control LSI chip.

また、前述の実施形態では、１４４個の外部端子２０が１２行×１２列の行列状に配置され、これに対応して、実装基板１２に１４４個のランド２２が１２行×１２列の行列状に配置されているとした。しかしながら、外部端子２０およびランド２２の個数は１４４個に限らず、それらの配列は１２行×１２列の行列状に限らない。
さらに、ランド２２（外部端子２０）の個数によっては、第１絶縁層３１が省略されて、ランド２２に接続される配線は、第３絶縁層３３上および第３絶縁層３３と第２絶縁層３２との間の２層に分けて形成されてもよい。また、第３絶縁層３３上に第４絶縁層が積層されて、第４絶縁層上、第４絶縁層と第３絶縁層３３との間、第３絶縁層３３と第２絶縁層３２との間および第２絶縁層３２と第１絶縁層３１との間の４層に分けて、ランド２２に接続される配線が形成されてもよい。第４絶縁層上に絶縁層がさらに積層されて、ランド２２に接続される配線が５層以上に分けて形成されてもよい。 In the above-described embodiment, 144 external terminals 20 are arranged in a matrix of 12 rows × 12 columns. Correspondingly, 144 lands 22 are arranged in a matrix of 12 rows × 12 columns on the mounting board 12. It is assumed that they are arranged in a shape. However, the number of external terminals 20 and lands 22 is not limited to 144, and their arrangement is not limited to a matrix of 12 rows × 12 columns.
Further, depending on the number of lands 22 (external terminals 20), the first insulating layer 31 is omitted, and wirings connected to the lands 22 are on the third insulating layer 33 and the third insulating layer 33 and the second insulating layer. 32 may be divided into two layers. In addition, a fourth insulating layer is stacked on the third insulating layer 33, and between the fourth insulating layer and the third insulating layer 33, between the fourth insulating layer 33 and the second insulating layer 32. The wiring connected to the land 22 may be formed in four layers between the second insulating layer 32 and the first insulating layer 31. An insulating layer may be further stacked on the fourth insulating layer, and the wiring connected to the land 22 may be divided into five or more layers.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

本発明の一実施形態に係る電子部品が組み込まれる電子機器の構成を示すブロック図である。It is a block diagram which shows the structure of the electronic device in which the electronic component which concerns on one Embodiment of this invention is integrated. 本発明の一実施形態に係る電子部品の構成を図解的に示す断面図である。1 is a cross-sectional view schematically showing a configuration of an electronic component according to an embodiment of the present invention. 内部端子および外部端子の配置を図解的に示す平面図である。FIG. 3 is a plan view schematically showing the arrangement of internal terminals and external terminals. 実装基板の図解的な平面図である。It is an illustration top view of a mounting board. 実装基板の切断面線Ａ−Ａにおける図解的な断面図である。It is an illustration sectional view in cutting plane line AA of a mounting board.

符号の説明Explanation of symbols

１０ 電子部品
１１ 半導体装置
１２ 実装基板
１８ 内部端子
２０ 外部端子
２２ ランド
３１ 第１絶縁層
３２ 第２絶縁層
３３ 第３絶縁層
３４ 配線
３８ ビア
３９ 配線
４０ ビア
４１ 配線 DESCRIPTION OF SYMBOLS 10 Electronic component 11 Semiconductor device 12 Mounting board 18 Internal terminal 20 External terminal 22 Land 31 1st insulating layer 32 2nd insulating layer 33 3rd insulating layer 34 Wiring 38 Via 39 Wiring 40 Via 41 Wiring

Claims (4)

行列状に配置された複数の外部端子を有する半導体装置が表面実装される実装基板であって、
絶縁層と、
前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、
各前記接合部に電気的に接続される配線とを備え、
前記半導体装置に対して入力および／または出力される差動信号を伝送するための前記配線は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、前記接合部と電気的に接続されている、実装基板。 A mounting substrate on which a semiconductor device having a plurality of external terminals arranged in a matrix is surface-mounted,
An insulating layer;
On the surface of the insulating layer, arranged in a matrix corresponding to the arrangement of the external terminals, and a joint portion to which each of the external terminals is joined,
Wiring connected electrically to each of the joints,
The wiring for transmitting a differential signal input to and / or output from the semiconductor device is provided on a side opposite to the side on which the semiconductor device is disposed with respect to the insulating layer, A mounting substrate that is electrically connected to the joint through a penetrating via. 行列状に配置された複数の外部端子を有する半導体装置が表面実装される実装基板であって、
絶縁層と、
前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、
各前記接合部に電気的に接続される配線とを備え、
前記配線の一部は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、行方向の少なくとも一端のｎ列（ｎ：２以上の偶数）をなす前記接合部に電気的に接続されている、実装基板。 A mounting substrate on which a semiconductor device having a plurality of external terminals arranged in a matrix is surface-mounted,
An insulating layer;
On the surface of the insulating layer, arranged in a matrix corresponding to the arrangement of the external terminals, and a joint portion to which each of the external terminals is joined,
Wiring connected electrically to each of the joints,
A part of the wiring is provided on a side opposite to the side on which the semiconductor device is disposed with respect to the insulating layer, and n columns (n: at least one end in a row direction) via a via penetrating the insulating layer. A mounting substrate that is electrically connected to the joining portion forming an even number of 2 or more. 半導体装置を実装基板に表面実装してなる電子部品であって、
前記半導体装置は、行列状に配置された複数の外部端子を備え、差動信号を入力および／または出力するものであり、
前記実装基板は、
絶縁層と、
前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、
各前記接合部に電気的に接続される配線とを備え、
前記半導体装置に対して入力および／または出力される差動信号を伝送するための前記配線は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、前記接合部と電気的に接続されている、電子部品。 An electronic component obtained by surface-mounting a semiconductor device on a mounting substrate,
The semiconductor device includes a plurality of external terminals arranged in a matrix and inputs and / or outputs differential signals,
The mounting substrate is
An insulating layer;
On the surface of the insulating layer, arranged in a matrix corresponding to the arrangement of the external terminals, and a joint portion to which each of the external terminals is joined,
Wiring connected electrically to each of the joints,
The wiring for transmitting a differential signal input to and / or output from the semiconductor device is provided on a side opposite to the side on which the semiconductor device is disposed with respect to the insulating layer, An electronic component that is electrically connected to the joint through a penetrating via. 半導体装置を実装基板に表面実装してなる電子部品であって、
前記半導体装置は、行列状に配置された複数の外部端子を備え、
前記実装基板は、
絶縁層と、
前記絶縁層の表面に、前記外部端子の配置に対応して行列状に配置され、各前記外部端子が接合される接合部と、
各前記接合部に電気的に接続される配線とを備え、
前記配線の一部は、前記絶縁層に対して前記半導体装置が配置される側と反対側に設けられ、前記絶縁層を貫通するビアを介して、行方向の少なくとも一端のｎ列（ｎ：２以上の偶数）をなす前記接合部に電気的に接続されている、電子部品。 An electronic component obtained by surface-mounting a semiconductor device on a mounting substrate,
The semiconductor device includes a plurality of external terminals arranged in a matrix,
The mounting substrate is
An insulating layer;
On the surface of the insulating layer, arranged in a matrix corresponding to the arrangement of the external terminals, and a joint portion to which each of the external terminals is joined,
Wiring connected electrically to each of the joints,
A part of the wiring is provided on a side opposite to the side on which the semiconductor device is disposed with respect to the insulating layer, and n columns (n: at least one end in a row direction) via a via penetrating the insulating layer. An electronic component that is electrically connected to the joining portion forming an even number of 2 or more.
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