JP2008312211A - Analog signal processing system, parallel analog/digital converter system, and mismatch removing method - Google Patents
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Abstract
Description
1.優先権主張
この出願は、2007年6月15日に出願された、「並列デジタルシステムにおけるサブチャネル歪み緩和(Sub-Channel Distortion Mitigation in Parallel Digital Systems)」と題された仮特許出願第60/934,738号の優先権を主張する。
1. This application is filed on Jun. 15, 2007, provisional patent application 60/934 entitled “Sub-Channel Distortion Mitigation in Parallel Digital Systems”. , 738 priority.
2.発明の分野
この発明はデータ通信に関し、特定的には、通信システムにおけるサブチャネル歪みを緩和するための方法および機器に関する。
2. The present invention relates to data communications, and in particular, to a method and apparatus for mitigating subchannel distortion in a communication system.
3.関連技術
電子装置がより高速で動作し、またはより大量のデータを処理するよう、継続的な要求がある。これは、しばしば電子装置内または遠隔の電子装置間のデータが、先行システムによって実行される速度よりも速い速度で交換され、処理されることを必要とする。認識され得るように、先行技術の方法および機器を利用していては、そのようなデータ処理またはデータ交換を所望の速度で達成することは可能ではない。したがって、処理スピードおよびデータ交換速度を増加させる能力について当該技術にニーズがある。
3. Related Art There is an ongoing need for electronic devices to operate at higher speeds or to process larger amounts of data. This often requires that data within or between electronic devices be exchanged and processed at a rate faster than that performed by the prior system. As can be appreciated, it is not possible to achieve such data processing or data exchange at the desired rate using prior art methods and equipment. Thus, there is a need in the art for the ability to increase processing speed and data exchange speed.
処理、記憶、送信などのためにアナログ信号をデジタルフォーマットに変換することは、データ処理およびデータ交換の領域では一般的である。当業者によって理解されるように、アナログ/デジタル信号変換(A/D変換)は一般的な手順であり、したがって、A/D変換を利用する多数のアプリケーションが当業者に知られている。 Converting analog signals to digital format for processing, storage, transmission, etc. is common in the area of data processing and data exchange. As will be appreciated by those skilled in the art, analog / digital signal conversion (A / D conversion) is a common procedure, and therefore many applications utilizing A / D conversion are known to those skilled in the art.
データレート処理および交換速度が増加するにつれて、高速でアナログ/デジタル変換を実行する必要性もまた増大する。提案される1つの解決策はA/Dコンバータ(ADC)の動作速度を単に増大させることであり、それによって増大した動作速度に対応する。しかしながら、この提案される解決策は、先行技術のADCの速度に制限があるという欠点があり、処理速度が増大すると性能が低下する。したがって、先行技術のADCでは、所望の性能レベルを維持しつつより高速で作動することはできない。とりわけ、ADCによって実行される追跡および保持(track and hold)動作は、特定の性能レベルの受信データレートと一致するほど速く起こらないことがある。 As data rate processing and exchange rates increase, the need to perform analog / digital conversion at high speed also increases. One proposed solution is to simply increase the operating speed of the A / D converter (ADC), thereby corresponding to the increased operating speed. However, this proposed solution has the disadvantage that the speed of prior art ADCs is limited, and performance decreases as processing speed increases. Thus, prior art ADCs cannot operate at higher speeds while maintaining the desired performance level. In particular, the track and hold operations performed by the ADC may not occur fast enough to match the received data rate for a particular performance level.
当該技術のこのニーズに対処するために、高データレート信号が複数の信号に分割されて、各信号が高データレート信号よりも低いデータレートで動作するよう、処理を分散することが提案されてきた。次いでこれらの分散された信号に処理が行なわれ得る。これは分散処理と呼ばれ得る。各信号の処理速度を減じるのには有益であるが、高データレート信号を複数の低データレート信号に分離することには欠点がある。 To address this need in the art, it has been proposed to divide the processing so that the high data rate signal is split into multiple signals and each signal operates at a lower data rate than the high data rate signal. It was. These distributed signals can then be processed. This can be referred to as distributed processing. While beneficial to reduce the processing speed of each signal, there are drawbacks to separating a high data rate signal into multiple low data rate signals.
そのような欠点の1つは、信号がサブチャネルなどに分離されると、異なるサブチャネルの経路に関連付けられた処理が、あるサブチャネルと次のサブチャネルとで僅かに異なり得ることである。その結果、各サブチャネルの信号は処理変動を経ることとなり、そのため、信号の一定の局面がサブチャネルにわたって異なり得る。特に、サブチャネルの各々の利得、DCオフセット、またはスキューのレベルが異なり得る。製造工程中の僅かな
差異のため、または各サブチャネル処理経路に与えられるクロック信号間の僅かな差異の結果として、処理変動が生じ得る。
One such drawback is that when a signal is separated into subchannels, the processing associated with different subchannel paths may be slightly different from one subchannel to the next. As a result, the signal of each subchannel will undergo processing variations, so certain aspects of the signal may vary across subchannels. In particular, the gain, DC offset, or skew level of each subchannel may be different. Processing variations can occur due to slight differences during the manufacturing process or as a result of slight differences between the clock signals applied to each subchannel processing path.
本願明細書に開示されるのは、分散処理を利用する通信装置における信号間の1つ以上のDCオフセット、スキュー、および利得オフセットを緩和する方法および機器である。 Disclosed herein are methods and apparatus for mitigating one or more DC offsets, skews, and gain offsets between signals in a communication device that utilizes distributed processing.
図の構成要素は必ずしも縮尺どおりではなく、その代り、この発明の原理を示すことに重点が置かれている。異なる図面の全体にわたって、同じ参照番号は対応する部分を指す。 The components in the figure are not necessarily to scale, emphasis instead being placed upon illustrating the principles of the invention. Throughout the different drawings, the same reference numerals refer to corresponding parts.
発明の概要
アナログ信号をデジタル信号に変換するためにアナログ信号を処理するシステムが本願明細書に開示される。1つの実施例では、システムは、時間インターリーブする(time-interleaving)アナログ/デジタル変換システムを含み、このシステムはアナログ信号を受取るよう構成される入力と、2つ以上のアナログ/デジタルコンバータと、2つ以上のデジタル信号を運ぶよう構成される2つ以上のサブチャネル出力と、DCオフセット補正システムと、アナログ信号を表わすデジタル信号を作るために少なくとも1つの補正されたデジタル信号および少なくとも1つのデジタル信号または2つ以上の補正されたデジタル信号を受取り、結合するよう構成されるマルチプレクサとを含む。
SUMMARY OF THE INVENTION A system for processing an analog signal to convert the analog signal to a digital signal is disclosed herein. In one embodiment, the system includes a time-interleaving analog to digital conversion system that includes an input configured to receive an analog signal, two or more analog to digital converters, 2 Two or more subchannel outputs configured to carry one or more digital signals, a DC offset correction system, at least one corrected digital signal and at least one digital signal to produce a digital signal representing the analog signal Or a multiplexer configured to receive and combine two or more corrected digital signals.
2つ以上のアナログ/デジタルコンバータは、アナログ信号の少なくとも一部を2つ以上のデジタル信号に変換するよう構成され得る。DCオフセット補正システムは少なくとも1つのサブチャネル出力に関連付けられ、デジタル信号を受取って少なくとも1つの補正されたデジタル信号を形成するためにその受取ったデジタル信号からバイアスオフセットを取除くよう構成され得る。1つ以上の実施例では、バイアスオフセットが、時間インターリーブするアナログ/デジタル変換システムから出力されるデジタル信号間の一定の入力に対する電圧値の差を含み得ることに注意される。 The two or more analog / digital converters may be configured to convert at least a portion of the analog signal to two or more digital signals. A DC offset correction system is associated with the at least one subchannel output and may be configured to remove the bias offset from the received digital signal to receive the digital signal and form at least one corrected digital signal. It is noted that in one or more embodiments, the bias offset may include a voltage value difference for a constant input between digital signals output from a time interleaved analog to digital conversion system.
DCオフセット補正システムはさまざまな構成を有してもよい。たとえば、DCオフセット補正システムはDCループを含んでもよい。さらに、DCオフセット補正システムは、各サブチャネルに関連付けられ、かつ各デジタル信号において時間インターリーブするアナログ/デジタル変換システムからのDCオフセット除去を実行するよう構成される、DCループを含んでもよい。さらに、DCオフセット補正システムは、デジタル信号からDCオフセットを減算するよう構成されるフィードバックフィルタを含んでもよい。 The DC offset correction system may have various configurations. For example, the DC offset correction system may include a DC loop. Further, the DC offset correction system may include a DC loop configured to perform DC offset removal from an analog to digital conversion system associated with each subchannel and time interleaved with each digital signal. Further, the DC offset correction system may include a feedback filter configured to subtract the DC offset from the digital signal.
この発明の別の実施例では、アナログ信号のアナログ信号からデジタル信号への変換を実行するよう構成される並列アナログ/デジタルコンバータシステムが開示される。このシステムは、アナログ信号を受取るよう構成される入力と、アナログ信号を処理し、それによって2つ以上のサブチャネル上に2つ以上のデジタル信号を生成して出力するよう構成される、2つ以上の並列アナログ/デジタルコンバータと、2つ以上のデジタル信号の少なくとも1つから望まれないオフセットを取除くために2つ以上のデジタル信号の少なくとも1つを処理するよう構成される少なくとも1つのDCループとを含み得る。この実施例では、2つ以上の並列アナログ/デジタルコンバータによって出力された各デジタル信号は、アナログ信号の少なくとも一部を表わす。 In another embodiment of the present invention, a parallel analog to digital converter system is disclosed that is configured to perform conversion of an analog signal from an analog signal to a digital signal. The system includes two inputs configured to receive an analog signal, and two analog signals to process and thereby generate and output two or more digital signals on two or more subchannels. The above parallel analog / digital converter and at least one DC configured to process at least one of the two or more digital signals to remove an unwanted offset from at least one of the two or more digital signals. Loops. In this embodiment, each digital signal output by two or more parallel analog / digital converters represents at least a portion of the analog signal.
DCループはいくつかの実施例において各サブチャネルに関連付けられ得ることが考えられる。さらに、アナログ信号を表わす複合デジタル信号を形成するために各DCループからの出力を結合するため、いくつかの実施例ではマルチプレクサが与えられ得る。マルチプレクサは、2つ以上のDCループによる望まれないバイアスオフセットの除去による
デジタル信号を正確に結合するよう構成され得る。DCループそれ自体がDCオフセット値を生成するよう構成されるアキュムレータと、1つ以上のデジタル信号の少なくとも1つからDCオフセット値を取除くよう構成される減算器とを含んでもよいことに注意される。アキュムレータの変化速度を制御するために選択された制御値を受取るよう構成される乗算器が、1つ以上の実施例において与えられてもよい。
It is contemplated that a DC loop may be associated with each subchannel in some embodiments. In addition, a multiplexer may be provided in some embodiments to combine the outputs from each DC loop to form a composite digital signal representing the analog signal. The multiplexer can be configured to accurately combine digital signals by removing unwanted bias offsets by two or more DC loops. Note that the DC loop itself may include an accumulator configured to generate a DC offset value and a subtractor configured to remove the DC offset value from at least one of the one or more digital signals. The A multiplier configured to receive a control value selected to control the rate of change of the accumulator may be provided in one or more embodiments.
2つ以上のデジタル信号の正確な再アセンブリを可能にするためにアナログ/デジタルコンバータ構造から2つ以上のデジタル信号における不整合を取除く方法が、この発明によって与えられる。これらの不整合が、アナログ/デジタルコンバータ構造内のアナログ/デジタルコンバータ間の差異に起因するDCオフセットを含み得ることが考えられる。 A method is provided by the present invention to remove mismatches in two or more digital signals from an analog / digital converter structure to allow accurate reassembly of two or more digital signals. It is contemplated that these mismatches can include DC offsets due to differences between analog / digital converters within the analog / digital converter structure.
1つの実施例では、方法は、アナログ/デジタルコンバータ構造から受取られる2つ以上のサブチャネル上の2つ以上のデジタル信号を受取ることと、オフセット補正システムにその2つ以上のデジタル信号を与えることと、各デジタル信号から望まれないDCオフセットを取除くために2つ以上のデジタル信号を処理し、それによってほぼ類似するDCオフセットレベルで各デジタル信号を確立することとを含む。いくつかの実施例において、2つ以上のサブチャネル上の2つ以上のデジタル信号が単一のデジタル信号に再結合され得ることに注意される。 In one embodiment, the method receives two or more digital signals on two or more subchannels received from an analog to digital converter structure and provides the two or more digital signals to an offset correction system. And processing two or more digital signals to remove unwanted DC offsets from each digital signal, thereby establishing each digital signal at a substantially similar DC offset level. Note that in some embodiments, two or more digital signals on two or more subchannels can be recombined into a single digital signal.
アナログ/デジタルコンバータ構造から受取られた2つ以上のサブチャネル上の各デジタル信号は、サブチャネルに関連付けられ得る。さらに、オフセット補正システムは、いくつかの実施例において、各チャネルに関連付けられたDCオフセット補正モジュールを含んでもよい。 Each digital signal on two or more subchannels received from the analog / digital converter structure may be associated with a subchannel. Further, the offset correction system may include a DC offset correction module associated with each channel in some embodiments.
1つの実施例では、2つ以上のデジタル信号を処理するステップは、位取りされたデジタル信号を得るためにデジタル信号に制御値を乗算することと、サブチャネルに関連付けられたアナログ/デジタルコンバータによって生成されたDCオフセットを表わすオフセット値を生成するために位取りされたデジタル信号を処理することと、DCオフセットのないデジタル信号を生成するためにデジタル信号からオフセット値を減算することとを含み得る。所望であれば、固定点処理環境に対処するために、DCオフセット補正に先立ってデジタル信号の値が位取りされてもよい。 In one embodiment, the step of processing two or more digital signals is generated by multiplying the digital signal by a control value to obtain a scaled digital signal and an analog / digital converter associated with the subchannel. Processing the scaled digital signal to produce an offset value representative of the measured DC offset, and subtracting the offset value from the digital signal to produce a digital signal without a DC offset. If desired, the value of the digital signal may be scaled prior to DC offset correction to address a fixed point processing environment.
高周波アナログ信号をデジタル信号に変換する方法も本願明細書で与えられる。この方法は、所望であれば、CAT5ケーブルを通じて動作する10ギガビットの通信システム内で起こり得る。1つの実施例において、この方法は、1つ以上のアナログ/デジタルコンバータにアナログ信号を与えることと、アナログ信号を2つ以上のデジタル信号に変換することと、1つ以上のアナログ/デジタルコンバータから2つ以上のデジタル信号を受取ることと、ほぼ類似するオフセットレベルで2つ以上のデジタル信号のオフセットを確立するためにデジタル信号の少なくとも1つを処理することと、結合したデジタル信号に2つ以上のデジタル信号を結合することとを含む。このような結合は、2つ以上のデジタル信号のほぼ類似するオフセットレベルにより正確に生じることができる。1つ以上のアナログ/デジタルコンバータから受取られた2つ以上のデジタル信号は、この方法によれば、2つ以上のサブチャネルに関連付けられ得る。さらに、デジタル信号の少なくとも1つを処理することは、2つ以上のアナログ/デジタルコンバータ間の不整合によって生成されるDCオフセット値をデジタル信号から減算することを含んでもよい。 A method for converting a high frequency analog signal to a digital signal is also provided herein. This method can occur in a 10 Gigabit communication system operating over a CAT5 cable, if desired. In one embodiment, the method includes providing an analog signal to one or more analog / digital converters, converting the analog signal to two or more digital signals, and from one or more analog / digital converters. Receiving two or more digital signals, processing at least one of the digital signals to establish an offset of the two or more digital signals at substantially similar offset levels, and two or more of the combined digital signals Combining the digital signals. Such coupling can occur precisely due to the nearly similar offset levels of two or more digital signals. Two or more digital signals received from one or more analog / digital converters may be associated with two or more subchannels according to this method. Further, processing at least one of the digital signals may include subtracting from the digital signal a DC offset value generated by a mismatch between two or more analog / digital converters.
この方法によれば、オフセットレベルがほぼ0のDCオフセットであって、マルチプレクサによって結合が実行され得、オフセットの除去のための処理に加えてサブチャネル間の利得ミスマッチを取除くために信号を処理するために、サブチャネル利得ミスマッチ補正が用いられてもよい。さまざまなサブチャネル構成が同様に許容される。1つの実施例
では、たとえば2つ以上のサブチャネルが4つのサブチャネルを含む。別の実施例では、2つ以上のサブチャネルが8つのサブチャネルを含む。
According to this method, the offset level is a DC offset of approximately zero, and the coupling can be performed by a multiplexer, which processes the signal to remove gain mismatch between subchannels in addition to processing for offset removal. In order to do this, sub-channel gain mismatch correction may be used. Various subchannel configurations are allowed as well. In one embodiment, for example, two or more subchannels include four subchannels. In another embodiment, the two or more subchannels include eight subchannels.
この発明によるシステムの別の実施例では、アナログ信号のアナログ信号デジタル信号変換を実行するよう構成されるアナログ/デジタルコンバータシステムが与えられる。1つの実施例において、このシステムは、アナログ信号を受取るよう構成される入力と、アナログ信号を処理し、かつそれによってアナログ信号の少なくとも一部を表わす1つ以上のデジタル信号を生成するよう構成される、2つ以上の並列アナログ/デジタルコンバータと、処理されたデジタル信号を生成するために1つ以上のデジタル信号から望まれない利得オフセットを取除くためにデジタル信号を処理するよう構成される2つ以上のサブチャネル利得ミスマッチ補正モジュールと、アナログ信号を表わすデジタル信号を生成するために処理されたデジタル信号を受取って結合するよう構成されるスイッチまたはマルチプレクサとを含む。
In another embodiment of the system according to the present invention, an analog to digital converter system is provided that is configured to perform an analog signal to digital signal conversion of an analog signal. In one embodiment, the system is configured to receive an analog signal and to process the analog signal and thereby generate one or more digital signals that represent at least a portion of the analog signal. Two or more parallel analog / digital converters and configured to process the digital signal to remove unwanted gain offsets from the one or more digital signals to produce a processed
この実施例では、アナログ/デジタルコンバータはサブチャネルに関連付けられ、アナログ/デジタルコンバータは時間インターリーブされたアナログ/デジタル変換システムの一部であってもよい。さらに、サブチャネル利得ミスマッチ補正モジュールは、利得オフセット値を生成するよう構成されるアキュムレータと、1つ以上のデジタル信号の少なくとも1つから利得オフセット値を取除くよう構成される減算器とを含んでもよい。アキュムレータの変化速度を制御するために選択された制御値を受取るよう構成される乗算器が同様に与えられてもよい。 In this embodiment, the analog / digital converter is associated with a subchannel, and the analog / digital converter may be part of a time-interleaved analog / digital conversion system. Further, the subchannel gain mismatch correction module may include an accumulator configured to generate a gain offset value and a subtractor configured to remove the gain offset value from at least one of the one or more digital signals. Good. A multiplier configured to receive a control value selected to control the rate of change of the accumulator may be provided as well.
この発明の他のシステム、方法、機構および利点は、以下の図および詳細な説明の研究により当業者には明らかになるであろう。そのような付加的なシステム、方法、機構および利点はすべてこの説明に含まれ、この発明の範囲内であって、添付の請求項によって保護されることが意図される。 Other systems, methods, mechanisms and advantages of the present invention will become apparent to those skilled in the art upon study of the following figures and detailed description. All such additional systems, methods, features and advantages are included in this description and are intended to be within the scope of this invention and protected by the accompanying claims.
詳細な説明
先行技術における欠点の解決策として本願明細書に開示されるのは、DCオフセット、利得オフセット、チャネル間スキューを最小限にする方法および機器である。先行技術の欠点を克服し、かつ有効な高速データ伝送を達成するために、受信信号の処理を分散するための並列処理構造に関連してインターリーブされたアナログ/デジタルコンバータが利用される。1つの実施例では、4方向のインターリーブされたアナログ/デジタルコンバータ(A/Dコンバータ)が、、単一のA/Dコンバータを利用するシステムに必要とされるであろうクロックレートよりも低いクロックレートで各A/Dコンバータが動作するように利用される。さらに、サブチャネルの各々は、より低い有効データレートでの動作という利点を備える独立した処理経路を利用することができ、それが精度を向上させる。しかしながら、各処理経路が同一になるように意図され設計されているにもかかわらず処理経路には僅かな差異があり、したがって、処理が各信号に有する効果にも僅かな差異がある。各サブチャネルを個々に処理することにより得られる利益はあるが、処理におけるこれらの僅かな差異は結果として信号異常(anomalies)を生じ、各サブチャネルに見られる信号差異として証明される。たとえば、インターリーブされたアナログ/デジタル変換および信号が各サブチャネルで処理されるときに生じる他の分散処理の結果、サブチャネル上の信号に望まれない信号ミスマッチが生じ得る。この信号ミスマッチは、DCオフセット、利得オフセット、スキューの1つ以上を含み得る。
DETAILED DESCRIPTION Disclosed herein as a solution to the drawbacks of the prior art are methods and apparatus that minimize DC offset, gain offset, and channel-to-channel skew. In order to overcome the disadvantages of the prior art and achieve effective high speed data transmission, an interleaved analog / digital converter is utilized in conjunction with a parallel processing structure for distributing the processing of the received signal. In one embodiment, a four-way interleaved analog / digital converter (A / D converter) has a clock lower than the clock rate that would be required for a system utilizing a single A / D converter. Each A / D converter is used to operate at a rate. Furthermore, each of the subchannels can utilize an independent processing path with the advantage of operating at a lower effective data rate, which improves accuracy. However, even though each processing path is intended and designed to be the same, there are slight differences in the processing paths, and therefore there is also a slight difference in the effect the processing has on each signal. Although there are benefits gained from processing each subchannel individually, these slight differences in processing result in signal anomalies, which are evidenced as signal differences seen in each subchannel. For example, interleaved analog / digital conversion and other distributed processing that occurs when the signal is processed on each subchannel can result in unwanted signal mismatches on the signals on the subchannel. This signal mismatch may include one or more of DC offset, gain offset, and skew.
サブチャネルにわたる分散処理の結果生じ得る利得オフセット、DCオフセット、およびスキューの欠点を克服するために、サブチャネルは、DCオフセット補正モジュール、利得オフセット補正モジュール、およびデスキューシステムの1つ以上を利用することが
できる。これらのシステムは下記にさらに詳細に説明される。
To overcome the disadvantages of gain offset, DC offset, and skew that can result from dispersion processing across subchannels, the subchannel utilizes one or more of a DC offset correction module, a gain offset correction module, and a deskew system. Can do. These systems are described in further detail below.
この方法および機器のさまざまな実施例の詳細を説明する前に、この発明を利用する通信システムの環境例を説明することがこの発明の理解を助けるかもしれない。本願明細書に記載された方法と機器はいかなる通信システムでも有益に利用され得ると考えられるが、無数の異なるシステムもこの発明の利点から利益を得るであろうと考えられる。限定ではなく例として、本願明細書に記載された方法と機器は、アナログ信号からデジタル信号への高速変換が所望されるようなすべての環境で利用され得る。したがって、利益を得る環境は、ビデオ処理もしくはディスプレイシステム、コンピュータ処理もしくはコンピュータアーキテクチャ、オーディオ処理システム、通信システム、または高速アナログ/デジタル変換処理を利用するあらゆる他のシステムもしくは環境を含むがこれらに限定されない。 Before describing the details of various embodiments of the method and apparatus, it may be helpful to describe an example environment of a communication system that utilizes the present invention. Although it is contemplated that the methods and apparatus described herein can be beneficially utilized in any communication system, a myriad of different systems will also benefit from the advantages of the present invention. By way of example and not limitation, the methods and apparatus described herein may be utilized in all environments where high speed conversion from analog to digital signals is desired. Thus, the profitable environment includes, but is not limited to, a video processing or display system, a computer processing or computer architecture, an audio processing system, a communication system, or any other system or environment that utilizes high-speed analog-to-digital conversion processing. .
ここで図1を参照すると、この方法および機器の環境例が、遠隔の場所間でデータを交換するよう構成される通信システムとして示される。送受信器の対のブロック図が示される。チャネル112は第1のトランシーバ130を第2のトランシーバ134に接続する。第1のトランシーバ130はインターフェース144を介してチャネル112に接続する。インターフェース144は入力信号を出力信号から絶縁するよう構成され、DC絶縁を与えてもよい。インターフェースは変圧器を含んでもよい。1つの実施例では、チャネル112は多数の導体を含んでもよく、したがってインターフェース144は、データフローの方向に基づいて、または受信機モジュール138もしくは送信機モジュール142のいずれかへの接続に基づいて、多数の導体に信号の絶縁または分離を実行することができる。受信機モジュール138および送信機モジュール142は、本願明細書に記載された原理または任意の通信システムもしくは規格に従って動作するよう構成される、ハードウェア、ソフトウェアまたはその両方のいかなるアセンブリを含んでもよい。
Referring now to FIG. 1, an example environment for this method and apparatus is shown as a communication system configured to exchange data between remote locations. A block diagram of a transceiver pair is shown.
受信機モジュール138および送信機モジュール142はプロセッサ146と通信する。プロセッサ146はメモリ150を含んでいてもこれと通信してもよい。メモリ150は、RAM、ROM、ハードディスクドライブ、フラッシュメモリもしくはEPROM(登録商標)または他の型のメモリもしくはレジスタのうち1つ以上を含んでもよい。プロセッサ146は1つ以上の計算または任意の型の信号解析を実行するよう構成されてもよい。1つの実施例では、プロセッサ146はメモリ150に格納された機械読取可能なコードを実行するよう構成される。プロセッサ146は下記に記載される付加的な信号処理作業を実行することができる。
第2のトランシーバ134は第1のトランシーバ130と同様に構成される。第2のトランシーバ134は、受信機モジュール156および送信機モジュール160に接続されたインターフェース152を含む。受信機モジュール156および送信機モジュール160はプロセッサ164と通信し、プロセッサ164は次にメモリ168に接続する。
The
本願明細書に示され記載された変圧器構成および関連付けられた回路は、インターフェース144、152内、またはチャネル112もしくはトランシーバ130、134内の別の場所にあってもよい。変圧器構成および関連付けられた回路は、1つ以上の伝送線路または導体およびトランシーバ130、134の他の局面の間に絶縁を与える。
The transformer configuration and associated circuitry shown and described herein may be in the
付加的な通信システム180として示され、破線内に示された1つ以上の追加のトランシーバおよびチャネルが、図1の上側に示された通信システムと関連して動作し得ることがさらに考えられる。付加的な各通信システム180は上述されたものとほぼ同様に構成され得るので、詳細には記載されない。本願明細書に記載された方法および機器は、単一チャネルもしくはマルチチャネル環境またはサブチャネル環境内で利用され得ることに注
意されるべきである。サブチャネルという用語は、チャネル上のコンテンツの2つ以上のサブチャネルへの分離または分割を意味するよう規定される。サブチャネルは、物理的に分離したチャネル、または時間分割、周波数分割、もしくは符号分割を含んでもよい。1つの例としての実施例では、マルチチャネル通信システムの各チャネルは処理においてサブチャネルエイド(sub-channels aid)に分割される。
It is further contemplated that one or more additional transceivers and channels, shown as
図2は、本願明細書に記載されたこの発明のさらに別の可能な環境例を示す。これらの環境例が、本願明細書に開示され、請求される原理から利益を得る唯一のシステムタイプであると見なされるべきでないことに注意される。無数の高周波数、低周波数、または中周波数のアプリケーションがこの特許の教示から利益を得るだろう。図2に示された通信システムは、例示的なマルチチャネルのポイントツーポイント通信システムとして構成される。例示的な1つのアプリケーションは、イーサネット(登録商標)プロトコルをサポートするカテゴリ5UTPケーブルを利用する10ギガビットのトランシーバである。示されるように、これはチャネル212を通じて結合されるように示された、物理コード化サブレイヤ202および204を含んでいる。1つの実施例では、各チャネルはツイストペア導体を含む。チャネル212の各々は線インターフェース208および206を通してトランシーバブロック220間に結合される。各チャネルは送受信回路(トランシーバ)および物理コーディングサブレイヤ(PCS)ブロック202、204の間で情報を通信するよう構成される。任意の数のチャネルおよび関連付けられた回路が与えられ得る。1つの実施例では、トランシーバ220は全二重双方向動作ができる。1つの実施例では、トランシーバ220は毎秒約2.5ギガビットの有効レートで動作し、それによって、10ギガビットの転送効果速度を与える。チャネル212またはチャネル上のコンテンツは、所望の処理を達成するために、サブチャネルにさらに分割され、分離され、割付けられ得ることがさらに考えられる。
FIG. 2 shows yet another example of a possible environment for the invention described herein. It should be noted that these example environments should not be considered the only system types that would benefit from the principles disclosed and claimed herein. A myriad of high, low, or medium frequency applications will benefit from the teachings of this patent. The communication system shown in FIG. 2 is configured as an exemplary multi-channel point-to-point communication system. One exemplary application is a 10 gigabit transceiver utilizing a
図3は、先行技術のアナログ/デジタルコンバータ(ADC)300の例としての実施例を示す。示されたように、アナログ入力信号X(t)によって規定された入力304はADC300に達する。ADC300は、クロック入力308上のクロック信号CLKのタイミングに基づいて対応するデジタル信号を出力312上に生成する。出力信号はX0、X1、X2、X3、X4、X5…によって規定される。上述のように、物理的制限により、ADC300は所望の性能レベルかつ所望の処理レートで動作することができないかもしれない。その結果、図4の構造が、アナログ/デジタルコンバータの処理を分散するために利用され得る。
FIG. 3 shows an exemplary embodiment of a prior art analog / digital converter (ADC) 300. As shown,
図4は、本願明細書に記載された方法および機器に従って分散されたアナログ/デジタルコンバータの例としての実施例を示す。示されるように、入力304は、広帯域フロントエンド(WBFE)404にアナログ信号X(t)を与える。WBFE404は受信信号に処理を実行する。WBFE404の出力は2つ以上のADCの408A、408B、408C、…408Nへと送られ、ここでNはいかなる正の整数でもよい。各ADC408は、C0、C1、C2、CNによって規定されるクロック信号を受取ることができる。クロック信号は、WBFE404およびスプリッタ440に送られる主要クロックC(t)430から生成される。スプリッタ440は、サブクロック信号を生成するためにクロック信号を分割し、または主要クロック430に関連するサブクロック信号を生成するよう、構成される。1つの実施例では、スプリッタ440は、分相器、周波数分割器を備えた1つ以上のPLL、または1つ以上のサブクロック信号を正確に生成することができる他の装置を含む。
FIG. 4 illustrates an example embodiment of an analog / digital converter distributed according to the methods and apparatus described herein. As shown,
サブクロック信号、以後クロック信号は、他のクロック信号の少なくとも1つに相対してN度ずれた位相を有することが考えられ、したがって、他のADCと比較して、ADC408はそれぞれ信号X(t)の異なる部分に動作することができる。4つのサブクロッ
ク信号を参照するために用いられている主要クロックの例については、主要クロック信号は次のように書かれ得る。
It is conceivable that the sub-clock signal, hereinafter the clock signal, has a phase shifted by N degrees relative to at least one of the other clock signals, and therefore, compared to the other ADCs, the ADC 408 each has a signal X (t ) Can work on different parts. For the example main clock used to refer to the four subclock signals, the main clock signal can be written as:
かつ、4つの独立したサブクロック信号は次のように書かれ得る。 And the four independent subclock signals can be written as:
ここで各クロックは位相から90度ずれている。
その結果、ADC408の出力はアナログ信号を表わすデジタル信号を含むが、サブクロック信号に基づいて示されるように、さらにそれらがN個のチャネルにわたって広げられる。こうして、第1のサブチャネル420はサンプルX0、X4、X8…を出力する一方で、第2のサブチャネル424はデジタルサンプルX1、X5、X9…を出力する。サブチャネル上の出力はこの態様で継続し、それによって信号X(t)を、個々ではあるが関連するサブクロックに基づいて、N個の並列チャンネルに分割する。
Here, each clock is 90 degrees out of phase.
As a result, the output of ADC 408 includes digital signals representing analog signals, but they are further spread over N channels as shown based on the subclock signal. Thus, the
1つの例としての実施例では、チャネル304につき4つのA/Dコンバータが存在し、各クロックC/Nは、4つのクロック信号が位相から90度ずれるように、90度シフトを有する。これもまた多相成分クロック信号と呼ばれ得る。これは、アナログ信号の異なる部分をサンプリングする各ADCを結果として生じ、各ADCが図3の実施例におけるよりも低速で動作することを可能にする。サンプリングは、立ち上がりクロックエッジまたは立ち下がりクロックエッジで生じ得る。これは先行技術の欠点を克服し、それによって受信信号が非常に正確にデジタル信号に変換されることを可能する。
In one example embodiment, there are four A / D converters per
所望の処理を達成するために、示されない付加的な処理機器が図4のシステムに存在してもよいことが考えられる。さらに、図4に示される信号経路の1つ以上は2つ以上の並列導体を表わすことができる。 It is contemplated that additional processing equipment not shown may be present in the system of FIG. 4 to achieve the desired processing. In addition, one or more of the signal paths shown in FIG. 4 can represent two or more parallel conductors.
したがって、先行技術の単一の高速ADCは、各ADCの必要な動作速度を減じる2つ以上の並列ADCと置換することができる。これにより、並列ADC408によって示されるADCシステムが、規格を満たし得る処理速度および性能レベルを達成することを可能にする。本願明細書に説明された欠点にもかかわらず、このような構成は、高速信号を処理することができる低コストシステムという利点を備える。 Thus, a single high speed ADC of the prior art can be replaced with two or more parallel ADCs that reduce the required operating speed of each ADC. This allows the ADC system represented by parallel ADC 408 to achieve processing speeds and performance levels that can meet the standards. Despite the drawbacks described herein, such an arrangement provides the advantage of a low cost system that can process high speed signals.
インターリーブされたアナログ/デジタル変換に加えて、N個のサブチャネルにわたって付加的な処理が分散した態様で生じ得る。しかしながら、A/D変換中、および後続処理中に、望まれないミスマッチ差がサブチャネルの各々の上に生じかねず、それは、サブチャネル間の相互作用またはインターフェースが必要な場合、または、サブチャネルを直列もしくは並列フォーマットのいずれかの統合された信号に再結合することが必要である場合などに、後続処理を妨害する。 In addition to the interleaved analog / digital conversion, additional processing may occur in a distributed manner across the N subchannels. However, during A / D conversion and during subsequent processing, an undesired mismatch difference may occur on each of the subchannels, if an interaction or interface between subchannels is required, or subchannels Such as when it is necessary to recombine to an integrated signal in either a serial or parallel format.
1つの例としての実施例では、システムは4つのチャネルを利用するイーサネット(登録商標)環境で動作するよう構成され、その各々がツイストペア導体を含む。この実施例では、各チャネルは4つ以上のサブチャネルに分割され得る。したがって、1つのチャネル当たり4つのサブチャネルを用いる実施例では、所望の性能および処理速度を達成するために、16個のADCが4つのツイストペア導体を通して受取られた信号を処理する。別の実施例では、各チャネルは8つのADCサブチャネルに分割され、それによって32個のADCを利用する。 In one example embodiment, the system is configured to operate in an Ethernet environment that utilizes four channels, each of which includes a twisted pair conductor. In this example, each channel may be divided into four or more subchannels. Thus, in an embodiment using four subchannels per channel, 16 ADCs process the signal received through the four twisted pair conductors to achieve the desired performance and processing speed. In another embodiment, each channel is divided into 8 ADC subchannels, thereby utilizing 32 ADCs.
認識され得るように、16個の並列サブチャネルがあり、各々は類似するが独立した処理経路を有し、各処理経路の僅かな差、装置の挙動、クロッキングの差、および/またはさまざまな他の要因に起因して、16個のチャネルの各々において信号間に変動が存在することがあり得る。 As can be appreciated, there are 16 parallel subchannels, each with similar but independent processing paths, with slight differences in each processing path, device behavior, clocking differences, and / or various Due to other factors, there may be variations between the signals in each of the 16 channels.
図4の実施例が単一のA/Dコンバータを利用する先行技術システムに対する改善である一方で、分散処理の結果生成される信号ミスマッチを依然有するという欠点を有する。図4を参照して、ADC408A、408B、408C…408Nからの各出力は異なるADCによって処理され、装置410において別個の後続処理を受ける。その結果、後続処理または再結合が困難または実行不可能になるような、出力信号間の小さな差異があり得る。装置410はいかなる型の処理装置を含んでもよい。
While the embodiment of FIG. 4 is an improvement over prior art systems that utilize a single A / D converter, it has the disadvantage of still having signal mismatches generated as a result of distributed processing. Referring to FIG. 4, each output from
制限ではなく例として、ADC408は、製造工程における僅かな変動の結果として細かい差異を有することがあり、各ADC408および後続処理装置410は、変化する温度に基づいて、または製造工程における変動に起因して存在し得る差異に起因して、僅かに異なる動作をしてもよい。その代わり、各ADC408からの出力信号および後続処理装置は、たとえ同一の入力信号によって生成されたとしても、同一ではない。精度を必要とするシステムにおいては、差異は、再結合ユニットにおけるような後続処理または成功した再結合を妨害するのに十分であり得る。たとえば、並列ADC408および後続処理装置410は、信号が、利得オフセットまたは利得誤差、バイアスオフセットまたはDCオフセット、およびスキューミスマッチの被害を受ける原因となり得る。
By way of example and not limitation, the ADC 408 may have minor differences as a result of slight variations in the manufacturing process, and each ADC 408 and
理解を助けるために、利得オフセットは、各出力信号の利得レベル、すなわち大きさの差異を含む。要するに、処理経路の各々、すなわちADC408および後続処理装置410の結合した効果は、他の経路上の信号と比較して、僅かに異なる大きさを有する信号を生成し得る。したがって、並列処理システムでは、並列処理経路間の利得の差は、サブチャネル上の信号の後続処理および/または再結合を妨害しかねない信号ミスマッチを生成する。
To aid understanding, the gain offset includes the difference in gain level or magnitude of each output signal. In short, the combined effects of each of the processing paths, i.e., ADC 408 and
図5A−図5Cは、利得オフセット、DCオフセット、またはスキューに起因し得る例示的な信号ミスマッチを示す。図5Aは、例示的な所望のデジタル出力信号のプロットを示す。見られるように、信号部分504は、時間経過とともにほぼ一定である。
5A-5C illustrate exemplary signal mismatches that may be due to gain offset, DC offset, or skew. FIG. 5A shows a plot of an exemplary desired digital output signal. As can be seen, the
図5Bに示されるように、信号504は、サブチャネル上で並列にされると、並列AD
C構造または後続処理装置の2つ以上の出力512、516、520、524として表わされ得る。図5Bは、再結合されたならば4つのサブチャネルに存在するであろうような4つの部分に分割された信号の理想的な表現を示す。したがって、本来の信号504は、図5Bに示される信号出力によって信号部分512、516、520、524に分割されているような理想的または所望のフォーマットでここで示される。これらの信号部分512、516、520および524は、異なっているが並列の処理経路によって生成され得る。4つの部分512、516、520、524は理想的出力値、すなわち、それらはすべて実際の実行において完全に一致したとして示されるが、異なる処理経路およびこれらの経路上の処理は、結果としてこれらの信号における僅かなミスマッチを生じる。
As shown in FIG. 5B, when
It can be represented as two or
したがって実際の実行では、ある処理経路上の信号はサブチャネルと呼ばれ得る他の処理経路上の信号と比較して、信号ミスマッチの被害を受けるかもしれない。これらの信号ミスマッチは、サブチャネル上で信号に後続処理を実行するか、または再結合するときに、誤差に至るかもしれない。 Thus, in actual practice, a signal on one processing path may suffer from signal mismatch compared to a signal on another processing path that may be referred to as a subchannel. These signal mismatches may lead to errors when performing subsequent processing or recombining on the signals on the subchannel.
図5Cは、ミスマッチの被害を受ける信号を再結合した結果生成される信号の例を示す。見られるように、信号部分530、534は、サブチャネルの各々が異なる利得オフセット、バイアスオフセット、またはスキューを有するので、時間経過とともに概して一定しない(滑らかでない)。
FIG. 5C shows an example of a signal generated as a result of recombining signals that suffer from mismatch. As can be seen, the
さらに、信号部分530、532は時間経過とともに大きさが変動する。したがって、隣接した信号部分530、532の間に利得オフセットまたはDCオフセット540が見られる。論理値の間に非垂直遷移544によってスキューが示される。このように、サブチャンネル信号の結合後の最終出力は時間とともに変動する。この問題は、通信システムの精密性に対する要求が増加すると、誤差、望まれない動作および性能の劣化に至る。
Further, the
言い換えると、4つのADCの各々の各出力が利得値gxによって規定され、xは特定のADCを表わし、各ADCがクロックサイクル当たりの値を生成すると出力信号は再結合されたならば同一の入力についてg1、g2、g3、g4などの4つの異なる出力値から構成され得る。このように、再結合されると結果として生じる信号は望ましくないが4つの異なる値から構成され得る。この問題は、並列ADCの数が増加したり各ADCから寄与されるサンプルの数が増加したりする場合、さらに悪化する。 In other words, each output of each of the four ADCs is defined by a gain value g x , where x represents a particular ADC, and if each ADC produces a value per clock cycle, the output signal is the same if recombined It can consist of four different output values, such as g 1 , g 2 , g 3 , g 4 for the input. In this way, the resulting signal when recombined is undesired but can be composed of four different values. This problem is exacerbated when the number of parallel ADCs increases or the number of samples contributed from each ADC increases.
図4に示される実施例によって行われる処理の付加的なあり得る結果としてバイアスオフセットがある。サンプルの正および負の振れの大きさに影響する利得オフセットとは対照的に、バイアスオフセットは信号全体をシフトする。したがって、バイアスオフセットの被害を受ける信号は、バイアスオフセット方向に大きさがシフトされる。正および負のサンプル値はバイアスオフセットの方向にバイアスされ得ることが考慮される。各処理経路が異なるバイアスオフセットを導入し得ることも考慮される。バイアスオフセットは、処理経路の各々に同一の入力信号に応答して異なる値を出力させることにより、システム動作を妨害する。 An additional possible result of the processing performed by the embodiment shown in FIG. 4 is bias offset. In contrast to the gain offset, which affects the magnitude of the sample positive and negative swings, the bias offset shifts the entire signal. Therefore, the magnitude of the signal subjected to the bias offset is shifted in the bias offset direction. It is contemplated that positive and negative sample values can be biased in the direction of the bias offset. It is also contemplated that each processing path may introduce a different bias offset. The bias offset interferes with system operation by causing each processing path to output a different value in response to the same input signal.
分散型ADC処理および各サブチャネル上に独立して生じる別の処理の結果、通信システム内の1つ以上の信号が位相から外れ得ることが考慮される。たとえば、マルチチャネル通信システムではスキューが望ましくないが導入されて、それがマルチチャネル上の信号の位相関係を次に妨害し得る。さらに、チャネルがサブチャネルにインターリーブされ、次いでスキューもサブチャネル上の信号にわたって導入され得る。スキューが導入されたり出て行ったりするのは、インターリーブされたアナログ/デジタル変換、および/または僅かなクロック誤差といった理由を含むがこれらに限定されない、多数の理由のためである。たとえば、正確に同相のサブクロック信号を生成したり、正確に同一の動作をす
るADCを生成したりすることは、不可能であるか、法外に費用がかかるか、または複雑であり得る。いくつかの場合において、集積回路の製造プロセスは僅かなミスマッチを生成し得る。本願明細書に開示された解決策は、スキューの源または原因にかかわらず、いかなる環境でも、スキューに対処するための使用を見つけることができる。
It is contemplated that one or more signals in the communication system may be out of phase as a result of distributed ADC processing and other processing that occurs independently on each subchannel. For example, skew is undesirable in a multi-channel communication system, but it can then introduce a phase relationship of signals on the multi-channel. In addition, channels can be interleaved into subchannels, and then skew can also be introduced across the signals on the subchannels. Skew is introduced and exited for a number of reasons, including but not limited to, interleaved analog to digital conversion and / or slight clock error. For example, it may be impossible, prohibitively expensive, or complicated to generate exactly in-phase subclock signals or to generate ADCs that operate exactly the same. In some cases, the integrated circuit manufacturing process can produce slight mismatches. The solution disclosed herein can find use to address skew in any environment, regardless of the source or cause of the skew.
チャネル間に存在するかもしれないスキューを克服するために、図9の構造がサブチャネル上の信号の位相を調整するために採用され得ることが考慮される。図9は、チャネル間スキューをなくすか非常に減じるよう構成される、例示的な2チャネルのデスキューの実施例を示す。このスキュー補正のための概念が2つのチャネル環境で示されるが、いかなる数のチャネルに拡張されてもよいことが考慮される。一般に、望まれないスキューを取除くために信号を処理するのに1つ以上のフィルタが利用される。1つの実施例では、1つ以上のフィルタが各チャネルに関連付けられて、デスキュー処理を実行するよう構成される。利点として、スキュー以外の信号異常値を緩和する信号処理を実行するための一定のフィルタが通信システム内に既に与えられていてもよい。これらのフィルタの修正または付加的なフィルタの追加はデスキュー処理に備えることができる。これは、チャネルまたはサブチャネルに関連付けられた処理に対して1つ以上の付加的なフィルタの追加および/または遅延を加えることによって通信システムの複雑さの増加を一般に回避する、先行技術の動機づけから逸脱している。本願明細書に開示された他の新規な局面に加えて、デスキュー処理を実行するためのFIRフィルタまたはIIR型フィルタとして構成された1つ以上のデジタルフィルタの使用が、先行技術の方法に対する向上であると考えられる。 In order to overcome the skew that may exist between channels, it is contemplated that the structure of FIG. 9 can be employed to adjust the phase of the signal on the subchannel. FIG. 9 shows an exemplary two-channel deskew embodiment configured to eliminate or greatly reduce channel-to-channel skew. This concept for skew correction is shown in a two channel environment, but it is contemplated that it may be extended to any number of channels. In general, one or more filters are utilized to process the signal to remove unwanted skew. In one embodiment, one or more filters are associated with each channel and configured to perform deskew processing. As an advantage, a certain filter may already be provided in the communication system for performing signal processing for mitigating signal abnormal values other than skew. Modification of these filters or addition of additional filters can provide for deskew processing. This is a motivation of the prior art that generally avoids increasing communication system complexity by adding one or more additional filters and / or delays to the processing associated with a channel or subchannel. Deviates from. In addition to other novel aspects disclosed herein, the use of one or more digital filters configured as FIR filters or IIR filters to perform deskew processing is an improvement over prior art methods. It is believed that there is.
図9に示されるように、時間インターリーブされたADC900は、示されるようにチャネル0およびチャネル1に関連付けられたデジタル信号SD0およびSD1を生成するためにアナログ信号SAを受取って処理するよう構成される。示されるようにクロック信号C(t)904が時間インターリーブされたADC900に与えられるか、またはADC内に生成され得る。時間インターリーブされたADC900の動作が上述されたので、アナログ信号が2つの出力信号SD0およびSD1に時間インターリーブされる以外には再び記載されない。図9に示されない他の処理装置は、各チャネルまたはサブチャネルに関連付けられ、これらの付加的な処理装置も信号間にスキューを導入し得ることが考慮される。
As shown in FIG. 9, time interleaved
デジタル信号SD0およびSD1は、1つ以上のデスキューフィルタ910、914、918、922に与えられる。特にフィルタH00(z)910およびフィルタH10(z)914は信号SD0を処理する一方で、フィルタH01(z)918およびフィルタH11(z)922は信号SD1を処理する。フィルタ910、914、918、922は、時間インターリーブされたADC900からの出力の位相もしくは振幅またはその両方を修正するよう構成されるいかなる型のフィルタまたは他の信号処理装置を含んでもよい。1つの実施例では、フィルタ910、914、918、922は、FIRフィルタまたはIIRフィルタとして構成されるデジタルフィルタまたはその組合せを含む。さらに、フィルタ910、914、918、922は、特定のアプリケーションおよび所望の解像度に依存して、任意の数のタップまたはフィルタ係数を有し得る。1つの実施例では、係数は信号の位相および大きさを修正することができるスカラを含む。1つの実施例では、フィルタ910、914、918、922はチャネル間スキューを緩和するよう構成される。1つの実施例では、図9に示されるシステムは通信システムの一部として構成され、チャネルを通るアナログ信号の送信中に生じるシンボル間干渉を明らかにするようにも構成される。このように、図9に示されるフィルタ構造はチャネルを通した信号の送信の効果を緩和するよう構成され、スキューを緩和するようにも構成され得る。
Digital signals S D0 and S D1 are provided to one or more deskew filters 910, 914, 918, 922. In particular, filter H 00 (z) 910 and filter H 10 (z) 914 process signal S D0 , while filter H 01 (z) 918 and filter H 11 (z) 922 process signal S D1 .
フィルタ918の出力は遅延930に送られ、それは次に、遅延930の出力およびフィルタ910の出力を結合するよう構成される接合932に送られる遅延出力を有する。
結果として生じる信号は出力940に与えられ、SD0を表わすデジタル信号を含むが他のチャネルの処理後に他のチャネルに関連するスキューの被害を受けない。接合936は、フィルタ914およびフィルタ922の出力を結合して、信号SD1を表わすが他の処理されたチャネルに関連するスキューの被害を受けない信号を出力944に形成する。接合932、938は加算接合として構成され得る。
The output of
The resulting signal is provided at
動作において、時間インターリーブされたA/D変換および他の処理の後、デジタル信号SD0およびSD1は互いに関連してスキューの被害を受け得るので、所望の処理を達成し、もしくは最終的に信号を単一の高速デジタル信号に再結合させるため、またはその両方のために、このようなスキューを取除くことが望ましいであろう。信号SD0およびSD1は偶数か奇数のサンプルをそれぞれ含むと見なされ得る。1つの実施例では、動作に先立って、フィルタ914、922が同時にまたは対としてトレーニングされる一方で、フィルタ910、918も同時にまたは対としてトレーニングされる。その結果、フィルタの係数が受信信号を修正するために選択されてそれによって出力を生成し、結合されたときにチャネル間のスキューを減じるか、またはなくす。さらに、フィルタ910、914、918、922はシンボル間干渉の原因となり、かつ緩和するようにも構成され得ることが考慮される。限定されないが、最小平均平方アルゴリズムを利用する適合などのいかなる型のトレーニングまたは適合も利用することができる。フィルタの適合およびトレーニングは当業者によって理解されるので、本願明細書では詳細に説明されない。
In operation, after time-interleaved A / D conversion and other processing, the digital signals S D0 and S D1 can suffer from skew relative to each other, so that the desired processing is achieved, or ultimately the signal It may be desirable to remove such skew in order to recombine to a single high speed digital signal, or both. Signals S D0 and S D1 may be considered to include even or odd samples, respectively. In one embodiment, prior to operation, filters 914, 922 are trained simultaneously or in pairs, while
動作中およびトレーニング後に、信号SD0はデスキューフィルタ910およびデスキューフィルタ914に与えられる。そのような実施例では、フィルタ910は、チャネル0に生じるスキューを明らかにするため受信信号SD0の位相を正確に調整するよう構成される。そのため、フィルタ910は、チャネル0(犠牲)に影響し、チャネル0(源)に由来する位相誤差を明らかにするか緩和する伝達関数として規定される、伝達関数H00(z)を有する。同様に、フィルタ918は、チャネル0に影響し、チャネル1に由来する位相誤差を明らかにするか緩和する伝達関数として規定される、伝達関数H01(z)から構成される。フィルタ918は、信号SD1がフィルタ910の出力と結合された場合に信号SD1を修正するよう構成され、結果として生じる信号は、出力944上の信号と比較して、スキューの被害を受けない。遅延930は接合932で結合のためにサンプルを位置合わせする役目を果たし、フィルタ910、914、918、922または他の要素に由来する遅延を明らかにする。
During operation and after training, signal S D0 is provided to deskew
出力944上の信号を生成するために、フィルタ914は信号SD0を処理する一方、フィルタ922は信号SD1を処理する。上述のように、これらのフィルタは、フィルタ出力が結合されるとき、接合936から結果として生じる信号出力が出力940の信号と比較してスキューの被害を受けないように、ともに受信信号を修正する。1つの実施例では、フィルタは多相フォーマットで動作しており、そのために、他のチャネルからフィルタリングされた入力を受取って、それにより、すべての受信信号に基づいて、特定のチャネルに関連付けられた信号を再構築することが有益である。他のチャネルから入力を受取ることによって、所望の信号が所望のように修正されることができ、それによりサブサンプリングレートでの処理の効果を克服する。
Filter 914 processes signal S D0 while
さまざまな他の実施例では、1つ以上のフィルタが信号SD0およびSD1の振幅または他の局面を調整するよう構成され得ることが考慮される。さらに、これらの原理がいかなる数のチャネルにも適用され、したがって、2つのチャネルが示されるが、この原理が後続の請求項の範囲を逸脱することなく3つ以上のチャネルにも適用され得ることも考慮される。図9に関連して示され記載された処理の結果、高速アナログ信号は2つ以上の時間インターリーブされたデジタル信号に正確かつ精密に変換され得、結果として生じる時間インターリーブされたデジタル信号は続いて処理されて望まれないスキューおよび/または
他の異常を取除く。
In various other embodiments, it is contemplated that one or more filters may be configured to adjust the amplitudes or other aspects of signals S D0 and S D1 . Furthermore, although these principles apply to any number of channels and thus two channels are shown, this principle can be applied to more than two channels without departing from the scope of the following claims. Is also considered. As a result of the processing shown and described in connection with FIG. 9, the high speed analog signal can be accurately and precisely converted to two or more time interleaved digital signals, and the resulting time interleaved digital signals are subsequently Processed to remove unwanted skew and / or other anomalies.
図10は4チャネルのデスキューシステムの例としての実施例のブロック図を示す。示されるように、アナログ信号SAが、時間インターリーブされたアナログ/デジタルコンバータ、および/または、高速アナログ信号をより多くの時間インターリーブされたデジタル信号に変換するよう構成される他の処理装置1004に与えられる。この例としての実施例では、単一のアナログ入力が、ここで示されるように4つのサブチャネルにインターリーブされる。示されないが、付加的な処理が各サブチャネルに実行され、この処理がさらにチャネルおよび/またはサブチャネル上の信号にわたってスキューを導入し得ることが考慮される。他の信号異常も導入され得る。時間インターリーバ1004の出力は4つのデジタル信号SD0、SD1、SD2、SD3を含む。このプロセスは上記でより極めて詳しく記載されたので、再び記載されない。
FIG. 10 shows a block diagram of an exemplary embodiment of a four channel deskew system. As shown, analog signal S A is time-interleaved analog to digital converter and / or
4つの信号SD0、SD1、SD2、SD3はアナログ信号を表わすが、信号の各々は別の信号に対して(4つのサブチャネルのインターリーブに対応して)90度ずつ位相からずれるように意図されるが、スキューに起因して、各信号は他のチャネル上のいずれの信号からも適切な量だけ位相からずれていない。たとえば、90度ではなく88度または89度の隣接したチャネル上の信号間の位相ミスマッチがあり得る。その結果、スキューをなくすかまたは非常に減じるために信号を再び位置合わせすることが望ましい。 The four signals S D0 , S D1 , S D2 , S D3 represent analog signals, but each of the signals is 90 degrees out of phase with respect to another signal (corresponding to the interleaving of the four subchannels). Although intended, due to skew, each signal is not out of phase by an appropriate amount from any signal on the other channel. For example, there may be a phase mismatch between signals on adjacent channels of 88 or 89 degrees instead of 90 degrees. As a result, it is desirable to realign the signals to eliminate or greatly reduce skew.
示されるように、信号SD0、SD1、SD2、SD3の各々は、デスキューシステム1010、1014、1018、1022に送られる。特に、信号SD0は各デスキューシステム1010、1014、1018、1022に送られる。SD10として示された表示は、デジタル信号SD0がチャネル0からチャネル1に関連付けられたデスキューシステムまで送られることを表わす。同様に、信号ルート経路SD3は信号SD1をチャネル1からチャネル3まで送ることを表わす。
As shown, each of the signals S D0 , S D1 , S D2 , S D3 is sent to a
デスキューシステム1010、1014、1018、1022は受取ったデジタル信号SD0、SD1、SD2、SD3を一意に処理するよう構成され、それによって他の信号と比較してスキューの被害を受けない信号を生成する。その結果、デスキューシステム出力は所望の量だけ位相からずれる。
The
1つの実施例では、デスキューシステム1010、1014、1018、1022は、1つ以上のフィルタ、加算または減算接合、および1つ以上の遅延の結合を含む。他の実施例では、デスキューシステム1010、1014、1018、1022は、プロセッサおよび関連付けられたソフトウェアまたは他の装置もしくはシステムを含み得ることが考慮される。示されないが、デスキューシステム間に通信が生じてもよい。デスキューシステム1010、1014、1018、1022は、振幅、利得またはバイアス設定値の差などであるがこれらに限定されない、デジタル信号SD0、SD1、SD2、SD3間の他の歪みまたは不整合を緩和するよう、またはシステム間の干渉もしくは他の信号歪みに対処するよう、さらに構成され得ることがさらに考慮される。
In one embodiment,
デスキューシステム1010、1014、1018、1022の出力はデジタル信号S´D0、S´D1、S´D2、S´D3を含み、それはデスキューシステム1010、1014、1018、1022の処理に起因してデジタル信号SD0、SD1、SD2、SD3を含むがチャネル間の望まれないスキューは含まない。
The output of
図11は、4チャネルのデスキューシステムの例としての実施例の詳細なブロック図を示す。これは実施例の一例にすぎず、当業者は後続の請求項から逸脱することなくこの実施例とは異なる他の実施例に達し得ることが考慮される。理解を助けるために単一のチャ
ネルが詳細に記載される。他のチャネルは構造においてほぼ類似するが、チャネルに関連付けられたフィルタHは異なる係数値を有してもよい。示された構造は他のチャネルに与えられてもよく、この概念はいかなる数のチャネルに拡張されてもよい。示されないが、時間インターリーブされたアナログ/デジタルコンバータまたは他のいかなる処理システムも図11のデスキューシステムに信号SD0、SD1、SD2、SD3を与えてもよいことが考慮される。
FIG. 11 shows a detailed block diagram of an exemplary embodiment of a four channel deskew system. This is merely an example of an embodiment, and it is contemplated that one skilled in the art may arrive at other embodiments that differ from this embodiment without departing from the following claims. A single channel is described in detail to aid understanding. Other channels are generally similar in structure, but the filter H associated with the channel may have different coefficient values. The structure shown may be given to other channels, and this concept may be extended to any number of channels. Although not shown, it is contemplated that a time interleaved analog / digital converter or any other processing system may provide signals S D0 , S D1 , S D2 , S D3 to the deskew system of FIG.
チャネル0システム1104に関連して、入力SD0がフィルタバンク1108に与えられる。図11に示される実施例では、フィルタバンク1108は、チャネル0−3の各々について調整された信号を生成するために信号SD0を処理するよう構成されるフィルタを含む。したがって、フィルタバンク1108のフィルタは信号SD0の処理されたバージョンを含む出力を生成し、これらの出力はバンク1108においてフィルタによって調整されてチャネル上の信号間のスキューを緩和する。たとえば、フィルタH00の出力は、任意の処理度を備えた信号SD0の主成分を含む。フィルタH10は、チャネル1上の信号を補充または修正するために調整される信号SD0の処理されたバージョンを含む出力を生成する。フィルタH20は、チャネル2上の信号を補充するために調整される信号SD0の処理されたバージョンを含む出力を生成する。フィルタH30は、チャネル3上の信号を補充するために調整される信号SD0の処理されたバージョンを含む出力を生成する。
In connection with channel 0
フィルタH00の出力は加算接合を含み得る接合バンク1120に与えられる。バンク1120は、フィルタH00の出力を他のチャネル、この実施例ではチャネル1、2および3からの補充信号と結合するよう構成される、1つ以上の接合を含む。
The output of filter H 00 is provided to a
遅延1124は、信号SD1のフィルタリングされたバージョンの遅延バージョンを接合バンク1120に与える。遅延1128は、信号SD2のフィルタリングされたバージョンの遅延バージョンを接合バンク1120に与える。遅延1132は、信号SD3のフィルタリングされたバージョンの遅延バージョンを接合バンク1120に与える。
接合バンク1120の出力は信号SD0の修正バージョンを含む。フィルタ、加算接合、および他のチャネル1−3に関連付けられた遅延の構成は、チャネル0について記載された構成にほぼ類似し、したがって詳細には記載されない。
The output of
チャネルの各々について、かつフィルタHXXの適切なトレーニングおよび適合を通じて、この態様で処理が生じた後、出力1140、1144、1148、1152の結果として生じる信号は、スキューの被害を受けないか、またはスキューが非常に減じられる。スキューの量は、フィルタHの複雑さおよびシステムの特定のニーズによって制御され得る。
After processing occurs in this manner for each of the channels and through appropriate training and adaptation of filter H XX , the resulting signals at
動作において、フィルタは信号を生成するようにトレーニングされ、信号は、接合バンクにおいて他のチャネルからのフィルタリングされた信号と結合され、時間インターリーブされたサンプル間の位置合わせを維持するために示されるように遅延された場合、スキューの被害を受けない。これは、結果としてサブチャネル間の知られ、かつ意図された量の位相差を生じる。1つの実施例では、フィルタH00、H01、H02およびH03は、出力1140に所望の信号を生成するようともにトレーニングされる。トレーニングは、その後の信号からフィードバックされ得るスライサ(図11には示されない)などの決定装置の誤差項に基づいて生じ得る。たとえば、一定の実施例では、位相誤差フィードバック信号がトレーニングおよび適合のために生成されてフィードバックされ得る。さらに、フィルタは、時間インターリーブされたADCまたはシンボル間干渉に起因する利得ミスマッチなどであるがこれらに限定されない他の望まれない歪みを明らかにするかまたは緩和するようにトレーニングされ得る。
In operation, the filter is trained to produce a signal that is combined with filtered signals from other channels in the junction bank and shown to maintain alignment between time-interleaved samples. If you are delayed, you will not suffer from skew. This results in a known and intended amount of phase difference between the subchannels. In one embodiment, filters H 00 , H 01 , H 02 and H 03 are trained together to produce the desired signal at
さらに、異なるチャネル上の信号間のスキューのミスマッチに加えて、他の要因が望ましくなく信号に影響し得る。たとえば、利得ミスマッチおよびDCオフセットが存在し得る。 Furthermore, in addition to skew mismatch between signals on different channels, other factors can undesirably affect the signal. For example, there can be gain mismatch and DC offset.
図6は、利得オフセットおよびDCオフセット緩和を備えて構成される通信システムの例としての実施例を示す。図4との比較において、類似の要素は同一の参照番号で特定される。この例としての実施例では、チャネルは2つ以上のサブチャネルに分割されるかインターリーブされる。示されるように、入力信号X(t)はWBFE404によってまず処理され、次に、時間インターリーブされたADCおよび/または他の処理を実行するよう構成される装置600に与えられる。示された実施例において、装置600は4つのADCを含み得、各ADCは、入力信号X(t)の速さより遅い速さで動作し得ることが考慮される。1つの実施例では、速さは、並列処理構成が採用されなければ必要だったであろう速さの1/nであって、Nはサブチャネルの数である。
FIG. 6 shows an example embodiment of a communication system configured with gain offset and DC offset mitigation. In comparison with FIG. 4, similar elements are identified with the same reference numbers. In this example embodiment, the channel is divided or interleaved into two or more subchannels. As shown, input signal X (t) is first processed by
処理装置600の出力はDCループ(DCL)604A、604B、604C、…604N、に送られ、Nはサブチャネルの数を表わし、いかなる正の整数をも含み得る。DCL604は、各サブチャネル上の信号からバイアスオフセットを取除くか緩和するよう構成される処理機器を含む。バイアスオフセットを取除くことによって、後続処理の間に精度が向上し、かつ、そのように所望であれば、信号の再結合が達成され得る。バイアスオフセットという用語は、サブチャネル間で比較されるようなバイアスレベルの差、基準値と比較したバイアスレベルの差、またはその両方を意味するよう規定される。本願明細書に記載された方法と機器とはすべてのフォームのバイアスオフセットを緩和または改善するよう構成され得る。 The output of processing unit 600 is sent to DC loops (DCL) 604A, 604B, 604C,... 604N, where N represents the number of subchannels and may include any positive integer. DCL 604 includes processing equipment configured to remove or mitigate bias offsets from the signal on each subchannel. By removing the bias offset, accuracy is improved during subsequent processing, and signal recombination can be achieved if so desired. The term bias offset is defined to mean a difference in bias level as compared between subchannels, a difference in bias level compared to a reference value, or both. The methods and apparatus described herein can be configured to mitigate or improve all forms of bias offset.
1つの実施例では、DCL604は、信号の平均を評価し、平均に基づいて信号からの望まれないオフセットバイアスを取除くが、すなわちそれは平均とは異なる部分を取除くことである。1つの実施例では、DCLは高位フィルタとして実現される。DCL604の例としての実施例は下記に示され、説明される。 In one embodiment, the DCL 604 evaluates the average of the signal and removes an unwanted offset bias from the signal based on the average, i.e., removes a portion that is different from the average. In one embodiment, the DCL is implemented as a high level filter. An exemplary embodiment of DCL 604 is shown and described below.
この例としての実施例では、DCL604の出力は、サブチャネル利得ミスマッチ補正モジュール(SCGMC)608A、608B、608C…608Nの2つ以上に与えられ、これらによって処理される。SCGMC608は各チャネルからの利得オフセットを緩和するか取除くよう構成される。利得オフセットは、サブチャネル間の利得の差、基準値と比較しての差、またはその両方を含み得る。SCGMC608に関する詳細は下記にさらに極めて詳しく説明される。 In this exemplary embodiment, the output of DCL 604 is provided to and processed by two or more of sub-channel gain mismatch correction modules (SCGMC) 608A, 608B, 608C ... 608N. SCGMC 608 is configured to mitigate or remove gain offset from each channel. The gain offset may include a gain difference between subchannels, a difference compared to a reference value, or both. Details regarding SCGMC 608 are described in greater detail below.
2つ以上のSCGMC608の出力はデジタル信号プロセッサ624に接続するか、または最終的に送られ得る。DSP624内の処理の本質により、DSP624または他の装置による処理に先立ってバイアスオフセットおよび利得オフセットを最小限にするかなくすことが望ましい。複数のチャネル上の信号が再結合されることになっている場合、またはチャネルにわたっての処理が生じる場合には、これは特にあてはまる。
The output of two or more SCGMCs 608 can be connected to a
2つ以上のSCGMC608の出力は、単一の信号に再結合するためにマルチプレクサに接続するか、最終的に送られ得る。1つの実施例では、マルチプレクサはN個のサブチャネルをN個よりも少ないチャネルに処理する。1つの実施例では、N個のサブチャネルはDSP624による後続処理のために単一のチャネルに混合される。MUXからの信号出力は、装置600、DCL604およびSCGMC608による処理により、信号X(t)の正確なデジタルフォーマット表現となる。
The output of two or more SCGMCs 608 can be connected to a multiplexer or finally sent to recombine into a single signal. In one embodiment, the multiplexer processes N subchannels into fewer than N channels. In one embodiment, the N subchannels are mixed into a single channel for subsequent processing by the
これは、バイアスオフセットおよび利得オフセット緩和を備えたマルチサブチャネル構造の実施例の一例にすぎない。当業者が請求項から逸脱しない代替的実施例を生成し得ることが考慮される。図6の実施例は、時間インターリーブされたADC600の出力に含まれる歪みに基づいて、DCL604のみまたはSCGMC608のみで実現され得ることが考慮される。 This is just one example of an embodiment of a multi-subchannel structure with bias offset and gain offset mitigation. It is contemplated that one skilled in the art can generate alternative embodiments that do not depart from the claims. It is contemplated that the embodiment of FIG. 6 can be implemented with only DCL 604 or SCCGMC 608 based on the distortion contained in the output of time-interleaved ADC 600.
図6に示される構造の利点として、DCL604および利得緩和装置608は、DSP624とADCとの両方および関連付けられた処理の間で共有されてもよい。装置604、608を共有することによって、サブチャネル処理に関連付けられる利得オフセットおよびバイアスオフセットが緩和され得る。バイアスオフセットおよび利得オフセットをADC局面およびDSPの両方に関連付け得る代替的実施例と比較して、図6の実施例は、共有構造を利用して成分を減じつつほぼ同一または等価な処理利益および効力を達成している。
As an advantage of the structure shown in FIG. 6, DCL 604 and gain mitigator 608 may be shared between both
ここで図7Aに移って、DCLの例としての実施例が示される。これは実施例の一例にすぎず、当業者は、この特定の実施例と異なるが請求項によって規定される、この発明の範囲から逸脱しないDCLを行い得ることが考慮される。本願明細書に示されるすべての実施例およびシステムでは、DCL内およびアキュムレータ712の経路は2つ以上の並列導体または接続を含み得る。DCLは、入力704上の信号Xnを受取る。入力704は接合708に送られる。接合708は、加算、減算または他の何らかの態様のいずれかによって、2つ以上の信号を結合するよう構成される装置を含む。接合708はさらに、点線の囲みで示されるアキュムレータ712から入力を受取り、これは下記にさらに詳細に説明される。
Turning now to FIG. 7A, an example embodiment of DCL is shown. This is merely one example of an embodiment, and it is contemplated that one skilled in the art can perform a DCL that differs from this particular embodiment but is defined by the claims and does not depart from the scope of the invention. In all the embodiments and systems shown herein, the path in the DCL and the
接合708の出力は出力716上の出力信号Ynとして、および乗算器724への入力として与えられる。乗算器724はさらに値αを入力として受取り、ここでαはアキュムレータ712の変化速度を決定する制御値を表わす。1つの実施例では、乗算器724および値αはアキュムレータのトレーニングの速さを制御する。αの値は時間経過とともに変わり得る。別の実施例では、制御値αはアキュムレータ712に与えられる。示されるように、乗算器の出力はアキュムレータ712に接続するか、またはこれと通信する。
The output of
アキュムレータ712がここで記載される。この例としての実施例では、アキュムレータ712は、加算接合として構成される接合730および遅延要素734を含む。乗算器724の出力は接合730に送られる。接合730はさらに、遅延734からフィードバック信号を入力として受取る。接合730の出力は遅延要素734に送られ、その出力は接合708への入力となる。接合708では、アキュムレータ出力は入力信号Xnから減算されるか取除かれる。
An
この例としての実施例の動作中に、入力信号は0の平均信号値および0のバイアスオフセットを有することが望ましい。したがって、図7に示されるようなDCLはバイアスオフセットを取除く。入力信号Xnは接合708で入力704に達し、そこでアキュムレータ値が減算される。始動時にアキュムレータ値が0であると仮定すると、接合708の出力はXnに等しい。Xn値は乗算器724に与えられ、そこでXn値は減じられ、増加し、そうでなければαに関連して修正されてアキュムレータ712内の接合730に与えられる。遅延が事前ロードされていなければ、動作におけるこの時点での遅延からのフィードバックは0である。時間経過とともに、アキュムレータ712は、フィードバック遅延構造により、バイアスオフセットに近接する値を生成する。次いで、バイアスオフセットは、接合708において入力信号Xnから減算される。この態様で、バイアスオフセットは信号Xnから取除かれ、それによって所望のように時間経過とともにXnについて0の平均を維持する。時間インターリーブされたADCの各出力に適用されると、バイアスは各サ
ブチャネルから取除かれ、それは次に本願明細書に記載された利点をもたらす。1つの実施例では、これは並列サブチャネルの正確な結合を与え、所与の入力値について均一かつ一定の出力値を有する結合出力信号を形成する。
During operation of this example embodiment, the input signal preferably has an average signal value of 0 and a bias offset of 0. Thus, DCL as shown in FIG. 7 removes the bias offset. Input signal Xn reaches
図7Bは、二重乗算器を備えたDCLの例としての実施例を示す。図7Aの実施例は浮動小数点環境では理想的に適し得るが、図7Bに示される実施例は固定点環境に理想的に適し得る。浮動小数点という用語は、数値の小数点が浮動しているので極めて小さい数の表現が可能である環境を規定する。対照的に、固定点という用語は、数値の小数点が特定の点で固定されているので極めて小さい数の表現が困難である環境を規定する。その結果、図7Bのシステムは小さな数をより大きな値へと位取りし、所望の処理を達成し、かつその後に処理された数値を小さな値に位取りし直す。固定点および浮動小数点数値表現の概念は当該技術で公知であり、したがって本願明細書にはあまり詳しく記載されない。図7Aと比較して、図7Bの同一の要素は同一の参照番号で特定される。さらに、図7Aとは異なる図7Bの局面のみが説明される。 FIG. 7B shows an example embodiment of a DCL with a double multiplier. While the embodiment of FIG. 7A may be ideally suited in a floating point environment, the embodiment shown in FIG. 7B may be ideally suited for a fixed point environment. The term floating point defines an environment in which very small numbers can be represented because the decimal point of a number is floating. In contrast, the term fixed point defines an environment where the representation of very small numbers is difficult because the decimal point of a numerical value is fixed at a particular point. As a result, the system of FIG. 7B scales the small number to a larger value, achieves the desired processing, and rescales the subsequently processed numerical value to a smaller value. The concept of fixed point and floating point numeric representations is well known in the art and is therefore not described in great detail herein. Compared to FIG. 7A, the same elements in FIG. 7B are identified with the same reference numerals. Further, only the aspect of FIG. 7B that is different from FIG. 7A will be described.
図7Aとは対照的に、図7Bの実施例は、アキュムレータ712と接合708との間に位置する第2の乗算器750を含む。この実施例では、第1の乗算器724に与えられる制御値はα1を含み、第2の乗算器750に与えられる制御値はα2を含む。第2の乗算器750はアキュムレータ712の出力を位取りするために値α2を利用する。1つの実施例では、制御値α1は、アキュムレータ712に与えられるフィードバックの値を増加させる1より大きい値を表わす。これはこの値を増加させ、そのため、結果として0値を生じる丸め誤差または乗算演算なしに処理が生じる。次いで、アキュムレータ712による処理の後、第2の制御値α2は、加算接合708での結合のための適切なレベルにフィードバック値を減じて戻す。第2の乗算器750はさらに、乗算器と同様の機能を有するよう作られ得る分周器または本願明細書に述べられた目的を達成するよう構成される他の機器もしくは装置を含んでもよいことが考慮される。
In contrast to FIG. 7A, the embodiment of FIG. 7B includes a
図7Cは、DCオフセット訂正のためのフィードフォワード構成の例としての実施例を示す。入力754は、平均値推定器758および接合762に接続する。平均値推定器758は、入力754を通じて受取った信号Xnの平均値を計算するよう構成される装置を含む。1つの実施例では、平均値推定器758は、単独または任意の組合わせで、プロセッサ、論理、ASIC、減算器、コンパレータ、加算接合、制御論理、ソフトウェアコード、または所望の機能を実行するために当該技術で理解されるようないかなる他の要素も含む。平均値推定器758の出力は接合762において受信信号Xnから減算され、それによって望まれないDCオフセットをXnから取除いて出力766上の出力信号Ynを生じる。
FIG. 7C shows an example embodiment of a feedforward configuration for DC offset correction.
平均値推定器758は、2つ以上のサブチャネルの1つ以上に存在するか、またはこれらに関連付けられることができ、それによって各サブチャネルからDCオフセットの望まれない、異なるレベルを取除くことが考慮される。この態様で、サブチャネルは並行処理後に結合され得る。
図8Aは、サブチャネル利得ミスマッチ補正(SCGMC)システムの例としての実施例を示す。SCGMCは、サブチャネル上の信号間の利得ミスマッチを取除くか均等にする。これは可能な構成の一例にすぎず、したがって、下記の請求項はこの特定の構成に限定されるべきではない。入力804は接合808に信号Xnを与える。接合808は2つ以上の信号を結合するよう構成される装置を含む。接合808はさらに、点線の囲み内に示されたアキュムレータ812から入力を受取る。加算接合808の出力は信号Ynとして出力816に、および入力として絶対値モジュール820に与えられる。絶対値モジュール820は受信信号の絶対値を計算するか生成する。絶対値モジュール820の出力は
接合822に送られ、それは入力値Tをも受取る。Tは、T値がアキュムレータが多数のサイクルまたは反復に集中する値であるように利得収束点として選択されたしきい値を表わす。
FIG. 8A shows an example embodiment of a subchannel gain mismatch correction (SCCGMC) system. SCGMC removes or equalizes gain mismatch between signals on subchannels. This is only one example of a possible configuration and therefore the following claims should not be limited to this particular configuration.
接合822の出力は乗算器824に達する。乗算器824はさらに入力として値αを受取り、そこでαはアキュムレータ812の変化速度を決定するための制御値を表わす。1つの実施例では、乗算器824および値αはアキュムレータ812のトレーニング速度または変化速度を制御するために用いられる。別の実施例では、制御値αは、アキュムレータ816に直接与えられる。乗算器出力はアキュムレータ812に接続するか、またはこれとまたは通信する。
The output of
アキュムレータ812がここで記載される。この例としての実施例では、アキュムレータ812は接合830および遅延要素834を含む。上述のように、SCGMCおよびアキュムレータ812内のすべての経路は2つ以上の並行導体または接続を含み得る。乗算器824の出力は接合830へと送られる。接合830はさらに、遅延834から入力としてフィードバック信号を受取る。加算接合830の出力は遅延要素834に送られ、その出力は接合808への入力となる。接合808では、アキュムレータ出力は入力信号Xnから減算されるか取除かれる。
An
SCGMCの動作は、上述のDCLの動作にほぼ類似する。いかなるレベルの利得も、または全く利得がないのも望ましく、いずれにしても、図6に示されるように、SCGMCは、サブチャネル上の異なる信号にわたって、2つ以上の並列ADCまたは時間インターリーブされたADCシステムの出力に対応して各サブチャネルに関連付けられた利得のレベルを一致することができると考えられる。 The operation of SCGMC is almost similar to the operation of DCL described above. Any level of gain or no gain is desirable, and in any case, as shown in FIG. 6, the SCGMC was two or more parallel ADCs or time interleaved across different signals on the subchannel It is contemplated that the level of gain associated with each subchannel can be matched corresponding to the output of the ADC system.
したがって、動作中に、入力信号Xnが接合808で入力804に達し、そこでアキュムレータ出力値が減算される。始動時にアキュムレータ値を0であると仮定すると、接合808の出力はXnに等しい。Xn値は絶対値モジュール820に与えられる。絶対値モジュール820は受信信号の表示(representation)を生成し、そこで受信信号の負の部分はほぼ類似または同一の正の大きさを有する正の値に変換される。絶対値モジュール820からの正の値は加算接合822においてしきい値Tと結合され、結果として生じる出力は乗算器824に与えられ、制御値αによって修正される。フィードバックに加えられたしきい値Tはサブチャネル出力816上で利得を設定する。この態様で、すべてのサブチャネルは、サブチャネルの単一のチャネルへの結合を容易にするため、後続処理のため、またはその両方のために、同じ利得レベルで確立され得る。利得レベルは、他のサブチャネルまたは他の基準値に相対して調整されてもよい。
Thus, during operation, the input signal X n reaches the
その後、乗算器出力はアキュムレータ812に与えられる。値が事前ロードされていない限り、この段階の遅延834から接合830へのフィードバックは0である。時間経過とともに、アキュムレータ812は、サブチャネル上の利得オフセットに接近する値を生成する。この利得オフセットは接合808において入力信号Xnに加えられる。この態様で利得オフセットが確立され、2つ以上のサブチャネルにわたって一定にされてもよい。
The multiplier output is then provided to
図8Bは、第1および第2の乗算器824、850を備えたSCGMCシステムの例としての実施例を示す。図8Aの実施例は浮動小数点環境で理想的に適し得るが、図7Bに示される実施例は固定点環境で理想的に適し得る。固定点および浮動小数点の数値表現の概念は上記に記載され、当該技術で公知なので、あまり詳しく記載されない。図8Aと比較して、図8Bの同一の要素は同一の参照番号で特定される。さらに、図8Aと異なる図8Bの局面のみが説明される。
FIG. 8B shows an example embodiment of an SCGMC system that includes first and
図8Aとは対照的に、図8Bの実施例は、アキュムレータ812と加算接合808との間に位置する第2の乗算器850を含む。この実施例では、第1の乗算器824に与えられる制御値はα1を含み、第2の乗算器850に与えられる制御値はα2を含む。第2の乗算器850は、アキュムレータ812の出力を位取りするために値α2を利用する。1つの実施例では、制御値α1は1を越える値を表わし、それによってアキュムレータ812に与えられるフィードバックの値を増加させる。これは、アキュムレータ812内で処理するために用いられる固定小数点表示の利用可能な数値範囲を利用して処理が生じることを可能にする。例として、この位取りは、0の値を生じる丸め誤差または乗算演算を防ぐことができる。
In contrast to FIG. 8A, the embodiment of FIG. 8B includes a
アキュムレータ812による処理後に、第2の制御値α2はアキュムレータ出力を減じて接合808における結合のための適切なレベルにする。1つの実施例では、制御値α2はアキュムレータ出力を位取りし直すために1より小さい値を含む。第2の乗算器850はさらに、乗算器と同様の機能を有するよう作られ得る分周器または本願明細書に述べられた目的を達成するよう構成される他の機器もしくは装置をも含んでもよいことが考慮される。
After processing by
1つの実施例では、図8Aに示されるようなα1およびα2の値は、α1/α2の値と等しいものに設定されてもよい。他の実施例では、α1およびα2の値は、当業者によって計算できるものと同様の他の値に設定され得る。 In one embodiment, the values of α1 and α2 as shown in FIG. 8A may be set equal to the values of α1 / α2. In other embodiments, the values of α1 and α2 can be set to other values similar to those that can be calculated by one skilled in the art.
アナログ/デジタル変換後のサブチャネル間の信号歪みまたは不整合に対処するための上述の解決策のうちのいずれか、または信号処理の他の局面も、組合せによりもしくは個別に可能になり得ることがさらに考慮される。したがって、デスキューシステム、DCLシステムおよびSCGMCシステムは、通信システムまたは他の型のシステムの特定のニーズに適するようにシステムにおいて個別に、またはいかなる組合わせでも、具体化され得る。 Any of the above solutions to address signal distortion or mismatch between subchannels after analog / digital conversion, or other aspects of signal processing may also be possible in combination or individually. Considered further. Thus, the deskew system, DCL system, and SCGMC system may be embodied individually or in any combination in the system to suit the specific needs of the communication system or other type of system.
この発明のさまざまな実施例が記載されたが、この発明の範囲内でさらに多くの実施例および実現例が可能であることは当業者には明らかであろう。 While various embodiments of the invention have been described, it will be apparent to those skilled in the art that many more embodiments and implementations are possible within the scope of the invention.
112 チャネル、130,134 トランシーバ、138,156 受信機、142,160 送信機、146,164 プロセッサ、150,168 メモリ、144,152 インターフェース。 112 channels, 130,134 transceiver, 138,156 receiver, 142,160 transmitter, 146,164 processor, 150,168 memory, 144,152 interface.
Claims (29)
時間インターリーブするアナログ/デジタル変換システムを含み、時間インターリーブするアナログ/デジタル変換システムは、
アナログ信号を受取るよう構成される入力と、
2つ以上のアナログ/デジタルコンバータとを含み、2つ以上のアナログ/デジタルコンバータは、アナログ信号の少なくとも一部を2つ以上のデジタル信号に変換するよう構成され、時間インターリーブするアナログ/デジタル変換システムはさらに、
2つ以上のデジタル信号を運ぶよう構成される2つ以上のサブチャネル出力を含み、前記アナログ信号を処理するためのシステムシステムはさらに、
少なくとも1つのサブチャネル出力に関連付けられ、デジタル信号を受取って、少なくとも1つの補正されたデジタル信号を生成するために受取ったデジタル信号からバイアスオフセットを取除くよう構成される、DCオフセット補正システムと、
アナログ信号を表わすデジタル信号を生成するために、少なくとも1つの補正されたデジタル信号および少なくとも1つのデジタル信号または2つ以上の補正されたデジタル信号を受取って結合するよう構成される、マルチプレクサとを含む、システム。 A system for processing an analog signal to convert the analog signal to a digital signal,
A time interleaved analog / digital conversion system, including a time interleaved analog / digital conversion system,
An input configured to receive an analog signal;
Two or more analog / digital converters, wherein the two or more analog / digital converters are configured to convert at least a portion of the analog signal to two or more digital signals, and are time-interleaved analog / digital conversion systems Furthermore,
A system system for processing the analog signal further comprising two or more subchannel outputs configured to carry two or more digital signals,
A DC offset correction system associated with at least one subchannel output and configured to receive a digital signal and remove a bias offset from the received digital signal to generate at least one corrected digital signal;
A multiplexer configured to receive and combine at least one corrected digital signal and at least one digital signal or two or more corrected digital signals to generate a digital signal representative of the analog signal. ,system.
アナログ信号を受取るよう構成される入力と、
2つ以上の並列アナログ/デジタルコンバータとを含み、その各々はアナログ信号を処理し、それによって2つ以上のサブチャネル上に2つ以上のデジタル信号を生成して出力するよう構成され、各デジタル信号はアナログ信号の少なくとも一部を表わし、
2つ以上のデジタル信号の少なくとも1つから望まれないオフセットを取除くために2つ以上のデジタル信号の少なくとも1つを処理するよう構成される少なくとも1つのDCループとを含む、システム。 A parallel analog / digital converter system configured to perform conversion of an analog signal from an analog signal to a digital signal,
An input configured to receive an analog signal;
Two or more parallel analog / digital converters, each of which is configured to process an analog signal, thereby generating and outputting two or more digital signals on two or more subchannels, each digital The signal represents at least part of an analog signal;
And at least one DC loop configured to process at least one of the two or more digital signals to remove an unwanted offset from at least one of the two or more digital signals.
DCオフセット値を生成するよう構成されるアキュムレータと、
1つ以上のデジタル信号の少なくとも1つからDCオフセット値を取除くよう構成される減算器とを含む、請求項6に記載のシステム。 The DC loop is
An accumulator configured to generate a DC offset value;
7. A system according to claim 6, comprising a subtractor configured to remove a DC offset value from at least one of the one or more digital signals.
アナログ/デジタルコンバータ構造から受取られた2つ以上のサブチャネル上の2つ以上のデジタル信号を受取るステップを含み、各デジタル信号はサブチャネルに関連付けられ、
オフセット補正システムに2つ以上のデジタル信号を与えるステップと、
各デジタル信号から望まれないDCオフセットを取除くために2つ以上のデジタル信号を処理し、それによってほぼ類似するDCオフセットレベルで各デジタル信号を確立するステップとを含む、方法。 A method of removing mismatches in two or more digital signals from an analog / digital converter structure to allow for accurate reassembly of two or more digital signals, comprising:
Receiving two or more digital signals on two or more subchannels received from an analog to digital converter structure, each digital signal being associated with a subchannel;
Providing two or more digital signals to the offset correction system;
Processing two or more digital signals to remove unwanted DC offsets from each digital signal, thereby establishing each digital signal at a substantially similar DC offset level.
位取りされたデジタル信号を得るためにデジタル信号に制御値を乗算するステップと、
サブチャネルに関連付けられたアナログ/デジタルコンバータによって生成されるDCオフセットを表わすオフセット値を生成するために位取りされたデジタル信号を処理するステップと、
DCオフセットのないデジタル信号を形成するためにデジタル信号からオフセット値を減算するステップとを含む、請求項11に記載の方法。 Processing two or more digital signals includes:
Multiplying the digital signal by a control value to obtain a scaled digital signal;
Processing the scaled digital signal to generate an offset value representative of a DC offset generated by an analog to digital converter associated with the subchannel;
And subtracting the offset value from the digital signal to form a digital signal without a DC offset.
1つ以上のアナログ/デジタルコンバータにアナログ信号を与えるステップと、
アナログ信号を2つ以上のデジタル信号に変換するステップと、
1つ以上のアナログ/デジタルコンバータから2つ以上のデジタル信号を受取るステップとを含み、2つ以上のデジタル信号は2つ以上のサブチャネルに関連付けられ、
ほぼ類似するオフセットレベルで2つ以上のデジタル信号のオフセットを確立するためにデジタル信号の少なくとも1つを処理するステップと、
結合したデジタル信号に2つ以上のデジタル信号を結合するステップとを含み、2つ以上のデジタル信号のほぼ類似するオフセットレベルにより正確に結合が生じ得る、方法。 A method for converting a high-frequency analog signal into a digital signal,
Providing an analog signal to one or more analog / digital converters;
Converting an analog signal into two or more digital signals;
Receiving two or more digital signals from one or more analog / digital converters, wherein the two or more digital signals are associated with two or more subchannels;
Processing at least one of the digital signals to establish an offset of the two or more digital signals at substantially similar offset levels;
Combining the two or more digital signals with the combined digital signal, wherein the coupling can occur accurately due to substantially similar offset levels of the two or more digital signals.
アナログ信号を受取るよう構成される入力と、
2つ以上の並列アナログ/デジタルコンバータとを含み、その各々はアナログ信号を処理し、それによってアナログ信号の少なくとも一部を表わす1つ以上のデジタル信号を生成するよう構成され、
処理されたデジタル信号を生成するために1つ以上のデジタル信号から望まれない利得オフセットを取除くためにデジタル信号を処理するよう構成される2つ以上のサブチャネル利得ミスマッチ補正モジュールと、
アナログ信号を表わすデジタル信号を生成するために処理されたデジタル信号を受取って結合するよう構成されるスイッチまたはマルチプレクサとを含む、システム。 An analog / digital converter system configured to perform conversion of an analog signal from an analog signal to a digital signal,
An input configured to receive an analog signal;
Two or more parallel analog / digital converters, each configured to process an analog signal and thereby generate one or more digital signals representing at least a portion of the analog signal;
Two or more subchannel gain mismatch correction modules configured to process the digital signal to remove unwanted gain offsets from the one or more digital signals to produce a processed digital signal;
A system comprising: a switch or multiplexer configured to receive and combine the processed digital signal to generate a digital signal representative of the analog signal.
利得オフセット値を生成するよう構成されるアキュムレータと、
1つ以上のデジタル信号の少なくとも1つから利得オフセット値を取除くよう構成される減算器とを含む、請求項1に記載のシステム。 The subchannel gain mismatch correction module
An accumulator configured to generate a gain offset value;
The system of claim 1, comprising: a subtractor configured to remove a gain offset value from at least one of the one or more digital signals.
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