JP2008311244A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、分離溝により素子分離を行う半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device in which element isolation is performed by an isolation groove.
近年、半導体集積回路の高集積化に伴い、個々の半導体素子を電気的に分離する方法としてシャロー・トレンチ分離(STI:Shallow Trench Isolation)が採用されている。 2. Description of the Related Art In recent years, with increasing integration of semiconductor integrated circuits, shallow trench isolation (STI) has been adopted as a method for electrically isolating individual semiconductor elements.
以下、従来のSTI技術を用いた素子分離方法について図11,図12を用いて説明する。
図11は従来のSTIの形成工程を示す工程断面図、図12はSTI段差とゲート寸法との関係を説明する図である。
Hereinafter, an element isolation method using the conventional STI technique will be described with reference to FIGS.
FIG. 11 is a process sectional view showing a conventional STI formation process, and FIG. 12 is a diagram for explaining the relationship between the STI step and the gate dimension.
従来の素子分離方法では、まず、図11(a)に示すように、半導体基板901の上面上にストッパ膜902を形成した後、ストッパ膜902の上にレジスト膜903を堆積する。
In the conventional element isolation method, first, as shown in FIG. 11A, a
次に、図11(b)に示すように、リソグラフィー及びドライエッチングを用いて、分離溝(トレンチ)形成用のレジストパターン904を形成する。
続いて、図11(c)に示すように、このレジストパターン904をマスクとして、ストッパ膜902及び半導体基板901に対してエッチングを行い、分離溝905を形成する。その後、レジストパターン904を除去する。
Next, as shown in FIG. 11B, a
Subsequently, as shown in FIG. 11C, the
次に、図11(d)に示すように、分離溝905及びストッパ膜902上に絶縁膜906を、分離溝905を完全に埋め込むように堆積する。ここで、堆積する絶縁膜906の膜厚は分離溝905の深さに対して十分な量を設定する。そのため、堆積後の表面は分離溝905のパターンに応じた段差が生じる。図11(d)では、HDP(High Density Plasma)法により堆積した場合のケースを一例に図式化した。他にSTIを形成するのに使用する絶縁膜905の堆積方法は、SA−CVDやSOD(Spin ON Dielectric)法がある。いずれの方法で堆積しても、表面には段差が生じる。
Next, as shown in FIG. 11D, an
次に、図11(e)に示すように、こうして堆積した絶縁膜906をCMPにより、ストッパ膜902表面まで研磨して除去する。これにより分離領域と活性領域との表面位置が合うように平坦化を行う。但し、通常は、ウエハ面内のストッパ膜902上の絶縁膜905残りを完全に防ぐために、平坦化後にオーバー研磨を実施する。これにより、上述の研磨残りを防止できる。しかしながら、幅広の分離パターンでは、このオーバー研磨により図11(f)に示すように、分離部の絶縁膜906表面がストッパ膜902の表面位置よりも下がる問題が生じる。この段差をCMP用語でディッシングと呼ぶ。
Next, as shown in FIG. 11E, the
最後にストッパ膜をウェットエッチングにより除去することで、図11(g)に示したような素子分離(STI)を完成する。この際に使用するエッチング液はリン酸やHFといった大変酸化力の強い薬液を使い、ストッパ膜の除去を行う。 Finally, the stopper film is removed by wet etching to complete element isolation (STI) as shown in FIG. The etching solution used at this time is a chemical solution with a very strong oxidizing power such as phosphoric acid or HF, and the stopper film is removed.
以上の説明通り、一般的なトレンチ分離工程では、基板上へのストッパ膜の成膜、ストッパ膜のパターンニング用マスクの形成、エッチングによる分離溝の形成などを順次行い、その後、分離溝を絶縁膜により埋め込む。次にCMPによりストッパ膜上面位置まで、絶縁膜の除去と平坦化を行う。そして、ストッパ膜の除去をウェットエッチングにより行い、最終的にSTIが完成する。こうして形成されたSTIは分離部と活性領域との間において必ず段差D1およびD2が生じてしまう。また、先程のディッシングの影響を受けた幅広の分離パターン部では、最終的にSTI段差D1が他のSTI段差D2に比べて小さい形状になり、STI段差にパターン間差が生じてしまう。以上が従来のCMP技術を使った平坦化の過程までの説明である。 As described above, in a general trench separation process, a stopper film is formed on the substrate, a mask for patterning the stopper film is formed, a separation groove is formed by etching, and then the separation groove is insulated. Embed by membrane. Next, the insulating film is removed and planarized to the upper surface position of the stopper film by CMP. Then, the stopper film is removed by wet etching, and the STI is finally completed. In the STI formed in this way, steps D1 and D2 always occur between the isolation portion and the active region. Further, in the wide separation pattern portion affected by the previous dishing, the STI step D1 finally becomes smaller than the other STI steps D2, and a difference between patterns occurs in the STI step. This completes the description of the planarization process using the conventional CMP technique.
このようにして形成された素子分離構造では、STIと活性領域間に必ず段差D1およびD2が発生してしまう。この事はゲート開発にも影響を与えている。その背景として、メタルゲートトランジスタの開発要求がある。MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のスケーリングに伴い、ゲート絶縁膜も薄膜化が要求されており、現在では、SiO2換算で2nm以下の膜厚が実用化されるに至っている。しかしながら、従来の多結晶シリコンを用いたゲート電極では、トランジスタをオンさせた状態において電極内に空乏層が形成される。空乏層部分に寄生容量が形成されるため、トータルのゲート容量は減少する。これは実効的なゲート絶縁膜が厚くなったのに相当する。膜厚増加分は特にpチャネルMOSFETにおいて0.5から0.8nmに達する場合もあり、もはやゲート絶縁膜厚と比較して無視することはできない。この空乏層による膜厚増加を解消するためにメタルゲートの検討が行われている。近年では特にメタルゲート開発において、従来のPoly−Si電極からの転用が比較的容易な電極構造であるFUSI(Fully−Silicided:フルシリサイド電極/ポリシリコンを完全にシリサイド化したメタル電極)の開発が急速に進んできている。このようにFUSIのプロセスを設計する際、STIの段差がそのままFUSIゲート電極の高さに影響を与えてしまう。つまり、段差のあるところとないところとでゲート高さが異なるため、同一プロセスで製造した場合、FUSI電極内の組成が変わってしまう。このことは段差の差によってさらに影響を与え、トランジスタ特性としての容量に設計差を生んでしまうことになる(例えば、特許文献1,特許文献2,特許文献3参照)。
従来の方法では、素子分離の完成後に必ずSTIと活性領域との間に段差が生じる。このSTI段差がデバイス構造に与える影響は複数あるが、中でも微細化に大きく関与している問題を以降に説明する。 In the conventional method, there is always a step between the STI and the active region after the element isolation is completed. Although there are a plurality of effects of the STI step on the device structure, problems that are largely involved in miniaturization will be described below.
まず、STI段差の上限と下限のスペック設定の考え方について説明する。
下限はトランジスタ特性に影響を与える可能性がある。例えば、ハンプ特性やゲート酸化膜の信頼性である。この理由として、基板面にたいしてSTI段差が下がった場合、STI端部に電界集中が発生するためである。よって、下限についてはゲート電極形成前において、基板面よりもSTI段差が下がっていないことがトランジスタ特性上は望ましい。
First, the concept of setting the upper and lower specifications of the STI step will be described.
The lower limit may affect the transistor characteristics. For example, hump characteristics and gate oxide film reliability. This is because, when the STI step is lowered with respect to the substrate surface, electric field concentration occurs at the end of the STI. Therefore, as for the lower limit, it is desirable in terms of transistor characteristics that the STI step is not lower than the substrate surface before the gate electrode is formed.
次に上限の設定に関する説明を以下に述べる。一般的に、STI段差の上限は、ゲートのリソグラフィーでの寸法精度に影響を与える。そのためには、STI段差がゲート寸法精度に影響を与えるメカニズムについて説明する必要がある。図12(a)から判るように、STI段差がある場合、(1)STI部と活性領域とでレジスト膜厚が変化することと、(2)露光時にSTI段差部で光が反射され、活性領域上のレジストパターンに影響を及ぼすために、レジスト寸法にバラツキが発生する。そのためSTI形成プロセスでは、STIの最大段差を可能な限り低減することが重要な課題である。またこの段差の設定スペックは微細化とともに、小さくなってきている。 Next, an explanation regarding the setting of the upper limit will be given below. In general, the upper limit of the STI step affects the dimensional accuracy of the gate lithography. For this purpose, it is necessary to explain the mechanism by which the STI step affects the gate dimensional accuracy. As can be seen from FIG. 12A, when there is an STI step, (1) the resist film thickness changes between the STI portion and the active region, and (2) light is reflected at the STI step portion at the time of exposure. Since the resist pattern on the region is affected, the resist size varies. Therefore, in the STI formation process, it is an important issue to reduce the maximum step of STI as much as possible. In addition, the setting specifications of the step are getting smaller with the miniaturization.
図12(b)はSTI段差とゲート寸法バラツキの関係を説明したグラフである。前述したように、STI段差が負となると、Tr特性が劣化してしまうのでSTI段差の下限は0以上である。 FIG. 12B is a graph illustrating the relationship between the STI step and the gate size variation. As described above, when the STI step becomes negative, the Tr characteristics deteriorate, so the lower limit of the STI step is 0 or more.
STI段差の上限について、グラフには、上述にある従来のSTI形成プロセスにより形成した場合のSTI段差とゲート寸法ばらつきの値(従来での技術値)と、技術ロードマップ動向のSTI段差目標値をプロットした。従来の技術では、現段階で最先端ノードである45nmノードスペックは満足するが、次世代以降のノードには対応できない。CMPの技術革新だけでは対応できず、インテグレーションも含めた抜本的なSTI形成プロセスが求められている。 Regarding the upper limit of the STI step, the graph shows the STI step and gate dimension variation values (conventional technical values) when formed by the conventional STI forming process described above, and the STI step target value of the technology roadmap trend. Plotted. The conventional technology satisfies the 45 nm node specification, which is the most advanced node at the present stage, but cannot cope with the next generation node or later. There is a need for a radical STI formation process, including integration, that cannot be addressed by CMP technological innovation alone.
そこで本発明は、次世代以降に対応するSTI段差を低減、もしくはなくすことを目的とする。 Accordingly, an object of the present invention is to reduce or eliminate STI steps corresponding to the next generation and beyond.
上記目的を達成するため、本発明における半導体装置の製造方法は、半導体装置に形成された素子を分離する分離溝を形成するに際し、半導体基板上にストッパ膜を形成する工程と、前記ストッパ膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記ストッパ膜及び前記半導体基板の素子分離領域に前記分離溝を形成する工程と、前記分離溝を埋め込むように絶縁膜を堆積する工程と、前記分離溝からはみ出した前記絶縁膜を除去する工程と、前記絶縁膜の上面と前記半導体基板の上面とが等しい高さになるまで前記分離溝に埋め込まれた前記絶縁膜の上部をエッチングする工程と、界面活性剤が添加されたセリア系スラリーを用いるCMP法にて前記ストッパ膜を除去する工程とを有することを特徴とする。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a stopper film on a semiconductor substrate when forming an isolation groove for isolating an element formed in the semiconductor device; Forming a resist pattern on the substrate, forming the isolation groove in an element isolation region of the stopper film and the semiconductor substrate using the resist pattern as a mask, and depositing an insulating film so as to fill the isolation groove; Removing the insulating film protruding from the isolation trench, and etching the upper portion of the insulating film embedded in the isolation trench until the upper surface of the insulating film and the upper surface of the semiconductor substrate have the same height. And a step of removing the stopper film by CMP using a ceria-based slurry to which a surfactant is added.
また、前記ストッパ膜をCMPによって除去する工程において、セリア系スラリーを用いるCMPの前に、ストッパ膜厚の角部を丸めるまでの除去をシリカ系スラリーを用いたCMPにより行うことを特徴とする。 Further, in the step of removing the stopper film by CMP, before the CMP using the ceria-based slurry, the removal until the corner of the stopper film is rounded is performed by CMP using the silica-based slurry.
また、前記ストッパ膜としてSiN膜を用い、前記ストッパ膜をCMPによって除去する工程において、セリア系スラリーを用いるCMPの前に、ストッパ膜厚の10分の1までの除去をシリカ系スラリーを用いたCMPにより行うことを特徴とする。 Further, in the step of removing the stopper film by CMP using the SiN film as the stopper film, removal of up to 1/10 of the stopper film thickness was performed using silica-based slurry before CMP using ceria-based slurry. It is characterized by being performed by CMP.
また、前記ストッパ膜が窒化膜またはPoly−Si膜であることを特徴とする。
また、前記ストッパ膜を形成する工程において、ALDおよびアニール炉を使った成膜方式を用いて、前記ストッパ膜の膜厚を20nm乃至150nmとすることを特徴とする。
Further, the stopper film is a nitride film or a Poly-Si film.
In the step of forming the stopper film, the stopper film is formed to have a thickness of 20 nm to 150 nm by using a film formation method using ALD and an annealing furnace.
また、前記分離溝の形成後、前記絶縁膜を堆積する前に、熱処理によって前記分離溝の側壁に薄膜の酸化膜を形成する工程をさらに備えることを特徴とする。
また、前記ストッパ膜を形成する前に、前記半導体基板上に熱酸化膜を形成する工程をさらに備えることを特徴とする。
The method further includes a step of forming a thin oxide film on a sidewall of the separation groove by heat treatment after forming the separation groove and before depositing the insulating film.
The method may further include a step of forming a thermal oxide film on the semiconductor substrate before forming the stopper film.
また、前記ストッパ膜を除去する工程において、工程の開始時には前記セリア系スラリーに添加する界面活性剤の濃度を2.5〜4.0wt%とし、ストッパ膜の膜厚が20μm未満では前記界面活性剤の濃度を2.0wt%以下にて使用することを特徴とする。 Further, in the step of removing the stopper film, the concentration of the surfactant added to the ceria-based slurry is set to 2.5 to 4.0 wt% at the start of the process, and when the stopper film thickness is less than 20 μm, the surface activity is increased. The agent is used at a concentration of 2.0 wt% or less.
また、前記ストッパ膜を除去する工程において、ストッパ膜の膜厚が20μm未満で用いられる前記セリア系スラリーは、工程の開始時に用いられる前記セリア系スラリーを4〜6倍に希釈したセリア系スラリーであることを特徴とする。
In the step of removing the stopper film, the ceria-based slurry used with a stopper film thickness of less than 20 μm is a ceria-based slurry obtained by diluting the ceria-based slurry used at the start of the
また、前記絶縁膜は、回転塗布法を用いたスピンオンガラス膜、HDP酸化物あるいはCVD酸化物のいずれかよりなる単膜またはいずれかを組み合わせた複数膜であることを特徴とする。 The insulating film may be a spin-on glass film using a spin coating method, a single film made of either HDP oxide or CVD oxide, or a plurality of films formed by combining any one of them.
また、前記分離溝がアスペクト比5以上であり、前記絶縁膜がスピンオンガラス膜とHDP酸化物あるいはCVD酸化物との積層膜であることを特徴とする。
また、前記ストッパ膜を除去する工程の終点検出を、トルク式終点検出で行うことを特徴とする。
以上により、STI段差を低減、もしくはなくすことができる。
Further, the separation groove has an aspect ratio of 5 or more, and the insulating film is a laminated film of a spin-on glass film and an HDP oxide or a CVD oxide.
Further, the end point detection of the step of removing the stopper film is performed by torque type end point detection.
As described above, the STI step can be reduced or eliminated.
以上のように、半導体装置に形成される半導体素子を分離する分離溝を形成する際に、分離溝に堆積された絶縁膜をストッパ膜の高さにそろえるように研磨した後、絶縁膜の高さを半導体基板の表面と一致する高さまでエッチングして凸形状のストッパ膜を形成し、セリア系スラリーを用いるCMPによりストッパ膜を除去することにより、セリア系スラリーを用いたCMPでは凸部を選択的に研磨することができるため、ストッパ膜のみを選択的に研磨することができ、絶縁膜と半導体基板の表面がそろえられて、STI段差を低減、もしくはなくすことができる。 As described above, when forming the isolation trench for isolating the semiconductor element formed in the semiconductor device, the insulating film deposited in the isolation trench is polished so as to be aligned with the height of the stopper film, and then the height of the insulating film is increased. A convex stopper film is formed by etching to a height that matches the surface of the semiconductor substrate, and the convex film is selected by CMP using ceria-based slurry by removing the stopper film by CMP using ceria-based slurry. Therefore, only the stopper film can be selectively polished, the surface of the insulating film and the semiconductor substrate can be aligned, and the STI step can be reduced or eliminated.
− 発明に至る経緯および発明の原理 −
CMP法において、研磨レート、研磨対象の選択比や被研磨面に与える影響は、使用するスラリーの種類によって大きく変化する。現在、酸化膜のCMPとして使用されるスラリーとして大別して2種類がある。シリカ系スラリーとセリア系スラリーである。発明者はこの2種のスラリーの特徴を十分検討した結果、両者のメリットを両立した新たなスラリーを用いた。そして、絶縁膜であるSTI酸化膜を掘り下げるために、従来の窒化膜表面でCMPを停止後にSTI酸化膜に対してエッチバックを行った後、被研磨面の状態に応じてこれらのスラリーを使い分けることで、本発明のポイントであるストッパ膜である窒化膜を研磨して除去する発明に至った。以降にその窒化膜を選択的に研磨して除去することができるに至った経緯について、図9を用いて説明する。
-Background to the invention and principles of the invention-
In the CMP method, the influence on the polishing rate, the selection ratio of the object to be polished, and the surface to be polished varies greatly depending on the type of slurry used. Currently, there are roughly two types of slurries used for CMP of oxide films. A silica-based slurry and a ceria-based slurry. As a result of thorough examination of the characteristics of these two types of slurries, the inventor has used a new slurry that satisfies both merits. Then, in order to dig up the STI oxide film which is an insulating film, after the CMP is stopped on the surface of the conventional nitride film, the STI oxide film is etched back, and then these slurries are selectively used according to the state of the surface to be polished. As a result, the inventors have reached an invention for polishing and removing the nitride film, which is a stopper film, which is the point of the present invention. Hereinafter, the background that the nitride film can be selectively polished and removed will be described with reference to FIG.
図9はシリカ系スラリーとセリア系スラリーとを用いた研磨を比較する図である。 FIG. 9 is a diagram comparing polishing using silica-based slurry and ceria-based slurry.
発明者は、上記に示す特性に加えて、シリカ系スラリーとセリア系スラリーの研磨特性と平坦化性能との関係を明らかにした。つまり各スラリー粒子が被研磨面の凹凸形状に与える特性を見出した。具体的には、シリカ系スラリーを用いた研磨を行った場合、研磨初期は前記凹凸形状の角を丸める効果がある。そのまま研磨を続けるにつれて、凹凸量が緩和されていく。但し、凹凸を完全に平坦化し終えるまでには多くの研磨時間を要し、凹部も研磨されていくために、平坦化性能は良くない。平坦化性能とは、段差を研磨時間で割ることで指標化できる。一方のセリア系スラリーを用いて研磨を行う場合、被研磨面にスラリーを供給した後、ある程度被研磨面に圧力を付加しないと、研磨が十分進行しない。その理由はセリア系スラリー粒子の周囲には配位子があり、ある程度の圧力を負荷しなければ粒子を取り巻く配位子を除去できないためである。このようにセリア系スラリーは、ある閾値を超えた圧力が負荷されることによって、配位子が除去され、粒子がむき出しになることで急激に研磨レートが向上する。 The inventor has clarified the relationship between the polishing characteristics and the planarization performance of the silica-based slurry and the ceria-based slurry in addition to the characteristics described above. That is, the characteristic which each slurry particle gives to the uneven | corrugated shape of a to-be-polished surface was discovered. Specifically, when polishing using a silica-based slurry is performed, there is an effect of rounding the corners of the uneven shape at the initial stage of polishing. As polishing is continued, the amount of unevenness is reduced. However, it takes a lot of polishing time until the unevenness is completely flattened, and the concave portions are also polished, so that the flattening performance is not good. The flattening performance can be indexed by dividing the step by the polishing time. When polishing using one of the ceria-based slurries, the polishing does not proceed sufficiently unless a certain amount of pressure is applied to the surface to be polished after supplying the slurry to the surface to be polished. The reason is that there are ligands around the ceria-based slurry particles, and the ligands surrounding the particles cannot be removed unless a certain pressure is applied. As described above, the ceria-based slurry is subjected to a pressure exceeding a certain threshold, whereby the ligand is removed and the particles are exposed, so that the polishing rate is rapidly improved.
この内容を模式的に示したのが、図9である。図9(a)は研磨圧力と研磨レートの関係を示している。シリカ系スラリーとセリア系スラリーの平坦性はこの研磨特性差に依るものであり、シリカ系スラリーが研磨圧力に比例して研磨レートが高くなるに対して、セリア系スラリーはある閾値を超える研磨圧力をかけることにより、その後、研磨圧力に比例して急激に研磨レートが高くなっている。 This content is schematically shown in FIG. FIG. 9A shows the relationship between the polishing pressure and the polishing rate. The flatness of the silica-based slurry and the ceria-based slurry depends on this difference in polishing characteristics. The polishing rate increases in proportion to the polishing pressure of the silica-based slurry, whereas the polishing pressure of the ceria-based slurry exceeds a certain threshold. After that, the polishing rate is rapidly increased in proportion to the polishing pressure.
次に、平坦性と窒化膜への選択性に関して、説明を行う。図9(b),図9(c),図9(d)はシリカ系スラリーとセリア系スラリーとの研磨開始から終了までの研磨メカニズムを模式的に表したものである。まず、図9(b)に示す研磨開始初期の段階では、セリア系スラリーは凹凸の初期形状に応じて、凸部のみを選択的に研磨する。これは上述で説明したようにセリア系スラリーの圧力依存性に寄与し、凸部のみが研磨圧力による作用をセリア粒子に受けるからである。一方で、凹部は添加剤である界面活性剤による保護作用を受けることで、研磨が抑制される。また、シリカ系スラリーはセリア系スラリーのような添加剤が積極的に含有されていない。よって、セリア系スラリーのような研磨特性は得られず、均一に研磨される。次に、図9(c)に研磨途中段階での断面模式図を現す。この段階で、セリア系スラリーは凸部を選択的に研磨した結果、凹凸段差が解消され、平坦化がほぼ完了する。一方、シリカ系スラリーは凹凸の角が研磨されて丸みを帯びる形状を形成する。すなわち、シリカ系スラリーの場合、平坦化が完了するまでにセリア系スラリーに比べて多くの研磨時間を要する。さらに図9(d)に研磨終了時点での断面模式図を示す。セリア系スラリーの場合、窒化膜が露出した時点で添加剤が選択的に窒化膜に吸着する。この理由は、添加剤として使用する界面活性剤は、主にポリアクリル酸アンモニウム塩などの負に帯電した状態のものを使用する。このため、酸性雰囲気に調整されたスラリー中では、窒化膜表面は正に帯電するため、添加剤は選択的に窒化膜表面に吸着され、窒化膜の研磨を阻害する。一方のシリカ系スラリーを用いた場合は、セリア系スラリーのような化学的吸着がないために、窒化膜が露出すると、研磨時間の長さに応じて窒化膜の研磨が進行してしまう。但し、セリア系スラリーを使用した場合に添加剤が窒化膜表面に強固に吸着した状態で過研磨を行った場合、被研磨面に傷が発生する傾向がある。この傷の深さによっては、基板面まで到達すると、歩留まりを悪化させる要因となってしまう。そこで本発明者は、上述したセリア系スラリーを純水で希釈したスラリーを用意し、平坦化が完了した時点で研磨に使用するスラリーをセリア系スラリーを純水で希釈したスラリーに切り替えて研磨を行うことで、傷の低減効果を確認した。 Next, the flatness and selectivity to the nitride film will be described. FIG. 9B, FIG. 9C, and FIG. 9D schematically show the polishing mechanism from the start to the end of the polishing of the silica-based slurry and the ceria-based slurry. First, in the initial stage of polishing shown in FIG. 9B, the ceria-based slurry selectively polishes only the convex portions according to the initial shape of the irregularities. This is because, as explained above, it contributes to the pressure dependency of the ceria-based slurry, and only the convex portions receive the action of the polishing pressure on the ceria particles. On the other hand, polishing is suppressed by receiving the protective action by the surfactant which is the additive. Silica-based slurry does not actively contain additives such as ceria-based slurry. Therefore, polishing characteristics like ceria-based slurry cannot be obtained and polishing is performed uniformly. Next, FIG. 9C shows a schematic cross-sectional view in the middle of polishing. At this stage, the ceria-based slurry selectively polishes the protrusions, so that the uneven steps are eliminated and the planarization is almost completed. On the other hand, the silica-based slurry forms a rounded shape by polishing the corners of the irregularities. That is, in the case of a silica-based slurry, it takes a longer polishing time than the ceria-based slurry until planarization is completed. Further, FIG. 9D shows a schematic cross-sectional view at the end of polishing. In the case of ceria-based slurry, the additive is selectively adsorbed on the nitride film when the nitride film is exposed. This is because the surfactant used as an additive is mainly a negatively charged surfactant such as ammonium polyacrylate. For this reason, in the slurry adjusted to an acidic atmosphere, the surface of the nitride film is positively charged. Therefore, the additive is selectively adsorbed on the surface of the nitride film and inhibits polishing of the nitride film. When one silica-based slurry is used, there is no chemical adsorption as in the case of ceria-based slurry. Therefore, when the nitride film is exposed, the polishing of the nitride film proceeds according to the length of the polishing time. However, when the ceria-based slurry is used and the overpolishing is performed while the additive is firmly adsorbed on the surface of the nitride film, the surface to be polished tends to be damaged. Depending on the depth of the scratch, reaching the substrate surface may cause the yield to deteriorate. Therefore, the present inventor prepared a slurry obtained by diluting the above-mentioned ceria-based slurry with pure water, and when the planarization was completed, the slurry used for polishing was switched to a slurry obtained by diluting the ceria-based slurry with pure water and polished. By doing so, the effect of reducing scratches was confirmed.
以上の経緯を経て、発明者はSTI膜を掘り下げた後に、セリア系スラリーを使って窒化膜を研磨除去する際に、以下の知見を見出し、発明の効果を得た。
1)窒化膜を研磨する第一段階、ストップ膜としてSiN膜を用いた場合にはストップ膜の膜厚の10分の1程度までにおいてシリカ系スラリーを使うことで、研磨時間を短縮化できた。これはセリア系スラリーを最初から使用した場合、添加剤の効果が強すぎるために、平坦化までに研磨時間が長くなってしまう。このために傷の発生頻度も多くなる。そこで、研磨初期にシリカ系スラリーを用いた短時間の研磨を追加することで改善できた。
2)窒化膜の研磨では、上述したセリア系スラリーの研磨特性を利用することで実現できた。つまり、窒化膜とSTI部とに段差を作ることで、セリア系スラリーの特徴である凸部のみを選択的に研磨する性質を効用できる。またこの段差が解消され、平坦化が完了すると、自動的に研磨が停止する。この研磨停止はトルク式の終点検出モニターで検知できる。
3)2)で説明したようなセリア系スラリーを使った窒化膜の研磨を行う際に、発明者は初期段差、つまりSTI部と窒化膜との段差に応じて最適な添加剤濃度がある事を発見した。
4)さらに、本発明者は研磨の最終段階では希釈したセリア系スラリーを使用することで傷を低減できることも実証した。
5)ストッパ膜としては、これまで説明してきた窒化膜の他にPoly−Si膜を使っても同じ研磨方法で実施できることもわかった。
6)この他に窒化膜をCMPで除去する技術は、従来のウェットエッチングで除去する場合に比べて、多くの点で優位性があることが確認できた。研磨技術を適用することで、以下のような課題を解決できる。
6−1)従来のウェットエッチングを使用する場合は、リン酸を使用して除去することが多い。この場合、窒化膜で研磨を停止する前工程のCMPを終えたときに発生した窒化膜上の傷口をリン酸によるエッチングにより、さらに広く、深くしてしまうことがある。このことは歩留まりを低下させる原因となっていた。
6−2)従来の方法ではストッパ膜を100nm前後の膜厚が必要であった。これは溝形成時のエッチングストップやCMPストップに加えて、その後のSTIの高さ調整用に行う複数回のウェットエッチングに必要な膜厚である。しかしながら、本発明ではこのSTIの高さ調整用の複数回のウェットエッチングは不要であり、発明者は窒化膜の最低膜厚は20nmまで低減できることを確認した。ストップ膜である窒化膜の膜厚を小さくできることは、活性領域上への注入量を一定にできる効果がある。これは窒化膜が厚いと溝形成時に窒化膜がテーパー化されるために、その後の注入プロセスにおいてテーパー化に応じた注入量の分布に差が生じてしまうからである。
7)この他にも、本発明での方法を使えば、STI膜に使用できる絶縁膜種に依らず、STI段差をゼロにできる。このため、将来的に溝のアスペクト比が5以上の素子分離形成においても本発明による方法が適用できる。
Through the above process, the inventor discovered the following knowledge and obtained the effects of the invention when the STI film was dug down and the nitride film was polished and removed using ceria-based slurry.
1) The first stage of polishing the nitride film. When using a SiN film as the stop film, the polishing time can be shortened by using silica-based slurry up to about 1/10 of the stop film thickness. . This is because when the ceria-based slurry is used from the beginning, the effect of the additive is too strong, so that the polishing time becomes long before flattening. This increases the frequency of occurrence of scratches. Therefore, it was improved by adding a short time polishing using a silica-based slurry in the initial stage of polishing.
2) The polishing of the nitride film was realized by utilizing the polishing characteristics of the ceria-based slurry described above. That is, by forming a step between the nitride film and the STI portion, the property of selectively polishing only the convex portion, which is a feature of the ceria-based slurry, can be used. Moreover, when this level | step difference is eliminated and planarization is completed, polishing automatically stops. This polishing stop can be detected by a torque type end point detection monitor.
3) When polishing the nitride film using the ceria-based slurry as described in 2), the inventor has an optimum additive concentration according to the initial step, that is, the step between the STI portion and the nitride film. I found
4) Furthermore, the present inventor has also demonstrated that scratches can be reduced by using a diluted ceria-based slurry in the final stage of polishing.
5) It has also been found that the stopper film can be implemented by the same polishing method using a Poly-Si film in addition to the nitride film described so far.
6) In addition, it has been confirmed that the technique of removing the nitride film by CMP has advantages in many respects as compared with the case of removing the nitride film by conventional wet etching. The following problems can be solved by applying the polishing technique.
6-1) When conventional wet etching is used, it is often removed using phosphoric acid. In this case, a flaw on the nitride film that occurs when the CMP in the previous step of stopping polishing with the nitride film is finished may be made wider and deeper by etching with phosphoric acid. This has been a cause of lowering yield.
6-2) In the conventional method, the stopper film needs to have a film thickness of about 100 nm. This is a film thickness necessary for a plurality of wet etchings performed for the subsequent STI height adjustment in addition to the etching stop and CMP stop at the time of groove formation. However, in the present invention, this multiple etching for adjusting the STI height is unnecessary, and the inventors have confirmed that the minimum film thickness of the nitride film can be reduced to 20 nm. The reduction in the thickness of the nitride film, which is a stop film, has the effect of making the implantation amount on the active region constant. This is because if the nitride film is thick, the nitride film is tapered at the time of forming the groove, so that a difference occurs in the distribution of the implantation amount corresponding to the taper in the subsequent implantation process.
7) In addition, if the method of the present invention is used, the STI step difference can be made zero regardless of the type of insulating film that can be used for the STI film. For this reason, the method according to the present invention can be applied to element isolation formation in which the groove aspect ratio is 5 or more in the future.
以下、本発明の実施形態について図面を参照しながら説明する。
(実施形態1)
以下本発明の実施形態1について、図1を参照しながら説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
図1は本発明の実施形態1における半導体装置の製造方法を示す工程断面図である。
本実施形態の半導体装置の製造方法を用いることで、課題であるSTI段差を従来に比べて低減もしくはゼロにすることができる。以下にその詳細を説明する。
FIG. 1 is a process cross-sectional view illustrating a method of manufacturing a semiconductor device according to
By using the manufacturing method of the semiconductor device of this embodiment, the STI step which is a problem can be reduced or made zero compared with the conventional method. Details will be described below.
図1が本発明のSTI形成工程を順に示した工程断面図である。
まず、図1(a)に示すように、半導体基板101の上面上にストッパ膜102を形成した後、ストッパ膜102の上にレジスト膜103を堆積する。
FIG. 1 is a process sectional view sequentially illustrating the STI formation process of the present invention.
First, as shown in FIG. 1A, a
次に、図1(b)に示すように、リソグラフィー及びドライエッチングを用いて、分離溝(トレンチ)形成用のレジストパターン104を形成する。
続いて、図1(c)に示すように、このレジストパターン104をマスクとして、ストッパ膜102及び半導体基板101に対してエッチングを行い、半導体素子を分離する分離溝105を形成する。その後、レジストパターン104を除去する。
Next, as shown in FIG. 1B, a resist
Subsequently, as shown in FIG. 1C, the resist
次に、図1(d)に示すように、分離溝105及びストッパ膜102上に絶縁膜106を、分離溝105を完全に埋め込むように堆積する。ここで、堆積する絶縁膜の膜厚は分離溝105の深さに対して十分な量を設定する。そのため、堆積後の表面は分離溝のパターンに応じた段差が生じる。図1(d)では、HDP(High Density Plasma)法により堆積した場合のケースを一例に図式化した。他にSTIを形成するのに使用する絶縁膜の堆積方法は、SA−CVDやSOD(Spin ON Dielectric)法がある。いずれの方法で堆積しても、表面には段差が生じる。
Next, as shown in FIG. 1D, an insulating
次に、図1(e)に示すように、こうして堆積した絶縁膜106をCMPにより、ストッパ膜102表面まで研磨して除去する。これにより分離領域と活性領域との表面位置が合うように平坦化を行う。
Next, as shown in FIG. 1E, the insulating
以上までの工程は、従来と同じ方法である。この後に、ウェットエッチング法を使い、図1(f)に示すようにSTI酸化膜である絶縁膜106を掘り下げる。具体的には、ストッパ膜102の膜厚を事前に測定後、掘り下げるのに必要な膜厚を計算し、純水で20倍に希釈したエッチング用の薬液を使ってエッチングする。この時、エッチングを高精度に行うために、エッチングを分割して行う。具体的には、最初に60sec処理を行い、そのウエハでの実際のエッチングレートを算出してから処理を行う。また、原子間力顕微鏡(AFM)を使い、段差測定を行うことで、仕上がりが確認できる。例えば、ストッパ膜102として100nmの膜厚である窒化膜としてSiN膜を使用した場合を考える。またSTI部に埋め込まれた絶縁膜106としてHDP−NSG膜を使用したとする。上述した薬液でのエッチングレートは、SiNはほとんどゼロであり、HDP−NSGは24nm/minであるとするとから、250secの処理を行う。
The above steps are the same as the conventional method. Thereafter, using the wet etching method, the insulating
こうしてSTIを掘り下げることでストッパ膜102とSTI部との間にストッパ膜厚分の段差が完成する。次にこのストッパ膜102のみを除去することで、段差のない素子分離を実現できる。
By digging up the STI in this way, a step corresponding to the stopper film thickness is completed between the
次に、上述の方法で形成されたSTI部と活性領域との間に段差ができた時点でストッパ膜102のみを選択的に除去する方法について説明する。
手段としてはセリア系スラリーを使ってCMPを行う。この方法を使うことで、図1(g)に示すようにストッパ膜のみが選択的に除去され、最終的にSTIと活性領域との間に段差のない素子分離が完成する。具体的には、1wt%以上のセリア粒子濃度をもったスラリーを用いる。またセリア粒子に添加する添加剤としては、ポリアクリル酸アンモニウム塩など界面活性剤を使用する。その濃度としては、例えば、セリアスラリーに対して、4.0wt%濃度を添加する。研磨条件としては、研磨圧力を4psi、研磨定盤の回転数を53rpmとしてスラリー流量を200ml/minを滴下しながら、半導体素子が形成されたウエハをCMPする。この方法を使うとセリア系スラリーの性質により、凸部であるストッパ膜のみが選択的に除去され、平坦化が完了する。この平坦化が完了したことを検出する方式として、トルク式の終点検出方法を用いる。CMPでは多くの場合、終点検出方法として光学式あるいは、トルク式を用いる。しかしながらセリア系スラリーは粒子濃度がシリカ系スラリーに比べて大きいため、すなわち光の透過性が良くないため、光学式では精度が良くない。このため、トルク式を使用することが多い。具体的には、ストッパ膜を研磨していくにつれてトルク強度は増していき、完全に除去されると、トルク強度が低下する。この低下の開始位置が、平坦化の完了時点を意味する。この平坦化が完了すると、研磨は自動的に停止する。すなわち、前工程で実施したSTI酸化膜の掘り下げ位置で研磨が停止する。但し、この掘り下げ位置がストッパ膜の下面位置に対して、前後した場合は、最も低い位置で研磨が停止する。
Next, a method of selectively removing only the
As a means, CMP is performed using ceria-based slurry. By using this method, only the stopper film is selectively removed as shown in FIG. 1G, and finally element isolation without a step between the STI and the active region is completed. Specifically, a slurry having a ceria particle concentration of 1 wt% or more is used. Further, as an additive added to the ceria particles, a surfactant such as ammonium polyacrylate is used. As the concentration, for example, a 4.0 wt% concentration is added to the ceria slurry. As polishing conditions, the polishing pressure is 4 psi, the rotation speed of the polishing platen is 53 rpm, and the slurry flow rate is dropped at 200 ml / min, and the wafer on which the semiconductor elements are formed is CMPed. When this method is used, only the stopper film which is a convex portion is selectively removed due to the nature of the ceria-based slurry, and the planarization is completed. As a method for detecting the completion of the flattening, a torque type end point detection method is used. In CMP, an optical method or a torque method is often used as an end point detection method. However, since the ceria-based slurry has a higher particle concentration than the silica-based slurry, that is, the light transmittance is not good, the accuracy is not good in the optical system. For this reason, the torque type is often used. Specifically, the torque strength increases as the stopper film is polished, and when it is completely removed, the torque strength decreases. The starting position of this decrease means the completion point of flattening. When this planarization is completed, the polishing automatically stops. That is, polishing stops at the position where the STI oxide film is dug in the previous process. However, when this digging position moves back and forth with respect to the lower surface position of the stopper film, polishing stops at the lowest position.
以上のように、絶縁膜をストッパ層に対してオーバーエッチングした後、セリア系スラリーを使ってストッパ層を除去することにより、セリア系スラリーは凸部のみを研磨するため、ストッパ層を絶縁膜と段差がなくなるまで選択的に除去することができ、STI段差を低減、もしくはなくすことができる。
(実施形態2)
次に、実施形態2における半導体装置の製造方法について、図2を用いて説明する。
As described above, after the insulating film is over-etched with respect to the stopper layer, the stopper layer is removed by using the ceria-based slurry, so that the ceria-based slurry polishes only the convex portion. The step can be selectively removed until the step is eliminated, and the STI step can be reduced or eliminated.
(Embodiment 2)
Next, the manufacturing method of the semiconductor device in
図2は実施形態2の半導体装置の製造方法におけるストッパ膜除去工程を示す工程断面である。
本実施形態での半導体装置の製造方法では、図2に示すように、従来からこのストッパ膜として一般的に用いられる窒化膜202の他にPoly−Si膜203を使用できることに特徴がある。以下にその詳細を説明する。
FIG. 2 is a process cross-sectional view illustrating a stopper film removing process in the method of manufacturing the semiconductor device of the second embodiment.
The semiconductor device manufacturing method according to the present embodiment is characterized in that, as shown in FIG. 2, a Poly-
本実施形態での特徴は、ストッパ膜を研磨する際に効果を生む。実施形態1記載と同様の方法にて、図1(e)までの製造プロセスで半導体装置を形成した後に、ストッパ膜が窒化膜202の場合とPoly−Si膜203の場合とで対比させて上記特徴を説明する。図2(a)および図2(d)は、従来のCMP法によりストッパ膜で研磨を停止した段階での断面図である。このCMP後の時点で通常はストッパ膜上に研磨による傷、いわゆるスクラッチ204が発生する可能性がある。図2(a)と図2(d)にその様子を示している。この後、ウェットエッチングを使ったSTI部を掘り下げる工程を行う(図2(b),図2(e))。この際に、窒化膜202の場合は、50倍に希釈したHFを使用する。この場合、上記CMPで発生した傷はHF処理によって、その傷口が拡大して、半導体基板201に達してしまうことになる。この時の傷を拡大したスクラッチ205とする。この状態で窒化膜202を除去すると、下地の半導体基板201まで露出する可能性がある。一方でPoly−Si膜203の場合は、薬液としてはHF以外に過硫酸アンモニウム水(APA)を使用できる。このAPAを使った場合は、薬液の特性上、CMPで発生した傷を広げることはない。このおかげで、Poly−Si膜203を除去した後は半導体基板201まで傷が到達する可能性は少ない。ここで窒化膜202にAPAを使用できない理由として、APAを使用した場合、窒化膜202も削れてしまう可能性があるからである。そうするとSTI部と活性領域との段差形状がパターン毎にばらつきが生じることがある。このために次のセリア系スラリーを使った窒化膜202の研磨が機能しないことになる。ストッパ膜の研磨後の状態を図2(c),図2(f)に示す。
The feature in this embodiment produces an effect when the stopper film is polished. After the semiconductor device is formed by the manufacturing process up to FIG. 1E by the same method as described in the first embodiment, the case where the stopper film is the
次に、具体的にストッパ膜を研磨する際の方法について説明する。図2(g)および(h)はストッパ膜として、窒化膜202を想定した場合のCMPを実施している様子を模式的に示している。図2(g)は研磨パッド206で研磨を実施しているCMPの様子である。CMPにより窒化膜202を除去する工程において、図2(g)に示す検出器207を用いて研磨の終点をトルク式の終点検出法により検出する。ここでトルク式の検出方法について、簡単に説明する。トルク式の検出方法は、CMP工程において、研磨装置のトルクにかかる力が変わるところを終点として検出する方法である。ある同じ種類の膜を研磨する際にトルクにかかる力と、また異なる種類の膜を研磨する場合にトルクにかかる力は異なるので、トルクにかかる力の変化を検出して、被研磨面に種類の異なる膜が露出した時点を終点とする。また、トルク検出の特徴として、被研磨面の段差が解消されると、トルクにかかる力が急激に低下するため、その変化を捉えることができる。図2(g)は、実際の研磨中における研磨パッドを用いて、窒化膜202が除去されている様子を示している。この際に検出器207のモニターを示したのが、図2(i)である。図2(i)は、横軸に研磨時間T、縦軸にトルクにかかる力Fを示している。グラフには、ストッパ膜として窒化膜202としてSiNとPoly−Si膜203をそれぞれ膜厚20nmと100nmの場合のデータを示している。SiN100nmの場合を例にとり、検出の方法について説明する。研磨開始時点でSiN膜固有のトルク圧位置が検出される。次に研磨が進行するにつれて、初期段差が解消されていき、平坦化が開始されるにつれて、SiNの絶対量も少なくなり、同時に半導体基板面が露出される。そして平坦化が完了し、活性領域上は半導体基板面が露出し、STIと活性領域との段差がなくなり、完全平坦化が行われる。この様子がグラフで示す平坦化開始から平坦化終了に至るトルクにかかる力でモニターできる。その後は研磨を続けても力は変わらないために、グラフは横ばいを描く。ここでの半導体基板201と酸化膜との異種材料によるトルク差は段差にかかる力に比べると僅かなため、変化が検出されない。さらに膜厚が20nmの場合は、膜厚が薄い分だけ、初期段差が小さいために、早く平坦化が完了するため、グラフのような破線の結果になる。一方、Poly−Si膜203の場合は、SiNよりはトルクにかかる力が若干小さいために、研磨開始時点における初期位置が小さい。しかしながら、その後の平坦化の完了までのプロセスは上述のSiNの場合と同じ通りである。
Next, a specific method for polishing the stopper film will be described. FIGS. 2G and 2H schematically show a state in which CMP is performed when a
以上のように、絶縁膜をストッパ層に対してオーバーエッチングした後、セリア系スラリーを使ってストッパ層を除去することにより、セリア系スラリーは凸部のみを研磨するため、ストッパ層を絶縁膜と段差がなくなるまで除去することができ、さらに、このようにストッパ膜の材料としては窒化膜202の他にPoly−Si膜203が使用できる。従来は、アニール炉を使用したSiN150nm相当をストッパ膜に使用してきた。しかしながら、本発明では、ALD法(Atomic Layer Deposition)を用いて堆積するため、SiNの膜厚も20nmまでの薄膜化が実現できる。また材料としても20nm乃至150nm相当のPoly−Siを使用できる。その効果は上述した傷の問題以外にも効果がある。その効果について実施形態3で説明する。
(実施形態3)
以下本発明の実施形態3について図3を参照しながら説明する。
As described above, after the insulating film is over-etched with respect to the stopper layer, the stopper layer is removed by using the ceria-based slurry, so that the ceria-based slurry polishes only the convex portion. The step can be removed until the step is eliminated, and the poly-
(Embodiment 3)
Embodiment 3 of the present invention will be described below with reference to FIG.
ここでは、SiNの膜厚として20nmと150nmを用いた場合を例に取り説明する。
図3はSiN膜厚と活性領域上へのイオン注入幅の関係を示す図である。
Here, the case where 20 nm and 150 nm are used as the film thickness of SiN will be described as an example.
FIG. 3 is a diagram showing the relationship between the SiN film thickness and the ion implantation width on the active region.
従来はSiN膜の堆積方法として、バッチ式のアニール炉を使っていた。このため薄膜化ができず、100nm前後の膜厚を堆積することが多かった。本実施形態では150nmの場合を例として説明する。一方、本発明ではALD法を用いた堆積方法のために20nmのSiN膜厚を用いることができる。図3(a)は本発明の半導体装置の製造方法にて溝を形成後の断面を比較する模式図である。SiN膜厚150nmの場合、現在のドライエッチング技術では、膜厚が厚いとテーパー角がついてしまうためにSTIの溝の側壁にもその角度がある程度転写される。一方の20nmの場合は、膜厚が薄いためにテーパー角はつかない。このためSTIの溝も角度がなく、垂直にエッチングされる。この様子が図3(b)で一目にわかる。この影響はSiNを除去した後の活性領域上に注入されるウェル注入の際に問題になる。図3(c)は両者のSTI形状を同時に重ねたものである。活性領域上の横方向の注入幅は明らかに、両者で差が発生してしまう。この差は注入幅の差としてΔwができる。これは、トランジスタ特性に大きく影響を与えてしまう。本発明のようにSiNの膜厚が20nmのように薄い場合には、トランジスタ特性を劣化させないでSTI段差のない半導体装置を製造できる。
(実施形態4)
以下本発明の実施形態4について図4を参照しながら説明する。本実施形態の特徴は、上記各実施形態の半導体装置の製造方法に加えて、STIの側壁に酸化膜を犠牲的に堆積する点である。この理由は、SiNのCMPを行う際に発明者は図4(h)に示すように研磨圧力はSiNの角方向からの影響が大きいことを発見したからである。このためにSTIの側壁上部が最も研磨によるダメージを受けやすくなる。そこで発明者は熱酸化膜を犠牲的に側壁に堆積することで、このダメージをカバーすることを見出した。また、この熱酸化膜はSTIの堆積膜と同じ酸化膜であり、素子分離としての機能は保持できる。これにより、SiNのCMPによるダメージが防止できる。このダメージにより基板を露出したSTIはトランジスタ特性を劣化させる原因になることは分かっている。以降に本実施形態の半導体装置の製造方法について説明する。
Conventionally, a batch-type annealing furnace has been used as a method for depositing a SiN film. For this reason, it was not possible to reduce the film thickness, and in many cases, a film thickness of about 100 nm was deposited. In this embodiment, the case of 150 nm will be described as an example. On the other hand, in the present invention, a SiN film thickness of 20 nm can be used for the deposition method using the ALD method. FIG. 3A is a schematic view for comparing the cross sections after forming the grooves by the semiconductor device manufacturing method of the present invention. In the case of a SiN film thickness of 150 nm, with the current dry etching technique, since the taper angle is added when the film thickness is thick, the angle is also transferred to some extent on the sidewall of the STI groove. On the other hand, in the case of 20 nm, since the film thickness is thin, the taper angle is not given. For this reason, the STI groove is also not etched at an angle and is etched vertically. This can be seen at a glance in FIG. This influence becomes a problem in the case of well implantation that is implanted onto the active region after SiN is removed. FIG. 3 (c) is a view in which both STI shapes are overlapped at the same time. Obviously, the lateral implantation width on the active region is different. This difference is Δw as a difference in injection width. This greatly affects the transistor characteristics. When the film thickness of SiN is as thin as 20 nm as in the present invention, a semiconductor device having no STI step can be manufactured without deteriorating transistor characteristics.
(Embodiment 4)
図4は実施の形態4における熱酸化膜を堆積して行う半導体装置の製造方法を示す工程断面図である。
まず、図4(a)に示すように、半導体基板401の上面上にストッパ膜402を形成した後、ストッパ膜402の上にレジスト膜403を堆積する。
FIG. 4 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device performed by depositing a thermal oxide film in the fourth embodiment.
First, as illustrated in FIG. 4A, a
次に、図4(b)に示すように、リソグラフィー及びドライエッチングを用いて、分離溝(トレンチ)形成用のレジストパターン404を形成する。
続いて、図4(c)に示すように、このレジストパターン404をマスクとして、ストッパ膜402及び半導体基板401に対してエッチングを行い、分離溝405を形成する。その後、レジストパターン404を除去する。この後に、400℃、15分のアニール処理を実施する。これによりSTIの溝周辺に熱酸化膜406が10nm堆積する。
Next, as shown in FIG. 4B, a resist
Subsequently, as shown in FIG. 4C, the
次に、図4(d)に示すように、分離溝405及びストッパ膜402上に絶縁膜407を、分離溝405を完全に埋め込むように堆積する。次に、図4(e)に示すように、こうして堆積した絶縁膜407をCMPにより、ストッパ膜402表面まで研磨して除去する。これにより分離領域と活性領域との表面位置が合うように平坦化を行う。
Next, as shown in FIG. 4D, an insulating
この後に、ウェットエッチング法を使い、絶縁膜407であるSTI酸化膜を掘り下げる。
そして、ストッパ膜402をCMPにより除去することで、図4(g)が完成する。
Thereafter, the STI oxide film which is the insulating
Then, the
以上のように、STI段差を低減、もしくはなくすことができると共に、少なくとも分離溝の側壁に熱酸化膜を堆積することにより、絶縁膜のCMPによるダメージが防止できる。
(実施形態5)
以下本発明の実施形態5について図5を参照しながら説明する。
As described above, the STI level difference can be reduced or eliminated, and damage to the insulating film due to CMP can be prevented by depositing the thermal oxide film at least on the sidewall of the isolation trench.
(Embodiment 5)
本実施形態の特徴は、上記各実施形態の半導体装置の製造方法に加えて、半導体基板501の直上に熱酸化膜502を堆積する点である。この理由は、SiNのCMPを行った際に過研磨を実施すると半導体基板501表面が荒れて、傷が入ることがあることを発見したため、その防止策として実施した。過研磨を行う必要性として、ウエハ面内でのSiN残りを完全になくすことが目的である。つまりSiNが除去され、平坦化が完了し終点検出モニターで確認が取れるが、その後に場所によってはSiNがまだ残っていることが考えられるため、オーバー研磨を行うことがある。
The feature of this embodiment is that a
その際に上記問題が発生することがある。そこで本発明者はSiNが除去された後に、直接基板が露出しないような対策として、半導体基板501上に熱酸化膜502でカバーすることを考えた。但し、この酸化膜の厚さはSTIの段差に影響を与えるので、極力薄くできる熱酸化膜502をつけることにした。その厚さは5nm以下が望ましい。本実施形態では数nm程の堆積を行う。以降に本実施形態の半導体装置の製造方法について説明する。
In this case, the above problem may occur. In view of this, the present inventor considered to cover the
図5は実施の形態5における半導体基板表面に熱酸化膜を堆積して行う半導体装置の製造方法を示す工程断面図である。
まず、図5(a)に示すように、半導体基板501の上面上に熱酸化膜502を400℃、10分のアニール処理にて堆積する。この上にストッパ膜503を形成した後、さらにストッパ膜503の上にレジスト膜504を堆積する。
FIG. 5 is a process cross-sectional view illustrating a method of manufacturing a semiconductor device performed by depositing a thermal oxide film on the surface of a semiconductor substrate in the fifth embodiment.
First, as shown in FIG. 5A, a
次に、図5(b)に示すように、リソグラフィー及びドライエッチングを用いて、分離溝(トレンチ)形成用のレジストパターン505を形成する。
続いて、図5(c)に示すように、このレジストパターン505をマスクとして、ストッパ膜503及び半導体基板501に対してエッチングを行い、分離溝506を形成する。
Next, as shown in FIG. 5B, a resist
Subsequently, as shown in FIG. 5C, the
次に、図5(d)に示すように、分離溝506及びストッパ膜503上に絶縁膜508を、分離溝506を完全に埋め込むように堆積する。次に、図5(e)に示すように、こうして堆積した絶縁膜508をCMPにより、ストッパ膜503表面まで研磨して除去する。これにより分離領域と活性領域との表面位置が合うように平坦化を行う。
Next, as shown in FIG. 5D, an insulating
この後に、ウェットエッチング法を使い、絶縁膜508であるSTI酸化膜を掘り下げる。この時に、図5(f)に示すようにSiNの厚さ分だけのエッチバックを行う。
そして、ストッパ膜503をCMPにより除去することで、図5(h)が完成する。具体的には、終点検出モニターによりストッパ膜の除去を確認後、研磨を停止する(図5(g))。熱酸化膜は、ウェットエッチング法を使い除去する。その方法はSTI酸化膜を掘り下げる際に使用する条件と同じでよい。STI酸化膜と熱酸化膜のエッチングレートはほぼ同じであるが、数nm分なので、STI段差を議論する上では影響ない。
Thereafter, the STI oxide film which is the insulating
Then, the
以上のように、STI段差を低減、もしくはなくすことができると共に、半導体基板上に薄い熱酸化膜を形成することにより、活性化領域上のストッパ膜を除去する際に半導体基板表面に傷をつけることを防止することができる。
(実施形態6)
以下本発明の実施形態6について図6を参照しながら説明する。本実施形態の特徴は、上記各実施形態の半導体装置の製造方法に加えて、SiNの研磨を行う初期の段階でセリア系スラリーによる研磨を行う前に、シリカ系スラリーを使って、SiNの角を丸めることで研磨時間の大幅な短縮化が実現させることであり、条件によっては、研磨時間は6分の1に低減できる。この時間差は傷の発生頻度に大きく効果がある。本発明者はセリア系スラリーの研磨初期の段階でSiNの角が丸くなるまでの時間はSiNの初期膜厚の10分の1程度であることも実験でわかった。セリア系スラリーでもその10分の1の膜厚を研磨した以降はシリカ系スラリーと同様、研磨が一気に進むこともわかった。以下に詳細を説明する。
As described above, the STI step can be reduced or eliminated, and a thin thermal oxide film is formed on the semiconductor substrate, so that the surface of the semiconductor substrate is damaged when the stopper film on the activated region is removed. This can be prevented.
(Embodiment 6)
図6は実施の形態6におけるシリカ系スラリーとセリア系スラリーを併用する半導体装置の製造方法について説明する工程断面図である。
図6(b)は研磨初期にシリカ系スラリーを使用した場合とセリア系スラリーを使用した場合の研磨時間とSiN膜厚の関係を示したグラフである。また、研磨の様子を図式化した図6(a)も示している。
FIG. 6 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device using both silica-based slurry and ceria-based slurry in the sixth embodiment.
FIG. 6B is a graph showing the relationship between the polishing time and the SiN film thickness when the silica-based slurry is used at the initial stage of polishing and when the ceria-based slurry is used. Further, FIG. 6A schematically showing the state of polishing is also shown.
図6(b)に示したグラフは、横軸に研磨時間、縦軸にSiNの研磨膜厚を示している。本実験ではSiN膜厚が100nmの場合の実験データである。なお、本実験時の研磨条件は、研磨圧力が3psi、回転数が53rpm、スラリー流量が200ml/minであった。またSiNの研磨レートは約60nm/minであった。但し、パターン構造のないブランケットのSiNレートである。 In the graph shown in FIG. 6B, the horizontal axis represents the polishing time, and the vertical axis represents the polishing film thickness of SiN. This experiment is experimental data when the SiN film thickness is 100 nm. The polishing conditions in this experiment were a polishing pressure of 3 psi, a rotation speed of 53 rpm, and a slurry flow rate of 200 ml / min. The SiN polishing rate was about 60 nm / min. However, the blanket SiN rate has no pattern structure.
図6(b)に示すように、シリカ系スラリーを用いた場合、研磨開始直後から被研磨膜の膜厚が減少し、研磨を始めてから10秒で初期膜厚H2の10分の1であるH1にまで研磨が進んでいる。この段階でSiNの角部は丸められていることが、AFM(Atomic Forth Microscpe:原子間力顕微鏡)を使った段差測定結果からわかった。一方のセリア系スラリーを用いた場合は、同じく研磨開始からH1の膜厚になるまでに60秒に時間を要した。すなわち、セリア系スラリーを用いた場合は、ブランケット膜ではパターン構造の膜とは異なる研磨特性を示した結果である。このように、発明者は、セリア系スラリー特有の性質として、研磨開始直後から角が丸まり、実効的なSiNの研磨が進行するまでにはシリカ系スラリーに比べて6倍の時間がかかることを知った。 As shown in FIG. 6 (b), when silica-based slurry is used, the film thickness of the film to be polished decreases immediately after the start of polishing, and is 1/10 of the initial film thickness H2 in 10 seconds from the start of polishing. Polishing has progressed to H1. At this stage, the corners of SiN are rounded, as can be seen from the step measurement result using an AFM (Atomic For Microscope). When one of the ceria-based slurries was used, it took 60 seconds from the start of polishing until the film thickness became H1. That is, when the ceria-based slurry is used, the blanket film shows the polishing characteristics different from the pattern structure film. In this way, the inventor found that as a property unique to ceria-based slurry, the corners are rounded immediately after the start of polishing, and it takes 6 times longer than silica-based slurry before effective SiN polishing proceeds. Knew.
以上のように、STI段差を低減、もしくはなくすことができると共に、研磨を行う際はシリカ系スラリーで初期膜厚の研磨処理を行った後にセリア系スラリーでの研磨を実施することにより、研磨時間の短縮化に加えて、傷を発生する頻度を低減できる効果がある。
(実施形態7)
以下本発明の実施形態7について図7を参照しながら説明する。本実施形態の特徴は、上記各実施形態の半導体装置の製造方法に加えて、SiNの膜厚に応じた最適なセリア系スラリーに添加する界面活性剤等の添加剤の濃度があることを限定するものである。また、SiN膜厚が20nm以下になった場合、純水で希釈したセリア系スラリーを用いることで、摩擦係数の大きなセリア系スラリーを用いた場合に生じるスクラッチや傷の大幅な改善が得られるため、その方法を限定するものである。以下にその詳細を説明する。
As described above, the STI step can be reduced or eliminated, and the polishing time can be reduced by performing polishing with the ceria-based slurry after performing the initial film thickness with the silica-based slurry. In addition to shortening, the frequency of generating scratches can be reduced.
(Embodiment 7)
Embodiment 7 of the present invention will be described below with reference to FIG. The feature of this embodiment is that, in addition to the semiconductor device manufacturing method of each of the above embodiments, there is an optimum concentration of additives such as a surfactant to be added to the ceria-based slurry according to the film thickness of SiN. To do. Also, when the SiN film thickness is 20 nm or less, the use of a ceria-based slurry diluted with pure water can provide a significant improvement in scratches and scratches that occur when a ceria-based slurry having a large friction coefficient is used. The method is limited. Details will be described below.
図7は実施の形態7におけるスラリーの特性を説明するための図である。
発明者は実験で使用したサンプルのうち、SiN膜厚が80nmと20nmの場合の結果を図7(a)のグラフに示した。このグラフは横軸に研磨時間、縦軸にSiN膜厚を指す。なお、この結果はセリア系スラリーを用いた結果であり、この前にシリカ系スラリーを用いて初期研磨を行っている。したがって、SiN膜厚80nmのサンプルは研磨開始時点で、約72nmの膜厚になっている。またSiN膜厚20nmのサンプルは同様に約18nmに膜厚になっている。次に、このセリア系スラリーに添加する添加剤としての界面活性剤の濃度とSiN膜厚の関係について説明する。発明者は、複数の添加剤濃度を用意し、SiN膜厚との最適化を図った。その結果、SiN膜厚が20nm以上150nm以下の場合は添加剤濃度を2.5乃至4.0wt%にて使用し、SiN膜厚が20nm未満の場合は添加剤濃度を2.0wt%にて使用することが望ましいと判った。これは、上述の二つのサンプルを事例にとると、SiNの初期膜厚80nmの場合2.5wt%乃至4.0wt%の添加剤濃度を使用した場合、いずれもグラフ図7(a)のような挙動で研磨が進行した。しかしながら、SiN膜厚が20nm未満になった場合もそのままの添加剤濃度で研磨を実施すると、極端に研磨時間が長くなることが判った。この理由として、発明者はSiNが研磨され、薄くなるにつれて段差が小さくなるため、添加剤濃度がある一定以上の量があると、SiN膜厚の研磨が抑制されるのではないかと考えた。すなわち、SiNの段差が解消され、平坦化が進むと凸部の高さが小さくなるため、添加剤によるセリア本来の性質である研磨の抑制が働くものと考えた。その添加剤濃度とSiNとSTIとの段差、すなわちSiNの膜厚とにある関係を発明者は明らかにした。そこで、膜厚が20nmとなった時点で添加剤濃度をさらに少なくした2.0wt%のセリア系スラリーに切り替えたところ、SiNの研磨レートが下がることなく、線形的に研磨が進行することを確認した。
FIG. 7 is a diagram for explaining the characteristics of the slurry in the seventh embodiment.
The inventor showed the results in the case of the SiN film thickness of 80 nm and 20 nm among the samples used in the experiment in the graph of FIG. In this graph, the horizontal axis indicates the polishing time, and the vertical axis indicates the SiN film thickness. This result is a result of using a ceria-based slurry, and an initial polishing is performed using a silica-based slurry before this. Therefore, the sample with the SiN film thickness of 80 nm has a film thickness of about 72 nm at the start of polishing. Similarly, the sample having a SiN film thickness of 20 nm has a film thickness of about 18 nm. Next, the relationship between the concentration of the surfactant as an additive added to the ceria-based slurry and the SiN film thickness will be described. The inventor prepared a plurality of additive concentrations to optimize the SiN film thickness. As a result, when the SiN film thickness is 20 nm or more and 150 nm or less, the additive concentration is 2.5 to 4.0 wt%. When the SiN film thickness is less than 20 nm, the additive concentration is 2.0 wt%. I found it desirable to use it. Taking the above two samples as an example, when the initial film thickness of SiN is 80 nm, the additive concentration of 2.5 wt% to 4.0 wt% is used, as shown in FIG. 7A. Polishing progressed with a good behavior. However, it has been found that even when the SiN film thickness is less than 20 nm, if the polishing is carried out with the additive concentration as it is, the polishing time becomes extremely long. The reason for this is that the SiN is polished and the step becomes smaller as it becomes thinner, so that if the additive concentration is above a certain level, polishing of the SiN film thickness may be suppressed. In other words, the height of the convex portion is reduced when the step of SiN is eliminated and the flattening progresses, so that it is considered that the suppression of polishing, which is an inherent property of ceria by the additive, works. The inventor has clarified the relationship between the additive concentration and the step between SiN and STI, that is, the film thickness of SiN. Therefore, when the film thickness was changed to 20 nm, switching to a 2.0 wt% ceria-based slurry with a further reduced additive concentration confirmed that the polishing progressed linearly without decreasing the SiN polishing rate. did.
一方で、この結果を検証する意味でも、もう片方のサンプルであるSiN初期膜厚20nmの方を添加剤濃度2.0wt%で研磨すると同じ傾向で研磨が実施できた。なお、本実験では研磨圧力を4psiで行ったが、2psi乃至5psi内では同傾向であった。 On the other hand, from the viewpoint of verifying this result, the other sample, the SiN initial film thickness of 20 nm, was polished in the same tendency when polished with an additive concentration of 2.0 wt%. In this experiment, the polishing pressure was 4 psi, but the same tendency was observed within 2 psi to 5 psi.
次に、本実施形態について実験結果とともに説明する。発明者は、上述の添加剤濃度の最適化に加えて、半導体基板の傷、つまりスクラッチの数が小さくなるようなスラリーの特徴を見出した。それは、純水で添加剤入りのセリア系スラリーを希釈して研磨を実施することである。図7(b)に示したグラフは添加剤濃度2.0wt%のセリア系スラリーを2倍、4倍、6倍と8倍に純水希釈したスラリーでSiN研磨を終えた後に半導体基板上に発生したスクラッチをカウントして、希釈を行わない原液での研磨結果に対して規格化したものである。その結果、2倍希釈でスクラッチの程度は約半分に、4倍希釈で約4分の1になり、以降希釈倍率に応じてスクラッチが低減した。これをSiN膜厚が20nm未満になった際にスラリーを切り替えて使用することで、大幅なスクラッチの低減が実現できる。その結果、SiN上へのスクラッチが減るために歩留まりの良化が期待できる。但し、8倍に希釈したスラリーでは、添加剤濃度が薄いために、STI部のDishing、いわゆる窪みが発生していることを発明者は確認した。このため、本発明者はスクラッチ低減の効果を考え、SiN膜厚が20nm未満になった際には4倍乃至6倍に希釈したスラリーに切り替えて研磨を実施することが最適であると判った。 Next, this embodiment will be described together with experimental results. In addition to the optimization of the additive concentration described above, the inventor has found a feature of the slurry that reduces the number of scratches, i.e., scratches, on the semiconductor substrate. That is, polishing is performed by diluting the ceria-based slurry containing the additive with pure water. The graph shown in FIG. 7 (b) shows that a ceria-based slurry having an additive concentration of 2.0 wt% is diluted with pure water diluted by 2 times, 4 times, 6 times and 8 times, and then after SiN polishing is finished on the semiconductor substrate. The generated scratches are counted and normalized with respect to the polishing result with the undiluted solution. As a result, the degree of scratching was reduced to about half by 2 times dilution and about 1/4 by 4 times dilution, and scratches were reduced according to the dilution rate thereafter. When this is used by switching the slurry when the SiN film thickness becomes less than 20 nm, a significant reduction in scratches can be realized. As a result, since the scratches on SiN are reduced, the yield can be improved. However, in the slurry diluted 8 times, since the additive concentration is low, the inventor has confirmed that dishing of the STI part, that is, a so-called depression is generated. For this reason, the present inventor considered the effect of reducing scratches and found that it is optimal to perform polishing by switching to a slurry diluted 4 to 6 times when the SiN film thickness is less than 20 nm. .
以上のように、STI段差を低減、もしくはなくすことができると共に、ストップ膜の研磨に際し、シリカ系スラリーを用いて初期研磨を行い、ストップ膜厚が一定の膜厚以下担った時点で4倍乃至6倍に希釈したセリア系スラリーを用いて研磨を行うことにより、研磨時間が短縮できると共に、半導体基板の傷を低減することができる。
(実施形態8)
以下本発明の実施形態8について図8を参照しながら説明する。本実施形態の特徴は、上記各実施形態の半導体装置の製造方法に加えて、STIに埋め込む絶縁膜の種類として、HDP酸化物、CVD酸化物およびスピンオンガラス膜を使用することができるものである。また、これらの膜種を複数に組み合わせて使用することもできる。そしてこうして堆積したSTIを、STI段差のない素子分離を形成できることに特徴がある。また、本実施形態の半導体装置の製造方法では、さらに溝深さに応じた上記絶縁膜の組み合わせを限定するものである。この根拠データとして、埋め込み性に加えて、トランジスタ特性を用いて判断している。具体的には、22nm世代にも適応できるSTIのアスペクト比10の素子分離構造に対して、埋め込みとトランジスタ特性が良好でかつ、STI段差のない素子分離を形成することができる製造方法を提供するものである。以下にその詳細について説明する。
As described above, the STI level difference can be reduced or eliminated, and when polishing the stop film, initial polishing is performed using silica-based slurry, and when the stop film thickness is equal to or less than a certain film thickness, it is four times or more. By polishing using a ceria-based slurry diluted 6 times, polishing time can be shortened and scratches on the semiconductor substrate can be reduced.
(Embodiment 8)
図8は実施の形態8の半導体装置における複数の絶縁材料よりなるSTIの応力について説明する図である。
図8(a)はITRSロードマップ(国際半導体技術ロードマップ)より抜粋したSTI埋め込み構造のアスペクト比のトレンドである。このトレンドからもわかるように微細化に伴い、STIの開口幅も小さくなり、STIの深さも深くなっていく必要があり、結果としてグラフに見られるようなアスペクト比が大きくなっていく。発明者は22nm世代にまで対応できる研磨方法を見つけた。図8(b)は上記ロードマップから、22nm世代に求められるアスペクト比10を想定したSTIの構造例を示したものである。ここで、発明者は埋め込み膜として一般的に使用される三種類を複数に分けて堆積する方法を考えた。その理由として、単膜での埋め込み能力には限界があるためである。一方でトランジスタ特性を考慮した場合、膜腫によっては、膜のもつストレス方向が異なるため、この点を考慮する必要がある。このように複数の膜をSTI埋め込み膜に適用する事例は、特開2004−363595号公報にも記載されている。しかしながら、複数の膜を使用する際にその境界となる位置については限定がない。また、上記特許文献では、STI段差が従来と同様に必ず発生してしまう。そこで、発明者は22nm世代にも対応できるSTI段差のない素子分離構造を形成できる製造方法を考案したので、以下に説明する。具体的な埋め込み膜の組み合わせとしては、まずは埋め込み能力の高い回転塗布法を用いて形成するスピンオンガラス膜(SOD膜)を使って、第一の埋め込みを行い、次に引っ張り応力の高い性質をもつHDP酸化物で第二の埋め込みを実施する方法である。その埋め込み関係を図8(b)に模式的に示している。次に、図8(c)はそのHDPによる酸化物埋め込み部分のアスペクト比を横軸にして、縦軸には膜全体の応力を考えたグラフである。また応力を考える際に、HDPとSODの膜厚比からその複数膜全体での応力値が算出できる。したがって、横軸には上記HDPによる酸化物埋め込み部分のアスペクト比に加えて、HDPとSODの膜厚比との相関をとり、グラフ化した。ここで、応力について説明する必要がある。埋め込み能力の高いSOD膜の単体での応力は、Si基板に対して圧縮応力がかかる方向にある。一方のHDP酸化膜はSi基板に対してSOD膜とは反対の方向の引っ張り応力がかかる方向にある。またそれぞれの応力値は、SOD膜が−30MPa(−側が圧縮方向)、HDP膜が200MPa(プラス側が引っ張り方向)である。この結果をもとに各膜厚比に対して、応力値を換算してプロットしたグラフが図8(c)である。ここで発明者は、HDPとSODの堆積膜の境界位置について最適なプロセス設計領域を考えた。その領域を考えるにあたって、判断に用いた根拠としては、埋め込み能力とトランジスタ特性の二点である。図8(c)をもとに、HDPの埋め込み能力の性能限界である、アスペクト比5以下と、トランジスタ特性上の必要応力の性能を満たすスペックである100MPa以上を満たす領域をその境界位置を決定する根拠データとした。その結果、22nm世代に求められるアスペクト比10の素子分離を考えた場合、SOD膜で残りの埋め込みをアスペクト比5となる位置まで埋め込んだ後、HDP膜でその残りを埋め込むこととした。またその後の製造方法は前述までの実施形態と同様に行うことで、STI段差のない素子分離を形成できる。
FIG. 8 is a diagram for explaining the stress of STI made of a plurality of insulating materials in the semiconductor device of the eighth embodiment.
FIG. 8A shows a trend of the aspect ratio of the STI embedded structure extracted from the ITRS road map (international semiconductor technology road map). As can be seen from this trend, with the miniaturization, the opening width of the STI needs to be reduced and the depth of the STI needs to be increased, resulting in an increase in the aspect ratio as seen in the graph. The inventor has found a polishing method that can cope with the 22 nm generation. FIG. 8B shows an example of an STI structure assuming an aspect ratio of 10 required for the 22 nm generation from the road map. Here, the inventor has considered a method of depositing three types, which are generally used as buried films, by dividing them into a plurality of types. The reason is that there is a limit to the embedding ability with a single film. On the other hand, when transistor characteristics are taken into account, depending on the membranoma, the stress direction of the film differs, so this point needs to be considered. An example in which a plurality of films are applied to the STI buried film is also described in Japanese Patent Application Laid-Open No. 2004-363595. However, there is no limitation on the position that becomes the boundary when using a plurality of films. Further, in the above-mentioned patent document, the STI step always occurs as in the conventional case. Therefore, the inventor has devised a manufacturing method capable of forming an element isolation structure having no STI step which can cope with the 22 nm generation, and will be described below. As a specific embedding film combination, first, a spin-on glass film (SOD film) formed using a spin coating method having a high embedding ability is used to perform the first embedding, and then has a high tensile stress property. A method of performing a second burying with HDP oxide. The embedding relationship is schematically shown in FIG. Next, FIG. 8C is a graph in which the horizontal axis represents the aspect ratio of the oxide buried portion by HDP, and the vertical axis represents the stress of the entire film. Further, when considering the stress, the stress value of the entire film can be calculated from the film thickness ratio of HDP and SOD. Therefore, in addition to the aspect ratio of the oxide buried portion by HDP, the horizontal axis shows a graph with the correlation between the film thickness ratio of HDP and SOD. Here, it is necessary to explain the stress. The stress of a single SOD film having a high embedding ability is in a direction in which a compressive stress is applied to the Si substrate. One HDP oxide film is in a direction in which tensile stress in the direction opposite to that of the SOD film is applied to the Si substrate. The stress values of the SOD film are -30 MPa (the negative side is the compression direction), and the HDP film is 200 MPa (the positive side is the tensile direction). FIG. 8C is a graph in which stress values are converted and plotted with respect to each film thickness ratio based on this result. Here, the inventor considered an optimum process design region for the boundary position of the deposited film of HDP and SOD. In considering this area, the grounds used for the judgment are the embedding ability and transistor characteristics. Based on FIG. 8 (c), the boundary position is determined for a region that satisfies the performance limit of the HDP embedding capability, that is, an aspect ratio of 5 or less and a specification that satisfies the required stress performance on the transistor characteristics of 100 MPa or more. It was set as the basis data. As a result, when element isolation with an aspect ratio of 10 required for the 22 nm generation is considered, the remaining burying is embedded to a position where the aspect ratio is 5 with an SOD film, and then the remaining is embedded with an HDP film. Further, the subsequent manufacturing method is performed in the same manner as in the above-described embodiments, so that element isolation without an STI step can be formed.
以上のように、STI段差を低減、もしくはなくすことができると共に、複数の絶縁材料を用いて絶縁膜を所定の膜厚比で形成することにより、内部応力を調整してトランジスタ特性を向上させることができる。 As described above, the STI step difference can be reduced or eliminated, and the transistor characteristics can be improved by adjusting the internal stress by forming the insulating film with a predetermined film thickness ratio using a plurality of insulating materials. Can do.
以上の各実施形態で説明したように、本発明は素子分離構造の形成において、従来の方法では必然的に発生してしまうSTIの絶対段差を低減もしくはゼロにできる半導体装置とその製造方法を実現できるものである。 As described in the above embodiments, the present invention realizes a semiconductor device that can reduce or eliminate the absolute step of STI, which is inevitably generated in the conventional method in forming an element isolation structure, and a manufacturing method thereof. It can be done.
発明の効果は、以下に示すものが挙げられる。
1.ゲート寸法ばらつきを低減できる
STIの形成においては、分離溝形成のためのドライエッチング用および、ストッパ膜表面で研磨を停止するためのCMP用として窒化膜が必要である。従来はこのストッパ膜を最終はリン酸を使ったウェットエッチングにより除去していた。しかしながら、CMP後にストッパ膜をウェットエッチングで除去する方法では、STI段差ができてしまう。この段差は次の製造工程でのゲート寸法精度に大きく影響を及ぼしてしまう。本発明では、セリア系スラリーを使い、段差形状のあるパターンでの研磨レートの圧力依存性を生かして、段差を低減もしくはゼロにすることを可能にした。すなわち従来通りに、窒化膜表面で研磨を停止するCMPを行った後に、分離部の酸化膜のみをエッチバックをして掘り下げ、セリア系スラリーを使って窒化膜を選択的に研磨して除去する。これにより、STI絶対段差を限りなくゼロにすることができる。この結果は強いては、STI段差によるゲート寸法のばらつきをゼロにすることができることになる。
2.メタルゲート形成時のゲート高さを統一化できる
上述の従来技術にも記載したが、近年のメタルゲートトランジスタの開発の一環として、従来のPoly−Si電極からの転用が比較的容易な電極構造であるFUSI(Fully−Silicided:フルシリサイド電極/ポリシリコンを完全にシリサイド化したメタル電極)の開発が盛んである。このFUSIのプロセスを設計する際、STIの段差がそのままFUSIゲート電極の高さに影響を与えてしまう。つまり、段差のあるところとないところとでゲート高さが異なるため、同一プロセスで製造した場合、FUSI電極内の組成が変わってしまう。このことは段差の差によってさらに影響を与え、トランジスタ特性としての容量に設計差を生んでしまうことになる。図10のSTI段差とFUSI化後の容量比の関係を示す図に示すグラフは、横軸にSTI段差を、縦軸にはFUSI形成後のパターン内でSTI段差のある箇所とない箇所との容量比を取ったものである。通常、プロセスを行う際にSTI段差の影響は考えずに、ウエハ全面に同一条件でアニール処理を実施する。このため、STI段差のある場所とない場所とではPoly−Siへのアニールの到達深度が異なるため、STI段差がある箇所ではPoly−Siの完全FUSI化ができないことがある。この影響は直接、容量に影響を与えることになり、FUSIプロセスの設計に障害が生じる。こうしたSTI段差の影響が容量に支障をきたさないためには、STI段差は約10nm以下に設計する必要がある。この問題の解決にも、本発明による手段は大変有効である。
The effects of the invention include the following.
1. In forming the STI that can reduce the gate dimension variation, a nitride film is required for dry etching for forming the isolation trench and for CMP for stopping polishing on the stopper film surface. Conventionally, this stopper film is finally removed by wet etching using phosphoric acid. However, in the method of removing the stopper film by wet etching after CMP, an STI step is formed. This level difference greatly affects the gate dimensional accuracy in the next manufacturing process. In the present invention, the use of ceria-based slurry makes it possible to reduce or eliminate the level difference by making use of the pressure dependency of the polishing rate in a pattern having a level difference. That is, as usual, after performing CMP to stop polishing on the surface of the nitride film, only the oxide film of the isolation portion is etched back and dug down, and the nitride film is selectively polished and removed using ceria-based slurry. . As a result, the STI absolute step can be reduced to zero. As a result, the variation in the gate dimension due to the STI step can be made zero.
2. Although described in the above-mentioned prior art that can unify the gate height when forming the metal gate, as part of the recent development of metal gate transistors, it has an electrode structure that is relatively easy to convert from the conventional Poly-Si electrode. A certain FUSI (Fully-Siliced: full silicide electrode / metal electrode obtained by fully siliciding polysilicon) is actively developed. When designing this FUSI process, the STI step directly affects the height of the FUSI gate electrode. In other words, the gate height differs between where there is a step and where there is no step, so that the composition in the FUSI electrode will change when manufactured by the same process. This is further influenced by the difference in level difference, which causes a design difference in the capacity as transistor characteristics. In the graph showing the relationship between the STI step in FIG. 10 and the capacitance ratio after FUSI is formed, the horizontal axis indicates the STI step, and the vertical axis indicates the portion where the STI step is present and the portion where there is no STI step in the pattern after FUSI is formed. It is a capacity ratio. Usually, the annealing process is performed on the entire surface of the wafer under the same conditions without considering the influence of the STI step when the process is performed. For this reason, since the reach depth of annealing to Poly-Si differs between a place where there is an STI step and a place where there is no STI step, Poly-Si may not be completely made FUSI at a place where there is an STI step. This effect directly impacts capacity and impedes the design of the FUSI process. In order to prevent the influence of the STI step from affecting the capacity, it is necessary to design the STI step to about 10 nm or less. The means according to the present invention is very effective in solving this problem.
また、以上の実施形態ではストッパ膜としてSiN膜を用いる場合を例に説明したが、SiN膜に限定するものではない。 In the above embodiment, the case where the SiN film is used as the stopper film has been described as an example. However, the present invention is not limited to the SiN film.
本発明は、STI段差を低減、もしくはなくすことができ、分離溝により素子分離を行う半導体装置の製造方法等に有用である。 INDUSTRIAL APPLICABILITY The present invention can reduce or eliminate the STI step and is useful for a method for manufacturing a semiconductor device in which element isolation is performed by an isolation groove.
101 半導体基板
102 ストッパ膜
103 レジスト膜
104 レジストパターン
105 分離溝
106 絶縁膜
201 半導体基板
202 窒化膜
203 Poly−Si膜
204 スクラッチ
205 拡大したスクラッチ
206 研磨パッド
207 検出器
401 半導体基板
402 ストッパ膜
403 レジスト膜
404 レジストパターン
405 分離溝
406 熱酸化膜
407 絶縁膜
501 半導体基板
502 熱酸化膜
503 ストッパ膜
504 レジスト膜
505 レジストパターン
506 分離溝
508 絶縁膜
901 半導体基板
902 ストッパ膜
903 レジスト膜
904 レジストパターン
905 分離溝
906 絶縁膜
907 ディッシング
DESCRIPTION OF
Claims (12)
半導体基板上にストッパ膜を形成する工程と、
前記ストッパ膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ストッパ膜及び前記半導体基板の素子分離領域に前記分離溝を形成する工程と、
前記分離溝からはみ出した前記絶縁膜を除去する工程と、
前記絶縁膜の上面と前記半導体基板の上面とが等しい高さになるまで前記分離溝に埋め込まれた前記絶縁膜の上部をエッチングする工程と、
界面活性剤が添加されたセリア系スラリーを用いるCMP法にて前記ストッパ膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。 When forming a separation groove for separating elements formed in a semiconductor device,
Forming a stopper film on the semiconductor substrate;
Forming a resist pattern on the stopper film;
Forming the isolation groove in an element isolation region of the stopper film and the semiconductor substrate using the resist pattern as a mask;
Removing the insulating film protruding from the separation groove;
Etching the upper part of the insulating film embedded in the isolation trench until the upper surface of the insulating film and the upper surface of the semiconductor substrate have the same height;
And a step of removing the stopper film by a CMP method using a ceria-based slurry to which a surfactant is added.
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